電子デバイス及びその製造方法
【課題】電子デバイス及びその製造において、直接的に最適なアライメント位置を検出する。
【解決手段】
電子デバイス１００は、第１基板Ｗｆ１と、第１基板Ｗｆ１を搭載し且つ少なくとも一つの所定領域において第１基板Ｗｆ１と電気的に接続された第２基板Ｗｆ２とを備える。所定領域は、第１基板Ｗｆ１を貫通する少なくとも一つの貫通ビア１１０と、第１基板Ｗｆ１に、所定領域の一部を囲み且つ両端が接するのを避けて設けられた第１の配線１１１と、第１基板Ｗｆ１上に設けられ、第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、第２基板Ｗｆ２上に設けられ、貫通ビア１１０と接続された少なくとも一つの導電部２２３とを有する。
【解決手段】
電子デバイス１００は、第１基板Ｗｆ１と、第１基板Ｗｆ１を搭載し且つ少なくとも一つの所定領域において第１基板Ｗｆ１と電気的に接続された第２基板Ｗｆ２とを備える。所定領域は、第１基板Ｗｆ１を貫通する少なくとも一つの貫通ビア１１０と、第１基板Ｗｆ１に、所定領域の一部を囲み且つ両端が接するのを避けて設けられた第１の配線１１１と、第１基板Ｗｆ１上に設けられ、第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、第２基板Ｗｆ２上に設けられ、貫通ビア１１０と接続された少なくとも一つの導電部２２３とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置等の電子デバイス及びその製造方法に関し、特に、半導体装置等を複数重ねることにより構成される３次元電子デバイス及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化、高機能化が要求されると共に、小型化、薄型化も要求されてきている。このような要求を満たすために、半導体の実装密度を高めた、３次元半導体装置が提案されている。３次元半導体装置は、複数の半導体チップや素子を積層して接続することにより、高密度実装を実現する技術である。
【０００３】
ここで、半導体チップを複数積層していく場合、一般に次のようなアライメント手法がとられている。つまり、下になる半導体チップに形成された端子（貫通電極）等の位置を光学的に認識することにより位置決めを行う。続いて、積層する（つまり、上になる）半導体チップについても同様に位置を認識して位置決めを行い、２つの半導体チップを接合する。
【０００４】
しかしながら、この手法の場合、接合する際に発生する位置ずれを認識することはできない。そのため、実際にずれて接合してしまうと、２つの半導体チップ間の電気接続ができない。このように、歩留まりの低下を招く短所を有している。
【０００５】
そこで、特許文献１に示すようなアライメント手法が提案されている。以下、図１３を参照しながら、半導体チップの接合における位置ずれを低減したアライメント手法について説明する。
【０００６】
特許文献１の手法によると、図１３に示すように、基板１における半導体チップの実装領域に貫通電極１０ａを形成すると共に、基板１における半導体チップの非実装領域に、貫通電極１０ａと同一の構造であるアライメントマーク２０ａを形成する。
【０００７】
続いて、積層する（上になる）半導体チップ３０には、基板１における貫通電極１０ａに対応する位置に貫通電極１５を形成する。このようにすると、基板１に積層する各半導体チップの位置合わせの際に、同一の基準（アライメントマーク２０ａ）を用いて行うことができ、正確に位置制御することができる。
【特許文献１】特開２００５−１７５２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、この手法により位置精度は向上すると思われるが、この手法も間接的なアライメント手法である。そのため、実際に最適なアライメント位置が取れているかどうかは分からない。
【０００９】
今後、更なる半導体集積回路の高集積化、高機能化が要求されるにつれて、小型化、薄型化についても一層要求されることが予想される。そのため、３次元半導体装置に用いる複数の半導体チップや素子に関しても更に微細化・高密度化を実現する必要があり、貫通電極も小さくなると想定される。従来の手法及び特許文献１に示す手法は、いずれも間接的なアライメント手法であり、微細化に対して限界がある。
【００１０】
また、特許文献１の手法は、基板にアライメントマークを形成し、それに合わせてチップを配置するものであるため、ウェハ上にチップを積層する場合は対応できるが、ウェハとウェハ、チップとチップの積層には対応できない。
【００１１】
以上に鑑み、本発明は、３次元半導体装置及びその製造方法において、アラインメント位置を直接検出することにより位置精度を向上すること、及び、ウェハとウェハ、チップとチップの積層についても適用可能とすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る第１の電子デバイスは、第１基板と、第１基板を搭載し且つ少なくとも一つの所定領域において第１基板と電気的に接続された第２基板とを備え、所定領域は、第１基板を貫通する少なくとも一つの貫通ビアと、第１基板に、所定領域の一部を囲み且つ両端が接するのを避けて設けられた第１の配線と、第１基板上に設けられ、第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、第２基板上に設けられ、貫通ビアと接続された少なくとも一つの導電部とを有する。
【００１３】
本発明の第１の電子デバイスは、後に説明する通り、第１基板と第２基板との位置合わせを直接計測して積層されているため、従来よりも正確で且つ信頼性の高い電子デバイスとなっている。
【００１４】
尚、貫通ビアのうちの少なくとも一つは、第１の配線の外側に位置していても良い。また、貫通ビアのうちの少なくとも一つは、第１の配線の内側に位置していても良い。
【００１５】
このように、貫通ビアは第１の配線の外側及び内側のどちらに位置していても良いし、複数の貫通ビアを備える場合には外側と内側との両方に位置していても良い。但し、貫通ビアが第１の配線の内側に位置している場合の方が、位置合わせが正確になる効果がより顕著に発揮されるため望ましい。
【００１６】
また、所定領域は、第１の配線を囲み且つ両端が接するのを避けて設けられた第２の配線を更に有することが好ましい。
【００１７】
このようにすると、第１基板と第２基板とがより確実に位置合わせされた電子デバイスとなる。
【００１８】
また、本発明の第２の電子デバイスは、第１基板と、第１基板を搭載し且つ少なくとも一つの所定領域において第１基板と電気的に接続された第２基板とを備え、所定領域は、第１基板を貫通する少なくとも一つの貫通ビアと、第１基板における貫通ビアの上方に設けられたインダクタと、第２基板上に設けられ、貫通ビアと接続された少なくとも一つの導電部とを有する。
【００１９】
また、本発明の第３の電子デバイスは、第１基板と、第１基板を搭載し且つ少なくとも一つの所定領域において第１基板と電気的に接続された第２基板とを備え、所定領域は、第１基板を貫通する少なくとも一つの貫通ビアと、第１基板に設けられ、所定領域に、貫通ビアの延びる方向に磁界を生じさせる手段と、第２基板上に設けられ、貫通ビアと接続された少なくとも一つの導電部とを有する。
【００２０】
このような本発明の第２、第３の電子デバイスについても、従来よりも正確で且つ信頼性の高い電子デバイスとなっている。
【００２１】
また、本発明の第１〜第３の電子デバイスにおいて、複数の所定領域において、第１基板と第２基板とが電気的に接続されていることが好ましい。
【００２２】
このようにすると、第１基板と第２基板とがより確実に位置合わせされた電子デバイスとなる。
【００２３】
また、貫通ビアは、Ｃｕを主成分とする材料からなっていてもよい。
【００２４】
また、貫通ビアは、強磁性体を含む材料からなることが好ましい。
【００２５】
また、導電部は、強磁性体を含む材料からなることが好ましい。
【００２６】
また、導電部は、Ｃｕ膜と、Ｃｕ膜上に形成され且つ強磁性体を含む材料からなるキャップ膜とを備える積層構造を有していても良い。
【００２７】
また、強磁性体は、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄの少なくとも一つであることが好ましい。
【００２８】
貫通ビア及び導電部について、それぞれ以上のような材料及び構造となっていると、本発明の効果がより顕著に発揮される。
【００２９】
前記の目的を達成するため、本発明に係る第１の電子デバイスの製造方法は、第１基板の所定領域に、第１基板を貫通する少なくとも一つの貫通ビアを形成する工程（ａ）と、第１基板に、所定領域の一部を囲み且つ両端が接するのを避けるように第１の配線を形成する工程（ｂ）と、工程（ａ）及び（ｂ）の後に、第１基板上に、第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドを形成する工程（ｃ）と、第２基板上に、貫通ビアと電気的に接続するための少なくとも一つの導電部を形成する工程（ｄ）と、工程（ｃ）及び（ｄ）の後に、第２基板上に第１基板を搭載すると共に、導電部と貫通ビアとを電気的に接続する工程（ｅ）とを備える。
【００３０】
尚、工程（ｅ）において、一対の端子パッドを介して第１の配線に電流を流すことにより貫通ビアに磁力を与え、貫通ビアと導電部との間に働く引力による変位を観測しながら、第２基板上に第１基板を搭載することが好ましい。
【００３１】
第１の電子デバイスの製造方法によると、位置合わせを直接計測しながら第１基板を第２基板に搭載することができ、従来よりも正確で且つ確実に位置合わせされた電子デバイスを製造することができる。このため、電子デバイス製造の歩留りも向上する。更に、第１基板及び第２基板がいずれもチップである場合、いずれもウェハである場合、チップとウェハである場合等、様々な場合に適用することができる。
【００３２】
つまり、工程（ｅ）において、第１の配線に電流を流すことによって磁力を与えられた貫通ビアと、導電部との間に引力が働く。該引力によって生じる第１基板と第２基板との相対的な位置の変位を観測することにより、第１基板と第２基板との位置合わせを直接観測することができ、間接的な方法よりも位置ずれを抑制して搭載を行なうことができる。
【００３３】
また、本発明に係る第２の電子デバイスの製造方法は、第１基板の所定領域に、第１基板を貫通する少なくとも一つの貫通ビアを形成する工程（ａ）と、工程（ａ）の後に、第１基板における貫通ビアの上方にインダクタを形成する工程（ｂ）と、第２基板上に、貫通ビアと接続するための少なくとも一つの導電部を形成する工程（ｃ）と、工程（ｂ）及び（ｃ）の後に、第２基板上に第１基板を搭載すると共に、導電部と貫通ビアとを電気的に接続する工程（ｄ）とを備える。
【００３４】
尚、工程（ｄ）において、インダクタに電流を流すことにより貫通ビアに磁力を与え、貫通ビアと導電部との間に働く引力による変位を観測しながら、第２基板上に第１基板を搭載することが好ましい。
【００３５】
第２の電子デバイスの製造方法においても、位置合わせが正確になり製造歩留りが向上する等の第１の電子デバイスの製造方法と同様の効果が実現する。
【００３６】
また、第１及び第２の電子デバイスの製造方法において、貫通ビアは、Ｃｕを主成分とする材料により形成することが好ましい。
【００３７】
貫通ビアの材料として、このようなものを用いることができる。
【００３８】
また、貫通ビアは、強磁性体を含む材料により形成することが好ましい。
【００３９】
このようにすると、より確実に貫通ビアに磁力を生じさせることができる。
【００４０】
また、導電部は、強磁性体を含む材料により形成することが好ましい。
【００４１】
このようにすると、貫通ビアに生じた磁力による導電部に対する引力がより確実に作用する。
【００４２】
また、強磁性体は、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄの少なくとも一つであることが好ましい。
【００４３】
強磁性体の具体的元素として、以上のものを例示することができる。
【発明の効果】
【００４４】
本発明に係る電子デバイス及びその製造方法によると、最も位置ずれが小さくなる最適な箇所を直接的に観測しながら接合することができるため、電子デバイスの製造歩留まりを向上することができる。また、ウェハとウェハ、チップとチップ等、多様な素子の接合に対応することができる。
【発明を実施するための最良の形態】
【００４５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイスとその製造方法について、図面を参照しながら説明する。但し、以下に示す各図、種々の構成要素の形状、材料、寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。
【００４６】
図１に、本実施形態の電子デバイス１００の要部の模式的な断面図を示す。電子デバイス１００は、第１のウェハＷｆ１と、第１のウェハＷｆ１を搭載する第２のウェハＷｆ２とを有する。これらは第１のウェハＷｆ１を上側、第２のウェハＷｆ２を下側として積層されており、接着剤３０１によって互いに貼り付けられている。また、所定領域において、第１のウェハＷｆ１と第２のウェハＷｆ２とが電気的に接続されている。より具体的には、第１のウェハＷｆ１の半導体基板１０１を前記所定領域において貫通する貫通ビア１１０が設けられており、該貫通ビア１１０を介して第１のウェハＷｆ１と第２のウェハＷｆ２とが電気的に接続されている。更に、貫通ビア１１０を囲むように、第１のウェハＷｆ１には囲み配線１１１が設けられている。
【００４７】
尚、実施形態中の各図において、ウェハのうちの一つのチップ領域が示されているものと考える。このチップ領域を、所定領域と考えることが可能である。チップ領域とは、ウェハを分割することにより個々のチップとなる領域であり、各チップ領域において、半導体基板１０１には複数のＭＯＳ素子等が形成されている。
【００４８】
以下に、第１のウェハＷｆ１及び第２のウェハＷｆ２のより詳しい構造及び形成方法について説明する。
【００４９】
図２（ａ）〜（ｇ）は、電子デバイス１００において上側に位置する第１のウェハＷｆ１の構造及び形成方法を説明するための模式的な断面図である。また、図３（ａ）及び（ｂ）は、第１のウェハＷｆ１の平面図である。図２（ｇ）におけるIIIa-IIIa'線による断面が図３（ａ）に、図３（ａ）IIg-IIg'線による断面が図２（ｇ）に示されている。図２（ａ）〜（ｆ）は、図２（ｇ）の構造を形成する工程を示す。図３（ａ）及び（ｂ）に示されている内容については、後に更に説明する。
【００５０】
第１のウェハＷｆ１を形成するため、始めに、図２（ａ）の工程を行なう。ここでは、例えば略円形の平面形状を有する薄板である半導体基板１０１を用意する。半導体基板１０１は、例えばｎ型又はｐ型のシリコン単結晶からなる基板である。
【００５１】
半導体基板１０１に対し、素子分離１０２を形成する。これは、リソグラフィ法とドライエッチング法により半導体基板１０１上面に溝を形成し、該溝に例えばＣＶＤ（Chemical Vapor Deposition ）法によりシリコン酸化膜（ＳｉＯ2 ）を埋め込むことにより形成する。
【００５２】
次に、半導体基板１０１における素子分離１０２に囲まれた活性領域内に、例えばＭＯＳ（Metal Oxide Semiconductor ）素子を形成する。ソース及びドレイン用の半導体領域１０３、ゲート電極１０４等を有している。
【００５３】
ここで、半導体領域１０３は、半導体基板１０１に対し、所定の不純物（ｎチャネル形であれば例えばリン（Ｐ）又はヒ素、ｐチャネル形であれば例えばホウ素（Ｂ））を添加することにより形成する。また、ゲート電極１０４は、半導体基板１０１上に例えばシリコン酸化膜（ＳｉＯ2 ）からなるゲート絶縁膜を介し、ポリシリコンからなる電極として形成する。
【００５４】
次に、半導体基板１０１上を覆うように、例えばシリコン酸化膜等の絶縁膜１０５を堆積する。その後、ゲート電極１０４上に堆積された余分なシリコン酸化膜を、ＣＭＰ（Chemical Mechanical Polishing ）より除去し、平坦化する。続いて、絶縁膜１０５に埋め込むように、半導体領域１０３及びゲート電極１０４に接続すると共に、後の工程にて形成する配線と電気的に接続するプラグ１０６を形成する（但し、図ではゲート電極１０４に接続するプラグは図示していない）。該プラグ１０６は、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属により形成する。
【００５５】
次に、図２（ｂ）の工程を行なう。まず、プラグ１０６上を及び絶縁膜１０５上を覆うように、全面に亘ってライナー膜１０７を堆積する。これは、例えば、ＣＶＤ法による膜厚３０ｎｍ程度のシリコン窒化膜（ＳｉＮ）として形成する。また、シリコン窒化膜に代えて、シリコン酸化膜を用いても良い。
【００５６】
その後、リソグラフィ法とドライエッチング法とを用い、貫通ビア孔１０８を形成する。これは、ライナー膜１０７及び絶縁膜１０５を貫通し、更に、半導体基板１０１を例えば７分の１〜８分の１程度まで彫り込む深さに形成する。例えば、半導体基板１０１の厚さが７５０μｍであったとすると、これに対して１００μｍの深さとなる。
【００５７】
次に、図２（ｃ）に示す工程を行なう。まず、貫通ビア孔１０８にレジスト（図示せず）を埋め込んだ後、ライナー膜１０７上にまではみ出した部分の前記レジストをドライエッチング法、ＣＭＰ法等により除去し、貫通ビア孔１０８内にレジストプラグ（図示せず）を形成する。
【００５８】
続いて、リソグラフィ法及びドライエッチング法により、ライナー膜１０７及び絶縁膜１０５に対し、レジストプラグの形成された領域（図２（ｃ）においては、貫通ビア孔１０８の形成された領域と見てもよい）を囲むように、囲み配線溝１０９を形成する。貫通ビア孔１０８、囲み配線溝１０９等の平面配置については、図３（ａ）を用いて後に更に説明する。
【００５９】
この後、例えばドライエッチング法及び洗浄処理により、貫通ビア孔１０８内に埋め込まれたレジストプラグを除去する。
【００６０】
次に、図２（ｄ）の工程を行なう。まず、スパッタ法及びめっき法を用い、貫通ビア孔１０８及び囲み配線溝１０９を埋め込み且つライナー膜１０７上を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜と、銅（Ｃｕ）膜とを順次堆積する。その後、ＣＭＰ法を用い、ライナー膜１０７上にまではみ出た部分の前記バリア膜及び銅膜を除去することにより、貫通ビア孔１０８内及び囲み配線溝１０９内をそれぞれ埋め込むように、貫通ビア１１０及び囲み配線１１１を形成する。
【００６１】
尚、ここではバリア膜としてＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、ＴａＮ膜のいずれか一方のみからなるバリア膜としても良い。また、貫通ビア孔１０８及び囲み配線溝１０９を埋め込む導電膜の材料として銅を用いたが、この他に、銀（Ａｇ）、アルミニウム（Ａｌ）又はこれら合金等を用いることもできる。
【００６２】
また、貫通ビア孔１０８の側壁には、バリア膜を形成するよりも前に、絶縁性膜を形成しておくことが好ましい。又は、前記絶縁性膜を形成する代わりに、貫通ビア１１０の周囲を絶縁物質によって囲むようにしても良い。
【００６３】
次に、図２（ｅ）の工程を行なう。ここでは、配線１１３を形成する。このためには、まず、貫通ビア１１０及び囲み配線１１１上及びライナー膜１０７上を覆うように、例えば、ＣＶＤ法による膜厚２００ｎｍのシリコン酸化膜からなる絶縁膜１１２を堆積する。続いて、リソグラフィ法及びドライエッチング法により、絶縁膜１１２及びライナー膜１０７を共に貫通するように、互いに間隔をおいて複数の配線溝を形成する。
【００６４】
次に、スパッタ法及びめっき法により、前記配線溝を埋め込み且つ絶縁膜１１２を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【００６５】
その後、ＣＭＰ法を用い、絶縁膜１１２上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、配線溝を埋め込むバリア膜及び銅膜からなる配線１１３を形成する。尚、配線溝の位置を設定することにより、必要に応じて貫通ビア１１０、囲み配線１１１等の上に接続する配線１１３とすることもできる。
【００６６】
ここでも、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。また、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【００６７】
次に、図２（ｆ）の工程を行なう。ここでは、複数積層される絶縁膜１１４、１１７及び１２０と、その中に埋め込まれる配線構造（ビア１１５、１１８及び１２１と、配線１１６、１１９及び１２２）とを形成する。尚、囲み配線１１１とは異なり、配線１１６、１１９及び１２２については、貫通ビア１１０を囲むような平面形状を有する必要は無い。
【００６８】
まず、配線１１３上を含む絶縁膜１１２上を覆うように、例えば、ＣＶＤ法による膜厚４００ｎｍのシリコン酸化膜からなる絶縁膜１１４を堆積する。続いて、リソグラフィ法及びドライエッチング法により、絶縁膜１１４に、複数のビア孔と、該複数のビア孔上接続する配線溝とを形成する。
【００６９】
次に、スパッタ法及びめっき法により、前記ビア孔及び配線溝を埋め込み且つ絶縁膜１１４を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【００７０】
その後、ＣＭＰ法を用い、絶縁膜１１４上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、ビア孔及び配線溝をバリア膜及び銅膜が埋め込んだ構造を有するビア１１５及び配線１１６を形成する。尚、ビア孔の位置を必要に合わせて設定することにより、配線１１３の所望の箇所に接続するビア１１５を形成することができる。
【００７１】
更に、同様の工程を繰り返すことにより、絶縁膜１１４上に形成される絶縁膜１１７とそこに埋め込まれるビア１１８及び配線１１９、絶縁膜１１７上に形成される絶縁膜１２０とそこに埋め込まれるビア１２１及び配線１２２を形成し、多層配線構造を形成する。ここでは配線総数が４層であるが、これは一例であり、特に限定されることはない。
【００７２】
尚、本実施形態においては、各絶縁膜１１４、１１７及び１２０について、シリコン酸化膜の単層構造とした。しかし、この他に、他の材料からなる単層構造でも良いし、シリコン酸化膜／シリコン窒化膜等の積層膜を用いても良い。また、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。更に、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【００７３】
次に、図２（ｇ）の工程を行なう。ここでは、半導体基板１０１に対して裏面から薄型化処理を施し、半導体基板１０１の裏面側に、貫通ビア１１０の下端部分を貫通ビア底１２３として露出させる。
【００７４】
薄型化処理としては、例えば、まず所望の厚さになるまで半導体基板１０１の裏面を研削し、その後、ＣＭＰ法のような機械的な要素と化学的な要素を併せ持つ研磨処理を施す。この時点では、貫通ビア底１２３は露出させないようにする。その後、ウェットエッチング法により半導体基板１０１の裏面をエッチングし、貫通ビア底１２３を露出させる。
【００７５】
薄型化処理の他の例としては、研削を行なうこと無くＣＭＰ法及びウェットエッチング法を用いても良い。更には、ＣＭＰ法のみ、又はウェットエッチング法のみによって薄型化処理を行なっても良い。
【００７６】
以上のようにして、電子デバイス１００の上側に位置する第１のウェハＷｆ１が形成される。
【００７７】
次に、貫通ビア１１０及び囲み配線１１１（更には、貫通ビア孔１０８及び囲み配線溝１０９）の平面配置について説明する。
【００７８】
図３（ａ）に、図２（ｇ）におけるIIIa-IIIa'線による断面として、囲み配線１１１及び貫通ビア１１０の平面形状の一例を示している。但し、ゲート電極１０４、プラグ１０６等については図示を省略している。また、図３（ａ）には、一つのチップ領域１３１について示されている。
【００７９】
図３（ａ）の場合、チップ領域１３１内において複数の貫通ビア１１０が配置され、また、チップ領域１３１の一部分を囲むように（ここでは、複数の貫通ビア１１０の全てを囲むように）囲み配線１１１が配置されている。尚、囲み配線１１１は、連続してほぼ一周し、輪になるような形状であるが、その両端（端部１１１ａ及び１１１ｂ）が接するのを避けて形成されている。
【００８０】
また、図３（ｂ）は、第１のウェハＷｆ１の上面から囲み配線１１１に電流を流すための経路を説明する平面図であり、各絶縁膜１１４、１１７、１２０等を透視して示している。ここに示される通り、囲み配線１１１の端部１１１ａ及び１１１ｂそれぞれの上方において、配線１１３、１１６、１１９及び１２２と、ビア１１５、１１８及び１２１とが積層構造を構成し、最上層の絶縁膜１２０上にまで電気的経路が確保されている。最上層の配線１２２は、囲み配線１１１に電流を流すための端子パッドとして機能する。
【００８１】
この際、経路を最短にするために、図３（ｂ）に示す通り、端部１１１ａ及び１１１ｂの真上に延びるように前記積層構造が設けられているのが良い。
【００８２】
図３（ｂ）において、他の構成要素は図示を省略している。特に、端部１１１ａ及び１１１ｂ上方を除く囲み配線１１１上方、及び、囲み配線１１１内の領域上方について、配線１１３、１１６、１１９及び１２２と、ビア１１５、１１８及び１２１とは任意のパターンに配置されていて良い。
【００８３】
尚、図２（ｇ）において、Ａの部分が囲み配線１１１の端部１１１ｂ上に電気的経路が構成された様子を示し、Ｂの部分は囲み配線１１１の端部以外の部分について示していることになる。
【００８４】
次に、図４（ａ）〜（ｄ）は、電子デバイス１００において下側に位置する第２のウェハＷｆ２の構造及び形成方法を説明するための模式的な断面図である。
【００８５】
まず、図４（ａ）に示す構造を形成する。これは、第１のウェハＷｆ１について図２（ａ）に示す構造と同様であり、符号のみが異なっている。つまり、半導体基板２０１上に素子分離２０２によって活性領域が区画され、該活性領域に、半導体領域２０３、ゲート絶縁膜（図示せず）及びゲート電極２０４を含むＭＯＳ素子が形成されている。該ＭＯＳ素子上を含む半導体基板１０１上を覆うように絶縁膜２０５が形成され、絶縁膜２０５を貫通して半導体領域２０３等に達するようにプラグ２０６が形成されている。これらは、いずれも第１のウェハＷｆ１について説明したのと同様にして形成すればよい。但し、このように第２のウェハＷｆ２が第１のウェハＷｆ１と同様の構造を有していることは必須ではなく、別の構造であっても良い。
【００８６】
次に、図４（ｂ）に示す工程を行なう。まず、プラグ２０６上及び絶縁膜２０５上を覆うように、例えば、ＣＶＤ法により膜厚が２００ｎｍのシリコン酸化膜からなる絶縁膜２０７を堆積する。続いて、リソグラフィ法及びドライエッチング法により、絶縁膜２０７に、互いに間隔をおいて複数の配線溝を形成する。
【００８７】
その後、スパッタ法及びめっき法により、前記配線溝を埋め込み且つ絶縁膜２０７上を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【００８８】
その後、ＣＭＰ法を用い、絶縁膜２０７上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、配線溝を埋め込むバリア膜及び銅膜からなる配線２１３を形成する。尚、配線溝の位置を設定することにより、例えばプラグ２０６上に接続する等、任意の位置に配線２１３を配置することができる。
【００８９】
ここでも、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。また、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【００９０】
次に、図４（ｃ）に示す工程を行なう。ここでは、複数積層される絶縁膜２１４、２１７及び２２０と、その中に埋め込まれる配線構造（ビア２１５、２１８及び２２１と、配線２１６、２１９及び２２２）とを形成する。
【００９１】
これらについては、例えば、第１のウェハＷｆ１について図２（ｆ）において説明したのと同様の方法により形成することができる。但し、別の方法であっても良い。
【００９２】
また、最上層に位置する配線２２２については、第１のウェハＷｆ１における貫通ビア底１２３と接続する必要があるため、それに応じた位置に形成する。他の層の配線２１６及び２１９と、各層の配線を接続するビア２１５、２１８及び２２１については、任意に配置することができる。
【００９３】
次に、図４（ｄ）に示すように、最上層の配線２２２の表面に、キャップ膜２２３を無電解メッキ法等により形成する。ここで、キャップ膜２２３としては、強磁性体の性質を有する材料を用いる。例えば、強磁性体である金属として鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）又はガドリニウム（Ｇｄ）の単体、これらＦｅ、Ｃｏ、Ｎｉ及びＧｄの少なくとも一つを含む合金、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄの酸化物の少なくとも一つを含む材料等を用いることができる。
【００９４】
尚、本実施形態において、最上層の配線２２２は、配線溝に銅、銀、アルミニウム又はこれらの合金等を埋め込んだ構造を有する。この場合、強磁性体である材料からなるキャップ膜２２３を設ける。
【００９５】
これに対し、最上層の配線２２２について、先にキャップ膜２２３の材料として挙げた材料（Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ等）を配線溝に埋め込むことにより形成しても良い。この場合、キャップ膜２２３を形成する必要はない。
【００９６】
以上のようにして、電子デバイス１００の下側に位置する第２のウェハＷｆ２が形成される。
【００９７】
この後、第１のウェハＷｆ１を第２のウェハＷｆ２上に位置を合わせて搭載し、両ウェハを貼り合せる。以下に、この貼り合せ工程について説明する。
【００９８】
図５（ａ）及び（ｂ）は、第１のウェハＷｆ１と第２のウェハＷｆ２とを貼り合せる工程について、位置合わせの方法を説明する断面図及び平面図である。
【００９９】
まず、下側の第２のウェハＷｆ２を準備した後、その上に、上側の第１のウェハＷｆ１を、その裏面が第２のウェハＷｆ２の主面に対向するように配置する。
【０１００】
続いて、第２のウェハＷｆ２と第１のウェハＷｆ１との相対的な位置を合わせる。具体的には、第２のウェハＷｆ２における最上層の配線２２２（及びキャップ膜２２３）と、それに対応する第１のウェハＷｆ１の裏面における貫通ビア底１２３との位置を合わせる。
【０１０１】
更に、両ウェハの対向面を近付けると共に、第２のウェハＷｆ２の最上層の配線２２２と、第１のウェハＷｆ１の貫通ビア底１２３とをそれぞれ接触させて電気的に接続する。これにより、第１のウェハＷｆ１と第２のウェハＷｆ２との電気的接続が行なわれる。
【０１０２】
その後、第１のウェハＷｆ１と第２のウェハＷｆ２との隙間に絶縁性の接着剤３０１を注入することにより（図１を参照）、積層された第１のウェハＷｆ１と第２のウェハＷｆ２とを貼り合せて機械的強度を確保する。
【０１０３】
このようにして第１のウェハＷｆ１と第２のウェハＷｆ２を貼り合せた後、両ウェハをチップ単位に切断して個々のチップ（電子デバイス１００）を得る。このようにして得られた電子デバイスは、複数枚（ここでは２枚）のチップが積み重ねられた３次元構造を有する。つまり、複数のチップにそれぞれ設けられた半導体回路等同士が貫通ビアを通じて電気的に接続され、全体として一つの半導体集積回路が構成されている。
【０１０４】
ここで、第１のウェハＷｆ１と第２のウェハＷｆ２との位置合わせについて、更に説明する。
【０１０５】
まず光学的な位置合わせ手法等を用いてある程度の位置合わせを行なう。その後、図５（ａ）及び（ｂ）に示すように、第１のウェハＷｆ１に設けられた囲み配線１１１に対し、囲み配線１１１の端部１１１ａ及び１１１ｂ上方にそれぞれ構成した配線構造を通じて電流を流すため、電源６０１を接続する。これには、電源６０１の両端の端子（図示せず）について、それぞれ最上層の配線１２２（この部分が端子パッドとして機能する）に接続することになる。尚、図５（ａ）は電気的な接続を模式的に示す。
【０１０６】
その後、電源６０１をオンにして電圧を加え、囲み配線１１１に電流６０５を流す。囲み配線１１１は両ウェハの電気的接続を行なう領域をほぼ一周して取り囲むように配置され、その内側に貫通ビア１１０が配置されている。このため、囲み配線１１１に電流が流れると磁界が発生し、貫通ビア１１０が磁力を持った磁石となる。
【０１０７】
この状態にて第１のウェハＷｆ１と第２のウェハＷｆ２とを近付けると、第２のウェハＷｆ２の最上層の配線２２２上に設けられたキャップ膜２２３が、第１のウェハＷｆ１における磁化した貫通ビア１１０の貫通ビア底１２３に引き付けられる。
【０１０８】
このため、第２のウェハＷｆ２が第１のウェハＷｆ１側に引き付けられ、第２のウェハＷｆ２に垂直な方向に変位する。このような変位を観測しながら、第２のウェハＷｆ２の主面と第１のウェハＷｆ１の裏面との平行を維持しつつ、少しずつ平行移動又は回転移動させる。変位が最大となる位置において、両ウェハの位置が最も正確に合っている（位置合わせズレが最小である）と考えられるから、そのような位置を最適な位置として決定する。
【０１０９】
このような位置合わせ方法によると、最も位置合わせズレが小さくなる最適な位置を直接観測しながら両ウェハの接合を行なうことができ、間接的な位置合わせであった従来技術に比べてより正確且つ適切な位置合わせを行なうことができる。よって、電子デバイス製造の歩留りが向上する。また、このような方法は、ウェハ同士の位置合わせには限られず、チップ同士の位置合わせ、ウェハに対するチップの位置合わせ等にも対応することができる。
【０１１０】
（変形例）
次に、第１の実施形態について、各種変形例を説明する。
【０１１１】
図６（ａ）は、図２（ｇ）に示す第１のウェハＷｆ１に代わる構造を示す断面図である。図２（ｇ）の場合、端部１１１ａ及び１１１ｂ以外の部分の囲み配線１１１上方（Ｂとして示す箇所）において、囲み配線１１１に接続されていない配線１１６、１１９及び１２２が形成されている。
【０１１２】
これに対し、図６（ａ）には、端部１１１ａ及び１１１ｂ以外の部分の囲み配線１１１上方には配線１１６、１１９及び１２２が形成されていない場合を示している。囲み配線１１１に対しては、その端部１１１ａ及び１１１ｂに対して電気的接続の経路が形成されていれば良いのであり、他の部分上方の構造については特に限定はなく、図６（ａ）のようになっていても良い。また、図６（ａ）では、Ａとして示す箇所において囲み配線ではない配線１１６、１１９、１２２が形成され電気的接続の経路が構成された様子が示されている。しかし、ビアのみによって電気的経路が構成されていても良い。
【０１１３】
次に、図６（ｂ）には、囲み配線１１１に代えて、貫通ビア１１０の形成された領域を取り囲むように形成された配線１１６ａを備える例を示している。ここで、配線１１６ａの平面視形状は、図３（ａ）及び（ｂ）における囲み配線１１１の平面視形状と同様と考えればよい。配線１１６ａの両端は接しないようになっており、両端それぞれの上に、ビアと配線とによって配線１１６ａに電流を流すための電気的経路が構成されている。
【０１１４】
図２（ｇ）等に示すような囲み配線１１１は、貫通ビア１１０を同じ層において取り囲んでいる。これに対し、図６（ｂ）の配線１１６ａは、貫通ビア１１０よりも上の層において、平面視すると貫通ビア１１０を取り囲んでいる。このような場合にも、配線１１６ａに電流を流すことにより磁界を発生させ、更には貫通ビア１１０に磁力を持たせることが可能である。よって、この場合にも先に説明した位置合わせ方法を行なうことができる。
【０１１５】
また、図６（ｂ）では、Ａに示す部分において囲み配線ではない配線１１９及び１２２が形成され、配線１１６ａに電流を流すための経路となっている。しかし、このような経路は、ビアのみによって構成されていても良い。また、図６（ｂ）では、Ｂに示す部分において、配線１１９、１２２が形成されていない場合を示しているが、この部分に配線１１９、１２２のいずれかが形成されていてもよい。
【０１１６】
また、図２（ｇ）等に示す囲み配線１１１に加えて、図６（ｂ）に示す配線１１６ａのように平面視すると貫通ビア１１０を取り囲んでいる配線も備えている構成としても良い。但し、囲み配線１１１を備えるのであれば、図２（ｇ）における配線１１６、１１９、１２２等については貫通ビア１１０を取り囲んでいる平面形状ではない方が望ましい。
【０１１７】
また、第１の実施形態においては、図３（ａ）及び（ｂ）に示す通り、一つのチップ領域において囲み配線１１１を一つだけ設けている。しかし、これには限らず、図７（ａ）及び（ｂ）に示すようにしても良い。つまり、囲み配線１１１を複数設けると共に、それぞれの内側に貫通ビア１１０が配置されているようにしても良い。この場合、第１のウェハＷｆ１における各囲み配線１１１及びその内側の貫通ビア１１０と、該貫通ビア１１０に対応する第２のウェハＷｆ２の配線２２２（及びキャップ膜２２３）とを一組として、位置合わせ及び電気的接続を行なうこのような領域が複数設けられていると考えることができる。このように複数の領域において位置合わせを行なうことにより、より精度の良い位置合わせを行なうことができる。
【０１１８】
また、第１の実施形態において、囲み配線１１１の内側に貫通ビア１１０が配置されている例を説明した。しかし、図８（ａ）に示すように、囲み配線１１１の外側に貫通ビア１１０が配置されている構成を取ることも可能である。
【０１１９】
貫通ビア１１０に磁力を与えるという観点からは、囲み配線１１１の内側に貫通ビア１１０が配置されている場合の方が有利である。しかし、囲み配線１１１の外側に配置された貫通ビア１１０に対しても磁力を与えることは可能であり、電子デバイスの構造の都合等によっては、外側に配置することも考えられる。これは、電子デバイスの構造の自由度という観点において利点である。
【０１２０】
また、図８（ｂ）に示すように、複数の囲み配線１１１ａ及び１１１ｂを設け、貫通ビア１１０の配置された領域を何重にも取り囲むようにしても良い。このようにすると、貫通ビア１１０を磁化するために有利である。
【０１２１】
更には、図８（ｃ）に示すように、囲み配線１１１を螺旋状に形成して貫通ビア１１０を取り囲むこともできる。これも、貫通ビア１１０の磁化のために有利である。
【０１２２】
尚、以上のような各変形例については、互いに組み合わせることも可能である。例えば、配線１１６ａが図８（ｂ）のように複数本設けられている構成、囲み配線１１１の内側及び外側の両方に貫通ビア１１０が配置されている構成、図８（ａ）〜（ｃ）に示すような領域が複数設けられている構成等はいずれも可能である。
【０１２３】
（第２の実施形態）
次に、本発明の第２の実施形態に係る電子デバイスとその製造方法について、図面を参照しながら説明する。本実施形態についても、以下に示す各図、種々の構成要素の形状、材料、寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。
【０１２４】
本実施形態の電子デバイスは、第１の実施形態の電子デバイス１００と同様に、２枚のウェハが積層された構造を有する。その下側になる第２のウェハＷｆ２については、図１に示す第１の実施形態における第２のウェハＷｆ２と同じ構造であり、第１の実施形態において説明したようにして製造すれば良い。
【０１２５】
これに対し、第２のウェハＷｆ２上に搭載する、本実施形態における第１のウェハＷｆ３について、その構造及び形成方法を以下に説明する。
【０１２６】
図９（ａ）〜（ｄ）は、本実施形態における第１のウェハＷｆ３の構造及び形成方法を説明するための模式的な断面図である。
【０１２７】
図９（ａ）に示す構造は、第１の実施形態における第１のウェハＷｆ１の形成方法として図２（ａ）に示した構造と同様である。よって、半導体基板１０１、素子分離１０２、半導体領域１０３、ゲート電極１０４、絶縁膜１０５及びプラグ１０６について、既に説明したのと同様にして形成すればよい。
【０１２８】
次に、図９（ｂ）の工程を行なう。ここでは、リソグラフィ法とドライエッチング法とを用い、貫通ビア孔１０８を形成する。これは、絶縁膜１０５を貫通し、更に、半導体基板１０１を例えば７分の１〜８分の１程度まで彫り込む深さに形成する。半導体基板１０１の厚さが７５０μｍであったとすると、これに対して１００μｍの深さとなる。
【０１２９】
次に、図９（ｃ）の工程を行なう。まず、スパッタ法及びめっき法を用い、貫通ビア孔１０８を埋め込み且つ絶縁膜１０５上を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜と、銅（Ｃｕ）膜とを順次堆積する。その後、ＣＭＰ法を用い、絶縁膜１０５上にまではみ出た部分の前記バリア膜及び銅膜を除去することにより、貫通ビア孔１０８内を埋め込むように、貫通ビア１１０を形成する。
【０１３０】
この際、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。また、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【０１３１】
また、貫通ビア孔１０８の側壁には、バリア膜を形成するよりも前に、絶縁性膜を形成しておくことが好ましい。又は、前記絶縁性膜を形成する代わりに、貫通ビア１１０の周囲を絶縁物質によって囲むようにしても良い。
【０１３２】
次に、図９（ｄ）の工程を行なう。ここでは、配線１１３を形成する。そのためには、まず、貫通ビア１１０上及び絶縁膜１０５上を覆うように、例えば、ＣＶＤ法による膜厚２００ｎｍのシリコン酸化膜からなる絶縁膜１１２を堆積する。
【０１３３】
続いて、リソグラフィ法及びドライエッチング法により、絶縁膜１１２を貫通するように、互いに間隔をおいて複数の配線溝を形成する。
【０１３４】
次に、スパッタ法及びめっき法により、前記配線溝を埋め込み且つ絶縁膜１１２を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【０１３５】
その後、ＣＭＰ法を用い、絶縁膜１１２上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、配線溝を埋め込むバリア膜及び銅膜からなる配線１１３を形成する。尚、配線溝の位置を設定することにより、貫通ビア１１０上又はプラグ１０６上に接続する等、任意の位置に配線１１３を設けることができる。
【０１３６】
ここでも、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。また、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【０１３７】
次に、図９（ｅ）に示す工程を行なう。ここでは、複数積層される絶縁膜１１４、１１７及び１２０と、その中に埋め込まれる配線構造（ビア１１５、１１８及び１２１と、配線１１６、１１９及び１２２）とを形成する。
【０１３８】
このための方法は、第１の実施形態において図２（ｆ）を参照して説明した方法と同様であるから、詳しい説明は省略する。
【０１３９】
次に、図９（ｆ）の工程を説明する。ここでは、半導体基板１０１に対して裏面から薄型化処理を施し、半導体基板１０１の裏面側に、貫通ビア１１０の下端部分を貫通ビア底１２３として露出させる。このための方法は、第１の実施形態において図２（ｇ）を参照して説明した方法と同様であるから、詳しい説明は省略する。
【０１４０】
以上のようにして、本実施形態において上側になる第１のウェハＷｆ３が形成される。
【０１４１】
ここで、第１のウェハＷｆ３における最上層の配線１２２により、インダクタ１２４が構成されている。これについて、図１０（ａ）〜（ｃ）により説明する。
【０１４２】
図１０（ｃ）は、図９（ｆ）におけるインダクタ１２４の付近を拡大して詳しく示す図である。図１０（ａ）及び（ｂ）はインダクタ１２４付近の平面構成を示す図であり、それぞれ図１０（ｃ）において、絶縁膜１２０を通るXa-Xa'線及び絶縁膜１１７を通るXb-Xb'線による断面を示している。また、図１０（ａ）及び（ｂ）のXc-Xc'線による断面が図１０（ｃ）に対応する。
【０１４３】
図１０（ａ）に示す通り、チップ領域１３１において、最上層の配線１２２ａによってスパイラル状のインダクタ１２４が構成されている。該インダクタ１２４を構成する配線１２２ａの外側の端部には、位置合わせの際に測定プローブ端子を接続するための接続パッド１５３が設けられている。また、内側の端部には、図１０（ｂ）及び（ｃ）に示す下層の配線１１９ａに対してビア１２１を介して接続するための接続パッド１５１が形成されている。配線１１９ａは、インダクタ１２４の外側に設けられた接続パッド１５２に電気的に接続されている。
【０１４４】
尚、インダクタ１２４の下方には、少なくとも一つの貫通ビア１１０が配置されていることが望ましい。
【０１４５】
第１のウェハＷｆ３及び第２のウェハＷｆ２の形成を終えた後、両ウェハを位置合わせして貼り合せる。ここで、第２のウェハＷｆ２上に第１のウェハＷｆ３を配置し、第２のウェハＷｆ２の最上層の配線２２２及びその上のキャップ膜２２３と、第１のウェハＷｆ３の貫通ビア底１２３とをそれぞれ接触させて電気的に接続すること、更に接着剤を用いて両ウェハを貼り合せ、機械的強度を確保することについては、第１の実施形態の場合と同様である。
【０１４６】
以下には、両ウェハの位置合わせの工程について説明する。図１１（ａ）及び（ｂ）は、本実施形態における位置合わせの方法を説明する図である。
【０１４７】
まず、第１の実施形態の場合（図５（ａ）及び（ｂ））と同様に、第１のウェハＷｆ３を第２のウェハＷｆ２上に配置し、光学的手法によってある程度の位置合わせを行なう。次に、図１１（ａ）及び（ｂ）に示すように、インダクタ１２４に電流を流すために、電源６０１を接続する。これには、電源６０１の両端の端子（図示せず）について、それぞれ接続パッド１５２及び１５３に接続する（図１１（ａ）及び（ｂ）においては、電源６０１の電気的な接続を示している）。
【０１４８】
その後、電源６０１をオンにして電圧を加え、インダクタ１２４に電流６０５を流すと、磁界が発生する。この磁界により貫通ビア１１０が磁力を持った磁石となり、第２のウェハＷｆ２におけるキャップ膜２２３を引き付ける。
【０１４９】
このため、第２のウェハＷｆ２が第１のウェハＷｆ３側に引き付けられ、第２のウェハＷｆ２に垂直な方向に変位する。このような変位を観測しながら、第２のウェハＷｆ２の主面と第１のウェハＷｆ３の裏面との平行を維持しつつ、少しずつ平行移動又は回転移動させる。変位が最大となる位置を最適な位置として決定する。
【０１５０】
第１の実施形態の場合と同様、最も位置合わせズレが小さくなる最適な位置を直接観測しながら両ウェハの接合を行なうことができ、間接的な位置合わせであった従来技術に比べてより正確且つ適切な位置合わせを行なうことができる。よって、電子デバイス製造の歩留りが向上する。また、このような方法は、ウェハ同士の位置合わせには限られず、チップ同士の位置合わせ、ウェハに対するチップの位置合わせ等にも対応することができる。
【０１５１】
（変形例）
次に、第２の実施形態について、各種変形例を説明する。
【０１５２】
図１２（ａ）及び（ｂ）に、インダクタ１２４に関する変形例を示す。第２の実施形態において図１０（ａ）〜（ｃ）に説明したインダクタ１２４の場合、その内側の接続パッド１５１から接続パッド１５２まで下層の配線１１９ａ等を介して電気的経路が引き出されている。これに対し、図１２（ａ）及び（ｂ）の場合、配線１１９ａ、接続パッド１５２等は設けられていない。
【０１５３】
この場合、位置合わせの工程においては、インダクタ１２４の外側の端部に設けられた接続パッド１５３と、内側の端部に設けられた接続パッド１５１とに対して電源６０１を接続する。これにより、図１１（ａ）〜（ｃ）にて説明したのと同様に、インダクタ１２４に電流を流して位置合わせに磁力を利用することができる。
【０１５４】
また、第２の実施形態において、インダクタ１２４は一つだけ図示されている。しかし、第１のウェハＷｆ３におけるインダクタ１２４及びその下方の貫通ビア１１０と、該貫通ビア１１０に対応する第２のウェハＷｆ２における配線２２２（及びキャップ膜２２３）とを一組として、位置合わせ及び電気的接続を行なうこのような領域が複数設けられていても良い。このように複数の領域において位置合わせを行なうことにより、より精度の良い位置合わせを行なうことができる。
【０１５５】
尚、第１の実施形態及び第２の実施形態において、電子デバイスとして、いずれも半導体基板にＭＯＳ素子、配線構造等が設けられた第１のウェハＷｆ１（Ｗｆ３）及び第２のウェハＷｆ２を貼り合せて半導体装置を製造する例を説明した。しかし、これには限定されない。例えば、導電膜を有する絶縁基板を用いている場合にも導電膜に対して問題なく適用できる。更に、囲み配線１１１及び貫通ビア１１０を有する構造をプリント基板上に位置合わせして搭載するような場合にも適用可能である。
【０１５６】
また、第１の実施形態にて説明した囲み配線と、第２の実施形態にて説明したインダクタとを共に備える第１のウェハを用いることも可能である。
【産業上の利用可能性】
【０１５７】
本発明の電子デバイス及びその製造方法は、複数の基板が正確に確実に位置合わせされた積層構造（３次元構造）を歩留り良く実現するため、より小型化、薄型化して実装密度を高めた半導体装置としても有用である。
【図面の簡単な説明】
【０１５８】
【図１】図１は、本発明の第１の実施形態に係る電子デバイスの構造を説明する模式的な断面図である。
【図２】図２（ａ）〜（ｇ）は、本発明の第１の実施形態における第１のウェハの構造及び形成方法を説明する模式的な断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１の実施形態における第１のウェハについて、平面構成を説明する模式的な断面図である。
【図４】図４（ａ）〜（ｄ）は、本発明の第１の実施形態における第２のウェハの構造及び形成方法を説明する模式的な断面図である。
【図５】図５（ａ）及び（ｂ）は、本発明の第１の実施形態における位置合わせの方法について説明するための模式的な断面図及び平面図である。
【図６】図６（ａ）及び（ｂ）は、本発明の第１の実施形態の変形例における第１のウェハについて説明する模式的な断面図である。
【図７】図７（ａ）及び（ｂ）は、本発明の第１の実施形態の変形例における第１のウェハについて説明する模式的な平面図である。
【図８】図８（ａ）〜（ｃ）は、本発明の第１の実施形態の変形例における第１のウェハについて説明する模式的な平面図である。
【図９】図９（ａ）〜（ｆ）は、本発明の第２の実施形態における第１のウェハの構造及び形成方法を説明する模式的な断面図である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第２の実施形態における第１のウェハの構造を説明する模式的な平面図である。
【図１１】図１１（ａ）及び（ｂ）は、本発明の第２の実施形態における位置合わせの方法について説明するための模式的な断面図及び平面図である。
【図１２】図１２（ａ）及び（ｂ）は、本発明の第２の実施形態の変形例における第１のウェハについて説明する模式的な平面図である。
【図１３】図１３は、従来の位置合わせの方法について説明する模式的な断面図である。
【符号の説明】
【０１５９】
Ｗｆ１、Ｗｆ３ 第１のウェハ
Ｗｆ２ 第２のウェハ
１００ 電子デバイス
１０１ 半導体基板
１０２ 素子分離
１０３ 半導体領域
１０４ ゲート電極
１０５、１１２、１１４、１１７、１２０ 絶縁膜
１０６ プラグ
１０７ ライナー膜
１０８ 貫通ビア孔
１０９ 囲み配線溝
１１０ 貫通ビア
１１１ 囲み配線
１１１ａ、１１１ｂ 端部
１１３、１１６、１１９、１２２ 配線
１１６ａ、１１９ａ、１２２ａ 配線
１１５、１１８、１２１ ビア
１２３ 貫通ビア底
１２４ インダクタ
１３１ チップ領域
１５１、１５２、１５３ 接続パッド
２０１ 半導体基板
２０２ 素子分離
２０３ 半導体領域
２０４ ゲート電極
２０５、２０７、２１４、２１７、２２０ 絶縁膜
２０６ プラグ
２１３、２１６、２１９、２２２ 配線
２１５、２１８、２２１ ビア
２２３ キャップ膜
３０１ 接着剤
６０１ 電源
６０５ 電流
【技術分野】
【０００１】
本発明は、半導体装置等の電子デバイス及びその製造方法に関し、特に、半導体装置等を複数重ねることにより構成される３次元電子デバイス及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化、高機能化が要求されると共に、小型化、薄型化も要求されてきている。このような要求を満たすために、半導体の実装密度を高めた、３次元半導体装置が提案されている。３次元半導体装置は、複数の半導体チップや素子を積層して接続することにより、高密度実装を実現する技術である。
【０００３】
ここで、半導体チップを複数積層していく場合、一般に次のようなアライメント手法がとられている。つまり、下になる半導体チップに形成された端子（貫通電極）等の位置を光学的に認識することにより位置決めを行う。続いて、積層する（つまり、上になる）半導体チップについても同様に位置を認識して位置決めを行い、２つの半導体チップを接合する。
【０００４】
しかしながら、この手法の場合、接合する際に発生する位置ずれを認識することはできない。そのため、実際にずれて接合してしまうと、２つの半導体チップ間の電気接続ができない。このように、歩留まりの低下を招く短所を有している。
【０００５】
そこで、特許文献１に示すようなアライメント手法が提案されている。以下、図１３を参照しながら、半導体チップの接合における位置ずれを低減したアライメント手法について説明する。
【０００６】
特許文献１の手法によると、図１３に示すように、基板１における半導体チップの実装領域に貫通電極１０ａを形成すると共に、基板１における半導体チップの非実装領域に、貫通電極１０ａと同一の構造であるアライメントマーク２０ａを形成する。
【０００７】
続いて、積層する（上になる）半導体チップ３０には、基板１における貫通電極１０ａに対応する位置に貫通電極１５を形成する。このようにすると、基板１に積層する各半導体チップの位置合わせの際に、同一の基準（アライメントマーク２０ａ）を用いて行うことができ、正確に位置制御することができる。
【特許文献１】特開２００５−１７５２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、この手法により位置精度は向上すると思われるが、この手法も間接的なアライメント手法である。そのため、実際に最適なアライメント位置が取れているかどうかは分からない。
【０００９】
今後、更なる半導体集積回路の高集積化、高機能化が要求されるにつれて、小型化、薄型化についても一層要求されることが予想される。そのため、３次元半導体装置に用いる複数の半導体チップや素子に関しても更に微細化・高密度化を実現する必要があり、貫通電極も小さくなると想定される。従来の手法及び特許文献１に示す手法は、いずれも間接的なアライメント手法であり、微細化に対して限界がある。
【００１０】
また、特許文献１の手法は、基板にアライメントマークを形成し、それに合わせてチップを配置するものであるため、ウェハ上にチップを積層する場合は対応できるが、ウェハとウェハ、チップとチップの積層には対応できない。
【００１１】
以上に鑑み、本発明は、３次元半導体装置及びその製造方法において、アラインメント位置を直接検出することにより位置精度を向上すること、及び、ウェハとウェハ、チップとチップの積層についても適用可能とすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る第１の電子デバイスは、第１基板と、第１基板を搭載し且つ少なくとも一つの所定領域において第１基板と電気的に接続された第２基板とを備え、所定領域は、第１基板を貫通する少なくとも一つの貫通ビアと、第１基板に、所定領域の一部を囲み且つ両端が接するのを避けて設けられた第１の配線と、第１基板上に設けられ、第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、第２基板上に設けられ、貫通ビアと接続された少なくとも一つの導電部とを有する。
【００１３】
本発明の第１の電子デバイスは、後に説明する通り、第１基板と第２基板との位置合わせを直接計測して積層されているため、従来よりも正確で且つ信頼性の高い電子デバイスとなっている。
【００１４】
尚、貫通ビアのうちの少なくとも一つは、第１の配線の外側に位置していても良い。また、貫通ビアのうちの少なくとも一つは、第１の配線の内側に位置していても良い。
【００１５】
このように、貫通ビアは第１の配線の外側及び内側のどちらに位置していても良いし、複数の貫通ビアを備える場合には外側と内側との両方に位置していても良い。但し、貫通ビアが第１の配線の内側に位置している場合の方が、位置合わせが正確になる効果がより顕著に発揮されるため望ましい。
【００１６】
また、所定領域は、第１の配線を囲み且つ両端が接するのを避けて設けられた第２の配線を更に有することが好ましい。
【００１７】
このようにすると、第１基板と第２基板とがより確実に位置合わせされた電子デバイスとなる。
【００１８】
また、本発明の第２の電子デバイスは、第１基板と、第１基板を搭載し且つ少なくとも一つの所定領域において第１基板と電気的に接続された第２基板とを備え、所定領域は、第１基板を貫通する少なくとも一つの貫通ビアと、第１基板における貫通ビアの上方に設けられたインダクタと、第２基板上に設けられ、貫通ビアと接続された少なくとも一つの導電部とを有する。
【００１９】
また、本発明の第３の電子デバイスは、第１基板と、第１基板を搭載し且つ少なくとも一つの所定領域において第１基板と電気的に接続された第２基板とを備え、所定領域は、第１基板を貫通する少なくとも一つの貫通ビアと、第１基板に設けられ、所定領域に、貫通ビアの延びる方向に磁界を生じさせる手段と、第２基板上に設けられ、貫通ビアと接続された少なくとも一つの導電部とを有する。
【００２０】
このような本発明の第２、第３の電子デバイスについても、従来よりも正確で且つ信頼性の高い電子デバイスとなっている。
【００２１】
また、本発明の第１〜第３の電子デバイスにおいて、複数の所定領域において、第１基板と第２基板とが電気的に接続されていることが好ましい。
【００２２】
このようにすると、第１基板と第２基板とがより確実に位置合わせされた電子デバイスとなる。
【００２３】
また、貫通ビアは、Ｃｕを主成分とする材料からなっていてもよい。
【００２４】
また、貫通ビアは、強磁性体を含む材料からなることが好ましい。
【００２５】
また、導電部は、強磁性体を含む材料からなることが好ましい。
【００２６】
また、導電部は、Ｃｕ膜と、Ｃｕ膜上に形成され且つ強磁性体を含む材料からなるキャップ膜とを備える積層構造を有していても良い。
【００２７】
また、強磁性体は、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄの少なくとも一つであることが好ましい。
【００２８】
貫通ビア及び導電部について、それぞれ以上のような材料及び構造となっていると、本発明の効果がより顕著に発揮される。
【００２９】
前記の目的を達成するため、本発明に係る第１の電子デバイスの製造方法は、第１基板の所定領域に、第１基板を貫通する少なくとも一つの貫通ビアを形成する工程（ａ）と、第１基板に、所定領域の一部を囲み且つ両端が接するのを避けるように第１の配線を形成する工程（ｂ）と、工程（ａ）及び（ｂ）の後に、第１基板上に、第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドを形成する工程（ｃ）と、第２基板上に、貫通ビアと電気的に接続するための少なくとも一つの導電部を形成する工程（ｄ）と、工程（ｃ）及び（ｄ）の後に、第２基板上に第１基板を搭載すると共に、導電部と貫通ビアとを電気的に接続する工程（ｅ）とを備える。
【００３０】
尚、工程（ｅ）において、一対の端子パッドを介して第１の配線に電流を流すことにより貫通ビアに磁力を与え、貫通ビアと導電部との間に働く引力による変位を観測しながら、第２基板上に第１基板を搭載することが好ましい。
【００３１】
第１の電子デバイスの製造方法によると、位置合わせを直接計測しながら第１基板を第２基板に搭載することができ、従来よりも正確で且つ確実に位置合わせされた電子デバイスを製造することができる。このため、電子デバイス製造の歩留りも向上する。更に、第１基板及び第２基板がいずれもチップである場合、いずれもウェハである場合、チップとウェハである場合等、様々な場合に適用することができる。
【００３２】
つまり、工程（ｅ）において、第１の配線に電流を流すことによって磁力を与えられた貫通ビアと、導電部との間に引力が働く。該引力によって生じる第１基板と第２基板との相対的な位置の変位を観測することにより、第１基板と第２基板との位置合わせを直接観測することができ、間接的な方法よりも位置ずれを抑制して搭載を行なうことができる。
【００３３】
また、本発明に係る第２の電子デバイスの製造方法は、第１基板の所定領域に、第１基板を貫通する少なくとも一つの貫通ビアを形成する工程（ａ）と、工程（ａ）の後に、第１基板における貫通ビアの上方にインダクタを形成する工程（ｂ）と、第２基板上に、貫通ビアと接続するための少なくとも一つの導電部を形成する工程（ｃ）と、工程（ｂ）及び（ｃ）の後に、第２基板上に第１基板を搭載すると共に、導電部と貫通ビアとを電気的に接続する工程（ｄ）とを備える。
【００３４】
尚、工程（ｄ）において、インダクタに電流を流すことにより貫通ビアに磁力を与え、貫通ビアと導電部との間に働く引力による変位を観測しながら、第２基板上に第１基板を搭載することが好ましい。
【００３５】
第２の電子デバイスの製造方法においても、位置合わせが正確になり製造歩留りが向上する等の第１の電子デバイスの製造方法と同様の効果が実現する。
【００３６】
また、第１及び第２の電子デバイスの製造方法において、貫通ビアは、Ｃｕを主成分とする材料により形成することが好ましい。
【００３７】
貫通ビアの材料として、このようなものを用いることができる。
【００３８】
また、貫通ビアは、強磁性体を含む材料により形成することが好ましい。
【００３９】
このようにすると、より確実に貫通ビアに磁力を生じさせることができる。
【００４０】
また、導電部は、強磁性体を含む材料により形成することが好ましい。
【００４１】
このようにすると、貫通ビアに生じた磁力による導電部に対する引力がより確実に作用する。
【００４２】
また、強磁性体は、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄの少なくとも一つであることが好ましい。
【００４３】
強磁性体の具体的元素として、以上のものを例示することができる。
【発明の効果】
【００４４】
本発明に係る電子デバイス及びその製造方法によると、最も位置ずれが小さくなる最適な箇所を直接的に観測しながら接合することができるため、電子デバイスの製造歩留まりを向上することができる。また、ウェハとウェハ、チップとチップ等、多様な素子の接合に対応することができる。
【発明を実施するための最良の形態】
【００４５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイスとその製造方法について、図面を参照しながら説明する。但し、以下に示す各図、種々の構成要素の形状、材料、寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。
【００４６】
図１に、本実施形態の電子デバイス１００の要部の模式的な断面図を示す。電子デバイス１００は、第１のウェハＷｆ１と、第１のウェハＷｆ１を搭載する第２のウェハＷｆ２とを有する。これらは第１のウェハＷｆ１を上側、第２のウェハＷｆ２を下側として積層されており、接着剤３０１によって互いに貼り付けられている。また、所定領域において、第１のウェハＷｆ１と第２のウェハＷｆ２とが電気的に接続されている。より具体的には、第１のウェハＷｆ１の半導体基板１０１を前記所定領域において貫通する貫通ビア１１０が設けられており、該貫通ビア１１０を介して第１のウェハＷｆ１と第２のウェハＷｆ２とが電気的に接続されている。更に、貫通ビア１１０を囲むように、第１のウェハＷｆ１には囲み配線１１１が設けられている。
【００４７】
尚、実施形態中の各図において、ウェハのうちの一つのチップ領域が示されているものと考える。このチップ領域を、所定領域と考えることが可能である。チップ領域とは、ウェハを分割することにより個々のチップとなる領域であり、各チップ領域において、半導体基板１０１には複数のＭＯＳ素子等が形成されている。
【００４８】
以下に、第１のウェハＷｆ１及び第２のウェハＷｆ２のより詳しい構造及び形成方法について説明する。
【００４９】
図２（ａ）〜（ｇ）は、電子デバイス１００において上側に位置する第１のウェハＷｆ１の構造及び形成方法を説明するための模式的な断面図である。また、図３（ａ）及び（ｂ）は、第１のウェハＷｆ１の平面図である。図２（ｇ）におけるIIIa-IIIa'線による断面が図３（ａ）に、図３（ａ）IIg-IIg'線による断面が図２（ｇ）に示されている。図２（ａ）〜（ｆ）は、図２（ｇ）の構造を形成する工程を示す。図３（ａ）及び（ｂ）に示されている内容については、後に更に説明する。
【００５０】
第１のウェハＷｆ１を形成するため、始めに、図２（ａ）の工程を行なう。ここでは、例えば略円形の平面形状を有する薄板である半導体基板１０１を用意する。半導体基板１０１は、例えばｎ型又はｐ型のシリコン単結晶からなる基板である。
【００５１】
半導体基板１０１に対し、素子分離１０２を形成する。これは、リソグラフィ法とドライエッチング法により半導体基板１０１上面に溝を形成し、該溝に例えばＣＶＤ（Chemical Vapor Deposition ）法によりシリコン酸化膜（ＳｉＯ2 ）を埋め込むことにより形成する。
【００５２】
次に、半導体基板１０１における素子分離１０２に囲まれた活性領域内に、例えばＭＯＳ（Metal Oxide Semiconductor ）素子を形成する。ソース及びドレイン用の半導体領域１０３、ゲート電極１０４等を有している。
【００５３】
ここで、半導体領域１０３は、半導体基板１０１に対し、所定の不純物（ｎチャネル形であれば例えばリン（Ｐ）又はヒ素、ｐチャネル形であれば例えばホウ素（Ｂ））を添加することにより形成する。また、ゲート電極１０４は、半導体基板１０１上に例えばシリコン酸化膜（ＳｉＯ2 ）からなるゲート絶縁膜を介し、ポリシリコンからなる電極として形成する。
【００５４】
次に、半導体基板１０１上を覆うように、例えばシリコン酸化膜等の絶縁膜１０５を堆積する。その後、ゲート電極１０４上に堆積された余分なシリコン酸化膜を、ＣＭＰ（Chemical Mechanical Polishing ）より除去し、平坦化する。続いて、絶縁膜１０５に埋め込むように、半導体領域１０３及びゲート電極１０４に接続すると共に、後の工程にて形成する配線と電気的に接続するプラグ１０６を形成する（但し、図ではゲート電極１０４に接続するプラグは図示していない）。該プラグ１０６は、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属により形成する。
【００５５】
次に、図２（ｂ）の工程を行なう。まず、プラグ１０６上を及び絶縁膜１０５上を覆うように、全面に亘ってライナー膜１０７を堆積する。これは、例えば、ＣＶＤ法による膜厚３０ｎｍ程度のシリコン窒化膜（ＳｉＮ）として形成する。また、シリコン窒化膜に代えて、シリコン酸化膜を用いても良い。
【００５６】
その後、リソグラフィ法とドライエッチング法とを用い、貫通ビア孔１０８を形成する。これは、ライナー膜１０７及び絶縁膜１０５を貫通し、更に、半導体基板１０１を例えば７分の１〜８分の１程度まで彫り込む深さに形成する。例えば、半導体基板１０１の厚さが７５０μｍであったとすると、これに対して１００μｍの深さとなる。
【００５７】
次に、図２（ｃ）に示す工程を行なう。まず、貫通ビア孔１０８にレジスト（図示せず）を埋め込んだ後、ライナー膜１０７上にまではみ出した部分の前記レジストをドライエッチング法、ＣＭＰ法等により除去し、貫通ビア孔１０８内にレジストプラグ（図示せず）を形成する。
【００５８】
続いて、リソグラフィ法及びドライエッチング法により、ライナー膜１０７及び絶縁膜１０５に対し、レジストプラグの形成された領域（図２（ｃ）においては、貫通ビア孔１０８の形成された領域と見てもよい）を囲むように、囲み配線溝１０９を形成する。貫通ビア孔１０８、囲み配線溝１０９等の平面配置については、図３（ａ）を用いて後に更に説明する。
【００５９】
この後、例えばドライエッチング法及び洗浄処理により、貫通ビア孔１０８内に埋め込まれたレジストプラグを除去する。
【００６０】
次に、図２（ｄ）の工程を行なう。まず、スパッタ法及びめっき法を用い、貫通ビア孔１０８及び囲み配線溝１０９を埋め込み且つライナー膜１０７上を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜と、銅（Ｃｕ）膜とを順次堆積する。その後、ＣＭＰ法を用い、ライナー膜１０７上にまではみ出た部分の前記バリア膜及び銅膜を除去することにより、貫通ビア孔１０８内及び囲み配線溝１０９内をそれぞれ埋め込むように、貫通ビア１１０及び囲み配線１１１を形成する。
【００６１】
尚、ここではバリア膜としてＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、ＴａＮ膜のいずれか一方のみからなるバリア膜としても良い。また、貫通ビア孔１０８及び囲み配線溝１０９を埋め込む導電膜の材料として銅を用いたが、この他に、銀（Ａｇ）、アルミニウム（Ａｌ）又はこれら合金等を用いることもできる。
【００６２】
また、貫通ビア孔１０８の側壁には、バリア膜を形成するよりも前に、絶縁性膜を形成しておくことが好ましい。又は、前記絶縁性膜を形成する代わりに、貫通ビア１１０の周囲を絶縁物質によって囲むようにしても良い。
【００６３】
次に、図２（ｅ）の工程を行なう。ここでは、配線１１３を形成する。このためには、まず、貫通ビア１１０及び囲み配線１１１上及びライナー膜１０７上を覆うように、例えば、ＣＶＤ法による膜厚２００ｎｍのシリコン酸化膜からなる絶縁膜１１２を堆積する。続いて、リソグラフィ法及びドライエッチング法により、絶縁膜１１２及びライナー膜１０７を共に貫通するように、互いに間隔をおいて複数の配線溝を形成する。
【００６４】
次に、スパッタ法及びめっき法により、前記配線溝を埋め込み且つ絶縁膜１１２を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【００６５】
その後、ＣＭＰ法を用い、絶縁膜１１２上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、配線溝を埋め込むバリア膜及び銅膜からなる配線１１３を形成する。尚、配線溝の位置を設定することにより、必要に応じて貫通ビア１１０、囲み配線１１１等の上に接続する配線１１３とすることもできる。
【００６６】
ここでも、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。また、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【００６７】
次に、図２（ｆ）の工程を行なう。ここでは、複数積層される絶縁膜１１４、１１７及び１２０と、その中に埋め込まれる配線構造（ビア１１５、１１８及び１２１と、配線１１６、１１９及び１２２）とを形成する。尚、囲み配線１１１とは異なり、配線１１６、１１９及び１２２については、貫通ビア１１０を囲むような平面形状を有する必要は無い。
【００６８】
まず、配線１１３上を含む絶縁膜１１２上を覆うように、例えば、ＣＶＤ法による膜厚４００ｎｍのシリコン酸化膜からなる絶縁膜１１４を堆積する。続いて、リソグラフィ法及びドライエッチング法により、絶縁膜１１４に、複数のビア孔と、該複数のビア孔上接続する配線溝とを形成する。
【００６９】
次に、スパッタ法及びめっき法により、前記ビア孔及び配線溝を埋め込み且つ絶縁膜１１４を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【００７０】
その後、ＣＭＰ法を用い、絶縁膜１１４上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、ビア孔及び配線溝をバリア膜及び銅膜が埋め込んだ構造を有するビア１１５及び配線１１６を形成する。尚、ビア孔の位置を必要に合わせて設定することにより、配線１１３の所望の箇所に接続するビア１１５を形成することができる。
【００７１】
更に、同様の工程を繰り返すことにより、絶縁膜１１４上に形成される絶縁膜１１７とそこに埋め込まれるビア１１８及び配線１１９、絶縁膜１１７上に形成される絶縁膜１２０とそこに埋め込まれるビア１２１及び配線１２２を形成し、多層配線構造を形成する。ここでは配線総数が４層であるが、これは一例であり、特に限定されることはない。
【００７２】
尚、本実施形態においては、各絶縁膜１１４、１１７及び１２０について、シリコン酸化膜の単層構造とした。しかし、この他に、他の材料からなる単層構造でも良いし、シリコン酸化膜／シリコン窒化膜等の積層膜を用いても良い。また、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。更に、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【００７３】
次に、図２（ｇ）の工程を行なう。ここでは、半導体基板１０１に対して裏面から薄型化処理を施し、半導体基板１０１の裏面側に、貫通ビア１１０の下端部分を貫通ビア底１２３として露出させる。
【００７４】
薄型化処理としては、例えば、まず所望の厚さになるまで半導体基板１０１の裏面を研削し、その後、ＣＭＰ法のような機械的な要素と化学的な要素を併せ持つ研磨処理を施す。この時点では、貫通ビア底１２３は露出させないようにする。その後、ウェットエッチング法により半導体基板１０１の裏面をエッチングし、貫通ビア底１２３を露出させる。
【００７５】
薄型化処理の他の例としては、研削を行なうこと無くＣＭＰ法及びウェットエッチング法を用いても良い。更には、ＣＭＰ法のみ、又はウェットエッチング法のみによって薄型化処理を行なっても良い。
【００７６】
以上のようにして、電子デバイス１００の上側に位置する第１のウェハＷｆ１が形成される。
【００７７】
次に、貫通ビア１１０及び囲み配線１１１（更には、貫通ビア孔１０８及び囲み配線溝１０９）の平面配置について説明する。
【００７８】
図３（ａ）に、図２（ｇ）におけるIIIa-IIIa'線による断面として、囲み配線１１１及び貫通ビア１１０の平面形状の一例を示している。但し、ゲート電極１０４、プラグ１０６等については図示を省略している。また、図３（ａ）には、一つのチップ領域１３１について示されている。
【００７９】
図３（ａ）の場合、チップ領域１３１内において複数の貫通ビア１１０が配置され、また、チップ領域１３１の一部分を囲むように（ここでは、複数の貫通ビア１１０の全てを囲むように）囲み配線１１１が配置されている。尚、囲み配線１１１は、連続してほぼ一周し、輪になるような形状であるが、その両端（端部１１１ａ及び１１１ｂ）が接するのを避けて形成されている。
【００８０】
また、図３（ｂ）は、第１のウェハＷｆ１の上面から囲み配線１１１に電流を流すための経路を説明する平面図であり、各絶縁膜１１４、１１７、１２０等を透視して示している。ここに示される通り、囲み配線１１１の端部１１１ａ及び１１１ｂそれぞれの上方において、配線１１３、１１６、１１９及び１２２と、ビア１１５、１１８及び１２１とが積層構造を構成し、最上層の絶縁膜１２０上にまで電気的経路が確保されている。最上層の配線１２２は、囲み配線１１１に電流を流すための端子パッドとして機能する。
【００８１】
この際、経路を最短にするために、図３（ｂ）に示す通り、端部１１１ａ及び１１１ｂの真上に延びるように前記積層構造が設けられているのが良い。
【００８２】
図３（ｂ）において、他の構成要素は図示を省略している。特に、端部１１１ａ及び１１１ｂ上方を除く囲み配線１１１上方、及び、囲み配線１１１内の領域上方について、配線１１３、１１６、１１９及び１２２と、ビア１１５、１１８及び１２１とは任意のパターンに配置されていて良い。
【００８３】
尚、図２（ｇ）において、Ａの部分が囲み配線１１１の端部１１１ｂ上に電気的経路が構成された様子を示し、Ｂの部分は囲み配線１１１の端部以外の部分について示していることになる。
【００８４】
次に、図４（ａ）〜（ｄ）は、電子デバイス１００において下側に位置する第２のウェハＷｆ２の構造及び形成方法を説明するための模式的な断面図である。
【００８５】
まず、図４（ａ）に示す構造を形成する。これは、第１のウェハＷｆ１について図２（ａ）に示す構造と同様であり、符号のみが異なっている。つまり、半導体基板２０１上に素子分離２０２によって活性領域が区画され、該活性領域に、半導体領域２０３、ゲート絶縁膜（図示せず）及びゲート電極２０４を含むＭＯＳ素子が形成されている。該ＭＯＳ素子上を含む半導体基板１０１上を覆うように絶縁膜２０５が形成され、絶縁膜２０５を貫通して半導体領域２０３等に達するようにプラグ２０６が形成されている。これらは、いずれも第１のウェハＷｆ１について説明したのと同様にして形成すればよい。但し、このように第２のウェハＷｆ２が第１のウェハＷｆ１と同様の構造を有していることは必須ではなく、別の構造であっても良い。
【００８６】
次に、図４（ｂ）に示す工程を行なう。まず、プラグ２０６上及び絶縁膜２０５上を覆うように、例えば、ＣＶＤ法により膜厚が２００ｎｍのシリコン酸化膜からなる絶縁膜２０７を堆積する。続いて、リソグラフィ法及びドライエッチング法により、絶縁膜２０７に、互いに間隔をおいて複数の配線溝を形成する。
【００８７】
その後、スパッタ法及びめっき法により、前記配線溝を埋め込み且つ絶縁膜２０７上を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【００８８】
その後、ＣＭＰ法を用い、絶縁膜２０７上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、配線溝を埋め込むバリア膜及び銅膜からなる配線２１３を形成する。尚、配線溝の位置を設定することにより、例えばプラグ２０６上に接続する等、任意の位置に配線２１３を配置することができる。
【００８９】
ここでも、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。また、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【００９０】
次に、図４（ｃ）に示す工程を行なう。ここでは、複数積層される絶縁膜２１４、２１７及び２２０と、その中に埋め込まれる配線構造（ビア２１５、２１８及び２２１と、配線２１６、２１９及び２２２）とを形成する。
【００９１】
これらについては、例えば、第１のウェハＷｆ１について図２（ｆ）において説明したのと同様の方法により形成することができる。但し、別の方法であっても良い。
【００９２】
また、最上層に位置する配線２２２については、第１のウェハＷｆ１における貫通ビア底１２３と接続する必要があるため、それに応じた位置に形成する。他の層の配線２１６及び２１９と、各層の配線を接続するビア２１５、２１８及び２２１については、任意に配置することができる。
【００９３】
次に、図４（ｄ）に示すように、最上層の配線２２２の表面に、キャップ膜２２３を無電解メッキ法等により形成する。ここで、キャップ膜２２３としては、強磁性体の性質を有する材料を用いる。例えば、強磁性体である金属として鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）又はガドリニウム（Ｇｄ）の単体、これらＦｅ、Ｃｏ、Ｎｉ及びＧｄの少なくとも一つを含む合金、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄの酸化物の少なくとも一つを含む材料等を用いることができる。
【００９４】
尚、本実施形態において、最上層の配線２２２は、配線溝に銅、銀、アルミニウム又はこれらの合金等を埋め込んだ構造を有する。この場合、強磁性体である材料からなるキャップ膜２２３を設ける。
【００９５】
これに対し、最上層の配線２２２について、先にキャップ膜２２３の材料として挙げた材料（Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ等）を配線溝に埋め込むことにより形成しても良い。この場合、キャップ膜２２３を形成する必要はない。
【００９６】
以上のようにして、電子デバイス１００の下側に位置する第２のウェハＷｆ２が形成される。
【００９７】
この後、第１のウェハＷｆ１を第２のウェハＷｆ２上に位置を合わせて搭載し、両ウェハを貼り合せる。以下に、この貼り合せ工程について説明する。
【００９８】
図５（ａ）及び（ｂ）は、第１のウェハＷｆ１と第２のウェハＷｆ２とを貼り合せる工程について、位置合わせの方法を説明する断面図及び平面図である。
【００９９】
まず、下側の第２のウェハＷｆ２を準備した後、その上に、上側の第１のウェハＷｆ１を、その裏面が第２のウェハＷｆ２の主面に対向するように配置する。
【０１００】
続いて、第２のウェハＷｆ２と第１のウェハＷｆ１との相対的な位置を合わせる。具体的には、第２のウェハＷｆ２における最上層の配線２２２（及びキャップ膜２２３）と、それに対応する第１のウェハＷｆ１の裏面における貫通ビア底１２３との位置を合わせる。
【０１０１】
更に、両ウェハの対向面を近付けると共に、第２のウェハＷｆ２の最上層の配線２２２と、第１のウェハＷｆ１の貫通ビア底１２３とをそれぞれ接触させて電気的に接続する。これにより、第１のウェハＷｆ１と第２のウェハＷｆ２との電気的接続が行なわれる。
【０１０２】
その後、第１のウェハＷｆ１と第２のウェハＷｆ２との隙間に絶縁性の接着剤３０１を注入することにより（図１を参照）、積層された第１のウェハＷｆ１と第２のウェハＷｆ２とを貼り合せて機械的強度を確保する。
【０１０３】
このようにして第１のウェハＷｆ１と第２のウェハＷｆ２を貼り合せた後、両ウェハをチップ単位に切断して個々のチップ（電子デバイス１００）を得る。このようにして得られた電子デバイスは、複数枚（ここでは２枚）のチップが積み重ねられた３次元構造を有する。つまり、複数のチップにそれぞれ設けられた半導体回路等同士が貫通ビアを通じて電気的に接続され、全体として一つの半導体集積回路が構成されている。
【０１０４】
ここで、第１のウェハＷｆ１と第２のウェハＷｆ２との位置合わせについて、更に説明する。
【０１０５】
まず光学的な位置合わせ手法等を用いてある程度の位置合わせを行なう。その後、図５（ａ）及び（ｂ）に示すように、第１のウェハＷｆ１に設けられた囲み配線１１１に対し、囲み配線１１１の端部１１１ａ及び１１１ｂ上方にそれぞれ構成した配線構造を通じて電流を流すため、電源６０１を接続する。これには、電源６０１の両端の端子（図示せず）について、それぞれ最上層の配線１２２（この部分が端子パッドとして機能する）に接続することになる。尚、図５（ａ）は電気的な接続を模式的に示す。
【０１０６】
その後、電源６０１をオンにして電圧を加え、囲み配線１１１に電流６０５を流す。囲み配線１１１は両ウェハの電気的接続を行なう領域をほぼ一周して取り囲むように配置され、その内側に貫通ビア１１０が配置されている。このため、囲み配線１１１に電流が流れると磁界が発生し、貫通ビア１１０が磁力を持った磁石となる。
【０１０７】
この状態にて第１のウェハＷｆ１と第２のウェハＷｆ２とを近付けると、第２のウェハＷｆ２の最上層の配線２２２上に設けられたキャップ膜２２３が、第１のウェハＷｆ１における磁化した貫通ビア１１０の貫通ビア底１２３に引き付けられる。
【０１０８】
このため、第２のウェハＷｆ２が第１のウェハＷｆ１側に引き付けられ、第２のウェハＷｆ２に垂直な方向に変位する。このような変位を観測しながら、第２のウェハＷｆ２の主面と第１のウェハＷｆ１の裏面との平行を維持しつつ、少しずつ平行移動又は回転移動させる。変位が最大となる位置において、両ウェハの位置が最も正確に合っている（位置合わせズレが最小である）と考えられるから、そのような位置を最適な位置として決定する。
【０１０９】
このような位置合わせ方法によると、最も位置合わせズレが小さくなる最適な位置を直接観測しながら両ウェハの接合を行なうことができ、間接的な位置合わせであった従来技術に比べてより正確且つ適切な位置合わせを行なうことができる。よって、電子デバイス製造の歩留りが向上する。また、このような方法は、ウェハ同士の位置合わせには限られず、チップ同士の位置合わせ、ウェハに対するチップの位置合わせ等にも対応することができる。
【０１１０】
（変形例）
次に、第１の実施形態について、各種変形例を説明する。
【０１１１】
図６（ａ）は、図２（ｇ）に示す第１のウェハＷｆ１に代わる構造を示す断面図である。図２（ｇ）の場合、端部１１１ａ及び１１１ｂ以外の部分の囲み配線１１１上方（Ｂとして示す箇所）において、囲み配線１１１に接続されていない配線１１６、１１９及び１２２が形成されている。
【０１１２】
これに対し、図６（ａ）には、端部１１１ａ及び１１１ｂ以外の部分の囲み配線１１１上方には配線１１６、１１９及び１２２が形成されていない場合を示している。囲み配線１１１に対しては、その端部１１１ａ及び１１１ｂに対して電気的接続の経路が形成されていれば良いのであり、他の部分上方の構造については特に限定はなく、図６（ａ）のようになっていても良い。また、図６（ａ）では、Ａとして示す箇所において囲み配線ではない配線１１６、１１９、１２２が形成され電気的接続の経路が構成された様子が示されている。しかし、ビアのみによって電気的経路が構成されていても良い。
【０１１３】
次に、図６（ｂ）には、囲み配線１１１に代えて、貫通ビア１１０の形成された領域を取り囲むように形成された配線１１６ａを備える例を示している。ここで、配線１１６ａの平面視形状は、図３（ａ）及び（ｂ）における囲み配線１１１の平面視形状と同様と考えればよい。配線１１６ａの両端は接しないようになっており、両端それぞれの上に、ビアと配線とによって配線１１６ａに電流を流すための電気的経路が構成されている。
【０１１４】
図２（ｇ）等に示すような囲み配線１１１は、貫通ビア１１０を同じ層において取り囲んでいる。これに対し、図６（ｂ）の配線１１６ａは、貫通ビア１１０よりも上の層において、平面視すると貫通ビア１１０を取り囲んでいる。このような場合にも、配線１１６ａに電流を流すことにより磁界を発生させ、更には貫通ビア１１０に磁力を持たせることが可能である。よって、この場合にも先に説明した位置合わせ方法を行なうことができる。
【０１１５】
また、図６（ｂ）では、Ａに示す部分において囲み配線ではない配線１１９及び１２２が形成され、配線１１６ａに電流を流すための経路となっている。しかし、このような経路は、ビアのみによって構成されていても良い。また、図６（ｂ）では、Ｂに示す部分において、配線１１９、１２２が形成されていない場合を示しているが、この部分に配線１１９、１２２のいずれかが形成されていてもよい。
【０１１６】
また、図２（ｇ）等に示す囲み配線１１１に加えて、図６（ｂ）に示す配線１１６ａのように平面視すると貫通ビア１１０を取り囲んでいる配線も備えている構成としても良い。但し、囲み配線１１１を備えるのであれば、図２（ｇ）における配線１１６、１１９、１２２等については貫通ビア１１０を取り囲んでいる平面形状ではない方が望ましい。
【０１１７】
また、第１の実施形態においては、図３（ａ）及び（ｂ）に示す通り、一つのチップ領域において囲み配線１１１を一つだけ設けている。しかし、これには限らず、図７（ａ）及び（ｂ）に示すようにしても良い。つまり、囲み配線１１１を複数設けると共に、それぞれの内側に貫通ビア１１０が配置されているようにしても良い。この場合、第１のウェハＷｆ１における各囲み配線１１１及びその内側の貫通ビア１１０と、該貫通ビア１１０に対応する第２のウェハＷｆ２の配線２２２（及びキャップ膜２２３）とを一組として、位置合わせ及び電気的接続を行なうこのような領域が複数設けられていると考えることができる。このように複数の領域において位置合わせを行なうことにより、より精度の良い位置合わせを行なうことができる。
【０１１８】
また、第１の実施形態において、囲み配線１１１の内側に貫通ビア１１０が配置されている例を説明した。しかし、図８（ａ）に示すように、囲み配線１１１の外側に貫通ビア１１０が配置されている構成を取ることも可能である。
【０１１９】
貫通ビア１１０に磁力を与えるという観点からは、囲み配線１１１の内側に貫通ビア１１０が配置されている場合の方が有利である。しかし、囲み配線１１１の外側に配置された貫通ビア１１０に対しても磁力を与えることは可能であり、電子デバイスの構造の都合等によっては、外側に配置することも考えられる。これは、電子デバイスの構造の自由度という観点において利点である。
【０１２０】
また、図８（ｂ）に示すように、複数の囲み配線１１１ａ及び１１１ｂを設け、貫通ビア１１０の配置された領域を何重にも取り囲むようにしても良い。このようにすると、貫通ビア１１０を磁化するために有利である。
【０１２１】
更には、図８（ｃ）に示すように、囲み配線１１１を螺旋状に形成して貫通ビア１１０を取り囲むこともできる。これも、貫通ビア１１０の磁化のために有利である。
【０１２２】
尚、以上のような各変形例については、互いに組み合わせることも可能である。例えば、配線１１６ａが図８（ｂ）のように複数本設けられている構成、囲み配線１１１の内側及び外側の両方に貫通ビア１１０が配置されている構成、図８（ａ）〜（ｃ）に示すような領域が複数設けられている構成等はいずれも可能である。
【０１２３】
（第２の実施形態）
次に、本発明の第２の実施形態に係る電子デバイスとその製造方法について、図面を参照しながら説明する。本実施形態についても、以下に示す各図、種々の構成要素の形状、材料、寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。
【０１２４】
本実施形態の電子デバイスは、第１の実施形態の電子デバイス１００と同様に、２枚のウェハが積層された構造を有する。その下側になる第２のウェハＷｆ２については、図１に示す第１の実施形態における第２のウェハＷｆ２と同じ構造であり、第１の実施形態において説明したようにして製造すれば良い。
【０１２５】
これに対し、第２のウェハＷｆ２上に搭載する、本実施形態における第１のウェハＷｆ３について、その構造及び形成方法を以下に説明する。
【０１２６】
図９（ａ）〜（ｄ）は、本実施形態における第１のウェハＷｆ３の構造及び形成方法を説明するための模式的な断面図である。
【０１２７】
図９（ａ）に示す構造は、第１の実施形態における第１のウェハＷｆ１の形成方法として図２（ａ）に示した構造と同様である。よって、半導体基板１０１、素子分離１０２、半導体領域１０３、ゲート電極１０４、絶縁膜１０５及びプラグ１０６について、既に説明したのと同様にして形成すればよい。
【０１２８】
次に、図９（ｂ）の工程を行なう。ここでは、リソグラフィ法とドライエッチング法とを用い、貫通ビア孔１０８を形成する。これは、絶縁膜１０５を貫通し、更に、半導体基板１０１を例えば７分の１〜８分の１程度まで彫り込む深さに形成する。半導体基板１０１の厚さが７５０μｍであったとすると、これに対して１００μｍの深さとなる。
【０１２９】
次に、図９（ｃ）の工程を行なう。まず、スパッタ法及びめっき法を用い、貫通ビア孔１０８を埋め込み且つ絶縁膜１０５上を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜と、銅（Ｃｕ）膜とを順次堆積する。その後、ＣＭＰ法を用い、絶縁膜１０５上にまではみ出た部分の前記バリア膜及び銅膜を除去することにより、貫通ビア孔１０８内を埋め込むように、貫通ビア１１０を形成する。
【０１３０】
この際、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。また、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【０１３１】
また、貫通ビア孔１０８の側壁には、バリア膜を形成するよりも前に、絶縁性膜を形成しておくことが好ましい。又は、前記絶縁性膜を形成する代わりに、貫通ビア１１０の周囲を絶縁物質によって囲むようにしても良い。
【０１３２】
次に、図９（ｄ）の工程を行なう。ここでは、配線１１３を形成する。そのためには、まず、貫通ビア１１０上及び絶縁膜１０５上を覆うように、例えば、ＣＶＤ法による膜厚２００ｎｍのシリコン酸化膜からなる絶縁膜１１２を堆積する。
【０１３３】
続いて、リソグラフィ法及びドライエッチング法により、絶縁膜１１２を貫通するように、互いに間隔をおいて複数の配線溝を形成する。
【０１３４】
次に、スパッタ法及びめっき法により、前記配線溝を埋め込み且つ絶縁膜１１２を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【０１３５】
その後、ＣＭＰ法を用い、絶縁膜１１２上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、配線溝を埋め込むバリア膜及び銅膜からなる配線１１３を形成する。尚、配線溝の位置を設定することにより、貫通ビア１１０上又はプラグ１０６上に接続する等、任意の位置に配線１１３を設けることができる。
【０１３６】
ここでも、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。また、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【０１３７】
次に、図９（ｅ）に示す工程を行なう。ここでは、複数積層される絶縁膜１１４、１１７及び１２０と、その中に埋め込まれる配線構造（ビア１１５、１１８及び１２１と、配線１１６、１１９及び１２２）とを形成する。
【０１３８】
このための方法は、第１の実施形態において図２（ｆ）を参照して説明した方法と同様であるから、詳しい説明は省略する。
【０１３９】
次に、図９（ｆ）の工程を説明する。ここでは、半導体基板１０１に対して裏面から薄型化処理を施し、半導体基板１０１の裏面側に、貫通ビア１１０の下端部分を貫通ビア底１２３として露出させる。このための方法は、第１の実施形態において図２（ｇ）を参照して説明した方法と同様であるから、詳しい説明は省略する。
【０１４０】
以上のようにして、本実施形態において上側になる第１のウェハＷｆ３が形成される。
【０１４１】
ここで、第１のウェハＷｆ３における最上層の配線１２２により、インダクタ１２４が構成されている。これについて、図１０（ａ）〜（ｃ）により説明する。
【０１４２】
図１０（ｃ）は、図９（ｆ）におけるインダクタ１２４の付近を拡大して詳しく示す図である。図１０（ａ）及び（ｂ）はインダクタ１２４付近の平面構成を示す図であり、それぞれ図１０（ｃ）において、絶縁膜１２０を通るXa-Xa'線及び絶縁膜１１７を通るXb-Xb'線による断面を示している。また、図１０（ａ）及び（ｂ）のXc-Xc'線による断面が図１０（ｃ）に対応する。
【０１４３】
図１０（ａ）に示す通り、チップ領域１３１において、最上層の配線１２２ａによってスパイラル状のインダクタ１２４が構成されている。該インダクタ１２４を構成する配線１２２ａの外側の端部には、位置合わせの際に測定プローブ端子を接続するための接続パッド１５３が設けられている。また、内側の端部には、図１０（ｂ）及び（ｃ）に示す下層の配線１１９ａに対してビア１２１を介して接続するための接続パッド１５１が形成されている。配線１１９ａは、インダクタ１２４の外側に設けられた接続パッド１５２に電気的に接続されている。
【０１４４】
尚、インダクタ１２４の下方には、少なくとも一つの貫通ビア１１０が配置されていることが望ましい。
【０１４５】
第１のウェハＷｆ３及び第２のウェハＷｆ２の形成を終えた後、両ウェハを位置合わせして貼り合せる。ここで、第２のウェハＷｆ２上に第１のウェハＷｆ３を配置し、第２のウェハＷｆ２の最上層の配線２２２及びその上のキャップ膜２２３と、第１のウェハＷｆ３の貫通ビア底１２３とをそれぞれ接触させて電気的に接続すること、更に接着剤を用いて両ウェハを貼り合せ、機械的強度を確保することについては、第１の実施形態の場合と同様である。
【０１４６】
以下には、両ウェハの位置合わせの工程について説明する。図１１（ａ）及び（ｂ）は、本実施形態における位置合わせの方法を説明する図である。
【０１４７】
まず、第１の実施形態の場合（図５（ａ）及び（ｂ））と同様に、第１のウェハＷｆ３を第２のウェハＷｆ２上に配置し、光学的手法によってある程度の位置合わせを行なう。次に、図１１（ａ）及び（ｂ）に示すように、インダクタ１２４に電流を流すために、電源６０１を接続する。これには、電源６０１の両端の端子（図示せず）について、それぞれ接続パッド１５２及び１５３に接続する（図１１（ａ）及び（ｂ）においては、電源６０１の電気的な接続を示している）。
【０１４８】
その後、電源６０１をオンにして電圧を加え、インダクタ１２４に電流６０５を流すと、磁界が発生する。この磁界により貫通ビア１１０が磁力を持った磁石となり、第２のウェハＷｆ２におけるキャップ膜２２３を引き付ける。
【０１４９】
このため、第２のウェハＷｆ２が第１のウェハＷｆ３側に引き付けられ、第２のウェハＷｆ２に垂直な方向に変位する。このような変位を観測しながら、第２のウェハＷｆ２の主面と第１のウェハＷｆ３の裏面との平行を維持しつつ、少しずつ平行移動又は回転移動させる。変位が最大となる位置を最適な位置として決定する。
【０１５０】
第１の実施形態の場合と同様、最も位置合わせズレが小さくなる最適な位置を直接観測しながら両ウェハの接合を行なうことができ、間接的な位置合わせであった従来技術に比べてより正確且つ適切な位置合わせを行なうことができる。よって、電子デバイス製造の歩留りが向上する。また、このような方法は、ウェハ同士の位置合わせには限られず、チップ同士の位置合わせ、ウェハに対するチップの位置合わせ等にも対応することができる。
【０１５１】
（変形例）
次に、第２の実施形態について、各種変形例を説明する。
【０１５２】
図１２（ａ）及び（ｂ）に、インダクタ１２４に関する変形例を示す。第２の実施形態において図１０（ａ）〜（ｃ）に説明したインダクタ１２４の場合、その内側の接続パッド１５１から接続パッド１５２まで下層の配線１１９ａ等を介して電気的経路が引き出されている。これに対し、図１２（ａ）及び（ｂ）の場合、配線１１９ａ、接続パッド１５２等は設けられていない。
【０１５３】
この場合、位置合わせの工程においては、インダクタ１２４の外側の端部に設けられた接続パッド１５３と、内側の端部に設けられた接続パッド１５１とに対して電源６０１を接続する。これにより、図１１（ａ）〜（ｃ）にて説明したのと同様に、インダクタ１２４に電流を流して位置合わせに磁力を利用することができる。
【０１５４】
また、第２の実施形態において、インダクタ１２４は一つだけ図示されている。しかし、第１のウェハＷｆ３におけるインダクタ１２４及びその下方の貫通ビア１１０と、該貫通ビア１１０に対応する第２のウェハＷｆ２における配線２２２（及びキャップ膜２２３）とを一組として、位置合わせ及び電気的接続を行なうこのような領域が複数設けられていても良い。このように複数の領域において位置合わせを行なうことにより、より精度の良い位置合わせを行なうことができる。
【０１５５】
尚、第１の実施形態及び第２の実施形態において、電子デバイスとして、いずれも半導体基板にＭＯＳ素子、配線構造等が設けられた第１のウェハＷｆ１（Ｗｆ３）及び第２のウェハＷｆ２を貼り合せて半導体装置を製造する例を説明した。しかし、これには限定されない。例えば、導電膜を有する絶縁基板を用いている場合にも導電膜に対して問題なく適用できる。更に、囲み配線１１１及び貫通ビア１１０を有する構造をプリント基板上に位置合わせして搭載するような場合にも適用可能である。
【０１５６】
また、第１の実施形態にて説明した囲み配線と、第２の実施形態にて説明したインダクタとを共に備える第１のウェハを用いることも可能である。
【産業上の利用可能性】
【０１５７】
本発明の電子デバイス及びその製造方法は、複数の基板が正確に確実に位置合わせされた積層構造（３次元構造）を歩留り良く実現するため、より小型化、薄型化して実装密度を高めた半導体装置としても有用である。
【図面の簡単な説明】
【０１５８】
【図１】図１は、本発明の第１の実施形態に係る電子デバイスの構造を説明する模式的な断面図である。
【図２】図２（ａ）〜（ｇ）は、本発明の第１の実施形態における第１のウェハの構造及び形成方法を説明する模式的な断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１の実施形態における第１のウェハについて、平面構成を説明する模式的な断面図である。
【図４】図４（ａ）〜（ｄ）は、本発明の第１の実施形態における第２のウェハの構造及び形成方法を説明する模式的な断面図である。
【図５】図５（ａ）及び（ｂ）は、本発明の第１の実施形態における位置合わせの方法について説明するための模式的な断面図及び平面図である。
【図６】図６（ａ）及び（ｂ）は、本発明の第１の実施形態の変形例における第１のウェハについて説明する模式的な断面図である。
【図７】図７（ａ）及び（ｂ）は、本発明の第１の実施形態の変形例における第１のウェハについて説明する模式的な平面図である。
【図８】図８（ａ）〜（ｃ）は、本発明の第１の実施形態の変形例における第１のウェハについて説明する模式的な平面図である。
【図９】図９（ａ）〜（ｆ）は、本発明の第２の実施形態における第１のウェハの構造及び形成方法を説明する模式的な断面図である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第２の実施形態における第１のウェハの構造を説明する模式的な平面図である。
【図１１】図１１（ａ）及び（ｂ）は、本発明の第２の実施形態における位置合わせの方法について説明するための模式的な断面図及び平面図である。
【図１２】図１２（ａ）及び（ｂ）は、本発明の第２の実施形態の変形例における第１のウェハについて説明する模式的な平面図である。
【図１３】図１３は、従来の位置合わせの方法について説明する模式的な断面図である。
【符号の説明】
【０１５９】
Ｗｆ１、Ｗｆ３ 第１のウェハ
Ｗｆ２ 第２のウェハ
１００ 電子デバイス
１０１ 半導体基板
１０２ 素子分離
１０３ 半導体領域
１０４ ゲート電極
１０５、１１２、１１４、１１７、１２０ 絶縁膜
１０６ プラグ
１０７ ライナー膜
１０８ 貫通ビア孔
１０９ 囲み配線溝
１１０ 貫通ビア
１１１ 囲み配線
１１１ａ、１１１ｂ 端部
１１３、１１６、１１９、１２２ 配線
１１６ａ、１１９ａ、１２２ａ 配線
１１５、１１８、１２１ ビア
１２３ 貫通ビア底
１２４ インダクタ
１３１ チップ領域
１５１、１５２、１５３ 接続パッド
２０１ 半導体基板
２０２ 素子分離
２０３ 半導体領域
２０４ ゲート電極
２０５、２０７、２１４、２１７、２２０ 絶縁膜
２０６ プラグ
２１３、２１６、２１９、２２２ 配線
２１５、２１８、２２１ ビア
２２３ キャップ膜
３０１ 接着剤
６０１ 電源
６０５ 電流
【特許請求の範囲】
【請求項１】
第１基板と、前記第１基板を搭載し且つ少なくとも一つの所定領域において前記第１基板と電気的に接続された第２基板とを備え、
前記所定領域は、
前記第１基板を貫通する少なくとも一つの貫通ビアと、
前記第１基板に、前記所定領域の一部を囲み且つ両端が接するのを避けて設けられた第１の配線と、
前記第１基板上に設けられ、前記第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、
前記第２基板上に設けられ、前記貫通ビアと接続された少なくとも一つの導電部とを有することを特徴とする電子デバイス。
【請求項２】
請求項１において、
前記貫通ビアのうちの少なくとも一つは、前記第１の配線の外側に位置していることを特徴とする電子デバイス。
【請求項３】
請求項１又は２において、
前記貫通ビアのうちの少なくとも一つは、前記第１の配線の内側に位置していることを特徴とする電子デバイス。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記所定領域は、前記第１の配線を囲み且つ両端が接するのを避けて設けられた第２の配線を更に有することを特徴とする電子デバイス。
【請求項５】
第１基板と、前記第１基板を搭載し且つ少なくとも一つの所定領域において前記第１基板と電気的に接続された第２基板とを備え、
前記所定領域は、
前記第１基板を貫通する少なくとも一つの貫通ビアと、
前記第１基板における前記貫通ビアの上方に設けられたインダクタと、
前記第２基板上に設けられ、前記貫通ビアと接続された少なくとも一つの導電部とを有することを特徴とする電子デバイス。
【請求項６】
第１基板と、前記第１基板を搭載し且つ少なくとも一つの所定領域において前記第１基板と電気的に接続された第２基板とを備え、
前記所定領域は、
前記第１基板を貫通する少なくとも一つの貫通ビアと、
前記第１基板に設けられ、前記所定領域に、前記貫通ビアの延びる方向に磁界を生じさせる手段と、
前記第２基板上に設けられ、前記貫通ビアと接続された少なくとも一つの導電部とを有することを特徴とする電子デバイス。
【請求項７】
請求項１〜６のいずれか一つにおいて、
複数の前記所定領域において、
前記第１基板と前記第２基板とが電気的に接続されていることを特徴とする電子デバイス。
【請求項８】
請求項１〜７のいずれか一つにおいて、
前記貫通ビアは、Ｃｕを主成分とする材料からなることを特徴とする電子デバイス。
【請求項９】
請求項１〜８のいずれか一つにおいて、
前記貫通ビアは、強磁性体を含む材料からなることを特徴とする電子デバイス。
【請求項１０】
請求項１〜９のいずれか一つにおいて、
前記導電部は、強磁性体を含む材料からなることを特徴とする電子デバイス。
【請求項１１】
請求項１〜１０のいずれか一つにおいて、
前記導電部は、Ｃｕ膜と、前記Ｃｕ膜上に形成され且つ強磁性体を含む材料からなるキャップ膜とを備える積層構造を有することを特徴とする電子デバイス。
【請求項１２】
請求項９〜１１のいずれか一つにおいて、
前記強磁性体は、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄの少なくとも一つであることを特徴とする電子デバイス。
【請求項１３】
第１基板の所定領域に、前記第１基板を貫通する少なくとも一つの貫通ビアを形成する工程（ａ）と、
前記第１基板に、前記所定領域の一部を囲み且つ両端が接するのを避けるように第１の配線を形成する工程（ｂ）と、
前記工程（ａ）及び（ｂ）の後に、前記第１基板上に、前記第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドを形成する工程（ｃ）と、
第２基板上に、前記貫通ビアと電気的に接続するための少なくとも一つの導電部を形成する工程（ｄ）と、
前記工程（ｃ）及び（ｄ）の後に、前記第２基板上に前記第１基板を搭載すると共に、前記導電部と前記貫通ビアとを電気的に接続する工程（ｅ）とを備えることを特徴とする電子デバイスの製造方法。
【請求項１４】
請求項１３において、
前記工程（ｅ）において、前記一対の端子パッドを介して前記第１の配線に電流を流すことにより前記貫通ビアに磁力を与え、前記貫通ビアと前記導電部との間に働く引力による変位を観測しながら、前記第２基板上に前記第１基板を搭載することを特徴とする電子デバイスの製造方法。
【請求項１５】
第１基板の所定領域に、前記第１基板を貫通する少なくとも一つの貫通ビアを形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１基板における前記貫通ビアの上方にインダクタを形成する工程（ｂ）と、
第２基板上に、前記貫通ビアと接続するための少なくとも一つの導電部を形成する工程（ｃ）と、
前記工程（ｂ）及び（ｃ）の後に、前記第２基板上に前記第１基板を搭載すると共に、前記導電部と前記貫通ビアとを電気的に接続する工程（ｄ）とを備えることを特徴とする電子デバイスの製造方法。
【請求項１６】
請求項１５において、
前記工程（ｄ）において、前記インダクタに電流を流すことにより前記貫通ビアに磁力を与え、前記貫通ビアと前記導電部との間に働く引力による変位を観測しながら、前記第２基板上に前記第１基板を搭載することを特徴とする電子デバイスの製造方法。
【請求項１７】
請求項１３〜１６のいずれか一つにおいて、
前記貫通ビアは、Ｃｕを主成分とする材料により形成することを特徴とする電子デバイスの製造方法。
【請求項１８】
請求項１３〜１７のいずれか一つにおいて、
前記貫通ビアは、強磁性体を含む材料により形成することを特徴とする電子デバイスの製造方法。
【請求項１９】
請求項１３〜１８のいずれか一つにおいて、
前記導電部は、強磁性体を含む材料により形成することを特徴とする電子デバイスの製造方法。
【請求項２０】
請求項１８又は１９において、
前記強磁性体は、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄの少なくとも一つであることを特徴とする電子デバイスの製造方法。
【請求項１】
第１基板と、前記第１基板を搭載し且つ少なくとも一つの所定領域において前記第１基板と電気的に接続された第２基板とを備え、
前記所定領域は、
前記第１基板を貫通する少なくとも一つの貫通ビアと、
前記第１基板に、前記所定領域の一部を囲み且つ両端が接するのを避けて設けられた第１の配線と、
前記第１基板上に設けられ、前記第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、
前記第２基板上に設けられ、前記貫通ビアと接続された少なくとも一つの導電部とを有することを特徴とする電子デバイス。
【請求項２】
請求項１において、
前記貫通ビアのうちの少なくとも一つは、前記第１の配線の外側に位置していることを特徴とする電子デバイス。
【請求項３】
請求項１又は２において、
前記貫通ビアのうちの少なくとも一つは、前記第１の配線の内側に位置していることを特徴とする電子デバイス。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記所定領域は、前記第１の配線を囲み且つ両端が接するのを避けて設けられた第２の配線を更に有することを特徴とする電子デバイス。
【請求項５】
第１基板と、前記第１基板を搭載し且つ少なくとも一つの所定領域において前記第１基板と電気的に接続された第２基板とを備え、
前記所定領域は、
前記第１基板を貫通する少なくとも一つの貫通ビアと、
前記第１基板における前記貫通ビアの上方に設けられたインダクタと、
前記第２基板上に設けられ、前記貫通ビアと接続された少なくとも一つの導電部とを有することを特徴とする電子デバイス。
【請求項６】
第１基板と、前記第１基板を搭載し且つ少なくとも一つの所定領域において前記第１基板と電気的に接続された第２基板とを備え、
前記所定領域は、
前記第１基板を貫通する少なくとも一つの貫通ビアと、
前記第１基板に設けられ、前記所定領域に、前記貫通ビアの延びる方向に磁界を生じさせる手段と、
前記第２基板上に設けられ、前記貫通ビアと接続された少なくとも一つの導電部とを有することを特徴とする電子デバイス。
【請求項７】
請求項１〜６のいずれか一つにおいて、
複数の前記所定領域において、
前記第１基板と前記第２基板とが電気的に接続されていることを特徴とする電子デバイス。
【請求項８】
請求項１〜７のいずれか一つにおいて、
前記貫通ビアは、Ｃｕを主成分とする材料からなることを特徴とする電子デバイス。
【請求項９】
請求項１〜８のいずれか一つにおいて、
前記貫通ビアは、強磁性体を含む材料からなることを特徴とする電子デバイス。
【請求項１０】
請求項１〜９のいずれか一つにおいて、
前記導電部は、強磁性体を含む材料からなることを特徴とする電子デバイス。
【請求項１１】
請求項１〜１０のいずれか一つにおいて、
前記導電部は、Ｃｕ膜と、前記Ｃｕ膜上に形成され且つ強磁性体を含む材料からなるキャップ膜とを備える積層構造を有することを特徴とする電子デバイス。
【請求項１２】
請求項９〜１１のいずれか一つにおいて、
前記強磁性体は、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄの少なくとも一つであることを特徴とする電子デバイス。
【請求項１３】
第１基板の所定領域に、前記第１基板を貫通する少なくとも一つの貫通ビアを形成する工程（ａ）と、
前記第１基板に、前記所定領域の一部を囲み且つ両端が接するのを避けるように第１の配線を形成する工程（ｂ）と、
前記工程（ａ）及び（ｂ）の後に、前記第１基板上に、前記第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドを形成する工程（ｃ）と、
第２基板上に、前記貫通ビアと電気的に接続するための少なくとも一つの導電部を形成する工程（ｄ）と、
前記工程（ｃ）及び（ｄ）の後に、前記第２基板上に前記第１基板を搭載すると共に、前記導電部と前記貫通ビアとを電気的に接続する工程（ｅ）とを備えることを特徴とする電子デバイスの製造方法。
【請求項１４】
請求項１３において、
前記工程（ｅ）において、前記一対の端子パッドを介して前記第１の配線に電流を流すことにより前記貫通ビアに磁力を与え、前記貫通ビアと前記導電部との間に働く引力による変位を観測しながら、前記第２基板上に前記第１基板を搭載することを特徴とする電子デバイスの製造方法。
【請求項１５】
第１基板の所定領域に、前記第１基板を貫通する少なくとも一つの貫通ビアを形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１基板における前記貫通ビアの上方にインダクタを形成する工程（ｂ）と、
第２基板上に、前記貫通ビアと接続するための少なくとも一つの導電部を形成する工程（ｃ）と、
前記工程（ｂ）及び（ｃ）の後に、前記第２基板上に前記第１基板を搭載すると共に、前記導電部と前記貫通ビアとを電気的に接続する工程（ｄ）とを備えることを特徴とする電子デバイスの製造方法。
【請求項１６】
請求項１５において、
前記工程（ｄ）において、前記インダクタに電流を流すことにより前記貫通ビアに磁力を与え、前記貫通ビアと前記導電部との間に働く引力による変位を観測しながら、前記第２基板上に前記第１基板を搭載することを特徴とする電子デバイスの製造方法。
【請求項１７】
請求項１３〜１６のいずれか一つにおいて、
前記貫通ビアは、Ｃｕを主成分とする材料により形成することを特徴とする電子デバイスの製造方法。
【請求項１８】
請求項１３〜１７のいずれか一つにおいて、
前記貫通ビアは、強磁性体を含む材料により形成することを特徴とする電子デバイスの製造方法。
【請求項１９】
請求項１３〜１８のいずれか一つにおいて、
前記導電部は、強磁性体を含む材料により形成することを特徴とする電子デバイスの製造方法。
【請求項２０】
請求項１８又は１９において、
前記強磁性体は、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄの少なくとも一つであることを特徴とする電子デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−８０７８１（Ｐ２０１０−８０７８１Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００８−２４８９９８（Ｐ２００８−２４８９９８）
【出願日】平成２０年９月２６日（２００８．９．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２０年９月２６日（２００８．９．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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