【課題】３次元積層ＩＣデバイスにおいて、相互接続領域のコンタクトレベルのスタックへの電気接続形成工程を簡略化する製造方法を提供する。
【解決手段】各コンタクトレベルは導電層と絶縁層とを有する。コンタクト開口を作り出すために、第１のコンタクトレベルを露出させるように上部層の一部が除去される。Ｎ個のマスクを用いて、最大２^Ｎ個のコンタクトレベルまでコンタクト開口がエッチングされる。各マスクは、コンタクト開口のうちの実効的に半数をエッチングするために使用される。Ｎが３であるとき、第１のマスクにより１つのコンタクトレベルがエッチングされ、第２のマスクにより２つのコンタクトレベルがエッチングされ、第３のマスクにより４つのコンタクトレベルがエッチングされる。コンタクト開口の側壁に誘電体層が形成され得る。コンタクト開口内に導電体が形成され、前記誘電体層が該導電体を前記側壁から電気的に絶縁する。 （もっと読む）

【課題】 プローバーテストの製品への影響をさらに軽減して、より一層信頼性の高い半導体装置を提供する。
【解決手段】 半導体装置１００を、半導体基板１０ａと、半導体基板１０ａの一方の面上に形成された絶縁膜１０ｂと、縦孔配線部３０と、金属膜１１と、導電性保護膜１２とを備える構成とする。金属膜１１は、絶縁膜１０ｂ内に形成され、縦孔配線部３０と電気的に接続される。そして、導電性保護膜１２は、絶縁膜１０ｂ内において金属膜１１に接して形成され、かつ、金属膜１１の膜面において製造途中で行うプローバーテスト時のプローブの接触領域を含む領域に形成される。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】パッケージを用いることなく、半導体集積回路の耐湿性も含めた信頼性が確保されて実装できるようにする。
【解決手段】化合物半導体からなる第１基板１０１の主表面に形成された集積回路を備える集積回路層１０２と、集積回路層１０２を覆って第１基板１０１の上に形成された絶縁膜１０３と、絶縁膜１０３の上に貼り付けられた第２基板１０４とを備える。絶縁膜１０３は、例えば、窒化シリコンなど耐湿性に優れた絶縁材料から構成するとよく、膜厚は０．２〜０．３μｍ程度に形成されていればよい。また、第２基板１０４は、例えば、シリコン基板であればよい。シリコン化合物からなる絶縁膜１０３と、シリコン基板からなる第２基板１０４であれば、例えば、１０^-5Ｐａ程度の高真空状態で、適宜に加圧することで、直接接合により貼り合わせることができる。 （もっと読む）

【課題】貫通電極の形成過程で、余分な酸化膜を確実に除去する。
【解決手段】貫通電極を形成するビアホール２５の内面に酸化膜２６を形成した後、Ｃｕ膜２８を埋め込む。第１層間絶縁膜２２の上に形成された余分なＣｕ膜２８をＣＭＰ法による研磨で除去するときに、酸化膜２６も研磨されて膜厚が薄くなる。膜厚が薄くなった酸化膜２６Ｂをハードマスクとして第１層間絶縁膜１４に配線溝を形成する。このとき、酸化膜２６Ｂの膜厚が薄くなる。配線溝に導電材を埋め込んだ後、余分な導電材を研磨によって除去する。このとき、残りの酸化膜２６Ｂが全て研磨により除去される。 （もっと読む）

【課題】３層以上の配線を接続する際に、最も効率的にかつ最小面積で接続を行えるコンタクト構造を実現可能な半導体装置およびその製造方法、並びに表示装置を提供する。
【解決手段】基板２０１上に３層以上のｎ層の導電層２０２〜２０４が積層して形成され、ｎ層の導電層がコンタクトパターンを介して接続され、コンタクトパターンが形成される一つの主コンタクト領域には、（ｎ−１）個の導電層２０２，２０３を接続する（ｎ−１）個の接続領域２１１，２１２を有し、（ｎ−１）個の導電層のうち基板２０１に対する積層方向（基板２０１の主面に対する法線方向）において第１層より上層の導電層は、その終端部がコンタクトパターンＣＰＴＮの縁の一部に臨むように形成され、（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。第ｎ層の導電層は、コンタクトパターンＣＰＴＮであるコンタクト孔を埋めつくよう形成されている。 （もっと読む）

【課題】 ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続する。
【解決手段】 半導体装置の製造方法は、第１基板と第１基板の一面と接するように形成された第１絶縁層を有する第１の半導体ウェハと、第２基板と第２基板の一面と接するように形成された第２絶縁層を有する第２の半導体ウェハを接合する工程と、第１基板の他面に第３絶縁層を形成する工程と、第３絶縁層、第１基板、及び第１絶縁層を貫通し第２絶縁層に形成された第２の配線上に第２絶縁層が残るようにエッチングを行い第１接続孔を形成する工程と、第１接続孔に絶縁膜を形成する工程と、第２の配線上の第２絶縁層及び絶縁膜のエッチングを行い第２接続孔を形成し第２の配線を露出させる工程と、第１及び第２接続孔の内部に形成され第２の配線と接続する第１のビアを形成する工程とを備え、第１基板の他面に形成された第１接続孔の径は第３絶縁層に形成された前記第１接続孔の径より大きい。 （もっと読む）

【課題】隣接するメモリセルゲート電極間に空隙を形成することで結合容量を抑制し、複数のコンタクト同士の短絡を防止しメモリの信頼性を向上する。
【解決手段】半導体記憶装置は、複数の選択ゲート電極間に形成され、選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が第１間隔より広い層間絶縁膜１１と、複数のメモリセルゲート電極間に空隙ＡＧを備えるよう当該空隙ＡＧの上部を被覆し、複数の選択ゲート電極間においては当該選択ゲート電極の側面および層間絶縁膜１１の側面に沿って形成され、その上部に窪部Ｒを備えて形成されたエアギャップ形成膜１２と、複数のメモリセルゲート電極上のエアギャップ形成膜１２上に形成され、複数の選択ゲート電極間ではエアギャップ形成膜１２の窪部Ｒの内側に埋込まれたリフィル膜１３と、複数の素子領域に接触するように層間絶縁膜１１に形成された複数のコンタクトＣＢａ，ＣＢｂを備える。 （もっと読む）

【課題】とりわけ表面マークの下部に配線タングステンパッドがある場合でも、表面マークのコントラスト低下を抑制する。
【解決手段】メモリチップ３１は、配線タングステン階層ＷＴＬ、第１、第２、第３アルミニウム配線階層１ＡｌＬ，２ＡｌＬ，３ＡｌＬを備える多層配線構造を備える。各配線層の間には、第１、第２、第３層間絶縁膜３１５，３１６，３１７がそれぞれ形成され、第３アルミニウム配線階層３ＡｌＬとポリイミド膜ＰＩとの間には、第４層間絶縁膜３１８が形成されている。第１のダミーパターンＤＰ１は、第１アルミニウム配線階層１ＡｌＬに形成され、第２層間絶縁膜３１６に覆われている。第２のダミーパターンＤＰ２は、第２アルミニウム配線階層２ＡｌＬに形成され、第３層間絶縁膜３１７に覆われている。第２ダミーパターンＤＰ２は、第１ダミーパターンＤＰ１よりも幅が長い。 （もっと読む）

【課題】相互接続領域の具現が困難なパッドレイアウトを具現化し、オーバレイマージンを増大できる半導体素子の形成方法を提供する。
【解決手段】半導体基板に被食刻層、第1のハードマスク物質層、第1の分割パターン物質層及び第2のハードマスク物質層を形成して選択食刻し第2のハードマスクパターンを形成し、これをマスクとし第1の分割パターン物質層を食刻し第1の分割パターンを形成する。第1のハードマスク物質層の上部にスペーサ物質層及び第2の分割パターン物質層を形成し、第1の分割パターンが現われるまでスペーサ物質層及び第2の分割パターン物質層を部分食刻しスペーサ物質層を露出させ、複数の第1の分割パターン間に第2の分割パターンを形成し、第1、第2の分割パターンをマスクとしスペーサ物質層及び第1のハードマスク物質層を食刻し第1のハードマスクパターンを形成し、これをマスクとし被食刻層を食刻し微細パターンを形成する。 （もっと読む）

【課題】半導体基板を貫通する貫通電極の周囲に形成される環状の絶縁分離部において、絶縁分離部を構成する酸化膜の応力により絶縁分離部周囲の半導体基板が変形する。
【解決手段】絶縁分離部の基板側に深さ方向に圧縮応力を与える第１の膜４を形成し、第１の膜４上に深さ方向に引張応力を与える第２の膜６膜を形成し、その際、第１及び第２の膜の膜厚を圧縮応力と引張応力とがほぼ釣り合うように調整する。 （もっと読む）

【課題】段差を有する膜構造を高精度にエッチングするプラズマ処理装置またはドライエッチング方法を提供する。
【解決手段】真空容器１０７と、この真空容器内部の処理室内に配置されその上面にエッチング対象のウェハ１１２が載せられる下部電極１１３と、下部電極１１３にバイアス電位を形成するための高周波電力を供給するバイアス印加装置１１８，１２０と、前記処理室内に反応性ガスを導入するガス供給手段１１１と、前記処理室内にプラズマを生成するための電界を供給する電界供給手段１０１〜１０３と、前記高周波電力により前記ウェハ１１２に入射する前記プラズマ中のイオンのエネルギーの分布を調節する調節装置１２７とを備えたプラズマ処理装置。 （もっと読む）

【課題】新規な電極構造を有する、横電界方式の液晶表示装置とその作製方法の提案。
【解決手段】絶縁表面を有する第１基板と、絶縁表面上の第１導電膜及び第２導電膜と、第１導電膜上の第１絶縁膜と、第２導電膜上の第２絶縁膜と、第１基板と対峙する第２基板と、第１基板と第２基板の間に位置する液晶層と、を有し、第１導電膜の一部は第１絶縁膜の側部にも位置し、なおかつ、第２導電膜の一部は第２絶縁膜の側部にも位置し、液晶層は、ブルー相を示す液晶を含んでいる液晶表示装置。 （もっと読む）

【課題】コンタクトと素子領域間にかかる電界を緩和し絶縁破壊を防ぐ。
【解決手段】実施形態の半導体装置は、基板上第１方向に延伸し並列し高さが同じ第１〜４分離、第１、２分離間の低い第１領域、高さが等しい第２、３分離間の第２領域、第３、４分離間の第３領域、第１領域上面、第１分離の第２分離に対向した側面および上面の一部、第２分離の第１分離に対向した側面および上面の一部に接する第１電極１５−１、その第２方向で第３領域上面、第３分離の第４分離に対向した側面および上面の一部、第４分離の第３分離に対向した側面および上面の一部に接する第２電極１５−２を有す。半導体装置は、第１電極の第２方向とは異なる方向に位置し第２領域上面、第２分離の第３分離に対向した側面および上面の一部、第３分離の第２分離に対向した側面および上面の一部に接する第３電極を有す。 （もっと読む）

【課題】配線部を通じた信号伝搬速度を向上できるようにした半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された、前記第１絶縁膜より比誘電率が高い第２絶縁膜と、前記第２絶縁膜と隣接する側面が順テーパ形状を有し、前記第１絶縁膜および前記第２絶縁膜を貫通して形成された複数の縦柱状プラグと、前記第２絶縁膜上に形成された、前記第２絶縁膜よりも比誘電率が低い第３絶縁膜と、前記複数の縦柱状プラグの上部に到達するように前記第３絶縁膜に形成された複数の溝と、前記複数の溝内にそれぞれ形成され、前記複数の縦柱状プラグの上部に一部がそれぞれ接触する金属からなる複数の配線部と、を備える。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】結晶欠陥が可及的に少なく、従来よりも抵抗率の低い高質のグラフェンを備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板の上方に設けられた配線とを具備する。前記助触媒層のうち前記触媒層と接触している部分は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向しているか、または、前記助触媒層のうち前記触媒層と接触している部分は、アモルファス構造もしくは微結晶構造を有する。前記触媒層は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向する。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】マスクの枚数を増やすことなく、ストレージキャパシタの電極間から半導体パターンを除去して高画質化を実現させる表示装置及びその製造方法を提供する。
【解決手段】本発明によるＴＦＴパネルの製造では、半導体パターンとＴＦＴのドレイン電極とを、同じマスクを利用したエッチングで同時にパターニングする。一方、画素電極の直下に形成される絶縁膜のパターニングには別のマスクを利用する。ドレイン電極を覆う絶縁膜の領域では、中央部の全体を感光させ、周辺部を半分の厚みまで感光させる。ストレージ電極の上方を覆う絶縁膜の領域は薄い一部を残して感光させる。ドレイン電極を覆う誘電膜をエッチングしてドレイン電極を露出させるとき、絶縁膜のその薄い一部がその下地の誘電膜を保護する。その後、絶縁膜のその薄い一部を画素電極の一部に置換し、保護された誘電膜を隔ててストレージ電極と対向させる。 （もっと読む）

【課題】隣接する画素の間に設ける絶縁膜は、バンク、隔壁、障壁、土手などとも呼ばれ
、薄膜トランジスタのソース配線や、薄膜トランジスタのドレイン配線や、電源供給線の
上方に設けられる。特に、異なる層に設けられたこれらの配線の交差部は、他の箇所に比
べて大きな段差が形成される。隣接する画素の間に設ける絶縁膜を塗布法で形成した場合
においても、この段差の影響を受けて、部分的に薄くなる箇所が形成され、その箇所の耐
圧が低下されるという問題がある。
【解決手段】段差が大きい凸部近傍、特に配線交差部周辺にダミー部材を配置し、その上
に形成される絶縁膜の凹凸形状を緩和する。また、上方配線の端部と下方配線の端部とが
一致しないように、上方配線と下方配線の位置をずらして配置する。 （もっと読む）