【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。 （もっと読む）

【課題】メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、隣接するメモリセル積層構造間、及び、メモリセル積層構造−選択ゲート積層構造間のショートを防ぐことができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置であって、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている。 （もっと読む）

【課題】隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線７と、配線７の上に設けられたリーク抑制層８と、前記リーク抑制層８の上方に設けられた層間絶縁膜１０と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成され、リーク抑制層８の幅寸法は、配線７の幅寸法よりも短いこと、および、隣接するリーク抑制層８の間の寸法は、隣接する配線７の間の寸法よりも長いこと、の少なくともいずれかである。 （もっと読む）

【課題】実施形態によれば、工程数削減によるコスト低減を図れる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、第２の被加工膜の上に第２の方向に延びる複数の第２の芯材膜であって、第１のスペースを隔てて第１の方向に並んだ第１の配列部と、第１のスペースよりも大きな第２のスペースを第１の方向に隔てて配置された第２の配列部とを有し、第２のスペースがループ部の上に位置する第２の芯材膜を形成する工程と、第２の芯材膜を除去し第２の被加工膜上に第２のスペーサー膜を残す工程と、第２のスペーサー膜をマスクにしたエッチングにより、第１の配列部の下の第２の被加工膜を、第２の方向に延びる第２のラインパターンを含む第２のラインアンドスペースパターンに加工するとともに、第２のスペースの下の第２の被加工膜と、第１の被加工膜のループ部とを除去する工程とを備える。 （もっと読む）

【課題】 耐湿性や耐酸化性を改善し、さらに低抵抗な主導電層であるＣｕと積層した際に、加熱工程を経ても低い電気抵抗値を維持できる、Ｍｏ合金からなら被覆層を用いた電子部品用積層配線膜および被覆層を形成するためのスパッタリングターゲット材を提供する。
【解決手段】 基板上に金属膜を形成した電子部品用積層配線膜において、Ｃｕを主成分とする主導電層と該導電層の一方の面および／または他方の面を覆う被覆層からなり、該被覆層は原子比における組成式がＭｏ_{１００−ｘ−ｙ}−Ｎｉ_ｘ−Ｔｉ_ｙ、１０≦ｘ≦５０、３≦ｙ≦３０、ｘ＋ｙ≦５３で表され、残部が不可避的不純物からなる電子部品用積層配線膜。 （もっと読む）

【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第１の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第１のダミーセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第２のダミーセルは、第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられる。第１のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および２つの側面に設けられる。 （もっと読む）

【課題】 銅及びモリブデン積層膜を一液でエッチングでき、しかも工業的に好ましい形状にエッチングできるエッチング液を提供する。
【解決手段】 過酸化水素、グリシン、燐酸及び水を含むエッチング液を、銅及びモリブデン積層膜のエッチングに用いる。 （もっと読む）

【課題】絶縁破壊が発生しにくい半導体装置及びその製造方法を提供する。
【解決手段】集積回路１３と電気的に接続する電極１４が位置する半導体基板１０を用意する。半導体基板の前記第１の面１１とは反対側の第２の面１２において等方性エッチングを行い、第１内壁面を有する第１凹部を形成する。第１凹部内から前記半導体基板を貫通して電極に至り、第２内壁面２２ａを有する第２凹部を形成する。第２の面と第１内壁面によって形成された第１の角部、及び第１内壁面と第２内壁面によって形成された第２の角部を除去するエッチバック処理を行い、第２の面と第２内壁面とを連続する第１内壁面を形成する。角部を除去した後、少なくとも第１内壁面、及び第２内壁面を覆うように、電極とオーバーラップする位置に開口部６５を有する絶縁層３０を形成する。絶縁層を介して第２凹部内に充填され、電極と接続し、かつ第２の面から突出する導電部４０を形成する。 （もっと読む）

【課題】酸化物半導体層を用いた表示装置に代表される半導体装置において、画面サイズの大型化や高精細化に対応し、表示品質が良く、安定して動作する信頼性のよい半導体装置を提供する。
【解決手段】引き回し距離の長い配線にＣｕを含む導電層を用いることで、配線抵抗の増大を抑える。また、Ｃｕを含む導電層を、ＴＦＴのチャネル領域が形成される酸化物半導体層と重ならないようにし、窒化珪素を含む絶縁層で包むことで、Ｃｕの拡散を防ぐことができ、信頼性の良い半導体装置を作製することができる。特に、半導体装置の一態様である表示装置を大型化または高精細化しても、表示品質が良く、安定して動作させること
ができる。 （もっと読む）

【課題】配線コーナーでの電子散乱を減らし、配線の抵抗率の増大を抑制する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成され、配線溝を有する層間絶縁膜とを備える。さらに、前記装置は、前記配線溝内に形成された配線を備える。さらに、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である。 （もっと読む）

【解決手段】 切り分けられたダイまたはウェハのような素子を３次元的に集積する方法および切り分けられたダイまたはウェハのような素子が接続された集積構造。ダイまたはウェハの一方または両方は、その中に形成された半導体デバイスを有する。第１コンタクト構造を有する第１素子は、第２コンタクト構造を有する第２素子に接着される。第１、第２コンタクト構造は、接着の際に露出されることが可能で、また接着の結果、電気的に接続される。接着後にビアがエッチングされるとともに埋め込まれて電気的配線を露出および形成して第１、第２コンタクト構造を接続するとともに、この電気的配線への表面からの電気的なアクセスが可能になる。または、第１、第２コンタクト構造は接着の際に露出されず、接着後にビアがエッチングおよび埋め込みされて第１、第２コンタクト構造が電気的に接続されるとともに接続された第１、第２コンタクト構造への電気的なアクセスが得られる。 （もっと読む）

【課題】基板を貫通する電極の形成に適用できる新規な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、半導体基板に孔を形成する工程と、半導体素子の上方と孔の内壁および底を覆うように絶縁膜を形成する工程と、異方性エッチングにより、半導体素子の上方と孔の底の絶縁膜を除去する工程と、孔の底に金属拡散防止膜を形成する工程と、孔に導電膜を埋める工程とを有する。 （もっと読む）

【課題】電気的接続信頼性を向上させることができる半導体装置を提供する。
【解決手段】半導体チップ３は、第１主面３０Ａと第２主面３０Ｂとの間を貫通する貫通孔３０Ｘを有する半導体基板３０と、半導体基板３０の第２主面３０Ｂを覆うように形成され、貫通孔３０Ｘと対向する位置に開口部３１Ｘが形成された絶縁層３１と、絶縁膜３３によって覆われた貫通孔３０Ｘ及び開口部３１Ｘに形成された貫通電極３２とを有する。絶縁層３１から露出される貫通電極３２の上端面は、当該半導体チップ３に他の半導体チップ４が積層される際のパッドになる。また、貫通電極３２の上端面は、絶縁層３１の半導体基板３０と接する面と反対側の面と面一になるように形成されている。 （もっと読む）

【課題】半導体装置の素子形成領域へのクラックなどの伝播を確実に防止する。
【解決手段】ウェハ１上の素子形成領域を覆うガード領域４の外側に、ｎ型拡散層１５を形成する。ｎ型拡散層１５の上には、導電性リング３３，４８，５８を形成する。最上層の導電性リング４８の上に、導電層６５を形成する。導電層６５の端面６５Ｓは、導電性リング５８の端面５８Ｓから距離Ｌ１だけ内側に形成し、導電性リング５８の上面の一部を露出させる。この後、半導体基板をアミン系薬液に浸すと、ｎ型拡散層１５と導電層６５の間の導電性プラグ３３，４８，４８の導電性材料を溶出し、スリットが形成される。 （もっと読む）

【課題】通電領域表面の周辺の強電界の影響がナノワイヤに及び難くして、ホットキャリアの生成やオフリーク電流を低減する。半導体装置を高性能化する。
【解決手段】基板の表面よりも深い位置に配置され互いに対向する２つの側壁を有する導電膜と、導電膜の２つの側壁の側方に形成され互いに同じ導電型の半導体領域である第１及び第２の通電領域と、導電膜を貫通して２つの半導体領域どうしを接続し第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、を有することを特徴とする半導体装置。 （もっと読む）

【課題】ＳｉＣＯＨ膜からなる層間絶縁膜に形成された埋め込み用の凹部に銅材を埋め込んで導電路を形成するにあたり、導電路の抵抗を低くすること。
【解決手段】ＳｉＣＯＨ膜にプラズマにより凹部を形成すると表面が疎水性になる。このＳｉＣＯＨ膜に水素ガスのリモートプラズマを供給し、Ｈラジカル及びＨイオンにより凹部の表面を親水性に改質する。またプラズマに代えて過酸化水素水を供給してもよく、この場合表面にＯＨ基が形成される。次いで例えばＲｕ_３（ＣＯ）_１２ガスとＣＯガスとを用いてＣＶＤによりＲｕ膜４を成膜し、その後銅材５を埋め込み、ＣＭＰ処理をして上層側の配線構造を形成する。また改質にあたって、グリム、ＤＭＥＤＡなどを用いてもよい。 （もっと読む）

【課題】本発明は、製造コストを低減し、さらにゲート電極およびゲートコンタクトの抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、ゲート電極７の少なくとも上層は、第２金属シリサイド膜としてのＷＳｉｘ膜７２からなり、第１金属シリサイド膜としてのＮｉＳｉ₂膜１８に含まれる第１金属（Ｎｉ）とシリコンとの結合エネルギーが、ＷＳｉｘ膜７２に含まれる第２金属（Ｗ）とのシリコンとの結合エネルギーよりも小さく、ＷＳｉｘ膜７２の組成ＭＳｉｘ（Ｍは第２金属を示す）において、ｘが１．５以上２．０未満であることを特徴とする。 （もっと読む）

【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、構造体と、複数の半導体層と、メモリ膜と、接続部材と、導電部材と、を備える。前記構造体は、メモリ領域と非メモリ領域とを有する基板の前記メモリ領域の上に設けられる。前記構造体は、前記基板の主面に対して垂直な第１軸に沿って積層され複数の電極膜を含む。前記半導体層は、前記構造体を前記第１軸に沿って貫通する。前記メモリ膜は、前記複数の電極膜と前記半導体層との間に設けられる。前記接続部材は、前記基板と前記半導体層との間に設けられる。前記接続部材は、隣り合う２つの前記半導体層のそれぞれの端部と接続される。前記導電部材は、前記基板と前記接続部材との間で、前記メモリ領域から前記非メモリ領域に延在して設けられる。前記導電部材は、前記非メモリ領域の上に設けられた凹部を有する。前記凹部内には、第１シリサイド部が設けられる。 （もっと読む）

【課題】テーパー形状のＡｌ配線膜を容易かつ安定的に得る。
【解決手段】Ａｌ配線膜１０１は、ＡｌもしくはＡｌ合金から成る第１のＡｌ合金層１０１ａと、その上に配設され、Ｎｉ、ＰｄおよびＰｔのいずれか１以上の元素を含み第１のＡｌ合金層１０１ａとは異なる組成のＡｌ合金から成る第２のＡｌ合金層１０１ｂとから成る二層構造を有する。フォトレジスト１０２の現像処理に用いるアルカリ性薬液により、第２のＡｌ合金層１０１ｂはエッチングされ、その端部はフォトレジスト１０２の端部よりも後退する。その後、フォトレジスト１０２をマスクとするウェットエッチングを行うことにより、Ａｌ配線膜１０１の断面はテーパー形状となる。 （もっと読む）

【課題】シリコン・オン・インシュレータ（ＳＯＩ）基板の層内に配置された複数のトランジスタ、および層の第１の側の上に配置されたベース酸化物層を含むＳＯＩ基板を備えた集積回路を提供すること。
【解決手段】集積回路はまた、層の第１の側に形成された第１のインターコネクトを含むことができ、第１のインターコネクトが、複数のトランジスタのうちの第１のトランジスタと複数のトランジスタのうちの第２のトランジスタとを電気的に接続することができる。加えて、集積回路は、層の第１の側とは反対の層の第２の側に形成された第２のインターコネクトを含み、第２のインターコネクトが、複数のトランジスタのうちの第３のトランジスタと複数のトランジスタのうちの第４のトランジスタとを電気的に接続する。 （もっと読む）