半導体装置、及びその製造方法
【課題】絶縁破壊が発生しにくい半導体装置及びその製造方法を提供する。
【解決手段】集積回路１３と電気的に接続する電極１４が位置する半導体基板１０を用意する。半導体基板の前記第１の面１１とは反対側の第２の面１２において等方性エッチングを行い、第１内壁面を有する第１凹部を形成する。第１凹部内から前記半導体基板を貫通して電極に至り、第２内壁面２２ａを有する第２凹部を形成する。第２の面と第１内壁面によって形成された第１の角部、及び第１内壁面と第２内壁面によって形成された第２の角部を除去するエッチバック処理を行い、第２の面と第２内壁面とを連続する第１内壁面を形成する。角部を除去した後、少なくとも第１内壁面、及び第２内壁面を覆うように、電極とオーバーラップする位置に開口部６５を有する絶縁層３０を形成する。絶縁層を介して第２凹部内に充填され、電極と接続し、かつ第２の面から突出する導電部４０を形成する。
【解決手段】集積回路１３と電気的に接続する電極１４が位置する半導体基板１０を用意する。半導体基板の前記第１の面１１とは反対側の第２の面１２において等方性エッチングを行い、第１内壁面を有する第１凹部を形成する。第１凹部内から前記半導体基板を貫通して電極に至り、第２内壁面２２ａを有する第２凹部を形成する。第２の面と第１内壁面によって形成された第１の角部、及び第１内壁面と第２内壁面によって形成された第２の角部を除去するエッチバック処理を行い、第２の面と第２内壁面とを連続する第１内壁面を形成する。角部を除去した後、少なくとも第１内壁面、及び第２内壁面を覆うように、電極とオーバーラップする位置に開口部６５を有する絶縁層３０を形成する。絶縁層を介して第２凹部内に充填され、電極と接続し、かつ第２の面から突出する導電部４０を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
例えば、集積回路が形成されたシリコンウェハー等の基板に形成された貫通孔を充填するビア（貫通電極）を用い、基板の厚さ方向における電気信号伝達を行うＴｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ（ＴＳＶ）技術が知られている（特許文献１）。特許文献１に開示されるように、ＴＳＶ技術により、例えば、複数のチップを積層し、三次元実装を行う場合、上下のチップ同士の電気接続を容易に行うことができる。
【０００３】
このようなＴＳＶ技術では、シリコンウェハー等からなる基板と貫通孔を充填する導電材料とを電気的に絶縁するため、導電材料が設けられる貫通孔内壁に絶縁膜を形成する必要がある（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４４７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、角部（エッジ）を有する貫通孔の開口部では、その形状から絶縁膜を成膜しにくく、絶縁膜に十分な膜厚を確保することが難しい。また、ビアを用いて導通を図る場合、貫通孔の開口部における角部は、電界が容易に集中しやすい形状である。以上から、貫通孔の開口部では、絶縁破壊によるリーク電流が発生する恐れがあり、ＴＳＶ技術を用いた半導体装置の信頼性が低下する可能性がある。
【０００６】
本発明は上記の事情を鑑み、絶縁破壊がより発生しにくい半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、集積回路が形成された第１の面に、前記集積回路と電気的に接続する電極が位置する半導体基板を用意する工程と、前記半導体基板の前記第１の面とは反対側の第２の面において等方性エッチングを行い、第１内壁面を有する第１凹部を形成する工程と、前記第１凹部内から前記半導体基板を貫通して前記電極に至り、第２内壁面を有する第２凹部を形成する工程と、前記第２の面と前記第１内壁面によって形成された第１の角部、及び、前記第１内壁面と前記第２内壁面によって形成された第２の角部を除去するエッチバック処理を行い、前記第２の面と前記第２内壁面とを連続する前記第１内壁面を形成する工程と、前記角部を除去した後、少なくとも前記第１内壁面、及び前記第２内壁面を覆うように、前記電極とオーバーラップする位置に開口部を有する絶縁層を形成する工程と、前記絶縁層を介して前記第２凹部内に充填され、前記電極と接続し、かつ、前記第２の面から突出する導電部を形成する工程と、を含む。
【０００８】
本発明によれば、エッチバック処理を行う工程を含み、該エッチバック工程にて、第２の面、第１内壁面、及び第２内壁面において角部が除去される。換言すれば、本発明によれば、第２の面、第１内壁面、及び第２内壁面を、角部が形成されず、滑らかに連続する面とすることができる。したがって、導電部に電位がかかる際、第１内壁面周辺において電界が集中しにくい半導体装置の製造方法を提供することができる。
【０００９】
また、本発明によれば、絶縁層は、角部が除去され、滑らかに連続する第１内壁面、及び第２内壁面を覆うように形成されるため、絶縁層の膜厚をより均一に形成することができる。したがって、絶縁層の信頼性が向上し、絶縁層で絶縁破壊がより発生しにくい半導体装置の製造方法を提供することができる。
【００１０】
本発明に係る半導体装置の製造方法において、前記絶縁層を形成する工程は、前記第１の角部及び前記第２の角部が除去された後、少なくとも前記第１内壁面、及び前記第２内壁面を覆う絶縁膜を形成する工程と、前記絶縁膜を介して前記第１内壁面を覆うレジスト層を形成する工程と、フォトリソグラフィにより、前記絶縁膜の前記電極とオーバーラップする位置に前記開口部を形成する工程と、を含み、前記導電部を形成する工程において、前記導電部は、前記レジスト層から突出するように形成されてもよい。
【００１１】
このような半導体装置の製造方法によれば、絶縁膜の膜厚をより均一に形成することができる。また、このような半導体装置の製造方法によれば、導電部と半導体基板の第１内壁面との間に、絶縁層及びレジスト層が設けられるため、絶縁破壊がより発生しにくい半導体装置の製造方法を提供することができる。
【００１２】
本発明に係る半導体装置の製造方法において、前記絶縁層を形成する工程は、前記第１の角部及び前記第２の角部が除去された後、少なくとも前記第１内壁面、及び前記第２内壁面を覆う絶縁膜を形成する工程と、前記絶縁膜を介して前記第１内壁面を覆うレジスト層を形成する工程と、フォトリソグラフィにより、前記絶縁膜の前記電極とオーバーラップする位置に前記開口部を形成する工程と、前記レジスト層を除去する工程と、を含んでいてもよい。
【００１３】
このような半導体装置の製造方法によれば、絶縁膜の膜厚をより均一に形成することができる。
【００１４】
本発明に係る半導体装置の製造方法において、前記絶縁層はＣＶＤ法を用いて形成されてもよい。
【００１５】
このような半導体装置の製造方法によれば、絶縁膜の膜厚をより均一に形成することができる。
【００１６】
本発明に係る半導体装置は、集積回路、前記集積回路に電気的に接続された電極、及び前記電極が形成された第１の面とは反対側の第２の面から前記電極に至る凹部を有する半導体基板と、少なくとも前記凹部の内壁面を覆い、前記電極とオーバーラップする位置に開口部を有する絶縁層と、前記絶縁層を介して前記凹部を充填し、前記電極と接続し、かつ前記第２の面から突出する導電部と、を含み、前記凹部の前記内壁面は、前記第２の面と連続する第１内壁面、及び前記第１内壁面と連続する第２内壁面を有し、前記第１内壁面は、前記第２の面、及び前記第２内壁面と角部を形成しない。
【００１７】
本発明によれば、第２の面、第１内壁面、及び第２内壁面において角部が形成されない。換言すれば、本発明によれば、第２の面、第１内壁面、及び第２内壁面は、滑らかに連続する面であることができる。したがって、導電部に電位がかかる際、第１内壁面周辺において電界が集中しにくい半導体装置を提供することができる。
【００１８】
また、本発明によれば、絶縁層は、角部が除去され、滑らかに連続する第１内壁面、及び第２内壁面を覆うように形成されているため、絶縁層がより均一な膜厚を有することができる。したがって、絶縁層の信頼性が高く、絶縁層が破壊されにくく、絶縁破壊がより発生しにくい半導体装置を提供することができる。
【００１９】
本発明に係る半導体装置において、前記第２の面、及び前記第１内壁面を覆うレジスト層を更に含み、前記導電部は前記レジスト層から突出していてもよい。
【００２０】
このような半導体装置の製造方法によれば、導電部と半導体基板の第１内壁面との間に、絶縁層及びレジスト層が設けられるため、絶縁破壊がより発生しにくい半導体装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本実施形態に係る半導体装置の製造方法を模式的に説明する図。
【図２】本実施形態に係る半導体装置の製造方法を模式的に説明する図。
【図３】本実施形態に係る半導体装置の製造方法を模式的に説明する図。
【図４】本実施形態に係る半導体装置の製造方法を模式的に説明する図。
【図５】本実施形態に係る半導体装置が実装された回路基板を模式的に示す図。
【図６】本実施形態に係る半導体装置を有する電子機器を模式的に示す図。
【図７】本実施形態に係る半導体装置を有する電子機器を模式的に示す図。
【図８】本実施形態に係る半導体装置の製造方法の変形例を模式的に説明する図。
【発明を実施するための形態】
【００２２】
以下に、本発明を適用した実施形態の一例について図面を参照して説明する。ただし、本発明は以下の実施形態のみに限定されるものではない。本発明は、以下の実施形態及びその変形例を自由に組み合わせたものを含むものとする。
【００２３】
図１〜図３は、本実施形態に係る半導体装置の製造方法を説明するための図である。以下においては、まず、本実施形態に係る半導体装置の製造方法を説明し、半導体装置に係る説明を行う。
【００２４】
本実施形態に係る半導体装置の製造方法では、まず、半導体基板１０を用意する。図１（Ａ）に示すように、半導体基板１０は、プレート状の部材であって、半導体チップの状態で用意してもよく、あるいは、半導体ウエハの状態で用意してもよい。半導体基板１０は少なくとも１つの（半導体チップには１つの、半導体ウエハには複数の）集積回路（例えばトランジスタやメモリを有する回路）１３を有する。
【００２５】
図１（Ａ）に示すように、半導体基板１０は、集積回路１３が形成される能動面１１（第１の面１１）と、能動面１２とは反対側の面である非能動面１２（第２の面１２）とを有する。
【００２６】
図１（Ａ）に示すように、能動面１１の表面には、層間絶縁膜１６が形成されていてもよい。層間絶縁膜１６上には、後述される電極１４と、集積回路１３と電極１４とを電気的に接続する配線（図示せず）が形成されていてもよい。なお、層間絶縁膜１６は酸化膜によって形成されていてもよい。
【００２７】
図１（Ａ）に示すように、半導体基板１０には電極（電極パッド）１４が形成される。電極１４は、半導体基板１０の能動面１１側（例えば、層間絶縁膜１６上）に形成される。電極１４の平面形状は特に限定されず、例えば、矩形であってもよい。ここで、図１（Ａ）に示すように、電極１４の半導体基板１０の露出する面とは反対側の能動面１１側の面を基面１４ａとする。基面１４ａは、能動面１１（例えば、層間絶縁膜１６）と接する面である。
【００２８】
電極１４は複数形成されていてもよい。半導体基板１０が半導体ウエハである場合、複数の半導体チップとなる各領域に、２つ以上（１グループ）の電極１４が形成される。各電極１４は、集積回路１３に電気的に接続されていてもよい。電極１４の材質は、導電材料から選択される限り、特に限定されない。電極１４は、例えば、アルミニウムから形成されていてもよい。
【００２９】
図１（Ａ）に示すように、層間絶縁膜１６上には、絶縁膜１８が、電極１４の少なくとも一部を避けて形成されていてもよい。言い換えると、絶縁膜１８は電極１４とオーバーラップする開口を有してもよい。絶縁膜１８は、電極１４の表面を覆うように形成した後、その一部をエッチングすることで電極１４の一部を露出させてもよい。エッチングには、ドライエッチング及びウエットエッチングのいずれを適用してもよい。また、絶縁膜１８は、パッシベーション膜と称してもよく、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、ポリイミド樹脂等で形成してもよい。
【００３０】
次に、図１（Ａ）及び図１（Ｂ）に示すように、半導体基板１０の非能動面１２に第１凹部２１を形成する。第１凹部２１は、開口部６１を有するレジスト層６０を用いた等方性エッチングによって形成される。したがって、図１（Ｂ）に示すように、第１凹部２１は、曲面からなる第１内壁面２１ａを有する。第１凹部２１は、非能動面１２上の電極１４と対応する位置であって、後述される第２凹部２２を形成することができる位置に形成される。例えば、第１凹部２１は、非能動面１２の法線方向から見た場合に、電極１４とオーバーラップする位置に配置されていてもよい。
【００３１】
なお、レジスト層６０は、リソグラフィ工程によって適宜パターニングされて形成される。レジスト層６０は、第１凹部２１、及び後述される第２凹部２２を形成するために用いてもよい。
【００３２】
次に、図１（Ｃ）に示すように、第１凹部２１内から半導体基板１０を貫通して電極１４に至り、第２内壁面２２ａを有する第２凹部２２を形成する。図１（Ｃ）に示すように、第２凹部２２は、半導体基板１０（層間絶縁膜１６）を貫通するために厚み方向に延びる凹部であり、電極１４の基面１４ａを露出させる。したがって、第２凹部２２の第２内壁面２２ａは半導体基板１０（層間絶縁膜１６）からなり、底面は電極１４の基面１４ａからなる。第２凹部２２の形成には、例えば、異方性エッチングを適用してもよい。あるいは、第２凹部２２の形成に、レーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。
【００３３】
図１（Ｄ）に示すように、レジスト層６０は、第２凹部２２を形成した後、適宜除去される。ここで、図１（Ｄ）に示すように、第１凹部２１の第１内壁面２１ａ、及び第２凹部２２から形成される部分を凹部２０と称してもよい。凹部２０は、集積回路１３の素子及び配線を避けて形成される。凹部２０の開口部は第１内壁面２１ａからなり、底面は、電極１４の基面１４ａからなる。換言すれば、凹部２０は、テーパー状の面（第１内壁面２１ａ）からなる開口部を有する。ここで、凹部２０は、底面として１４ａを有するため、貫通孔ではない。しかしながら、半導体基板１０を貫通している。そのため、凹部２０を貫通孔と称してもよい。
【００３４】
また、図１（Ｄ）に示すように、第２凹部２２を形成する工程後、非能動面１２と第１内壁面２１ａによる角部２３（第１の角部）、及び、第１内壁面２１ａと第２内壁面２２ａによる角部２３（第２の角部）が形成される。角部２３とは、非能動面１２と第１内壁面２１ａとが接する部分、及び第１内壁面２１ａと第２内壁面２２ａとが接する部分に形成される角部であって、それぞれの面のエッジ（縁）を形成する部分である。したがって、角部２３は、半導体基板１０の表面を微視的に見た場合に確認される凹凸と区別される。
【００３５】
次に、図２（Ａ）に示すように、角部２３を除去するエッチバック処理を行う。エッチバック処理には、図示しないレジスト層を用いて、ドライエッチングを適用してもよい。これによれば、図２（Ａ）に示すように、角部２３を除去し、非能動面１２と第２内壁面２２ａとを滑らかに連続する第１内壁面２１ｂを形成することができる。したがって、本工程により、非能動面１２、第１内壁面２１ｂ、及び第２内壁面２２ａを、角部が形成されず、互いに滑らかに連続する面とすることができる。
【００３６】
次に、図２（Ｂ）〜図２（Ｄ）に示すように、角部２３が除去された後、少なくとも第１内壁面２１ｂ、及び第２内壁面２２ａを覆うように、電極１4とオーバーラップする位置に開口部３１を有する絶縁層３０を形成する。
【００３７】
本工程では、まず、図２（Ｂ）に示すように、少なくとも凹部２０の内面（第１内壁面２１ａ、第２内壁面２２ａ、及び基面１４ａ）を覆うように絶縁膜３０ａを形成する。絶縁膜３０ａは、凹部２０の内面（第１内壁面２１ａ、第２内壁面２２ａ、及び基面１４ａ）に形成され、かつ、非能動面１２（絶縁膜１８）上に連続して形成されてもよい。絶縁膜３０ａは、酸化膜であってもよい。例えば、半導体基板１０の基材がＳｉである場合、絶縁膜３０ａは二酸化ケイ素（ＳｉＯ２）であってもよいし、窒化ケイ素（ＳｉＮ）であってもよい。また、絶縁膜３０ａは樹脂であってもよい。
【００３８】
絶縁膜３０ａを成膜する方法は特に限定されず、公知の成膜方法を用いることができる。絶縁膜３０ａの成膜には、例えば、化学蒸着法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング法、スピンコート法、レーザーアブレーション法等を適用してもよい。絶縁膜３０ａが酸化膜であって、ＳｉＯ２である場合、熱ＣＶＤ法あるいはプラズマＣＶＤ法を用いることで、絶縁膜３０ａをより均一な膜として形成することができる。これによれば、絶縁膜３０ａの被覆性がより向上するため、より均一な膜厚を有する絶縁膜３０ａを形成することができる。
【００３９】
ここで、例えば特開２００６−３４４７３７号公報に開示されるような凹部の開口部が角部によって形成されている半導体基板に上記の公知技術でもって絶縁膜を成膜する場合、角部において所望の膜厚を得ることは技術的に困難である。しかしながら、本実施形態に係る半導体装置の製造方法においては、被成膜面である非能動面１２、第１内壁面２１ｂ、及び第２内壁面２２ａが、角部２３が除去され、互いに滑らかに連続する面であるため、より均一な膜厚を有する絶縁膜３０ａを形成することができる。
【００４０】
次に、図２（Ｃ）に示すように、絶縁膜３０ａを介して第１内壁面２１ｂを覆うレジスト層６２を形成する。したがって、レジスト層６２は、第２凹部２２とオーバーラップする開口部６３を有する。また、レジスト層６２は、非能動面１２の上方においても形成されていてもよい。開口部６３は、後述されるフォトリソグラフィ工程において、形成される開口部３１の形状と対応するように形成される。より具体的には、レジスト層６２は、後述されるフォトリソグラフィ工程において凹部２０の第２内壁面２２ａに形成された絶縁膜３０ａが除去されないように配置される。
【００４１】
次に、図２（Ｄ）に示すように、フォトリソグラフィにより、絶縁膜３０ａの電極１４とオーバーラップする位置に開口部３１を形成する。これにより、図２（Ｄ）に示すように、絶縁層３０が形成される。また、開口部３１を形成することにより電極１４の基面１４ａが凹部２０内において再度露出し、後述される導電部４０が、電極１４（基面１４ａ）と接する（導通する）ことができる。
【００４２】
次に、図３（Ａ）〜図３（Ｄ）に示すように、絶縁層３０を介して第２凹部２２内に充填され、電極１４（基面１４ａ）と接続し、かつ、非能動面１２から突出する導電部４０を形成する。
【００４３】
図３（Ｄ）に示すように、導電部４０は、凹部２０を充填し、絶縁層３０を介して第１内壁面２１ｂ及び第２内壁面２２ａを覆うように形成されてもよい。また、導電部４０は、一部が、絶縁層３０を介して非能動面１２を覆うように形成されてもよい。図３（Ｄ）に示すように、導電部４０は、凹部２０を充填し、電極１４と接する部分４１と、非能動面１２から突出する部分４２と、を有する。
【００４４】
本工程は、レジスト層６２を除去する工程（図３（Ａ）参照）と、開口部６５を有するレジスト層６４を形成する工程（図３（Ｂ）参照）と、レジスト層６４から露出した部分に導電部４０を形成する工程（図３（Ｃ）参照）と、を含んでいてもよい。例えば、半導体基板１０の非能動面１２側から、例えば、スパッタリングや無電解メッキによって導電膜（図示せず）を形成した後に、パターニングされたレジスト層６４を形成する（図３（Ｂ）参照）。その後、電解メッキを行って、導電部４０を形成し、レジスト層６４および導電部４０以外の前記導電膜（図示せず）を除去してもよい（図３（Ｃ）、及び図３（Ｄ）参照）。ただし、導電部４０を形成する工程はこれに限られず、例えばインクジェット方式等の既に公知となっているいずれの方法を適用してもよい。
【００４５】
本実施形態に係る半導体装置の製造方法において、図３（Ｄ）に示すように、導電部４０の部分４１の一部が形成される第１内壁面２１ｂは、前述のように、角部２３が除去され滑らかに非能動面１２と第２内壁面２２ａとを連続する面である。したがって、導電部４０に電位が加えられた場合であっても、例えば特開２００６−３４４７３７号公報に開示されるような角部がないために、導電部４０周辺の半導体基板１０の角部に電界が集中することを防ぐことができる。
【００４６】
なお、導電部４０の材質は、導電性を有する限り特に限定されない。導電部４０は、例えば、Ｃｕによって形成してもよい。
【００４７】
以上の工程によって、半導体装置１００を製造してもよい（図３（Ｄ）参照）。なお、半導体基板１０として半導体ウエハを利用する場合、最後に、該半導体ウエハを個片に切り出す工程を経て、半導体装置１００を製造してもよい。
【００４８】
本実施形態に係る半導体装置およびその製造方法は、例えば以下の特徴を有する。
【００４９】
本実施形態に係る半導体装置の製造方法は、エッチバック処理を行う工程（図２（Ａ）参照）を含み、該エッチバック工程にて、非能動面１２、第１内壁面２１ａ、及び第２内壁面２２ａにおいて角部２３が除去される。換言すれば、本実施形態に係る半導体装置の製造方法によれば、非能動面１２、第１内壁面２１ｂ、及び第２内壁面２２ａは、角部２３が除去され、滑らかに連続する面であることができる。したがって、導電部４０に電位がかかる際、第１内壁面２１ｂ周辺において電界が集中しにくい半導体装置の製造方法を提供することができる。
【００５０】
また、本実施形態に係る半導体装置の製造方法によれば、絶縁層３０は、角部２３が除去され、滑らかに連続する第１内壁面２１ｂ、及び第２内壁面２２ａを覆うように形成されるため、絶縁層３０の膜厚をより均一に形成することができる。したがって、絶縁層３０の信頼性が向上し、絶縁層３０で絶縁破壊が発生しにくい半導体装置の製造方法を提供することができる。
【００５１】
本実施形態に係る半導体装置においても、非能動面１２、第１内壁面２１ｂ、及び第２内壁面２２ａにおいて角部２３が形成されない。したがって、導電部４０に電位がかかる際、第１内壁面２１ｂ周辺において電界が集中しにくい半導体装置１００を提供することができる。
【００５２】
また、本実施形態に係る半導体装置によれば、絶縁層３０は、角部２３が除去され、滑らかに連続する第１内壁面２１ｂ、及び第２内壁面２２ａを覆うように形成されているため、絶縁層３０がより均一な膜厚を有することができる。したがって、絶縁層３０の信頼性が高く、絶縁層が破壊されにくく、絶縁破壊が発生しにくい半導体装置１００を提供することができる。
【００５３】
次に、図４は、積層型の半導体装置２００を示す図である。半導体装置２００は、積層された半導体装置１００を有する。そして、該半導体装置同士は、導電部４０を通して電気的接続が図られてなる。半導体装置２００の製造方法は、半導体装置１００を積層し、導電部４０を通して電気的接続を図ることを含む。このとき、図４に示すように、一方の半導体装置１００の導電部４０と、他方の半導体装置１００の電極１４との間に導電部材５０を設けることで、上下の半導体装置１００を接合してもよい。
【００５４】
図４に示すように、半導体装置２００は、配線基板９０を有してもよく、積層された半導体装置１００は配線基板９０に搭載されていてもよい。配線基板９０には、複数の配線９２が形成されていてもよく、また、外部端子９４が形成されていてもよい。これにより、回路基板等に実装しやすい半導体装置２００を提供することができる。さらに、積層された各半導体装置１００の間には、図示しない絶縁層（応力緩和機能を有してもよい）が形成されていてもよい。これにより、信頼性の高い半導体装置１００を形成することができる。
【００５５】
なお、図５には、本実施形態に係る半導体装置２００が実装された回路基板１０００を示す。また、本実施形態に係る半導体装置を有する電子機器の例として、図６には電子機器２０００としてノート型パーソナルコンピュータが、図７には電子機器３０００として携帯電話が、それぞれ示されている。
【００５６】
（変形例）
以下、本実施形態に係る半導体装置の変形例、及びその製造方法を説明する。なお、本変形例に係る半導体装置１０１は、上述された半導体装置１００に対し、図２（Ｄ）に示すレジスト層６２が付加された構造を有する。したがって、以下の説明では、半導体装置１００と同一の構成は、同一の符号を付し、その詳細な説明は省略する。
【００５７】
図８は、本変形例に係る半導体装置の製造方法を説明するための図である。以下においては、図２及び図８を参照し、本変形例に係る半導体装置の製造方法を説明する。
【００５８】
本変形例に係る半導体装置の製造方法における絶縁層３０を形成する工程は、角部２３が除去された後（図２（Ａ）参照）、少なくとも第１内壁面２１ｂ、及び第２内壁面２２ａを覆う絶縁膜３０ａを形成する工程（図２（Ｂ）参照）と、絶縁膜３０ａを介して第１内壁面２１ｂを覆うレジスト層６２を形成する工程（図２（Ｃ）参照）と、フォトリソグラフィにより、絶縁膜３０ａの電極１４とオーバーラップする位置に開口部３１を形成する工程（図２（Ｄ）参照）と、を含む。
【００５９】
しかしながら、図８（Ａ）に示すように、レジスト層６２を除去する工程は含まれず、導電部４０ａを形成するためのレジスト層６６は、レジスト層６２の上に形成される。レジスト層６２は、絶縁層３０を介して、第１内壁面２１ｂ及び非能動面１２を覆うように形成される。したがって、レジスト層６２により、例えば図４に示すように、半導体装置１０１が積層される場合、半導体装置１０１の半導体基板１０を保護することができる。したがって、レジスト層６２を、保護膜６２と称してもよい。
【００６０】
次に、図８（Ｂ）及び図８（Ｃ）に示すように、導電部４０ａを形成する。本工程において、導電部４０ａは、非能動面１２から突出し、かつ、レジスト層６２から突出するように形成される。導電部４０ａは、図８（Ｂ）に示すように、第２凹部２２、及びレジスト層６２の開口部６４を充填するように形成される。図８（Ｃ）に示すように、導電部４０ａと半導体基板１０の第１内壁面２１ｂとの間に、絶縁層３０及びレジスト層６２が設けられる。換言すれば、半導体装置１００と比べて、第１内壁面２１ｂと導電部４０ａとの間において、より距離をとることができる。したがって、導電部４０ａに電位が加えられた場合に、より絶縁破壊が発生しにくい半導体装置１０１を提供することができる。導電部４０ａが形成された後、レジスト層６６は適宜除去される（図８（Ｃ）参照）。
【００６１】
また、本変形例に係る半導体装置の製造方法によれば、上記半導体装置１０１を製造することができることに加え、半導体装置の製造方法のコスト削減とプロセスの簡便化を図ることができる。例えば、図４に示すように、半導体装置を積層する場合、半導体装置を保護するために保護膜として、絶縁層３０の開口部３１を形成するためにレジスト層６２を利用することができる。よって、保護膜を別途作成する必要がない。したがって、本変形例に係る半導体装置の製造方法によれば、半導体装置の製造方法のコスト削減とプロセスの簡便化を図ることが可能となる。
【００６２】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは、当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【符号の説明】
【００６３】
１０ 半導体基板、１１ 能動面、１２ 非能動面、１３ 集積回路、１４ 電極、
１４ａ 基面、２０ 凹部、２１ 第１凹部、２１ａ、２１ｂ 第１内壁面、
２２ 第２凹部、２２ａ 第２内壁面、３０ 絶縁層、３０ａ 絶縁膜、
３１ 開口部、４０、４０ａ 導電部、５０ 導電部材、
６０、６２、６４、６６ レジスト層、６１、６３、６５ 開口部、
１００、１０１、２００ 半導体装置、１０００ 回路基板、
２０００、３０００ 電子機器。
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
例えば、集積回路が形成されたシリコンウェハー等の基板に形成された貫通孔を充填するビア（貫通電極）を用い、基板の厚さ方向における電気信号伝達を行うＴｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ（ＴＳＶ）技術が知られている（特許文献１）。特許文献１に開示されるように、ＴＳＶ技術により、例えば、複数のチップを積層し、三次元実装を行う場合、上下のチップ同士の電気接続を容易に行うことができる。
【０００３】
このようなＴＳＶ技術では、シリコンウェハー等からなる基板と貫通孔を充填する導電材料とを電気的に絶縁するため、導電材料が設けられる貫通孔内壁に絶縁膜を形成する必要がある（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４４７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、角部（エッジ）を有する貫通孔の開口部では、その形状から絶縁膜を成膜しにくく、絶縁膜に十分な膜厚を確保することが難しい。また、ビアを用いて導通を図る場合、貫通孔の開口部における角部は、電界が容易に集中しやすい形状である。以上から、貫通孔の開口部では、絶縁破壊によるリーク電流が発生する恐れがあり、ＴＳＶ技術を用いた半導体装置の信頼性が低下する可能性がある。
【０００６】
本発明は上記の事情を鑑み、絶縁破壊がより発生しにくい半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、集積回路が形成された第１の面に、前記集積回路と電気的に接続する電極が位置する半導体基板を用意する工程と、前記半導体基板の前記第１の面とは反対側の第２の面において等方性エッチングを行い、第１内壁面を有する第１凹部を形成する工程と、前記第１凹部内から前記半導体基板を貫通して前記電極に至り、第２内壁面を有する第２凹部を形成する工程と、前記第２の面と前記第１内壁面によって形成された第１の角部、及び、前記第１内壁面と前記第２内壁面によって形成された第２の角部を除去するエッチバック処理を行い、前記第２の面と前記第２内壁面とを連続する前記第１内壁面を形成する工程と、前記角部を除去した後、少なくとも前記第１内壁面、及び前記第２内壁面を覆うように、前記電極とオーバーラップする位置に開口部を有する絶縁層を形成する工程と、前記絶縁層を介して前記第２凹部内に充填され、前記電極と接続し、かつ、前記第２の面から突出する導電部を形成する工程と、を含む。
【０００８】
本発明によれば、エッチバック処理を行う工程を含み、該エッチバック工程にて、第２の面、第１内壁面、及び第２内壁面において角部が除去される。換言すれば、本発明によれば、第２の面、第１内壁面、及び第２内壁面を、角部が形成されず、滑らかに連続する面とすることができる。したがって、導電部に電位がかかる際、第１内壁面周辺において電界が集中しにくい半導体装置の製造方法を提供することができる。
【０００９】
また、本発明によれば、絶縁層は、角部が除去され、滑らかに連続する第１内壁面、及び第２内壁面を覆うように形成されるため、絶縁層の膜厚をより均一に形成することができる。したがって、絶縁層の信頼性が向上し、絶縁層で絶縁破壊がより発生しにくい半導体装置の製造方法を提供することができる。
【００１０】
本発明に係る半導体装置の製造方法において、前記絶縁層を形成する工程は、前記第１の角部及び前記第２の角部が除去された後、少なくとも前記第１内壁面、及び前記第２内壁面を覆う絶縁膜を形成する工程と、前記絶縁膜を介して前記第１内壁面を覆うレジスト層を形成する工程と、フォトリソグラフィにより、前記絶縁膜の前記電極とオーバーラップする位置に前記開口部を形成する工程と、を含み、前記導電部を形成する工程において、前記導電部は、前記レジスト層から突出するように形成されてもよい。
【００１１】
このような半導体装置の製造方法によれば、絶縁膜の膜厚をより均一に形成することができる。また、このような半導体装置の製造方法によれば、導電部と半導体基板の第１内壁面との間に、絶縁層及びレジスト層が設けられるため、絶縁破壊がより発生しにくい半導体装置の製造方法を提供することができる。
【００１２】
本発明に係る半導体装置の製造方法において、前記絶縁層を形成する工程は、前記第１の角部及び前記第２の角部が除去された後、少なくとも前記第１内壁面、及び前記第２内壁面を覆う絶縁膜を形成する工程と、前記絶縁膜を介して前記第１内壁面を覆うレジスト層を形成する工程と、フォトリソグラフィにより、前記絶縁膜の前記電極とオーバーラップする位置に前記開口部を形成する工程と、前記レジスト層を除去する工程と、を含んでいてもよい。
【００１３】
このような半導体装置の製造方法によれば、絶縁膜の膜厚をより均一に形成することができる。
【００１４】
本発明に係る半導体装置の製造方法において、前記絶縁層はＣＶＤ法を用いて形成されてもよい。
【００１５】
このような半導体装置の製造方法によれば、絶縁膜の膜厚をより均一に形成することができる。
【００１６】
本発明に係る半導体装置は、集積回路、前記集積回路に電気的に接続された電極、及び前記電極が形成された第１の面とは反対側の第２の面から前記電極に至る凹部を有する半導体基板と、少なくとも前記凹部の内壁面を覆い、前記電極とオーバーラップする位置に開口部を有する絶縁層と、前記絶縁層を介して前記凹部を充填し、前記電極と接続し、かつ前記第２の面から突出する導電部と、を含み、前記凹部の前記内壁面は、前記第２の面と連続する第１内壁面、及び前記第１内壁面と連続する第２内壁面を有し、前記第１内壁面は、前記第２の面、及び前記第２内壁面と角部を形成しない。
【００１７】
本発明によれば、第２の面、第１内壁面、及び第２内壁面において角部が形成されない。換言すれば、本発明によれば、第２の面、第１内壁面、及び第２内壁面は、滑らかに連続する面であることができる。したがって、導電部に電位がかかる際、第１内壁面周辺において電界が集中しにくい半導体装置を提供することができる。
【００１８】
また、本発明によれば、絶縁層は、角部が除去され、滑らかに連続する第１内壁面、及び第２内壁面を覆うように形成されているため、絶縁層がより均一な膜厚を有することができる。したがって、絶縁層の信頼性が高く、絶縁層が破壊されにくく、絶縁破壊がより発生しにくい半導体装置を提供することができる。
【００１９】
本発明に係る半導体装置において、前記第２の面、及び前記第１内壁面を覆うレジスト層を更に含み、前記導電部は前記レジスト層から突出していてもよい。
【００２０】
このような半導体装置の製造方法によれば、導電部と半導体基板の第１内壁面との間に、絶縁層及びレジスト層が設けられるため、絶縁破壊がより発生しにくい半導体装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本実施形態に係る半導体装置の製造方法を模式的に説明する図。
【図２】本実施形態に係る半導体装置の製造方法を模式的に説明する図。
【図３】本実施形態に係る半導体装置の製造方法を模式的に説明する図。
【図４】本実施形態に係る半導体装置の製造方法を模式的に説明する図。
【図５】本実施形態に係る半導体装置が実装された回路基板を模式的に示す図。
【図６】本実施形態に係る半導体装置を有する電子機器を模式的に示す図。
【図７】本実施形態に係る半導体装置を有する電子機器を模式的に示す図。
【図８】本実施形態に係る半導体装置の製造方法の変形例を模式的に説明する図。
【発明を実施するための形態】
【００２２】
以下に、本発明を適用した実施形態の一例について図面を参照して説明する。ただし、本発明は以下の実施形態のみに限定されるものではない。本発明は、以下の実施形態及びその変形例を自由に組み合わせたものを含むものとする。
【００２３】
図１〜図３は、本実施形態に係る半導体装置の製造方法を説明するための図である。以下においては、まず、本実施形態に係る半導体装置の製造方法を説明し、半導体装置に係る説明を行う。
【００２４】
本実施形態に係る半導体装置の製造方法では、まず、半導体基板１０を用意する。図１（Ａ）に示すように、半導体基板１０は、プレート状の部材であって、半導体チップの状態で用意してもよく、あるいは、半導体ウエハの状態で用意してもよい。半導体基板１０は少なくとも１つの（半導体チップには１つの、半導体ウエハには複数の）集積回路（例えばトランジスタやメモリを有する回路）１３を有する。
【００２５】
図１（Ａ）に示すように、半導体基板１０は、集積回路１３が形成される能動面１１（第１の面１１）と、能動面１２とは反対側の面である非能動面１２（第２の面１２）とを有する。
【００２６】
図１（Ａ）に示すように、能動面１１の表面には、層間絶縁膜１６が形成されていてもよい。層間絶縁膜１６上には、後述される電極１４と、集積回路１３と電極１４とを電気的に接続する配線（図示せず）が形成されていてもよい。なお、層間絶縁膜１６は酸化膜によって形成されていてもよい。
【００２７】
図１（Ａ）に示すように、半導体基板１０には電極（電極パッド）１４が形成される。電極１４は、半導体基板１０の能動面１１側（例えば、層間絶縁膜１６上）に形成される。電極１４の平面形状は特に限定されず、例えば、矩形であってもよい。ここで、図１（Ａ）に示すように、電極１４の半導体基板１０の露出する面とは反対側の能動面１１側の面を基面１４ａとする。基面１４ａは、能動面１１（例えば、層間絶縁膜１６）と接する面である。
【００２８】
電極１４は複数形成されていてもよい。半導体基板１０が半導体ウエハである場合、複数の半導体チップとなる各領域に、２つ以上（１グループ）の電極１４が形成される。各電極１４は、集積回路１３に電気的に接続されていてもよい。電極１４の材質は、導電材料から選択される限り、特に限定されない。電極１４は、例えば、アルミニウムから形成されていてもよい。
【００２９】
図１（Ａ）に示すように、層間絶縁膜１６上には、絶縁膜１８が、電極１４の少なくとも一部を避けて形成されていてもよい。言い換えると、絶縁膜１８は電極１４とオーバーラップする開口を有してもよい。絶縁膜１８は、電極１４の表面を覆うように形成した後、その一部をエッチングすることで電極１４の一部を露出させてもよい。エッチングには、ドライエッチング及びウエットエッチングのいずれを適用してもよい。また、絶縁膜１８は、パッシベーション膜と称してもよく、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、ポリイミド樹脂等で形成してもよい。
【００３０】
次に、図１（Ａ）及び図１（Ｂ）に示すように、半導体基板１０の非能動面１２に第１凹部２１を形成する。第１凹部２１は、開口部６１を有するレジスト層６０を用いた等方性エッチングによって形成される。したがって、図１（Ｂ）に示すように、第１凹部２１は、曲面からなる第１内壁面２１ａを有する。第１凹部２１は、非能動面１２上の電極１４と対応する位置であって、後述される第２凹部２２を形成することができる位置に形成される。例えば、第１凹部２１は、非能動面１２の法線方向から見た場合に、電極１４とオーバーラップする位置に配置されていてもよい。
【００３１】
なお、レジスト層６０は、リソグラフィ工程によって適宜パターニングされて形成される。レジスト層６０は、第１凹部２１、及び後述される第２凹部２２を形成するために用いてもよい。
【００３２】
次に、図１（Ｃ）に示すように、第１凹部２１内から半導体基板１０を貫通して電極１４に至り、第２内壁面２２ａを有する第２凹部２２を形成する。図１（Ｃ）に示すように、第２凹部２２は、半導体基板１０（層間絶縁膜１６）を貫通するために厚み方向に延びる凹部であり、電極１４の基面１４ａを露出させる。したがって、第２凹部２２の第２内壁面２２ａは半導体基板１０（層間絶縁膜１６）からなり、底面は電極１４の基面１４ａからなる。第２凹部２２の形成には、例えば、異方性エッチングを適用してもよい。あるいは、第２凹部２２の形成に、レーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。
【００３３】
図１（Ｄ）に示すように、レジスト層６０は、第２凹部２２を形成した後、適宜除去される。ここで、図１（Ｄ）に示すように、第１凹部２１の第１内壁面２１ａ、及び第２凹部２２から形成される部分を凹部２０と称してもよい。凹部２０は、集積回路１３の素子及び配線を避けて形成される。凹部２０の開口部は第１内壁面２１ａからなり、底面は、電極１４の基面１４ａからなる。換言すれば、凹部２０は、テーパー状の面（第１内壁面２１ａ）からなる開口部を有する。ここで、凹部２０は、底面として１４ａを有するため、貫通孔ではない。しかしながら、半導体基板１０を貫通している。そのため、凹部２０を貫通孔と称してもよい。
【００３４】
また、図１（Ｄ）に示すように、第２凹部２２を形成する工程後、非能動面１２と第１内壁面２１ａによる角部２３（第１の角部）、及び、第１内壁面２１ａと第２内壁面２２ａによる角部２３（第２の角部）が形成される。角部２３とは、非能動面１２と第１内壁面２１ａとが接する部分、及び第１内壁面２１ａと第２内壁面２２ａとが接する部分に形成される角部であって、それぞれの面のエッジ（縁）を形成する部分である。したがって、角部２３は、半導体基板１０の表面を微視的に見た場合に確認される凹凸と区別される。
【００３５】
次に、図２（Ａ）に示すように、角部２３を除去するエッチバック処理を行う。エッチバック処理には、図示しないレジスト層を用いて、ドライエッチングを適用してもよい。これによれば、図２（Ａ）に示すように、角部２３を除去し、非能動面１２と第２内壁面２２ａとを滑らかに連続する第１内壁面２１ｂを形成することができる。したがって、本工程により、非能動面１２、第１内壁面２１ｂ、及び第２内壁面２２ａを、角部が形成されず、互いに滑らかに連続する面とすることができる。
【００３６】
次に、図２（Ｂ）〜図２（Ｄ）に示すように、角部２３が除去された後、少なくとも第１内壁面２１ｂ、及び第２内壁面２２ａを覆うように、電極１4とオーバーラップする位置に開口部３１を有する絶縁層３０を形成する。
【００３７】
本工程では、まず、図２（Ｂ）に示すように、少なくとも凹部２０の内面（第１内壁面２１ａ、第２内壁面２２ａ、及び基面１４ａ）を覆うように絶縁膜３０ａを形成する。絶縁膜３０ａは、凹部２０の内面（第１内壁面２１ａ、第２内壁面２２ａ、及び基面１４ａ）に形成され、かつ、非能動面１２（絶縁膜１８）上に連続して形成されてもよい。絶縁膜３０ａは、酸化膜であってもよい。例えば、半導体基板１０の基材がＳｉである場合、絶縁膜３０ａは二酸化ケイ素（ＳｉＯ２）であってもよいし、窒化ケイ素（ＳｉＮ）であってもよい。また、絶縁膜３０ａは樹脂であってもよい。
【００３８】
絶縁膜３０ａを成膜する方法は特に限定されず、公知の成膜方法を用いることができる。絶縁膜３０ａの成膜には、例えば、化学蒸着法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング法、スピンコート法、レーザーアブレーション法等を適用してもよい。絶縁膜３０ａが酸化膜であって、ＳｉＯ２である場合、熱ＣＶＤ法あるいはプラズマＣＶＤ法を用いることで、絶縁膜３０ａをより均一な膜として形成することができる。これによれば、絶縁膜３０ａの被覆性がより向上するため、より均一な膜厚を有する絶縁膜３０ａを形成することができる。
【００３９】
ここで、例えば特開２００６−３４４７３７号公報に開示されるような凹部の開口部が角部によって形成されている半導体基板に上記の公知技術でもって絶縁膜を成膜する場合、角部において所望の膜厚を得ることは技術的に困難である。しかしながら、本実施形態に係る半導体装置の製造方法においては、被成膜面である非能動面１２、第１内壁面２１ｂ、及び第２内壁面２２ａが、角部２３が除去され、互いに滑らかに連続する面であるため、より均一な膜厚を有する絶縁膜３０ａを形成することができる。
【００４０】
次に、図２（Ｃ）に示すように、絶縁膜３０ａを介して第１内壁面２１ｂを覆うレジスト層６２を形成する。したがって、レジスト層６２は、第２凹部２２とオーバーラップする開口部６３を有する。また、レジスト層６２は、非能動面１２の上方においても形成されていてもよい。開口部６３は、後述されるフォトリソグラフィ工程において、形成される開口部３１の形状と対応するように形成される。より具体的には、レジスト層６２は、後述されるフォトリソグラフィ工程において凹部２０の第２内壁面２２ａに形成された絶縁膜３０ａが除去されないように配置される。
【００４１】
次に、図２（Ｄ）に示すように、フォトリソグラフィにより、絶縁膜３０ａの電極１４とオーバーラップする位置に開口部３１を形成する。これにより、図２（Ｄ）に示すように、絶縁層３０が形成される。また、開口部３１を形成することにより電極１４の基面１４ａが凹部２０内において再度露出し、後述される導電部４０が、電極１４（基面１４ａ）と接する（導通する）ことができる。
【００４２】
次に、図３（Ａ）〜図３（Ｄ）に示すように、絶縁層３０を介して第２凹部２２内に充填され、電極１４（基面１４ａ）と接続し、かつ、非能動面１２から突出する導電部４０を形成する。
【００４３】
図３（Ｄ）に示すように、導電部４０は、凹部２０を充填し、絶縁層３０を介して第１内壁面２１ｂ及び第２内壁面２２ａを覆うように形成されてもよい。また、導電部４０は、一部が、絶縁層３０を介して非能動面１２を覆うように形成されてもよい。図３（Ｄ）に示すように、導電部４０は、凹部２０を充填し、電極１４と接する部分４１と、非能動面１２から突出する部分４２と、を有する。
【００４４】
本工程は、レジスト層６２を除去する工程（図３（Ａ）参照）と、開口部６５を有するレジスト層６４を形成する工程（図３（Ｂ）参照）と、レジスト層６４から露出した部分に導電部４０を形成する工程（図３（Ｃ）参照）と、を含んでいてもよい。例えば、半導体基板１０の非能動面１２側から、例えば、スパッタリングや無電解メッキによって導電膜（図示せず）を形成した後に、パターニングされたレジスト層６４を形成する（図３（Ｂ）参照）。その後、電解メッキを行って、導電部４０を形成し、レジスト層６４および導電部４０以外の前記導電膜（図示せず）を除去してもよい（図３（Ｃ）、及び図３（Ｄ）参照）。ただし、導電部４０を形成する工程はこれに限られず、例えばインクジェット方式等の既に公知となっているいずれの方法を適用してもよい。
【００４５】
本実施形態に係る半導体装置の製造方法において、図３（Ｄ）に示すように、導電部４０の部分４１の一部が形成される第１内壁面２１ｂは、前述のように、角部２３が除去され滑らかに非能動面１２と第２内壁面２２ａとを連続する面である。したがって、導電部４０に電位が加えられた場合であっても、例えば特開２００６−３４４７３７号公報に開示されるような角部がないために、導電部４０周辺の半導体基板１０の角部に電界が集中することを防ぐことができる。
【００４６】
なお、導電部４０の材質は、導電性を有する限り特に限定されない。導電部４０は、例えば、Ｃｕによって形成してもよい。
【００４７】
以上の工程によって、半導体装置１００を製造してもよい（図３（Ｄ）参照）。なお、半導体基板１０として半導体ウエハを利用する場合、最後に、該半導体ウエハを個片に切り出す工程を経て、半導体装置１００を製造してもよい。
【００４８】
本実施形態に係る半導体装置およびその製造方法は、例えば以下の特徴を有する。
【００４９】
本実施形態に係る半導体装置の製造方法は、エッチバック処理を行う工程（図２（Ａ）参照）を含み、該エッチバック工程にて、非能動面１２、第１内壁面２１ａ、及び第２内壁面２２ａにおいて角部２３が除去される。換言すれば、本実施形態に係る半導体装置の製造方法によれば、非能動面１２、第１内壁面２１ｂ、及び第２内壁面２２ａは、角部２３が除去され、滑らかに連続する面であることができる。したがって、導電部４０に電位がかかる際、第１内壁面２１ｂ周辺において電界が集中しにくい半導体装置の製造方法を提供することができる。
【００５０】
また、本実施形態に係る半導体装置の製造方法によれば、絶縁層３０は、角部２３が除去され、滑らかに連続する第１内壁面２１ｂ、及び第２内壁面２２ａを覆うように形成されるため、絶縁層３０の膜厚をより均一に形成することができる。したがって、絶縁層３０の信頼性が向上し、絶縁層３０で絶縁破壊が発生しにくい半導体装置の製造方法を提供することができる。
【００５１】
本実施形態に係る半導体装置においても、非能動面１２、第１内壁面２１ｂ、及び第２内壁面２２ａにおいて角部２３が形成されない。したがって、導電部４０に電位がかかる際、第１内壁面２１ｂ周辺において電界が集中しにくい半導体装置１００を提供することができる。
【００５２】
また、本実施形態に係る半導体装置によれば、絶縁層３０は、角部２３が除去され、滑らかに連続する第１内壁面２１ｂ、及び第２内壁面２２ａを覆うように形成されているため、絶縁層３０がより均一な膜厚を有することができる。したがって、絶縁層３０の信頼性が高く、絶縁層が破壊されにくく、絶縁破壊が発生しにくい半導体装置１００を提供することができる。
【００５３】
次に、図４は、積層型の半導体装置２００を示す図である。半導体装置２００は、積層された半導体装置１００を有する。そして、該半導体装置同士は、導電部４０を通して電気的接続が図られてなる。半導体装置２００の製造方法は、半導体装置１００を積層し、導電部４０を通して電気的接続を図ることを含む。このとき、図４に示すように、一方の半導体装置１００の導電部４０と、他方の半導体装置１００の電極１４との間に導電部材５０を設けることで、上下の半導体装置１００を接合してもよい。
【００５４】
図４に示すように、半導体装置２００は、配線基板９０を有してもよく、積層された半導体装置１００は配線基板９０に搭載されていてもよい。配線基板９０には、複数の配線９２が形成されていてもよく、また、外部端子９４が形成されていてもよい。これにより、回路基板等に実装しやすい半導体装置２００を提供することができる。さらに、積層された各半導体装置１００の間には、図示しない絶縁層（応力緩和機能を有してもよい）が形成されていてもよい。これにより、信頼性の高い半導体装置１００を形成することができる。
【００５５】
なお、図５には、本実施形態に係る半導体装置２００が実装された回路基板１０００を示す。また、本実施形態に係る半導体装置を有する電子機器の例として、図６には電子機器２０００としてノート型パーソナルコンピュータが、図７には電子機器３０００として携帯電話が、それぞれ示されている。
【００５６】
（変形例）
以下、本実施形態に係る半導体装置の変形例、及びその製造方法を説明する。なお、本変形例に係る半導体装置１０１は、上述された半導体装置１００に対し、図２（Ｄ）に示すレジスト層６２が付加された構造を有する。したがって、以下の説明では、半導体装置１００と同一の構成は、同一の符号を付し、その詳細な説明は省略する。
【００５７】
図８は、本変形例に係る半導体装置の製造方法を説明するための図である。以下においては、図２及び図８を参照し、本変形例に係る半導体装置の製造方法を説明する。
【００５８】
本変形例に係る半導体装置の製造方法における絶縁層３０を形成する工程は、角部２３が除去された後（図２（Ａ）参照）、少なくとも第１内壁面２１ｂ、及び第２内壁面２２ａを覆う絶縁膜３０ａを形成する工程（図２（Ｂ）参照）と、絶縁膜３０ａを介して第１内壁面２１ｂを覆うレジスト層６２を形成する工程（図２（Ｃ）参照）と、フォトリソグラフィにより、絶縁膜３０ａの電極１４とオーバーラップする位置に開口部３１を形成する工程（図２（Ｄ）参照）と、を含む。
【００５９】
しかしながら、図８（Ａ）に示すように、レジスト層６２を除去する工程は含まれず、導電部４０ａを形成するためのレジスト層６６は、レジスト層６２の上に形成される。レジスト層６２は、絶縁層３０を介して、第１内壁面２１ｂ及び非能動面１２を覆うように形成される。したがって、レジスト層６２により、例えば図４に示すように、半導体装置１０１が積層される場合、半導体装置１０１の半導体基板１０を保護することができる。したがって、レジスト層６２を、保護膜６２と称してもよい。
【００６０】
次に、図８（Ｂ）及び図８（Ｃ）に示すように、導電部４０ａを形成する。本工程において、導電部４０ａは、非能動面１２から突出し、かつ、レジスト層６２から突出するように形成される。導電部４０ａは、図８（Ｂ）に示すように、第２凹部２２、及びレジスト層６２の開口部６４を充填するように形成される。図８（Ｃ）に示すように、導電部４０ａと半導体基板１０の第１内壁面２１ｂとの間に、絶縁層３０及びレジスト層６２が設けられる。換言すれば、半導体装置１００と比べて、第１内壁面２１ｂと導電部４０ａとの間において、より距離をとることができる。したがって、導電部４０ａに電位が加えられた場合に、より絶縁破壊が発生しにくい半導体装置１０１を提供することができる。導電部４０ａが形成された後、レジスト層６６は適宜除去される（図８（Ｃ）参照）。
【００６１】
また、本変形例に係る半導体装置の製造方法によれば、上記半導体装置１０１を製造することができることに加え、半導体装置の製造方法のコスト削減とプロセスの簡便化を図ることができる。例えば、図４に示すように、半導体装置を積層する場合、半導体装置を保護するために保護膜として、絶縁層３０の開口部３１を形成するためにレジスト層６２を利用することができる。よって、保護膜を別途作成する必要がない。したがって、本変形例に係る半導体装置の製造方法によれば、半導体装置の製造方法のコスト削減とプロセスの簡便化を図ることが可能となる。
【００６２】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは、当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【符号の説明】
【００６３】
１０ 半導体基板、１１ 能動面、１２ 非能動面、１３ 集積回路、１４ 電極、
１４ａ 基面、２０ 凹部、２１ 第１凹部、２１ａ、２１ｂ 第１内壁面、
２２ 第２凹部、２２ａ 第２内壁面、３０ 絶縁層、３０ａ 絶縁膜、
３１ 開口部、４０、４０ａ 導電部、５０ 導電部材、
６０、６２、６４、６６ レジスト層、６１、６３、６５ 開口部、
１００、１０１、２００ 半導体装置、１０００ 回路基板、
２０００、３０００ 電子機器。
【特許請求の範囲】
【請求項１】
集積回路が形成された第１の面に、前記集積回路と電気的に接続する電極が位置する半導体基板を用意する工程と、
前記半導体基板の前記第１の面とは反対側の第２の面において等方性エッチングを行い、第１内壁面を有する第１凹部を形成する工程と、
前記第１凹部内から前記半導体基板を貫通して前記電極に至り、第２内壁面を有する第２凹部を形成する工程と、
前記第２の面と前記第１内壁面によって形成された第１の角部、及び、前記第１内壁面と前記第２内壁面によって形成された第２の角部を除去するエッチバック処理を行い、前記第２の面と前記第２内壁面とを連続する前記第１内壁面を形成する工程と、
前記角部を除去した後、少なくとも前記第１内壁面、及び前記第２内壁面を覆うように、前記電極とオーバーラップする位置に開口部を有する絶縁層を形成する工程と、
前記絶縁層を介して前記第２凹部内に充填され、前記電極と接続し、かつ、前記第２の面から突出する導電部を形成する工程と、
を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記絶縁層を形成する工程は、前記第１の角部及び前記第２の角部が除去された後、少なくとも前記第１内壁面、及び前記第２内壁面を覆う絶縁膜を形成する工程と、前記絶縁膜を介して前記第１内壁面を覆うレジスト層を形成する工程と、フォトリソグラフィにより、前記絶縁膜の前記電極とオーバーラップする位置に前記開口部を形成する工程と、
を含み、
前記導電部を形成する工程において、前記導電部は、前記レジスト層から突出するように形成される、半導体装置の製造方法。
【請求項３】
請求項１において、
前記絶縁層を形成する工程は、前記第１の角部及び前記第２の角部が除去された後、少なくとも前記第１内壁面、及び前記第２内壁面を覆う絶縁膜を形成する工程と、前記絶縁膜を介して前記第１内壁面を覆うレジスト層を形成する工程と、フォトリソグラフィにより、前記絶縁膜の前記電極とオーバーラップする位置に前記開口部を形成する工程と、前記レジスト層を除去する工程と、
を含む、半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか１項において、
前記絶縁層はＣＶＤ法を用いて形成される、半導体装置の製造方法。
【請求項５】
集積回路、前記集積回路に電気的に接続された電極、及び前記電極が形成された第１の面とは反対側の第２の面から前記電極に至る凹部を有する半導体基板と、
少なくとも前記凹部の内壁面を覆い、前記電極とオーバーラップする位置に開口部を有する絶縁層と、
前記絶縁層を介して前記凹部を充填し、前記電極と接続し、かつ前記第２の面から突出する導電部と、
を含み、
前記凹部の前記内壁面は、前記第２の面と連続する第１内壁面、及び前記第１内壁面と連続する第２内壁面を有し、
前記第１内壁面は、前記第２の面、及び前記第２内壁面と角部を形成しない、半導体装置。
【請求項６】
請求項５において、
前記第２の面、及び前記第１内壁面を覆うレジスト層を更に含み、
前記導電部は前記レジスト層から突出する、半導体装置。
【請求項１】
集積回路が形成された第１の面に、前記集積回路と電気的に接続する電極が位置する半導体基板を用意する工程と、
前記半導体基板の前記第１の面とは反対側の第２の面において等方性エッチングを行い、第１内壁面を有する第１凹部を形成する工程と、
前記第１凹部内から前記半導体基板を貫通して前記電極に至り、第２内壁面を有する第２凹部を形成する工程と、
前記第２の面と前記第１内壁面によって形成された第１の角部、及び、前記第１内壁面と前記第２内壁面によって形成された第２の角部を除去するエッチバック処理を行い、前記第２の面と前記第２内壁面とを連続する前記第１内壁面を形成する工程と、
前記角部を除去した後、少なくとも前記第１内壁面、及び前記第２内壁面を覆うように、前記電極とオーバーラップする位置に開口部を有する絶縁層を形成する工程と、
前記絶縁層を介して前記第２凹部内に充填され、前記電極と接続し、かつ、前記第２の面から突出する導電部を形成する工程と、
を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記絶縁層を形成する工程は、前記第１の角部及び前記第２の角部が除去された後、少なくとも前記第１内壁面、及び前記第２内壁面を覆う絶縁膜を形成する工程と、前記絶縁膜を介して前記第１内壁面を覆うレジスト層を形成する工程と、フォトリソグラフィにより、前記絶縁膜の前記電極とオーバーラップする位置に前記開口部を形成する工程と、
を含み、
前記導電部を形成する工程において、前記導電部は、前記レジスト層から突出するように形成される、半導体装置の製造方法。
【請求項３】
請求項１において、
前記絶縁層を形成する工程は、前記第１の角部及び前記第２の角部が除去された後、少なくとも前記第１内壁面、及び前記第２内壁面を覆う絶縁膜を形成する工程と、前記絶縁膜を介して前記第１内壁面を覆うレジスト層を形成する工程と、フォトリソグラフィにより、前記絶縁膜の前記電極とオーバーラップする位置に前記開口部を形成する工程と、前記レジスト層を除去する工程と、
を含む、半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか１項において、
前記絶縁層はＣＶＤ法を用いて形成される、半導体装置の製造方法。
【請求項５】
集積回路、前記集積回路に電気的に接続された電極、及び前記電極が形成された第１の面とは反対側の第２の面から前記電極に至る凹部を有する半導体基板と、
少なくとも前記凹部の内壁面を覆い、前記電極とオーバーラップする位置に開口部を有する絶縁層と、
前記絶縁層を介して前記凹部を充填し、前記電極と接続し、かつ前記第２の面から突出する導電部と、
を含み、
前記凹部の前記内壁面は、前記第２の面と連続する第１内壁面、及び前記第１内壁面と連続する第２内壁面を有し、
前記第１内壁面は、前記第２の面、及び前記第２内壁面と角部を形成しない、半導体装置。
【請求項６】
請求項５において、
前記第２の面、及び前記第１内壁面を覆うレジスト層を更に含み、
前記導電部は前記レジスト層から突出する、半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−５８５２５（Ｐ２０１３−５８５２５Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９４６６０（Ｐ２０１１−１９４６６０）
【出願日】平成２３年９月７日（２０１１．９．７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月７日（２０１１．９．７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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