【課題】新たなレイアウトパターンを作成せずにＮＭＯＳの駆動力を向上することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板１００と、第１の導電型の第１の半導体素子が設けられる半導体基板１００に形成される第１の半導体素子領域と、第２の導電型の第２の半導体素子が設けられる半導体基板１００に形成される第２の半導体素子領域と、第１の半導体素子領域と第２の半導体素子領域とを分離する素子分離領域１２０とを備え、第１の半導体素子領域は、第１の半導体素子領域に隣接する素子分離領域１２０より高い位置に形成され、素子分離領域１２０の表面からの第１の半導体素子領域の表面までの距離が、第１の半導体素子領域の上面視における幅以下である。 （もっと読む）

【課題】本発明は、NiSi(ニッケルシリサイド)を有する半導体デバイスの製造プロセスにおいて、ドライプロセス後の残渣を効果的に除去することが可能な残渣除去液を提供する。
【解決手段】ニッケルシリサイド（NiSi）を含む半導体基板をドライエッチング及び／又はアッシングした後に存在する残渣の除去液であって、（ａ）pKaが10以上のアミンのフッ化物塩、及びフッ化テトラアルキルアンモニウムを含むテトラアルキルアンモニウム塩からなる群より選ばれる少なくとも1種、（ｂ）酸、及び（ｃ）水を含み、該（ａ）の濃度が１５重量％以上であり、ｐＨが６〜９である残渣除去液に関する。 （もっと読む）

【課題】高い集積度で集積化が可能である相変化メモリ素子及びその形成方法を提供する。
【解決手段】高い集積度で集積化が可能である抵抗メモリ素子及びその形成方法が提供される。抵抗メモリ要素１３０を包む絶縁膜１５０と抵抗メモリ要素に連結される配線１８０を包む絶縁膜１６０が異なる応力、硬度、多孔率、誘電率、または熱伝導率を示す。 （もっと読む）

【課題】従来の洗浄剤組成物は、枚葉処理装置に用いるには除去能力は必ずしも十分ではない。ＨＳＱ、ＭＳＱ等のシロキサン膜からなる低誘電率膜のドライエッチングにおいてはＨＳＱ、ＭＳＱのエッチング表面に変質層が生成されるが、従来の洗浄剤組成物は、この変質層に対するエッチング速度が極めて速く、このため、この組成物を用いたドライエッチングの後処理洗浄においては意図するエッチング寸法よりも実際のエッチング寸法が拡大してしまう問題がある。
【解決手段】半導体回路の製造工程においてドライエッチング後及び／又はアッシング後の半導体基板からフォトレジスト残渣及び／又はポリマー残渣を除去する洗浄剤組成物であって、残渣除去成分（Ａ）、半導体基板の配線材料に用いる金属の腐食防止成分（Ｂ）、半導体基板の層間絶縁膜材料の保護成分（Ｃ）及び水を含有し、（Ａ）、（Ｂ）及び（Ｃ）が下記化合物であることを特徴とする洗浄剤組成物。 （もっと読む）

【課題】コンタクトホールの深さに大きな差が存在するような場合であっても、焦点深度の不足の問題を回避してコンタクトホールを確実に高い精度で形成して、それぞれの導電領域にコンタクトする多層配線構造を確実に歩留まり良く形成する。
【解決手段】メモリセル領域１０Ａにおいては一対のゲート構造間に形成された拡散領域１７１ＡとＢＰＳＧ膜１８２に形成された配線パターン２２２との間の電気接続のため、予めポリシリコンプラグ１９１を、ゲート電極１４２に自己整合した状態で形成しておく。一方、周辺回路領域１０ＢにおいてはＢＰＳＧ膜１８１に、ゲート電極１４２及び前記拡散領域１７１Ｂと、ＢＰＳＧ膜１８２に形成された配線パターン２２２との間の電気的接続のため、コンタクトプラグ２１２を形成する。 （もっと読む）

【課題】Ｎチャネル領域内、およびＰチャネル領域内のチャネルに印加するストレスを制御でき、面積の増加抑制および歩留まりの低下を実現できる半導体装置およびその製造方法を提供する。
【解決手段】Ｎチャネル領域２０１内のコンタクトライナー５１３にＳｉより大きな元素イオンを注入して構成原子の結合を切断する。Ｐチャネル領域２０２内のコンタクトライナー５１３にＳｉより大きな元素イオンを注入して構成原子の結合を切断後、酸素などをイオン注入する。その後、熱処理を加えてＮチャネル領域２０１内のコンタクトライナー５１３を収縮させてｎチャネルコンタクトライナー５１８を形成し、Ｐチャネル領域２０２内のコンタクトライナー５１３を膨張させてｐチャネルコンタクトライナー５１９を形成する。 （もっと読む）

【課題】Ｒｕ材料をＣｕ配線のバリアメタル膜として使用した際、ＣＭＰ時にＣｕ溶出の発生しないＣｕ配線形成方法を提供する。
【解決手段】層間絶縁膜上面の第１のバリアメタル上に形成された第２のバリアメタル膜（Ｒｕ膜）を除去する工程（ｄ）と、前記工程（ｄ）の後に、前記第１及び第２のバリアメタル膜上にシード銅（Ｃｕ）膜を堆積する工程（ｅ）とを有する。このように、シード銅膜を形成する前に、上面の第２のバリアメタル膜を除去してしまうことにより、この第２のバリアメタル膜と銅との電池効果で、銅がスラリー中に溶出することを防ぐ。 （もっと読む）

【課題】薄膜トランジスターを提供する。
【解決手段】ガラス基板１の上に形成されたゲート電極膜２と、前記ガラス基板１およびゲート電極膜２の上に形成された窒化珪素膜３と、前記窒化珪素膜３の上に形成されたアモルファスＳｉ膜４と、前記アモルファスＳｉ膜４の上に形成されたＣｕ、ＳｉおよびＯからなる銅含有珪素酸化膜またはＣｕ、Ｓｉ、ＭおよびＯからなる銅Ｍ含有珪素酸化膜１９と、前記銅含有珪素酸化膜または銅Ｍ含有珪素酸化膜１９の上に形成された純銅または銅合金からなるドレイン電極膜５およびソース電極膜６と、前記ドレイン電極膜５およびソース電極膜６の上に形成された酸化ケイ素または酸化アルミニウム膜１６と、前記酸化ケイ素または酸化アルミニウム膜１６の上に形成された窒化珪素膜１３とからなる。 （もっと読む）

【課題】半導体装置の配線層の信頼性を高める。
【解決手段】層間絶縁膜３に形成した配線溝４内に、バリアメタル膜５を介して、ＣｕＭｎシード膜６及びＣｕ膜７を有する配線部１を形成した後、ＳｉＨ₄とＮＨ₃のガスに曝し、その配線部１の表面にＯを含有しないＳｉＮの保護層８を形成する。この上にキャップ膜９を形成する。キャップ膜９の形成時には、配線部１のバリアメタル膜５との界面領域にはＭｎＯ層１０が形成される一方、配線部１の上面には保護層８があることでＭｎの析出が抑制される。配線部１のＭｎ含有量を高めても、配線部１とキャップ膜９との間にＭｎを含有するバリア性の低い層が形成されることがなく、エレクトロマイグレーション耐性及びストレスマイグレーション耐性の向上を図ることができる。 （もっと読む）

【課題】配線層の絶縁膜としてＬｏｗ−ｋ膜を用いる半導体装置であって、Ｓｉ基板を貫通するコンタクトホールを形成する際に起こりうる、Ｌｏｗ−ｋ膜の加工ダメージが防止された半導体装置を提供する。
【解決手段】互いに向かい合う第１の面及び第２の面を有する半導体基板１の第１の面側に回路構成要素を形成する。その上に第1の絶縁膜６を形成し、この中に、回路構成要素と電気的に接続されるコンタクトプラグ７を形成し、半導体基板中に基板貫通コンタクトプラグ１７を形成する。第1の絶縁膜上に比誘電率が３．５以下の第2の絶縁膜１１を形成し、第2の絶縁膜中に基板貫通コンタクトプラグ及びコンタクトプラグに接続された配線層１６を形成する。第１の面側に配線層と電気的に接続された、第１の電極３３を形成し、第２の面側に、コンタクトプラグと電気的に接続された、第２の電極４３を形成する。 （もっと読む）

【課題】配線およびビアの腐食を防ぐとともに配線およびビアの埋め込みが良好で信頼性に優れる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に凹部を形成する工程と、前記凹部の形成された前記絶縁膜の表面に所定の金属元素を含む前駆体膜を形成する工程と、熱処理を施すことにより、前記前駆体膜と前記絶縁膜とを反応させて、その境界面に前記所定の金属元素と前記絶縁膜の構成元素を含む化合物を主成分とする絶縁性の自己形成バリア膜を形成する工程と、前記絶縁性の自己形成バリア膜の形成後、未反応の前記前駆体膜を除去する工程と、未反応の前記前駆体膜を除去した前記絶縁性の自己形成バリア膜上にＲｕ、Ｃｏの少なくとも１つからなる導電膜を形成する工程と、前記導電膜上に配線材料膜を堆積させる工程と、前記配線材料膜を平坦化して配線構造を形成する工程と、を含む。 （もっと読む）

【課題】層間絶縁膜上に析出しためっき成分を選択的に除去して、埋め込み配線を有する半導体装置を提供する。
【解決手段】半導体装置の製造方法が、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜にトレンチを形成する工程と、層間絶縁膜の表面およびトレンチの内部を覆うように、バリアメタル層を形成する工程と、バリアメタル層の上に、トレンチを埋め込むように銅からなる金属層を形成する工程と、層間絶縁膜上の金属層とバリアメタル層とを、ＣＭＰ法を用いて除去し、バリアメタル層と金属層をトレンチ内に残す工程と、金属層の上にキャップメタル層を形成する工程と、熱処理によりキャップメタル層の材料を金属層内に拡散させ、キャップメタル層の下部にキャップ拡散層を形成する工程と、ＣＭＰ法を用いてキャップメタル層を除去し、キャップ拡散層で被覆された金属層をトレンチ内に残して配線層とする工程とを含む。 （もっと読む）

【課題】インダクタのＱ値を向上させ、かつ、半導体装置の小型化の要求に応えることができる半導体装置を提供すること。
【解決手段】半導体装置１は、インダクタ１４１を含む配線を有し、絶縁層２１に形成された配線溝に前記インダクタ１４１を含む配線が埋設された銅配線層１４と、インダクタを含まず、他の絶縁層１５，１７，１９に形成された配線溝に埋設された銅配線層１１〜１３とが積層されている。
インダクタ１４１の平均グレインサイズが、インダクタを含まない銅配線層１１〜１３の配線の平均グレインサイズよりも大きい。 （もっと読む）

【課題】ダイシング又はパッケージングに起因して半導体チップ内に生じるクラックがシールリングに到達するのを防止する。
【解決手段】シールリング３０の外部領域に該当するチップ外部領域３に於ける第１絶縁膜６内に、グローバル配線層の部分を除いて、配線層毎に、第１絶縁膜６の厚み方向に延在した密閉された空孔であるエアギャプ１０を、シールリング３０と並行に一列に配列することで、シールリング３０の外壁の周りを１周する１本のエアギャプ構造が配置されている。ダイシング等によりチップ周縁部から発生したクラック１２は、エアギャプ１０により上方向にその進行方向を変えられ、その後、１本のエアギャプ構造の延在方向に沿ってチップ外部領域３の最上位置に向かって進行し、シールリング３０に到達し得ない。 （もっと読む）

【課題】信号処理速度が速く、電流リークが起き難くて信頼性が高い半導体装置を低廉なコストで提供することである。
【解決手段】半導体装置の配線における絶縁膜の構造であって、前記絶縁膜は、下層ＣＶＤ型絶縁膜と、前記下層ＣＶＤ型絶縁膜より機械的強度に富む上層ＣＶＤ型絶縁膜と、前記下層ＣＶＤ型絶縁膜と前記上層ＣＶＤ型絶縁膜との間に設けられた塗布型絶縁膜とを具備する。 （もっと読む）

【課題】半導体チップのサイズを拡大せずに、高機能化を実現可能な半導体チップを提供すること。
【解決手段】本発明の一態様に係る半導体チップは、半導体基板５上に多層配線、及びシールリング１構造を備える半導体チップ１０１であって、シールリング１より内側に区画される内部領域２のみならず、内部領域２より外側に区画される額縁領域３に、チップ内部回路として動作可能な信頼性が確保された半導体素子１２が配設されている。 （もっと読む）

【課題】層間絶縁膜の損傷を抑えながらタンタルを主成分とするバリア膜をスパッタによって成膜する半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜１１３上に、キセノンガスを用いたスパッタリングで、タンタルまたは窒化タンタルを主成分とするバリア膜１１６を形成するスパッタ成膜工程を備える。スパッタ成膜工程は、層間絶縁膜１１３の上に、基板にＲＦバイアスを印加して行うキセノンガスを用いるスパッタリングにより、窒化タンタルを主成分とするバリア膜１１６Ａを形成する工程と、ＲＦバイアスを印加せずに行うキセノンガスを用いるスパッタリングにより、バリア膜１１６Ａの上に、タンタルを主成分とするバリア膜１１６Ｂを形成する工程とを備えてもよい。バリア膜１１６はＲＦバイアスを連続的に変化させて、層間絶縁膜１１３側をＲＦバイアスを印加して、配線層１１７側をＲＦバイアスを印加せずに形成することもできる。 （もっと読む）

【課題】ビア配線の配置が界面方向にずれた場合でも、隣り合う配線間でＴＤＤＢや短絡が生じる事を防止できる半導体装置を提供する。
【解決手段】この半導体装置は、半導体基板１上に形成された絶縁層（５，１１，１３，２１からなる部分）内に、第１配線７と、第１配線７の上方に配置された第２配線１５ａと、第１配線７と第２配線１５ａとを接続するビア配線１７とを備え、ビア配線１７の上面Ｓ１が第２配線１５ａの上面Ｓ２よりも低く配置される。 （もっと読む）

【課題】層間絶縁膜の酸素含有量が低い部分とＣｕ配線との密着性およびバリア性を十分に高めることができるバリア層を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置ＤＶは、半導体基板ＳＢと、Ｃｕ配線ＷＲと、層間絶縁膜ＩＬと、バリア層ＢＲとを有する。Ｃｕ配線ＷＲは銅を含有し半導体基板ＳＢ上に設けられている。層間絶縁膜ＩＬはＣｕ配線ＷＲを埋め込むように半導体基板ＳＢ上に設けられている。バリア層ＢＲは層間絶縁膜ＩＬとＣｕ配線ＷＲとの間に設けられている。層間絶縁膜ＩＬは、バリア層ＢＲに面し、かつ炭素および窒素の少なくともいずれかを含有するライナー膜ＬＮを含む。バリア層ＢＲのライナー膜ＬＮと面する部分ＢＬは、炭素および窒素の少なくともいずれかを含む化合物からなる。 （もっと読む）

【課題】ニッケルシリサイド層上の絶縁膜の応力を規定することで、膜剥がれの防止を可能とする。
【解決手段】半導体基板１１に形成された素子分離領域１２と、前記素子分離領域１２で分離された前記半導体基板１１の第１素子形成領域１３に形成されたＰ型電界効果トランジスタ２と、前記素子分離領域１２で分離された前記半導体基板１１にニッケルシリサイド層２９が形成され、該ニッケルシリサイド層２９上からヒ素イオン注入されたＮ型基板領域１４と、前記Ｐ型電界効果トランジスタ２上を被覆する圧縮応力を有する第１絶縁膜４１と、前記Ｎ型基板領域１４上を被覆していて引張応力もしくは前記圧縮応力よりも小さい圧縮応力を有する第２絶縁膜４２とを有することを特徴とする。 （もっと読む）