半導体装置の製造方法
【課題】コンタクトホールの深さに大きな差が存在するような場合であっても、焦点深度の不足の問題を回避してコンタクトホールを確実に高い精度で形成して、それぞれの導電領域にコンタクトする多層配線構造を確実に歩留まり良く形成する。
【解決手段】メモリセル領域10Aにおいては一対のゲート構造間に形成された拡散領域171AとBPSG膜182に形成された配線パターン222との間の電気接続のため、予めポリシリコンプラグ191を、ゲート電極142に自己整合した状態で形成しておく。一方、周辺回路領域10BにおいてはBPSG膜181に、ゲート電極142及び前記拡散領域171Bと、BPSG膜182に形成された配線パターン222との間の電気的接続のため、コンタクトプラグ212を形成する。
【解決手段】メモリセル領域10Aにおいては一対のゲート構造間に形成された拡散領域171AとBPSG膜182に形成された配線パターン222との間の電気接続のため、予めポリシリコンプラグ191を、ゲート電極142に自己整合した状態で形成しておく。一方、周辺回路領域10BにおいてはBPSG膜181に、ゲート電極142及び前記拡散領域171Bと、BPSG膜182に形成された配線パターン222との間の電気的接続のため、コンタクトプラグ212を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に深さの異なるコンタクトプラグまたはビアプラグが形成された多層配線構造を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
今日の半導体装置では、基板上に形成された多数の素子を接続するために、CMP法(chemical mechanical polishing)法により平坦化された多層配線構造が使われる。典型的な多層配線構造では、基板上に配線層や層間絶縁膜が交互に形成されており、層間絶縁膜を隔てて形成された配線層あるいは導電部が、コンタクトプラグ等により相互に電気的に接続される。このような多層配線構造中に形成されるコンタクトプラグは、接続する導電部、例えば、拡散領域やゲート領域の位置により深さが異なることが多い。
【0003】
特に微細化されたDRAM集積回路装置あるいはDRAMを含む集積回路装置の場合、メモリセルキャパシタに蓄積された電荷の散逸を可能な限り抑制し、十分に長いリフレッシュ間隔を確保するのが望ましく、このためにはメモリセルトランジスタを構成するMOSFETにおいて、拡散領域における格子欠陥の発生を抑制する必要がある。このためには前記拡散領域の不純物濃度を抑制する必要があるが、このような不純物濃度の低い拡散領域にコンタクトするコンタクトプラグは、Siに対して低いコンタクト抵抗が実現できるように、同じ導電型のポリシリコンにより形成するのが望ましい。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平05−152449号公報
【特許文献2】特開2002−50748号公報
【特許文献3】特開平10−200075号公報
【特許文献4】特開2000−77407号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一方、DRAM集積回路装置あるいはDRAMを含む集積回路装置は、DRAMメモリセルのみならず、周辺回路あるいは様々な論理回路などを含んでおり、これらの回路中にはCMOS回路が含まれるのが普通である。そこで、このようなCMOS回路においては、コンタクトプラグを特定の導電型のポリシリコンにより形成することができず、n型拡散領域およびp型拡散領域のいずれに対しても同じように作用する最適な仕事関数を有する金属プラグを使い、同時に拡散領域の不純物濃度を増大させることにより、コンタクト抵抗を低減させる必要がある。
【0006】
しかし、このような構成をDRAMと組み合わせようとすると、半導体集積回路装置の製造工程が非常に複雑になってしまう。
【0007】
上記の問題を解決するために、深さの異なるコンタクトホールを同時に形成する方法も考えられるが、次のような問題が発生する。
【0008】
図1は、一つのコンタクトホールにポリシリコンプラグを形成し、他のコンタクトホールに金属プラグを形成し、深さの異なるコンタクトホールを1枚のマスクで同時に形成した、仮想的な半導体装置の断面図である。
【0009】
図1を参照するに、この仮想的半導体装置は素子分離構造570Aが形成されたシリコン基板570上に形成されており、前記シリコン基板570上にはゲート絶縁膜571Iを介して、例えばポリサイド構造のゲート電極571と前記ゲート電極571上の窒化膜パターン572とよりなるゲート構造570Gが形成されており、前記ゲート構造570Gは、窒化膜よりなる側壁絶縁膜573により覆われている。
【0010】
前記シリコン基板570上には前記ゲート構造570Gを覆うように層間絶縁膜570Bが形成されており、前記層間絶縁膜570B中には、前記シリコン基板570中に形成された拡散領域561A,561Bとの電気接続のために、コンタクトホール595,596がそれぞれ形成されている。また前記層間絶縁膜570B中には、前記ポリサイドゲート電極571との電気接続のために、コンタクトホール597が形成されている。
【0011】
図示の構造では前記拡散領域561Bにコンタクトして、ショットキー障壁によるコンタクト抵抗を低減するためにポリシリコンプラグ581が形成されており、前記コンタクトホール596は、前記ポリシリコンプラグ581を露出するように形成されている。
【0012】
このように、前記仮想的半導体装置では深さの異なるコンタクトホール595,596,597が形成されることになる。
【0013】
しかし、図1に示すように、互いに異なる深さを有するコンタクトホール595〜597を同時に形成しようとすると、より深い深さのコンタクトホール595が拡散領域561に到達するようなエッチング量でエッチングを行った場合には、コンタクトホール596では、ポリシリコンプラグ581がエッチングされてしまい、また場合によってはゲート電極571が露出するまでエッチングが進行したりするなど、符号591,592で示すようにオーバーエッチングが発生してしまうのが避けられない。
【0014】
この状態でコンタクトホール596にタングステン等の導体を充填し、半導体装置を形成すると、前記拡散領域561Bに隣接するゲート電極571と前記コンタクトホール596を介して前記拡散領域561Bに接続される配線パターンとの間の絶縁耐圧が低下するという問題が発生する。
【0015】
特に、コンタクトホール596の径が大きい場合や位置ずれが生じた場合にはゲート電極571を露出するまでエッチングが進行し、ゲート電極571とコンタクトホールを埋め込んだメタルとが短絡する問題が発生する。
【0016】
図2は、このようなレジストパターンのアライメントずれが生じた状態でエッチングを行った場合の半導体装置の断面図である。
【0017】
図2に示すように、開口部599にポリシリコンプラグ581に対するアライメントずれが生じた場合には、オーバーエッチング593がゲート電極571上に生じてしまい、コンタクトホール596に埋め込まれるメタルとゲート電極571とが短絡してしまう問題が発生する。
【0018】
ところで、非常に微細化されたDRAM集積回路装置あるいはDRAMを含む集積回路装置では、DRAMメモリセル領域においてはメモリセルキャパシタのキャパシタンスが非常に小さいことに鑑み、配線パターンの寄生容量を低減させるのが重要な課題となる。これに対し、周辺回路領域や論理回路領域においては動作速度の向上のため、配線パターンの抵抗を低減するのが重要な課題となる。
【0019】
例えば、特開2002−50748号公報には、すでに形成された配線パターンを部分的にエッチングし、配線パターンの高さを低減することにより、寄生容量を低減する構成が提案されている。しかし、この従来の構成では、既存の配線パターンの表面をエッチングするため、配線パターンを構成する金属結晶の粒界においてエッチングが促進され、配線パターンの厚さが局所的に変動してしまい、エレクトロマイクレーション耐性の劣化など、半導体装置の信頼性に問題が報じてしまう。また、この従来の構成では、すべてのコンタクトプラグが金属により形成されるため、コンタクトプラグにコンタクトする拡散領域の不純物濃度を増大させる必要があり、DRAMのメモリセルトランジスタなどでは格子欠陥などにより、メモリセルキャパシタに蓄積した電荷が容易に散逸してしまい、短い間隔でリフレッシュを行うことが必要になる。一方、この問題を回避するために拡散領域の不純物濃度を低減させた場合には、ショットキー障壁によるコンタクト抵抗増大の問題が生じてしまう。
【0020】
また、特開平10−223858号公報には、メモリセル領域と周辺回路領域とで層間絶縁膜中に段差を形成し、メモリセル領域には浅い配線溝を、周辺回路領域には深い配線溝を形成することにより、メモリセル領域の配線パターンについては寄生キャパシタンスを低減し、周辺回路領域の配線パターンについては寄生抵抗を低減する構成が記載されている。しかし、この従来の構成では、浅い配線溝と深い配線溝に同時にコンタクトホールを形成する必要があり、段差を有した微細パターン露光時に焦点深度の問題が発生するのが避けられない。またこの従来技術では、コンタクトホールを形成する際に位置ずれが生じると、先に図2で説明したのと同様な問題が生じてしまう。
【0021】
さらに、特開平10−200075号公報にも、メモリセル領域と周辺回路領域とで層間絶縁膜中に段差を形成し、メモリセル領域に浅い配線溝を、周辺回路領域に深い配線溝を形成する構成が記載されているが、この従来の構成では、コンタクトホール形成時に、先に説明した焦点深度の問題が発生するのが避けられない。また、この従来の構成では、CMOS回路を含むすべてのコンタクトホールに同時にコンタクトプラグが形成されるため、コンタクトプラグを金属により形成する必要があり、DRAMメモリセルトランジスタにおいては、先に説明した蓄積電荷のリークあるいはコンタクト抵抗の増大の問題が避けられない。
【0022】
さらに、特開2000−77407号公報には、自己整合コンタクト構造とダマシン法により形成された配線パターンを組み合わせた半導体装置が記載されている。この従来の構成では、配線パターンが形成される配線溝を浅く形成し、配線パターンの寄生容量を低減すると同時に、部分的により深い配線溝を形成し、寄生抵抗の低い配線パターンを形成している。しかし、この従来の構造では、浅い配線パターンがビアプラグ上面とコンタクトするように設計されるため、深い配線パターンがビアプラグ上を通過しようとすると、ビアプラグに切り込んでしまい、ビアプラグに隣接するゲート電極など他の導電部と短絡を生じる恐れがある。このため、このような深い配線パターンをビアプラグとコンタクトさせる場合には、いったんビアプラグに浅い配線パターンをコンタクトさせ、深い配線パターンをこのような浅い配線パターンに接続するように構成する必要があるが、かかる構成は回路パターンを非常に複雑にしてしまう。また、この従来の構成でも、すべてのコンタクトプラグが同時に形成されるため、コンタクトプラグを金属により形成する必要があり、DRAMメモリセルトランジスタにおいては、先に説明した蓄積電荷のリークあるいはコンタクト抵抗の増大の問題が避けられない。
【0023】
このように、DRAMメモリセル領域と論理素子を含む領域とでは、多層配線構造に課せられる要求が異なっており、これらを同時に満足させることのできる安価で信頼性の高い半導体装置の製造方法が必要とされている。
【0024】
そこで本発明は上記の問題点を解決した新規で有用な半導体装置の製造方法を提供することを概括的課題とする。
【0025】
本発明のより具体的な課題は、配線層と、前記配線層の下方に、前記配線層に対して相互に異なった高さレベルで形成され、それぞれ異なった材料よりなる複数の導電部とを含み、前記複数の導電部が前記配線層に接続される構成を有し、コンタクト抵抗を抑制でき、少ない工程で、容易に形成できる半導体装置の製造方法を提供することにある。
【0026】
本発明の他の課題は、前記配線層の厚さが、基板上の第1の領域と第2の領域とで異なる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0027】
本発明の一観点によれば、基板上に第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜中に、前記第1の層間絶縁膜を貫通して開口部を、前記開口部が前記基板上に形成された第1の導電領域を露出させるように形成する工程と、前記開口部に第2の導電領域を、前記第2の導電領域の上面の高さが、前記基板上に形成された第3の導電領域の高さよりも高くなるように形成する工程と、前記第1の層間絶縁膜上に前記第2の導電領域を覆うように第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜中に第1の配線溝および第2の配線溝を、前記第1の配線溝が前記第2の導電領域上を通過するように、同時に形成する工程と、前記第1の配線溝中に、前記第2の導電領域を露出するように、前記第2の層間絶縁膜中を貫通する第1のコンタクトホールを形成し、同時に前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線溝において前記第1の層間絶縁膜を露出させる工程と、前記第1のコンタクトホール内を埋め込むレジスト層を形成し、前記第2の配線溝中に、前記第1の層間絶縁膜をエッチングすることにより、前記基板上の前記第3の導電領域を露出するように、第2のコンタクトホールを形成する工程と、前記第1および第2の配線溝を、前記第1および第2のコンタクトホールを含めて、導電材料により充填する工程と、前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝に第1および第2の配線パターンを、また前記第1および第2のコンタクトホールに第1および第2のコンタクトプラグを、前記導電材料によりそれぞれ形成する工程とよりなることを特徴とする半導体装置の製造方法が提供される。
【0028】
本発明によれば、デュアルダマシン法により多層配線構造を形成する際に、多層配線構造中に配線パターンを異なった深さで形成でき、その結果、必要な個所において配線パターンの寄生抵抗を減少させることができ、また必要な個所において寄生容量を減少させることができる。その際、前記高い位置に形成される第2の導電領域と前記配線パターンとのコンタクトを、前記第2のコンタクトホールを介して行うことにより、前記第2の導電領域の高さが比較的小さい場合でも配線パターンと基板との間に十分な距離が確保できるため、寄生抵抗を低減したい個所において前記第1の溝部分を十分に深く形成することができる。
【0029】
本発明の他の観点によれば、基板上に第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜中に、前記第1の層間絶縁膜を貫通して開口部を、前記開口部が前記基板上に形成された第1の導電領域を露出させるように形成する工程と、前記開口部に第2の導電領域を、前記第2の導電領域の上面の高さが、前記基板上に形成された第3の導電領域の高さよりも高くなるように形成する工程と、前記第1の層間絶縁膜上に前記第2の導電領域を覆うように第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜および前記第1の層間絶縁膜を貫通し前記第3の導電領域を露出するように第1のコンタクトホールを形成する工程と、前記第1のコンタクトホール内にレジストを埋め込み、前記第2の層間絶縁膜中に第1の配線溝および第2の配線溝を、前記第1の配線溝が前記第2の導電領域上を通過するように、また前記第2の配線溝が前記第1のコンタクトホールを横切るように、同時に形成する工程と、前記第1の配線溝中に、前記導電領域を露出するように、前記第2の層間絶縁膜中を貫通する第2のコンタクトホールを形成し、同時に前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線溝において前記第1の層間絶縁膜を露出させる工程と、前記第1および第2の配線溝を、前記第1および第2のコンタクトホールを含めて、導電材料により充填する工程と、前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝に第1および第2の配線パターンを、また前記第1および第2のコンタクトホールに第1および第2のコンタクトプラグを、前記導電材料によりそれぞれ形成する工程とよりなることを特徴とする半導体装置の製造方法が提供される。
【0030】
本発明によれば、フォトリソグラフィ工程により先に深いコンタクトホールを形成し、後から配線溝を形成することにより、異なった深さの配線溝を有する多層配線構造をデュアルダマシン法で形成する際に、露光光学系の焦点深度の不足による露光の不良の問題が解消され、また前記コンタクトホールを基板上のパターンに対して位置合わせし、配線溝をコンタクトホールに対して位置合わせすることにより、配線溝を基板上のパターンに対して高い精度で位置合わせすることができる。
【0031】
本発明のその他の観点によれば、キャパシタを有する半導体装置の製造方法であって、第1及び第2の素子領域を画成された基板上に、前記第1及び第2の素子領域を連続的に覆うように第1の層間絶縁膜を形成する工程と、前記第1の素子領域において、前記第1の層間絶縁膜中に第1の配線パターンを、前記第2の素子領域において、前記第1の層間絶縁膜中に第2の配線パターンを形成する工程と、前記第1の素子領域において、前記第1の層間絶縁膜上に、前記第1の配線パターンと電気的にコンタクトするキャパシタを形成する工程と、前記第1の層間絶縁膜上に、第1の領域から第2の領域まで連続して、前記キャパシタを覆うように第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜中に、前記第1の素子領域において第1の配線溝を、前記第2の素子領域において第2の配線溝を、同時に形成する工程と、前記第2の層間絶縁膜中に、前記第1の配線溝において前記キャパシタを露出するように、第1のコンタクトホールを形成する工程と、前記コンタクトホールを形成する工程と同時に、前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線層の深さを前記第1の配線層の深さよりも増大させる工程と、前記第1のコンタクトホールを埋め込むレジスト層を形成し、前記第2の素子領域において、前記第2の配線溝中に、前記第2の層間絶縁膜中を貫通する第2のコンタクトホールを、前記第2のコンタクトホールが前記第2の配線パターンを露出するように形成する工程と、前記第1及び第2の配線溝を、前記コンタクトホールを含めて導電材料により充填する工程と、前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝にそれぞれの配線パターンを、前記コンタクトホールにコンタクトプラグを、前記導電材料により形成する工程とよりなることを特徴とする半導体装置の製造方法が提供される。
【0032】
本発明によれば、高い位置の導電領域と低い位置の導電領域に同時にコンタクトホールを形成する際に生じる、高い位置の導電領域、例えばキャパシタ上部電極が過剰なエッチングを受け、その下の層、例えばキャパシタ絶縁膜が損傷を受ける問題、およびこれに関連して生じるキャパシタ絶縁膜の耐久性、例えばMIMキャパシタ絶縁膜の長期信頼性などの問題を、前記低い位置の導電領域に対して連続してエッチングを行い、その際、コンタクトホール形成を確実にするためにオーバーエッチングを行ったような場合であっても、効果的に回避することができる。さらに本発明によれば、多層配線構造中の配線パターンを、その下の導体構造を損傷することなく、同一層中において異なった厚さに形成することが可能になる。
【0033】
さらに、第1の層間絶縁膜上にMIMキャパシタなどのキャパシタを形成する本発明の一実施例によれば、キャパシタ上部電極と基板上の導電領域との高さの差が大きい場合であっても、コンタクトホールを焦点深度不足の問題を生じることなく高精度に形成することが可能である。このため、多層配線構造を、キャパシタや導電領域にコンタクトして、高い歩留まりで製造することが可能になる。
【発明の効果】
【0034】
本発明によれば、デュアルダマシン法により形成される多層配線構造を有し、また基板上に高さの大きく異なる複数の導電領域を有する半導体装置において、これら高さの異なる導電領域を露出するコンタクトホールをフォトリソグラフィ工程により形成する際に、これらのコンタクトホールを同時に形成した場合に高さの高い導電領域が、高さの低い導電領域を露出するコンタクトホール形成の際に過剰なエッチングを受け、損傷してしまう問題が解消される。
【0035】
また、本発明によれば、デュアルダマシン法により、高さの異なる、従って厚さの異なる配線層を、同一配線層中に、前記配線層の下の配線層に損傷を与えることなく形成することが可能になる。
【図面の簡単な説明】
【0036】
【図1】図1は、深さの異なるコンタクトホールを同時に形成した場合の問題点を示す半導体装置の断面図である。
【図2】レジストパターンのアライメントがずれた状態でエッチングを行った場合の問題点を示す半導体装置の断面図である。
【図3】本発明の第1の実施の形態によるDRAM集積回路装置の平面図である。
【図4】第1の実施の形態によるDRAM集積回路装置の断面図である。
【図5】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図である。
【図6】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図である。
【図7】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図である。
【図8】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図である。
【図9】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図である。
【図10】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その1)である。
【図11】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その2)である。
【図12】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その3)である。
【図13】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その4)である。
【図14】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その5)である。
【図15】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その6)である。
【図16】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その7)である。
【図17】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その8)である。
【図18】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その9)である。
【図19】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その10)である。
【図20】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その11)である。
【図21】本発明の第2の実施の形態による半導体装置の断面図である。
【図22】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図23】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図24】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図25】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図26】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その5)である。
【図27】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その6)である。
【図28】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その7)である。
【図29】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その8)である。
【図30】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その9)である。
【図31】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その10)である。
【図32】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その11)である。
【図33】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その12)である。
【図34】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その13)である。
【図35】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その14)である。
【図36】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その15)である。
【図37】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その16)である。
【図38】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その17)である。
【図39A】本発明の第3の実施の形態による半導体装置の構成を示す図である。
【図39B】本発明の第3の実施の形態による半導体装置の構成を示す図である。
【図40A】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図40B】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図40C】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図40D】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図40E】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その5)である。
【図40F】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その6)である。
【図40G】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その7)である。
【図41】本発明の第4の実施の形態による半導体装置の構成を示す図である。
【図42A】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図42B】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図42C】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図42D】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図42E】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その5)である。
【図42F】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その6)である。
【図42G】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その7)である。
【図43A】本発明の第5の実施の形態による半導体装置の構成を示す図である。
【図43B】本発明の第5の実施の形態による半導体装置の構成を示す図である。
【図44A】本発明の第5の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図44B】本発明の第5の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図44C】本発明の第5の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図44D】本発明の第5の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図45A】本発明の第6の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図45B】本発明の第6の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図45C】本発明の第6の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図45D】本発明の第6の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図46A】本発明の第7の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図46B】本発明の第7の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図46C】本発明の第7の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図46D】本発明の第7の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図46E】本発明の第7の実施の形態による半導体装置の製造工程を示す図(その5)である。
【図47A】本発明の第8の実施の形態による半導体装置の構成を示す図である。
【図47B】本発明の第8の実施の形態による半導体装置の構成を示す図である。
【図48A】本発明の第8の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図48B】本発明の第8の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図48C】本発明の第8の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図48D】本発明の第8の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図49A】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図49B】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図49C】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図49D】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図49E】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その5)である。
【図49F】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その6)である。
【図50A】本発明の第10の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図50B】本発明の第10の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図50C】本発明の第10の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図50D】本発明の第10の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図50E】本発明の第10の実施の形態による半導体装置の製造工程を示す図(その5)である。
【発明を実施するための形態】
【0037】
以下、図面に基づいて本発明の実施の形態を説明する。
【0038】
(第1の実施の形態)
図3は、本発明の第1の実施の形態によるDRAM集積回路装置10の構成を示す平面図である。
【0039】
図3を参照するに、前記DRAM集積回路装置10は、メモリセル領域10Aと周辺回路領域10Bとを含み、図3中の左側領域がメモリセル領域10Aを示しており、図3中の右側領域が周辺回路領域10Bを示している。
【0040】
メモリセル領域10Aには拡散領域171,171Aと、素子分離領域121と、格子状に形成されたゲート電極142及び配線222と、ポリシリコンプラグ191とが形成されており、ポリシリコンプラグ191は拡散領域171Aと配線222との間を接続している。ゲート電極142はワード線としての機能を有し、配線222はビット線としての機能を有している。
【0041】
周辺領域10Bには、拡散領域171Bと、ゲート電極142と、配線222と、コンタクト212,213が形成されている。コンタクト212は、配線222と拡散領域171Bとの間を接続している。コンタクト213は、配線222とゲート電極142との間を接続している。
【0042】
図4は、前記DRAM集積回路装置10の、図3中のX−X方向に沿った断面図を示す。
【0043】
始めに、図4を用いて第1の実施の形態のDRAM集積回路装置10の構成について説明する。
【0044】
図4を参照するに、前記メモリセル領域10A及び周辺回路領域10Bにおいては、p型シリコン基板100上に、電荷蓄積のためのトレンチキャパシタ110と、素子分離領域121と拡散領域171,171A,171Bとが形成されている。前記p型シリコン基板100上には、ゲート酸化膜131、ゲート電極142およびシリコン窒化膜151よりなる3層ゲート構造が形成されており、前記ゲート構造の側壁面には、シリコン窒化膜152がサイドウォール絶縁膜として形成されている。さらに、前記シリコン窒化膜152上にはBPSG(boro-phosphosilicate glass)膜181が形成されている。
【0045】
前記メモリセル領域10Aにおいて前記BPSG膜181には、一対のゲート構造間に形成された拡散領域171Aと前記BPSG膜182に形成された配線パターン222との間の電気接続のため、ポリシリコンプラグ191が、ゲート電極142に自己整合した状態で形成されている。
【0046】
一方、前記周辺回路領域10Bにおいては前記BPSG膜181に、前記ゲート電極142及び前記拡散領域171Bと、前記BPSG膜182に形成された配線パターン222との間の電気的接続のため、コンタクトプラグ212が形成されている。
【0047】
次に、図4の断面図をもとに、本発明の第1の実施の形態によるDRAM集積回路装置10の製造工程を、図5〜図20を参照しながら説明する。
【0048】
図5〜図20は、本発明の第1の実施の形態によるDRAM集積回路装置の製造工程を示した図である。
【0049】
図5を参照するに、前記メモリセル領域10Aにおいては前記p型シリコン基板100中にポリシリコンピラー112と酸化物カラー113とよりなるトレンチキャパシタ110が形成され、さらに素子分離領域121が形成される。前記素子分離領域121は、例えば、STI(shallow trench isolation)構造のもので、素子分離溝をシリコン酸化膜などの絶縁膜で充填する周知の方法により形成することができる。
【0050】
次に、図6の工程において前記シリコン基板100上にゲート酸化膜131を5nmの膜厚で形成し、さらに前記ゲート酸化膜131上に、100nmの膜厚のポリシリコン膜と100nmの膜厚のタングステンシリサイド膜とからなるポリサイド膜141を形成し、さらにその上に200nmの膜厚のシリコン窒化膜151を形成し、さらに前記シリコン窒化膜151上に、形成したいゲート電極構造に対応したレジストパターン161を形成する。
【0051】
次に、図7の工程において、前記レジストパターン161をマスクに前記シリコン窒化膜151とポリサイド膜141とを順次パターニングし、ワード線を形成するゲート電極パターン142を形成する。その後、レジスト膜161を除去する。前記ゲート電極パターン142は、その上の窒化膜パターン151と共に、ゲート電極構造142Gを形成する。
【0052】
次に、図8の工程において前記ゲート電極構造142Gおよび前記素子分離領域121をマスクに、前記シリコン基板100中にn型不純物元素をイオン注入法により導入し、前記p型シリコン基板100中にn型拡散領域171,171A,171Bを形成し、図9の工程において前記シリコン基板100上に、シリコン窒化膜152を、前記ゲート電極構造142Gを覆うように、100nmの膜厚で成膜する。なお周辺回路トランジスタでは、サイドウォール絶縁膜の形成や高濃度不純物拡散領域の形成等は、周知の方法で形成されるものであり、詳細な説明を省略する。
【0053】
次に、図10の工程において前記シリコン窒化膜152上に第1の層間絶縁膜となるBPSG膜181を、500nmの膜厚で形成し、さらにこのBPSG膜181を熱処理によりリフローさせ、その後CMPにより研磨を行い、BPSG膜181の表面を平坦化する。図10中の膜厚Aは、前記ゲート電極構造142G上面を覆うシリコン窒化膜152表面から測ったBPSG膜181の厚さを示すが、前記研磨処理は、例えば前記研磨後において、前記膜厚Aが200nmとなるように実行される。
【0054】
次に、前記メモリセル領域10A中、一対のゲート電極142間に形成された拡散領域上にポリシリコンプラグを形成する工程について説明する。先にも説明したように、このようなポリシリコンプラグは、配線パターンと拡散領域との間のコンタクト抵抗を低減するために形成される。
【0055】
図11を参照するに、前記BPSG膜181上には、前記ポリシリコンプラグが形成される前記メモリセル領域10Aに形成された一対のゲート電極142間の拡散領域171Aに対応した開口部Cを有するレジストパターン162が形成され、次に図12の工程において前記レジストパターン162をマスクにRIE法によりエッチングを行い、前記ゲート電極パターン142間に形成された拡散領域171Aを露出するように開口部Dを形成する。
【0056】
この図12の工程におけるエッチングプロセスは、まず前記BPSG膜162のエッチング速度が大きく一方前記シリコン窒化膜152のエッチング速度が小さい条件で実行され、前記シリコン窒化膜152を露出させた後、前記シリコン窒化膜152及びゲート酸化膜131をエッチングすることにより実行される。前記開口部Dの形成後、前記レジストパターン162は除去される。
【0057】
次に、図13の工程において、図12に示した開口部Dの内部及びBPSG膜181上に、n型不純物元素がドープされたポリシリコン膜を形成し、CMP法を用いて前記BPSG膜181の表面181Aが露出するまで研磨を行い、前記開口部D中に、n型不純物元素がドープされたポリシリコンパターンよりなるポリシリコンプラグ191を形成する。
【0058】
次に、前記ポリシリコンプラグ191及びBPSG膜181上に形成される配線溝部の形成工程について説明する。
【0059】
図14の工程において、前記図13に示した構造上に第2の層間絶縁膜となるBPSG膜182を200nmの膜厚に形成し、図15に示すように、前記BPSG膜182中に前記ポリシリコンプラグ191とコンタクトする配線パターンに対応した配線用溝を形成するため、前記BPSG膜182上に対応するレジストパターン163を形成する。
【0060】
次に、図16の工程において前記レジスト膜163をマスクにRIE法により前記BPSG膜182を、前記ポリシリコンプラグ191が露出するまでエッチングし、前記BPSG膜182中に前記にポリシリコンプラグ191を露出する配線溝201を形成する。前記配線溝201の形成後、前記レジスト膜163は除去される。
【0061】
このように、前記配線溝201を形成する工程において、エッチングはポリシリコンプラグ191の上面が露出するまでに限られるため、従来のようにさらに深くエッチングを行うことによりポリシリコンプラグ191の上面がエッチング損傷される問題は生じない。また前記配線溝部201はポリシリコンプラグ191を露出するため、ポリシリコンプラグ191と配線溝201中に形成される導電部材とが電気接続される。
【0062】
なお、先に説明した図14において、BPSG膜181とBPSG膜182との間に、エッチングにより配線溝部201を形成する際にストッパ膜として作用するシリコン窒化膜を形成してもよい。この場合、図13に示した構造上にシリコン窒化膜を10nmの膜厚に形成し、その上に前記第2の層間絶縁膜となるBPSG膜182を200nmの膜厚で形成する。その後、前記BPSG膜182上に前記レジストパターン163を形成し、前記レジストパターン163をマスクにRIE法により、前記BPSG膜182のエッチング速度が大きく前記シリコン窒化膜のエッチング速度の小さいエッチング条件でBPSG膜182のエッチングを、前記シリコン窒化膜が露出するまで実行する。次いで、前記シリコン窒化膜をエッチング可能なエッチング条件でエッチングを行い、前記シリコン窒化膜を除去して、BPSG膜182中に前記ポリシリコンプラグ191を露出するように前記配線溝201を形成する。前記配線溝201形成後、前記レジスト膜163を除去する。このように、エッチングのストッパ膜となるシリコン窒化膜を形成することで、ストッパ膜が無い場合と比較して配線溝201のエッチングの際に深の制御が容易となる。
【0063】
次に、周辺回路領域に形成されたゲート電極142及び拡散領域171B上にコンタクトホールを形成する工程について説明する。
【0064】
図17を参照するに、前記BPSG膜181上には前記周辺回路領域10B中のゲート電極142に対応した開口部Gと、前記周辺回路領域10B中の拡散領域171Bに対応した開口部Hとが形成されたレジストパターン164が形成され、図18の工程において、前記レジスト膜164をマスクにして前記BPSG膜151をRIE法によりエッチングすることにより、前記ゲート電極142を構成するポリサイドパターンと前記シリコン基板100中に形成された拡散領域171とが露出される。
【0065】
すなわち、この図18の工程においては、前記ゲート電極142の上部において、レジストパターン164に形成された開口部Gに対応して前記BPSG膜181、シリコン窒化膜152及びシリコン窒化膜151中を延在し、前記ゲート電極142を露出するコンタクトホール332が形成される。前記コンタクトホール332の深さは500nm程度である。
【0066】
一方、前記拡散領域171の上部では、前記レジストパターン164に形成された開口部Hに対応して、前記BPSG膜181、シリコン窒化膜152及びゲート酸化膜131を貫通し、前記拡散領域171を露出するコンタクトホール331が形成される。このコンタクトホール331の深さは700nm程度である。
【0067】
前記コンタクトホール331,332の形成後、前記レジストパターン164は除去される。なお、前記コンタクトホール331,332を同時に形成しても、前記コンタクトホール331,332の深さの差が小さいことと、前記コンタクトホール332により露出されるゲート電極142は、厚い素子分離用絶縁膜121上に形成されることから、損傷を懸念する必要はない。
【0068】
次に、図19の工程において、前記配線溝201及びコンタクトホール331,332の内部に、TaN膜211及びCu膜(図示せず)をスパッタ装置により、真空中で順次形成した後、前記Cu膜をシード層にメッキ処理を行い、Cu膜221を形成する。
【0069】
次に、図20の工程において、このようにして形成されたCu膜221を、CMPを用いてBPSG膜182の表面182Aが露出するまで研磨し、前記ポリシリコンプラグ191の上面と接触するCu配線パターン222と、前記周辺回路領域10Bに形成されたゲート電極142及び拡散領域171の上面と接触し、かつ、前記Cu配線パターン222と接続されているコンタクト212とを同時に形成することができる。すなわち、本発明によれば、Cu配線パターン及びコンタクトプラグ上のコンタクトホールを別々に形成する場合と比較して工程が簡略化される。
【0070】
また、本実施例では、前記ポリシリコンプラグ191を第1の層間絶縁膜であるBPSG膜181に形成し、さらに前記BPSG膜181中に前記ポリシリコンプラグ191の上面を露出するように配線溝201を形成することで、ポリシリコンプラグ191上に電気接続のためのコンタクトホールを形成する必要が無くなる。
【0071】
なお、先にも述べたように、深さが異なる複数のコンタクトホールを同時に形成する場合には、深さの浅いコンタクトホールが形成されたプラグの上面がエッチングによるダメージを受けやすい問題が生じるが、本実施の形態によれば、ポリシリコンプラグ191が配線222パターンに直接に接触するようため、ポリシリコンプラグ191と配線パターン222との間にコンタクトホールを形成する必要が無く、このため前記ポリシリコンプラグ191が、コンタクトホール形成時にエッチングにより生じる損傷を受けることは無い。また、これに関連して、前記ポリシリコンプラグ191に、ゲート電極142まで達するようなコンタクトホールが形成されることがない。さらに、前記配線パターン222はポリシリコンプラグ191の上面全体と接触するため、接触面積が大きく、ポリシリコンプラグ191の上面が損傷されていないため密着性も向上し、抵抗値を低減することが可能になる。
【0072】
(第2の実施の形態)
図21は、本発明の第2の実施の形態による半導体装置200の構成を示す図である。図21中の領域101AはMIMキャパシタが形成される領域を示しており、領域101Bは、保護膜としてシリコン窒化膜231が形成される領域を示している。
【0073】
まず、図21を参照しながら、本発明の第2の実施の形態による半導体装置200の構成について説明する。
【0074】
図21を参照するに、前記半導体装置200はシリコン基板101上に形成されており、前記シリコン基板101上に形成されゲート電極及び拡散領域よりなるトランジスタ(図示せず)と、前記シリコン基板101の表面を覆うシリコン窒化膜230と、前記シリコン窒化膜230上に形成されたBPSG膜241と、前記BPSG膜241中に形成されたコンタクトプラグ341と、前記BPSG膜241及びコンタクトプラグ341上に形成された層間絶縁膜242と、前記層間絶縁膜242中に形成された配線パターン351と、前記層間絶縁膜242上に、前記第1の領域101Aに対応して形成されたMIMキャパシタ400と、前記層間絶縁膜242上に前記第2の領域101Bに対応して形成されたシリコン窒化膜231と、前記層間絶縁膜上に前記MIMキャパシタ400と前記シリコン窒化膜231を覆うように形成された層間絶縁膜243と、前記層間絶縁膜243中に形成された配線溝及びコンタクトホールを導電材料で充填することにより形成された配線パターン353とより構成されている。
【0075】
前記配線パターン353は、配線部352及びビアプラグ部371から構成されており、同一の導電材料により同時に形成されている。
【0076】
前記MIMキャパシタ400は、上部電極305、SiO膜292及び下部電極304から構成されている。前記半導体装置200は、寄生抵抗及び寄生容量を小さくして動作スピードを速くするためにこのようなMIMキャパシタ400を用いている。
【0077】
前記層間絶縁膜241中に形成されたコンタクトプラグ341は、その下面においてトランジスタ(図示せず)と接触し、上面において前記配線パターン351と接触している。第1の領域101Aにおいて前記層間絶縁膜243中の配線パターン352は、前記MIMキャパシタ400を介して前記層間絶縁膜242中の配線パターン351と接触している。一方、前記第2の領域101Bにおいて、前記層間絶縁膜242中の配線パターン352は、前記ビアプラグ371を介して前記配線パターン351と接触している。
【0078】
前記半導体装置200では、前記配線パターン351,352、MIMキャパシタ400、ビアプラグ371及びコンタクトプラグ341がこのように相互接続されて回路を形成し、電圧を加えることでトランジスタが駆動し、データの書き込み・読み出し等が可能となる。
【0079】
図22〜図38は、図21の半導体装置200の製造工程を示す。
【0080】
以下、前記半導体装置200の製造工程について、図22〜図38を参照しながら説明する。
【0081】
はじめに前記コンタクトプラグ341の形成工程について説明する。
【0082】
図22に示すように、最初に前記シリコン基板101上にゲート電極及び拡散領域からなるトランジスタ(図示せず)形成した後、前記基板101上に前記トランジスタを覆うようにシリコン窒化膜230とBPSG膜241とを順に、それぞれ100nmと900nmの膜厚に成膜する。さらにCMP法を用いて前記BPSG膜241の研磨を行い、前記BPSG膜241表面を平坦化する。この平坦化処理の結果、例えば前記BPSG膜241の膜厚が600nmに設定される。
【0083】
この後、前記BPSG膜241上に、前記BPSG膜241中に形成されるコンタクトプラグ341に対応した開口部を有するレジストパターン165を形成し、前記レジストパターン165をマスクに前記シリコン窒化膜230及びBPSG膜241をエッチングし、前記シリコン基板101を露出するコンタクトホール333を形成する。
【0084】
前記コンタクトホール333形成後、前記レジスト膜165は剥離処理により除去される。
【0085】
次に、図23の工程において、前記層間絶縁膜241上に前記コンタクトホール333の側壁面および底面を覆うようにTi/TiN膜251を形成し、さらに前記Ti/TiN膜251を介して前記コンタクトホール333を充填するようにタングステン膜261を前記層間絶縁膜241上に約400nmの膜厚に形成し、さらに前記層間絶縁膜241上の余計なTi/TiN膜251およびタングステン膜261を、前記層間絶縁膜241が露出されるまでCMP法により研磨・除去し、前記コンタクトホール333の内部に前記Ti/TiN膜251及びタングステン膜261よりなるコンタクトプラグ341を形成する。
【0086】
次に、前記層間絶縁膜242中に形成される配線パターン351の形成工程について説明する。
【0087】
図24を参照するに、まず図23の構造上に前記層間絶縁膜242が、例えばCVD(chemical vapor deposition)法により形成される。典型的には前記層間絶縁膜242はHDP膜やFSG(fluoric silicate glass)膜等により形成されるが、上記の膜に限定されるものではない。前記層間絶縁膜242の形成後、前記膜242上に、形成したい配線溝に対応するレジスト開口部Oを有するレジストパターン281を形成する。
【0088】
次に図25の工程において、前記レジストパターン281をマスクに、前記層間絶縁膜242を前記コンタクトプラグ341及びBPSG膜241が露出するまでエッチングし、前記層間絶縁膜242中に、配線溝として開口部Pを形成する。前記レジスト膜281は前記開口部P形成後に剥離処理により除去される。
【0089】
次に、図26に示すように、前記層間絶縁膜242上に前記開口部Pの側壁面および底面を覆うようにTaN膜およびCu膜(図示せず)をスパッタ装置により真空中で連続的に順次形成し、次いで前記Cu膜をシード層に、前記層間絶縁膜242上に前記開口部Pを前記TaN膜およびCu膜を介して充填するように、メッキ法によりCu膜281を形成する。
【0090】
さらにCMPを用いて前記層間絶縁膜242上のCu膜およびTaN膜を除去し、前記開口部P中にCu配線パターン351を形成する。
【0091】
次に、配線351上に形成される保護膜の形成工程について説明する。
【0092】
図27を参照するに、前記配線パターン351を形成された層間絶縁膜242上に、Cu拡散防止膜としてシリコン窒化膜231を70nmの膜厚で形成し、さらにその上にSiO2膜291をそれぞれ100nmの膜厚で形成する。
【0093】
次に、図28の工程において、前記SiO2膜291上に前記第2の領域を覆うようにレジストパターン282を形成し、図29の工程において前記レジストパターン282をマスクに前記SiO2膜291を除去する。この後、前記レジストパターン282は剥離処理により除去されるが、さらにこのようにしてパターニングされた前記SiO2膜291をマスクとして前記シリコン窒化膜231をエッチングすることにより、図30に示すように、第1の領域101Aにおいて前記配線パターン351及び層間絶縁膜242の上面を露出させ、一方前記第2の領域101Bにおいて前記配線パターン351をシリコン窒化膜231で覆った構造が得られる。
【0094】
次に前記MIMキャパシタ400の形成工程を説明する。
【0095】
図31を参照するに、図30の構造上にTiN膜301、SiO2膜292及びTiN膜302を、それぞれ200nm,40nmおよび150nmの膜厚で順次形成する。前記TiN膜301,302は例えばスパッタ法を用いて形成し、一方前記SiO2膜292はCVD法を用いて形成する。
【0096】
さらに、図31の工程では、前記第1の領域101Aに前記MIMキャパシタ400が形成されるように、前記TiN膜302上に前記領域101Aを覆うようにレジストパターン283を形成する。
【0097】
次に、図32の工程において前記レジストパターン283をマスクに、前記TiN膜305,SiO2膜292及びTiN膜304のエッチングをRIE法により、前記層間絶縁膜242の上面が露出するまで行い、前記第1の領域101Aに、前記TiN膜304を下部電極、前記SiO2膜292をキャパシタ絶縁膜、前記TiN膜305を上部電極とするMIMキャパシタ400を形成する。前記MIMキャパシタ400の形成の後、前記レジスト膜283は剥離処理により除去される。図32のエッチング工程では、前記前記第2の領域101Bにシリコン窒化膜231が形成されているため、前記層間絶縁膜351中の配線パターン351が損傷することはない。
【0098】
次に、図21の層間絶縁膜242中に前記配線パターン352に対応して形成される配線溝の形成工程について説明する。
【0099】
図33を参照するに、前記層間絶縁膜242上には前記素子領域101Aにおいて前記MIMキャパシタ400を覆うように、また前記素子領域101Bにおいて前記シリコン窒化膜231を覆うように、酸化シリコンからなる層間絶縁膜243を1100nmの膜厚で形成し、さらにこれを図34に示した膜厚Bが730nm程度になるように、CMP法により研磨する。前記層間絶縁膜243としては、例えばCVD法で形成されたHDP膜やFSG膜を用いることができるが、これらに限定されるものではない。
【0100】
次に、図33の工程では、前記層間絶縁膜243上にレジストを塗布し、これに前記素子領域101Aにおいて前記MIMキャパシタ400に対応し、前記素子領域101Bにおいて前記シリコン窒化膜231に対応した開口部Eを形成することにより、レジストパターン284を形成する。
【0101】
次に、図34の工程において前記レジストパターン284をマスク、前記MIMキャパシタ400の上部電極305上面が露出するまで前記層間絶縁膜243をエッチングし、前記層間絶縁膜243中に配線溝311を形成する。前記配線溝311の形成後、前記レジストパターン284は除去される。
【0102】
本実施の形態によれば、前記上部電極305の上面が露出するように配線溝311を形成することで、前記上部電極305の上面に、電気接続のためのビアホールを形成する必要がなくなる。したがって、ビアホール形成のためのエッチングにより、前記上部電極305の上面が損傷を受けることが無い。
【0103】
次に、前記ビアプラグ371の形成工程について説明する。
【0104】
図35を参照するに、図34に示した構造上から前記レジスト膜284を除去した後、前記層間絶縁膜243上に前記第1の領域101Aにおいて前記MIMキャパシタ400を覆うようにレジストを塗布し、さらにこれに前記第2の領域101B中の配線パターン351に対応した開口部Qを形成することにより、レジストパターン285を形成する。
【0105】
次に、前記レジストパターン285をマスクに前記層間絶縁膜243及びシリコン窒化膜231のエッチングを行い、図36に示すように前記配線溝311中に、前記層間絶縁膜242中の配線パターン351を露出するビアホール361を形成する。前記ビアホール361を形成、前記レジスト膜285は剥離処理により除去される。
【0106】
次に、配線溝部311及びビアホール361への金属膜の埋め込み工程について説明する。
【0107】
図37を参照するに、図36に示した配線溝部311及びビアホール361の表面を覆うように、TaN膜272及びCu膜(図示せず)をスパッタリングにより、真空中で順次連続的に形成し、さらに前記Cu膜をシード層に、前記配線溝311およびビアホール361をメッキ法により、Cu膜282で充填する。
【0108】
次に、図38の工程において前記Cu膜282を、前記層間絶縁膜243の上面243Aが露出するまでCMPで研磨し、前記配線パターン352及びビアプラグ371からなる配線パターン353を、同時に形成する。
【0109】
このように、本実施例では上部電極305の上面に、上部電極305と接触する配線溝311を形成することで、上部電極305上に電気接続のためのビアホールを形成する必要がなくなり、ビアホール361の形成の際のエッチングにより上部電極305が損傷する問題を回避することができる。また、配線パターン352は上部電極305の上面全体と接触するため、接触面積が増大し、抵抗値が低減される。また前記上部電極305の上面が損傷を受けないため配線352と上部電極305との間の密着性を向上させることができる。
【0110】
なお、本実施の形態では配線352は上部電極305の上面全体と接触していたが、配線352は上部電極305の上面全体と接触していなくてもよい。従来のビアプラグと上部電極305の接触面積よりも大きいため本実施の形態と同様の効果が得られる。
【0111】
本発明によれば、MIMキャパシタの製造工程において、深いコンタクトホール形成時に露出された浅い上部電極がエッチングされてしまうことにより、MIMキャパシタ絶縁膜に生じる長期間信頼性の低下の問題が、解消される。
【0112】
(第3の実施の形態)
図39A,39Bは、本発明の第3の実施の形態によるDRAM集積回路装置20の構成を示す。ただし図39Aは前記DRAM集積回路装置20の平面図を、図39Bは、図40A中、二点鎖線に沿った断面図を示す。
【0113】
図39Aを参照するに、前記DRAM集積回路装置20はシリコン基板21上に形成されており、前記シリコン基板21には、先に説明したトレンチキャパシタ110と同様な構成を有するメモリセルMC1,MC2が形成されるメモリセル領域21Aと、周辺回路あるいは論理回路が形成される周辺回路領域21Bとが、STI構造などの素子分離構造21Cにより画成されており、前記メモリセル領域21A上には、それぞれのゲート絶縁膜を介して、ワード線22の一部を構成するゲート電極22G1,22G2が形成されている。各々のゲート電極21G1,21G2はポリシリコン膜とシリサイド層とを積層したポリサイド構造を有し、それぞれの側壁面が側壁絶縁膜により、また上面が、前記側壁絶縁膜に連続する薄い絶縁膜により覆われている。
【0114】
図示の例では前記シリコン基板21中、前記ゲート電極ゲート電極21G1,21G2間にn型拡散領域21sが形成され、また前記ゲート電極21G1の外側にはn型拡散領域21d1が、また前記ゲート電極21G2の外側にはn型拡散領域21d2が形成されている。前記n型拡散領域21d1は前記メモリセルキャパシタMC1に、また前記n型拡散領域21d2は前記メモリセルキャパシタMC2に、それぞれ接続されている。
【0115】
一方、前記周辺回路領域21Bにはゲート電極22Hが形成されており、前記ゲート電極22Hの一部は導体パターン22H1として、前記素子分離領域22C上を延在している。また前記周辺回路領域21Bにおいては、シリコン基板21中、前記ゲート電極22Hの両側にn型あるいはp型の拡散領域21a,21bが形成されている。前記ゲート電極22Hおよび導体パターン22H1においても、料側壁面上に側壁絶縁膜が形成されている。また前記ゲート電極22Hおよび導体パターン22H1の上面が、前記ゲート電極22G1,22G2と同様な薄い絶縁膜により覆われている。
【0116】
前記DRAM集積回路装置では、さらに前記シリコン基板21上に前記ゲート電極22G1,22G2あるいは22H,22H1を覆うように層間絶縁膜23が形成されており、前記層間絶縁膜23中には、前記ゲート電極22G1,22G2間に、それぞれの側壁絶縁膜により画成された自己整合コンタクトホール21pが形成されており、前記自己整合コンタクトホール21pはn+型にドープされたポリシリコンプラグ23Pにより充填されている。このようなポリシリコンプラグ23Pは、前記自己整合コンタクトホール21Pを前記層間絶縁膜23上に堆積したポリシリコン膜で充填した後、前記層間絶縁膜23上のポリシリコン膜をCMP工程により除去することで形成される。かかるCMP工程の結果、前記ポリシリコンプラグ23Pの上面が前記層間絶縁膜23の表面に露出し、前記上面は前記層間絶縁膜23の上面と共通の平面を形成する。
【0117】
本実施例においては、図39Bの断面図よりわかるように、前記層間絶縁膜23の表面部分が、前記周辺回路領域21Bに対応して後で説明するエッチング工程により除去されており、その結果、前記メモリセル領域21Aと前記周辺回路領域21Bとの境界部分において段差部23Sが形成されているのがわかる。また前記段差部23Sにおいて、前記層間絶縁膜23の表面は、前記エッチング工程においてエッチングストッパとして使われたSiN膜23Nにより覆われているのがわかる。
【0118】
このように、前記SiN膜23Nにより覆われた前記層間絶縁膜23上には、別の層間絶縁膜24が形成されており、前記層間絶縁膜24中には、前記メモリセル領域21Aに対応して配線溝24Aが、また前記周辺回路領域21Bに対応して配線溝24Bが形成される。前記配線溝24Aおよび24Bは、いずれも底部において前記層間絶縁膜23を露出するが、前記層間絶縁膜23には、先に説明したように段差部23Sが形成されているため、前記配線溝24Bの方が前記配線溝24Aよりも深く形成される。
【0119】
さらに、前記DRAM集積回路装置20においては、前記配線溝24Aにおいて前記導体パターン22H1を露出するコンタクトホール23Cが、また前記配線溝24Bにおいて前記拡散領域21aを露出するコンタクトホール23Dが形成されており、さらに前記配線溝24Aおよび24Bは、前記コンタクトホール23C,23Dを含めて、Cu膜により充填されており、前記配線溝24AにはCu配線パターン25Aが、また前記配線溝24BにはCu配線パターン25Bが形成される。前記Cu配線パターン25Aは、前記コンタクトホール23Cを充填するCuプラグ25Pを、その一部として含み、前記Cu配線パターン25Bは、前記コンタクトホール23Dを充填するCuプラグ25Qを、その一部として含む。
【0120】
前記Cu配線パターン25A,25Bの形成は、デュアルダマシン法により、前記配線溝24A,24BをCu層で充填した後、層間絶縁膜24上の余剰のCu層をCMP法により除去して形成されるため、前記層間絶縁膜24の表面に一致する平坦な表面を有する。
【0121】
かかる構成のDRAM集積回路装置20では、デュアルダマシン法により形成された、配線パターン25A,25Bを含む多層配線構造を有しているにもかかわらず、DRAMメモリセルトランジスタのn型拡散領域21sにコンタクトするコンタクトプラグを、前記n+型のポリシリコンプラグ23Pにより形成することができ、このため前記拡散領域21sの不純物濃度を増大させなくてもコンタクト抵抗を低減できる。その結果、前記拡散領域21sと同時に形成されるn型拡散領域21d1,21d2の不純物濃度を低減でき、これらの拡散領域中の格子欠陥によるキャパシタリーク電流の増大が抑制される。
【0122】
さらに、本実施例では、前記周辺回路領域における配線溝24Bが深く形成されるため、前記溝24Bに形成される配線パターン25Bの厚さが大きく、配線パターンの寄生抵抗を効果的に低減することができる。一方、前記メモリセル領域における配線溝24Aは浅く形成されるため、前記溝24Aに形成される配線パターン25Aは厚さが小さく、寄生容量が効果的に低減される。このため、DRAM集積回路装置20はメモリセルキャパシタMC1,MC2が微細化されても、情報の読み書きを確実に行うことができる一方で、周辺回路あるいは前記シリコン基板21上にモノリシックに形成された論理回路の動作速度を向上させることができる。
【0123】
またDRAM集積回路装置20では前記ポリシリコンプラグ23Pが多層配線構造に直接にコンタクトするため、前記シリコン基板21上を上方に高く延在しているのに対し、多層配線構造がコンタクトする他の導体パターン22H1あるいは拡散領域21aはシリコン基板21の表面近傍に形成されており、大きな段差が存在するが、以下に説明するように、このような大きな段差が存在しても、前記コンタクトホール23Cあるいは23Dの露光が困難になることはなく、これらのコンタクトホールを形成する際においても、大きな開口数を有する高解像度露光光学系を使って、非常に微細なパターニングを行うことが可能である。
【0124】
以下、DRAM集積回路装置20の製造工程を、図40A〜40Gを参照しながら説明する。ただし図中、メモリセルキャパシタMC1,MC2の図示は省略する。
【0125】
図40Aを参照するに、図示の工程では、前記シリコン基板21中に前記メモリセルキャパシタMC1,MC2(図示せず)、素子分離領域21C、およびゲート電極22G1,22G2,22Hおよび導体パターン22H1の形成の後、前記ゲート電極22G1,22G2,22Hおよび導体パターン22H1を層間絶縁膜23で覆い、さらに前記自己整合コンタクトホール23pを周知の技術により形成する。さらに、前記自己整合コンタクトホール23pをn+型ポリシリコン膜で充填した後、CMP法により前記層間絶縁膜23上の余剰のポリシリコン膜を除去することにより、前記コンタクトホール23p中にポリシリコンプラグ23Pを形成する。
【0126】
次に、図40Bの工程において前記層間絶縁膜23がレジストパターンR1をマスクに部分的にエッチングされ、前記段差23Sが形成される。
【0127】
さらに、図40Cの工程において、このように段差23Sを形成された層間絶縁膜23上にSiN膜23Nが形成され、さらに前記SiN膜23S上に層間絶縁膜24を堆積した後、表面をCMP法により平坦化する。
【0128】
次に、図40Dの工程において前記層間絶縁膜24を、レジストパターンR2をマスクに、また前記SiN膜23Nをエッチングストッパに使ってドライエッチングし、前記素子領域21Aに対応して浅い配線溝24Aを、また前記素子領域21Bに対応してより深い配線溝24Bを形成する。
【0129】
さらに、図40Eの工程において前記SiN膜23Nを、前記レジストパターンR2をマスクにドライエッチングして、前記配線溝24Aの底部に前記層間絶縁膜23およびポリシリコンプラグ23Pの上面を、また前記配線溝24Bの底部に前記層間絶縁膜23の段差部を露出する。
【0130】
さらに、図40Fの工程において前記レジストパターンR2が除去され、新たに前記層間絶縁膜24上に前記配線溝24A,24Bを充填するように次のレジスト膜が形成される。さらに前記レジスト膜をフォトリソグラフィ工程によりパターニングしてレジストパターンR3を形成し、このようにして形成されたレジストパターンR3マスクに前記配線溝24A,24Bの底部において露出している層間絶縁膜23をドライエッチングすることにより、前記導体パターン22H1および拡散領域21aをそれぞれ露出するコンタクトホール23Cおよび23Dが形成される。
【0131】
さらに、図40Gの工程において前記レジストパターンR3を除去し、前記層間絶縁膜24上に前記配線溝24A,24Bおよびコンタクトホール23C,23Dを充填するようにCu層(図示せず)を堆積し、さらに前記層間絶縁膜24上の余分なCu層をCMP法により除去することにより、図40Gに示す、前記配線溝24A,24BがそれぞれCu配線パターン25A,25Bにより充填され、また前記コンタクトホール23Cが前記Cu配線パターン25Aの一部をなすCuコンタクトプラグ25Pにより、また前記コンタクトホール23Dが前記Cu配線パターン25Bの一部をなすCuコンタクトプラグ25Qにより充填された、前記図39Bに対応する構造が得られる。
【0132】
本実施例においては、図40Fの工程において前記コンタクトホール23C,23Dを形成する際に、前記ポリシリコンプラグ23Pはすでに前記配線溝24A底部に露出しているため、高さの高いポリシリコンプラグ23Pのためのコンタクトホールを形成する必要がなく、開口数が大きく焦点深度の浅い高分解能光学系を使ったフォトリソグラフィ工程を使うことが可能で、前記コンタクトホール23C,23Dを微細化することが可能である。
【0133】
また、本実施例では前記Cu配線パターン25Aを、すでに形成されている配線パターンをエッチングすることなく薄く形成でき、このような手段を使う従来技術において生じる、Cu粒界の選択的なエッチングによるエレクトロマイクレーション耐性の劣化の問題を回避することができる。
【0134】
(第4の実施の形態)
図41は、本発明の第4の実施の形態によるDRAM集積回路装置30の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図41においてもメモリセルキャパシタMC1,MC2の図示は省略している。
【0135】
図41を参照するに、本実施例においては前記段差部23Sが前記素子分離構造21C上、前記メモリセル領域21A寄りの位置に形成されており、その結果、前記配線溝24Aの一部に前記段差部23Sに対応した、深い部分24Aaが形成される。それ以外では、図41の構成は先の図40Bの構成と同じである。
【0136】
次に、図41のDRAM集積回路装置30の製造工程を、図42A〜42Gを参照しながら説明する。
【0137】
図42Aを参照するに、この工程は先の図40Aの工程と同じであり、素子分離領域21C、およびゲート電極22G1,22G2,22Hおよび導体パターン22H1の形成の後、前記ゲート電極22G1,22G2,22Hおよび導体パターン22H1が層間絶縁膜23で覆われ、さらに前記自己整合コンタクトホール23pが周知の技術により形成される。さらに、前記自己整合コンタクトホール23pをn+型ポリシリコン膜で充填した後、CMP法により前記層間絶縁膜23上の余剰のポリシリコン膜を除去することにより、前記コンタクトホール23p中にポリシリコンプラグ23Pが形成される。
【0138】
次に、図42Bの工程において、先の図40Bの工程と同様に前記層間絶縁膜23中にレジストパターンR1を使って段差部23Sが形成されるが、本実施例においては前記段差部23Sが、前記素子分離構造21C上、前記素子領域21Aにより近い部分、より具体的には、前記素子分離構造21C上の導電パターン22H1よりも素子領域21Aの側に寄った部分に形成される。
【0139】
さらに、図42Cの工程において、先の図40Cの工程と同様に前記段差23Sを形成された層間絶縁膜23上にSiN膜23Nが形成され、さらに前記SiN膜23S上に層間絶縁膜24が堆積され、その後、前記層間絶縁膜24の表面がCMP法により平坦化される。
【0140】
次に、図42Dの工程において、レジストパターンR2をマスクに、また前記SiN膜23Nをエッチングストッパに前記層間絶縁膜24をドライエッチングし、前記層間絶縁膜24中に前記素子領域21Aに対応して配線溝24Aを、また前記素子領域21Bに対応して配線溝24Bを形成する。その際、本実施例では前記段差部23Sが前記レジストパターンR2よりも前記素子領域21Aの側に寄っているため、前記配線溝24Aには前記段差部23Sに対応して、深さが前記配線溝24Bと同じの、溝部分24Aaが形成される。
【0141】
次に、図42Eの工程において、このようにして形成された配線溝24A,24Bおよび配線溝部分24Aaの底部に露出しているSiN膜23Nが、前記レジストパターンR2をマスクにドライエッチングを行うことにより除去され、さらに図42Fの工程において前記レジストパターンR2を除去した後、新たにレジスト膜を前記層間絶縁膜24上に、前記レジスト膜が前記配線溝24Aおよび24B、および前記配線溝24aを充填するように形成する。
【0142】
さらに、前記レジスト膜をフォトリソグラフィ工程によりパターニングして前記コンタクトホール23C,23Dに対応したレジスト窓を形成し、このようにして形成されたレジストパターンR3をマスクに前記層間絶縁膜23をパターニングすることにより、前記層間絶縁膜23中に前記コンタクトホール23C,23Dを形成する。
【0143】
さらに、図42Gの工程において前記レジストパターンR3を除去し、さらに前記配線溝24A,24Bおよび配線溝部分24AaをCu層(図示せず)により充填し、前記層間絶縁膜24上の余分なCu層をCMP法により除去することにより、先に図41で説明したDRAM集積回路装置30に対応した構造が得られる。
【0144】
本実施例によれば、図42Fの工程において前記コンタクトホール23C,23Dを層間絶縁膜23中にフォトリソグラフィ工程により形成する際に、同一面H上においてこれらのコンタクトホールの形成を行うことができ、前記層間絶縁膜23中に前記段差部23Sが存在していても、かかる段差部による焦点深度の問題を完全に回避することが可能になる。
【0145】
(第5の実施の形態)
図43A,43Bは、本発明の第5の実施の形態によるDRAM集積回路装置40の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【0146】
図43A,43Bを参照するに、DRAM集積回路装置40は先に説明したDRAM集積回路装置20と同様な構成を有するが、前記配線溝24Aを形成する際に、前記層間絶縁膜24を層間絶縁膜23が露出するまでエッチングせずに、底部24aを残す。そこで、前記配線溝24Aを充填する配線パターン25Aは、前記ポリシリコンプラグ23Pに、前記底部24a中に形成されたコンタクトホール24Cを介してコンタクトする。
【0147】
また本実施例では前記配線溝24Bは前記層間絶縁膜23の表面を露出するように形成されており、従って前記配線溝24Bの底部は、前記配線溝24Aの底部よりも、前記層間絶縁膜24の底部24aの厚さ分だけ深く形成されている。
【0148】
かかる構成では、前記層間絶縁膜23の厚さが比較的薄く、またこれに伴ってポリシリコンプラグ23Pの高さが比較的低い場合でも、前記配線溝24Aに形成される配線パターン25Aの高さを低減することで配線パターン25Aの寄生容量を低減でき、同時に配線溝24Bに形成される配線パターン25Bの高さを低減することで、配線パターン25Bの抵抗を低減できる。
【0149】
以下、図43A,43BのDRAM集積回路装置40の製造工程を、図44A〜44Dを参照しながら説明する。ただし図中、メモリセルキャパシタMC1,MC2は省略する。
【0150】
本実施例においては、先に説明した図40Aの工程の後、図44Aの工程において前記層間絶縁膜23上に層間絶縁膜24を形成し、さらにレジストパターンR11をマスクに前記底部23Bが残るように前記層間絶縁膜24を素子領域21Aにおいてドライエッチングし、前記層間絶縁膜24中に配線溝24Aを形成する。図40Aよりわかるように、前記ドライエッチング工程は、前記配線溝24Aの底に前記底部24aが残るように実行される。またこのドライエッチング工程においては前記素子領域21Bにおいても前記層間絶縁膜24が同様にエッチングされ、配線溝24Bが形成される。図44Aの状態では、前記配線溝24Bの底にも、前記底部24aと同じ厚さの絶縁膜24bが、前記層間絶縁膜24の一部として存在している。
【0151】
次に、図44Bの工程において前記レジストパターンR11が除去され、新たなレジストパターンR12を使って前記配線溝24Aの底において、前記底部24a中を延在するように、前記ポリシリコンプラグ23Pを露出するコンタクトホール24Cを形成する。同時に、前記配線溝24Bにおいて前記底部24bをドライエッチングし、前記溝24Bの底において前記層間絶縁膜23を露出させる。
【0152】
次に、図44Cの工程において前記レジストパターンR11が除去され、さらに新たなレジスト膜を、前記配線溝24Aおよび24B,および前記コンタクトホール24Cを充填するように形成し、さらに前記レジスト膜を露光および現像することにより、前記導体パターン22H1および拡散領域21aに対応したレジスト窓を有するレジストパターンR13を形成する。図44Cの工程では、このようにして形成されたレジストパターンR13をマスクに前記層間絶縁膜24aおよび23をパターニングすることにより、前記導体パターン22H1を露出するコンタクトホール23Cが、また前記層間絶縁膜23をパターニングすることにより、前記拡散領域21aを露光するコンタクトホール23Dが形成される。
【0153】
さらに、図44Dの工程において前記レジストパターンR13を除去し、さらに前記配線溝24A,24Bおよびコンタクトホール23C,23Dおよびコンタクトホール24CをCu層により充填し、さらに前記層間絶縁膜24上の余分なCu層をCMP法により除去することにより、図44Dに示す、Cu配線パターン25Aが前記配線溝24Aにおいて前記コンタクトホール24Cにより前記ポリシリコンプラグ23Pとコンタクトし、配線パターン25Aの一部が前記コンタクトホール23Cを充填してコンタクトプラグ25Pを形成し、また前記配線溝24B中のCu配線パターン25Bの一部が前記コンタクトホール23Dを充填してコンタクトプラグ25Qを形成する構造が得られる。
【0154】
本実施例においては、前記ポリシリコンプラグ23P上のコンタクトホール24Cと、前記コンタクトホール23Cあるいは23Dは、別々の工程で形成されるため、段差部を露光する際に生じる焦点深度の不足による露光不良の問題は生じることがなく、大きな開口数を有する高分解能露光光学系を有する露光装置を使って、前記コンタクトホール23C,23Dあるいは24Cを、高い精度で形成することができる。
【0155】
先にも説明したように、本実施例においては前記配線溝24Aと配線溝24Bの深さの差を、前記配線溝24Aの底を画成する絶縁膜24aにより実現している。このため、前記絶縁膜24aの膜厚を十分に大きく設定することにより、前記ポリシリコンプラグ23Pの高さが比較的小さい場合でも、十分な差を、前記配線溝24Aおよび24Bの深さに対して確保することが可能になる。
【0156】
(第6の実施の形態)
図45A〜45Dは、本発明の第6の実施の形態によるDRAM集積回路装置50の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また本実施例においても、前記メモリセルキャパシタMC1,MC2の説明は省略する。
【0157】
図45Aは先の図44Aの工程に対応するが、本実施例においては前記層間絶縁膜23と24との間にSiN膜51Nを介在させ、また前記層間絶縁膜24を、間にSiN膜52Nを介在させた絶縁膜241と242の積層により形成している。
【0158】
そこで、図45Aの工程では前記SiN膜52Nをエッチングストッパに前記層間絶縁膜24のうちの絶縁膜242がドライエッチングされ、前記メモリセル領域21Aに対応して配線溝24Aが、また前記周辺回路領域21Bに対応して配線溝24Bが、同じ深さで形成されている。
【0159】
次に、図45Bの工程において前記図44Bの工程と同様に前記レジストパターンR11が除去され、前記レジストパターンR12をマスクに前記SiN膜52Nおよびその下の層間絶縁膜241,さらにその下のSiN膜51Nが順次ドライエッチングされ、前記ポリシリコンプラグ23Pを露出する開口部24Cが、前記配線溝24Aの底に形成される。また同時に、前記配線溝24Bがさらにエッチングされ、前記層間絶縁膜23の表面が前記配線溝24Bの底において露出する。
【0160】
さらに、図45Cの工程において前記図44Cの工程と同様にレジストパターンR13を使ってコンタクトホール23C,23Dが形成され、図45Dの工程において図44Dの工程と同様に前記配線溝24Aおよびコンタクトホール23C,24Cを充填するようにCu配線パターン25Aが、また配線溝24Bおよびコンタクトホール23Dを充填するようにCu配線パターン25Bが形成される。
【0161】
本実施例においては、前記配線溝24Aあるいは24Bを形成する際にSiN膜52Nあるいは51Nがエッチングストッパ膜として作用し、前記配線溝24A,24Bの深さを、プロセス時間に頼らずに正確に制御することが可能になる。
【0162】
(第7の実施の形態)
図46A〜46Eは、本発明の第7の実施の形態によるDRAM集積回路装置60の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また本実施例においても、前記メモリセルキャパシタMC1,MC2の説明は省略する。
【0163】
図46Aは先の図45Aの工程に対応するが、本実施例では、さらに前記絶縁膜242上に別の絶縁膜53Nを形成している。
【0164】
図45Aの工程と同様に、図46Aの工程においては前記配線溝24Aおよび24Bが同一の深さに、前記SiN膜52Nをエッチングストッパとして形成され、図46Bの工程において前記絶縁膜241中に、後で説明するレジストパターンR22をマスクに、コンタクトホール24Cが、前記SiN膜51Nを露出するように形成される。
【0165】
図46Bの工程では前記レジストパターンR22が、前記配線溝24Aと配線溝24Bとの間に形成され前記SiN膜53Nで覆われた絶縁膜パターン242を部分的に露出しており、前記コンタクトホール24Cの形成と同時に、前記配線溝24Bにおいて前記絶縁膜241が、前記SiN膜53Nをハードマスクに、自己整合的にエッチングされ、前記SiN膜51Nがエッチングストッパ膜として露出される。
【0166】
次に図46Cの工程においてさらに前記コンタクトホール24Cの底および前記配線溝24Bの底において露出されていたSiN膜51Nが、前記レジストパターンR22をマスクとしたエッチング工程により除去される。
【0167】
さらに、図46Dの工程において、前記図46Cの工程に対応して前記コンタクトホール23C,23Dが、レジストパターンR13をマスクに形成され、さらに図46Eの工程において前記レジストパターンR13を除去した後、前記配線溝24Aおよび24Bを、前記コンタクトホール23C、23Dおよびコンタクトホール24Bを含めてCu層により充填し、さらに余分なCu層をCMP工程により除去することにより、前記配線溝24Aに前記コンタクトホール24Cを充填するCu配線層25Aが、また前記配線溝24Bに、前記コンタクトホール23C,23Dを充填するコンタクトプラグ25P,25Qをその一部として含むCu配線層25Bが形成された構造が得られる。
【0168】
図47Aは図46Aの工程で使われるレジストパターンR11を、また図47Bは図46B,46Cの工程で使われるレジストパターンR22を示す平面図である。
【0169】
図47Aを参照するに、前記レジストパターンR11は前記配線溝24Aに対応するレジスト窓R11Aと前記配線溝24Bに対応するレジスト窓R11Bを有し、従って前記層間絶縁膜242上に形成されたSiN膜53Nには、図46Aの工程において、前記配線溝24Aおよび24Bの形状に従って開口部が形成される。
【0170】
一方、図47Bでは前記レジストパターンR22は前記メモリセル領域21Aおよび素子分離領域21Cのみを覆い、周辺回路領域21Bは覆わない。またレジストパターンR22は、前記コンタクトホール24Cに対応したレジスト窓のみを有している。
【0171】
一方、前記周辺回路領域においては、前記層間絶縁膜242は、前記配線溝24Bに対応した開口部を形成されたSiN膜53Nにより覆われているため、この状態で図46Bあるいは図46Cのドライエッチング工程を行った場合、前記SiN膜53Nがハードマスクとして作用し、前記配線溝24Bの領域のみがエッチングされる。
【0172】
すなわち、本実施例においては、図46Bあるいは図46Cの工程において前記周辺回路領域21BにおいてレジストパターンR22を先の工程で使われたレジストパターンR11に整合して形成する必要がなく、半導体装置の製造工程が大幅に簡素化される。
【0173】
(第8の実施の形態)
図48A〜48Dは、本発明の第8の実施の形態によるDRAM集積回路装置70の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【0174】
図48Aを参照するに、本実施例では先に説明した図42Aの構造上にSiN膜51Nと絶縁膜241とSiN膜52Nと絶縁膜242とSiN膜53Nとを順次積層し、さらに前記SiN膜53N上に、前記導体パターン22H1および拡散領域21aに対応したレジスト窓を有するレジストパターンR41を形成する。さらに前記レジストパターンR41をマスクに、前記SiN膜53N,前記絶縁膜242,前記SiN膜52N,前記絶縁膜241,前記SiN膜51Nおよびその下の層間絶縁膜23を順次エッチングすることにより、前記層間層間絶縁膜23中に前記導電パターン22H1を露出するコンタクトホール23Cと、前記拡散領域21aを露出するコンタクトホール23Dとを形成する。
【0175】
次に、図48Bの工程において前記レジスト膜R41を除去し、前記コンタクトホール23C,23Dを形成されたSiN膜53N上に、前記配線溝24Aおよび24Bに対応したレジスト窓を有するレジストパターンR42を形成し、さらに前記レジストパターンR42をマスクに前記SiN膜52Nおよびその下の絶縁膜242をパターニングすることにより、前記メモリセル領域21Aに対応して配線溝24Aが、前記周辺回路領域に対応して配線溝24Bが形成される。図48Bの状態では、さらに前記配線溝24A,24Bの底においてSiN膜53Nが、同じレジストパターンR42をマスクにエッチング除去されている。なお、図48Bの工程、および次の図48Cの工程においても、前記コンタクトホール23C,23Dには樹脂膜が充填され、コンタクトホール23Cあるいは23Dにより露出される導体パターン22H1あるいは拡散領域21aを保護している。
【0176】
次に、図48Cの工程において前記レジストパターンR42を除去し、先に前記図47Bで説明したレジストパターンR22に対応したレジストパターンR43を、前記レジストパターンR43が前記配線溝24Aを充填するように形成する。
【0177】
さらに、図48Cの工程では、前記レジストパターンR43中に形成されたレジスト窓を介して前記絶縁膜241を前記SiN膜51Nが露出するまでドライエッチングすることにより、前記配線溝24A中に、前記ポリシリコンプラグ23Pを露出するコンタクトホール24Cを形成する。
【0178】
また、図48Cの工程では前記コンタクトホール24Cの形成と同時に、前記配線溝24Bにおいて前記絶縁膜241がエッチングされ、前記配線溝24Bの深さが、前記SiN膜51Nが露出するまで増大される。
【0179】
さらに、図48Dの工程において前記レジストパターンR43およびコンタクトホール23C,23D中の保護樹脂膜が除去され、さらに前記配線溝24A,24Bおよびコンタクトホール23C,23Dおよび24CをCu層により充填した後、前記SiN膜53N上の余分なCu層をCMP法により除去することにより、前記配線溝24Aおよび24B中にCu配線パターン25A,25Bが、前記Cu配線パターン25Aが前記コンタクトホール24Cを充填するように、また前記Cu配線パターン25Aの一部を構成するCuプラグ25Pが前記コンタクトホール23Cを充填するように、さらに前記Cu配線パターン25Bの一部を構成するCuプラグ25Qが前記コンタクトホール23Dを充填するように形成される。
【0180】
このように、本実施例に示すように本発明を、先にコンタクトホール23C,23Dが形成されるように実施することも可能である。
【0181】
(第9の実施の形態)
次に、MIMキャパシタを有する本発明の第9の実施の形態による半導体装置80の製造工程を、図49A〜図49Fを参照しながら説明する。
【0182】
図49Aを参照するに、半導体装置80はシリコン基板(図示せず)上にSiNバリア膜81Aで覆われた配線パターン81を有し、前記配線パターン81は層間絶縁膜82により覆われている。さらに前記層間絶縁膜82上には次の層間絶縁膜83が形成されており、前記層間絶縁膜82、83中には、前記配線パターン81に到達するビアプラグ82A,82B,82Cが形成されている。
【0183】
前記層間絶縁膜83は平坦面を有し、前記平坦面において前記ビアプラグ82A,82B,82Cの上面が露出している。図示の例では、前記ビアプラグ82Cは前記層間絶縁膜83上に形成されたSiN膜83Aにより覆われている。
【0184】
前記層間絶縁膜83上には、下部電極84aとキャパシタ絶縁膜84bと上部電極84cとを積層した構成のMIMキャパシタ84が形成されており、図示の例では前記下部電極84cが前記層間絶縁膜83上において前記ビアプラグ82A,82Bとコンタクトする。
【0185】
このように、図49Aの構成では、前記MIMキャパシタ84の上部電極84cが前記層間絶縁膜83中に埋設されているビアプラグ82Cの上面よりも実質的に高い位置に形成される。
【0186】
次に、図49Bの工程において、前記キャパシタ84は前記層間絶縁膜83上に形成された次の層間絶縁膜85により覆われ、前記層間絶縁膜85上にはCMP法による平坦化工程の後、SiN膜86を介して前記キャパシタ84の上部電極への配線パターンに対応したレジスト窓R81aおよび前記ビアプラグ82Cへの配線パターンに対応したレジスト窓R81bを有するレジストパターンR81が形成される。
【0187】
さらに、図49Bの工程では、前記SiN膜86を、前記レジストパターンR81をマスクにパターニングし、次に図49Cの工程において前記層間絶縁膜85を、同じレジストパターンR81をマスクにパターニングすることにより、前記層間絶縁膜85中に、前記レジスト窓R81aに対応した配線溝85Aを、また前記レジスト窓81bに対応した配線溝85Bを、実質的に共通の深さに形成する。
【0188】
次に、図49Dの工程において前記レジストパターンR81を除去し、さらに前記配線溝85Aを覆うレジストパターンR82を形成する。さらに前記レジストパターンR82をマスクに、また前記レジストパターンR82により露出された部分においては先に図49Bの工程でパターニングされたSiN膜86をハードマスクに、前記層間絶縁膜85をドライエッチングすることにより、前記配線溝85Bの深さを増大させる。
【0189】
次に、図49Eの工程において前記レジストパターンR82を除去し、新たにレジスト膜を、前記配線溝85Aおよび配線溝85Bを充填するように形成する。
【0190】
図49Eの工程では、さらに前記レジスト膜を露光および現像することにより、前記ビアプラグ82Cに対応したレジスト窓R83aを有するレジストパターンR83を形成し、前記レジストパターンR83をマスクに前記層間絶縁膜85をドライエッチングすることにより、前記配線溝85B中にビアホール85bを形成する。
【0191】
さらに、図49Fの工程において前記レジストパターンR83を除去し、さらに前記ビアホール85bの底に露出していたSiN膜83Aおよび層間絶縁膜85の表面に形成されていたSiN膜86を除去し、前記配線溝85Aおよび85BをCu層により、前記ビアホール85bも含めて充填し、さらに前記層間絶縁膜85上の余分なCu層をCMP法により除去することにより、前記浅い配線溝85AをCu配線パターン87Aにより、また前記深い配線溝85BをCu配線パターン87Bにより充填した構造が得られる。
【0192】
(第10の実施の形態)
次に、MIMキャパシタを有する本発明の第10の実施の形態による半導体装置90の製造工程を、図50A〜50Eを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【0193】
本実施例では図50Aの工程において先に図49Aで説明したのと同様な構造を形成する。ただし本実施例では、前記MIMキャパシタ84の高さがそれほど高くない場合を取り扱うため、図50Aの工程において前記層間絶縁膜83上に形成されるMIMキャパシタ84の上部電極84cの厚さは、前記下部電極84aの厚さと同程度に設定されている。
【0194】
本実施例では図50Bの工程において、図50Aの構造上に前記層間絶縁膜85を厚く形成し、このようにして形成した層間絶縁膜85を、前記層間絶縁膜85上に形成されたレジストパターンR91をマスクにパターニングすることにより、前記層間絶縁膜85中に前記MIMキャパシタ84上に形成される配線パターンのための配線溝85Aを、また前記ビアプラグ82Cに接続される配線パターンのための配線溝85Bを、さらに前記配線溝85Aの一部に形成されるコンタクトホールに対応する配線溝85Cを、共通の、前記MIMキャパシタ84の上部電極が露出しないように選ばれた深さに形成する。
【0195】
次に、図50Cの工程において前記レジストパターンR91を除去し、前記配線溝85Aを覆うように形成された新たなレジストパターンR92をマスクにドライエッチングを行うことにより、前記配線溝85Bの深さを増大させると同時に、前記コンタクトホールに対応する配線溝85Cの深さを増大させ、前記MIMキャパシタ84の上部電極84cを露出させる。これにより、前記配線溝85Cは、前記層間絶縁膜85中において前記MIMキャパシタの上部電極84cを露出させるコンタクトホールを形成する。
【0196】
さらに、図50Dの工程において前記レジストパターンR92を除去し、前記配線溝85A,85Bおよびコンタクトホール85Cを充填するようにレジスト膜を形成し、さらにこれを露光および現像して前記ビアプラグ82Cに対応したレジスト窓を有するレジストパターンR93を形成する。図50Dの工程では、このようにして形成されたレジストパターンR93をマスクに前記配線溝85B中において前記層間絶縁膜85をパターニングし、前記ビアプラグ82Cを覆っているSiN膜83Aを露出させるコンタクトホール85bを形成する。
【0197】
さらに、図50Eの工程においてレジストパターンR93を除去し、前記コンタクトホール85bを除去した後、前記層間絶縁膜85上に前記配線溝85A,85Bおよびコンタクトホール85Cを充填するようにCu層を堆積し、さらに前記層間絶縁膜85上の余分なCu層をCMP法により除去することにより、前記配線溝85AにおいてCu配線パターン87Aを、また配線溝85BにおいてCu配線パターン87Bを有する構造が得られるが、かかる構造では、前記Cu配線パターン87Aの一部が、前記コンタクトホール85Cを充填するCuコンタクトプラグ87Cにより、前記MIMキャパシタ84の上部電極84cにコンタクトする。
【0198】
本実施例においても、前記Cu配線パターン87Bの深さが、前記MIMキャパシタ84にコンタクトするCu配線パターン85Aの深さよりも大きく形成されている。
【0199】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の記載の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【0200】
本発明によれば、デュアルダマシン法により形成される多層配線構造を有し、また基板上に高さの大きく異なる複数の導電領域を有する半導体装置において、これら高さの異なる導電領域を露出するコンタクトホールをフォトリソグラフィ工程により形成する際に、これらのコンタクトホールを同時に形成した場合に高さの高い導電領域が、高さの低い導電領域を露出するコンタクトホール形成の際に過剰なエッチングを受け、損傷してしまう問題が解消される。また本発明によれば、デュアルダマシン法により、高さの異なる、従って厚さの異なる配線層を、同一配線層中に、前記配線層の下の配線層に損傷を与えることなく形成することが可能になる。
【0201】
また、本発明によれば、デュアルダマシン法により形成される多層配線構造を有し、また基板上に高さの大きく異なる複数の導電領域を有する半導体装置において、コンタクトホールをフォトリソグラフィ工程により形成する際に、導電領域の高さが大きく異なっていても、焦点深度の不足による露光困難性の問題が解消し、大きな開口数の高解像度露光光学系を使って、平坦面上と同様な、非常に微細なコンタクトホールを形成することが可能になる。さらに本発明によれば、前記配線パターンを含む多層配線構造から延在するコンタクトプラグを、前記多層配線構造にコンタクトする第2の導電領域と異なる材料により形成することにより、例えばメモリセル領域と周辺回路領域あるいは論理回路領域を含む半導体集積回路装置において前記第2の導電領域をポリシリコンとすることにより、前記基板中において前記第2の導電領域とコンタクトする拡散領域の不純物濃度を、低いコンタクト抵抗を犠牲にすることなく低減でき、同時にCMOS素子のn型あるいはp型拡散領域とコンタクトするコンタクトプラグを、前記配線パターンを形成するのと同じ金属プラグとすることにより、拡散領域の導電型に無関係に安定したコンタクトを実現することが可能になる。特に本発明において前記配線溝を、前記コンタクトホールが形成される部分において、前記第2の導電領域とコンタクトする部分におけるよりも深く形成することにより、このような部分において配線の寄生抵抗を低減できると同時に、前記第2の導電領域とコンタクトする領域において、配線の寄生容量を低減することが可能になる。また本発明では多層配線構造をデュアルダマシン法により形成するため、前記配線パターンおよびコンタクトプラグをCuなどの低抵抗金属により形成できる。
【0202】
また、本発明によれば、デュアルダマシン法により多層配線構造を形成する際に、多層配線構造中に配線パターンを異なった深さで形成でき、その結果、必要な個所において配線パターンの寄生抵抗を減少させることができ、また必要な個所において寄生容量を減少させることができる。その際、前記高い位置に形成される第2の導電領域と前記配線パターンとのコンタクトを、前記第2のコンタクトホールを介して行うことにより、前記第2の導電領域の高さが比較的小さい場合でも配線パターンと基板との間に十分な距離が確保できるため、寄生抵抗を低減したい個所において前記第1の溝部分を十分に深く形成し、この部分における配線寄生抵抗を効果的に低減させることが可能になる。
【0203】
また、本発明によれば、デュアルダマシン法により形成される多層配線構造を有するDRAM集積回路装置において、基板上のメモリセル領域においてメモリセルトランジスタの一部を形成する拡散領域にコンタクトする導電性プラグをポリシリコンとすることで、前記導電性プラグと拡散領域との間のコンタクト抵抗を抑制しつつ、拡散領域の不純物濃度を低減できる。拡散領域の不純物濃度を低減することにより、メモリセルトランジスタの拡散領域から延在するメモリセルキャパシタにおける蓄積電荷のリークが低減され、DRAMのリフレッシュ動作が向上する。一方、CMOS回路が形成される基板上の周辺回路領域においては、前記多層配線構造は基板上の素子あるいは導電領域と、前記配線パターンを形成するのと同じ金属よりなる導電性プラグによりコンタクトするため、前記素子あるいは導電領域がp型であってもn型であっても、安定したコンタクトを確保することができる。さらに本発明によれば、前記第1および第2のコンタクトホールをフォトリソグラフィ工程により形成する際に、焦点深度の不足による露光困難性の問題を回避することができる。
【0204】
また、本発明によれば、デュアルダマシン法により形成される多層配線構造を有する半導体装置の製造方法において、高さの大きく異なる第1および第2の導電領域が存在する場合でも、前記多層配線構造中に前記第2の導電領域を露出するように導電溝を形成した後で、より低い前記第1の導電領域を形成するコンタクトホールを形成するため、これら高さの異なる導電領域を露出するコンタクトホールをフォトリソグラフィ工程により形成する際に、これらのコンタクトホールを同時に形成した場合に高さの高い導電領域が、高さの低い導電領域を露出するコンタクトホール形成の際に過剰なエッチングを受け、損傷してしまう問題が解消される。
【0205】
また、本発明によれば、デュアルダマシン法により、高さの異なる、従って厚さの異なる配線層を、同一配線層中に、前記配線層の下の配線層に損傷を与えることなく形成することが可能になる。
【0206】
また、本発明によれば、前記コンタクトホールの露光時に露光光学系の焦点深度が不足する問題は生じない。また本発明において、前記配線溝を、前記コンタクトホールが形成される部分において、前記第2の導電領域とコンタクトする部分におけるよりも深く形成することにより、このような部分において配線の寄生抵抗を低減できると同時に、前記第2の導電領域とコンタクトする領域において、配線の寄生容量を低減することが可能になる。また本発明では多層配線構造をデュアルダマシン法により形成するため、前記配線パターンおよびコンタクトプラグをCuなどの低抵抗金属により形成できる。
【0207】
また、本発明によれば、デュアルダマシン法により多層配線構造を形成する際に、多層配線構造中に配線パターンを異なった深さで形成でき、その結果、必要な個所において配線パターンの寄生抵抗を減少させることができ、また必要な個所において寄生容量を減少させることができる。その際、前記高い位置に形成される第2の導電領域と前記配線パターンとのコンタクトを、前記第2のコンタクトホールを介して行うことにより、前記第2の導電領域の高さが比較的小さい場合でも配線パターンと基板との間に十分な距離が確保できるため、寄生抵抗を低減したい個所において前記第1の溝部分を十分に深く形成し、この部分における配線寄生抵抗を効果的に低減させることが可能になる。特に本発明においては、前記第1の配線溝を形成する工程、および前記第2の配線溝により前記第1の層間絶縁膜を露出させる工程においてエッチングストッパ膜を使うことにより、深さの異なる配線溝を安定に形成することが可能になる。
【0208】
また、本発明によれば、フォトリソグラフィ工程により先に深いコンタクトホールを形成し、後から配線溝を形成することにより、異なった深さの配線溝を有する多層配線構造をデュアルダマシン法で形成する際に、露光光学系の焦点深度の不足による露光の不良の問題が解消され、また前記コンタクトホールを基板上のパターンに対して位置合わせし、配線溝をコンタクトホールに対して位置合わせすることにより、配線溝を基板上のパターンに対して高い精度で位置合わせすることができる。
【0209】
また、本発明によれば、前記第1の層間絶縁膜上にMIMキャパシタなどのキャパシタが形成されていて、その結果、前記キャパシタの上部電極と基板上の導電領域との間に大きな高さの差が存在するような半導体装置の場合であっても、コンタクトホールを焦点深度の不足の問題を回避して確実に高い精度で形成でき、前記キャパシタおよび前記導電領域にコンタクトする多層配線構造を、確実に歩留まり良く形成できる。
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に深さの異なるコンタクトプラグまたはビアプラグが形成された多層配線構造を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
今日の半導体装置では、基板上に形成された多数の素子を接続するために、CMP法(chemical mechanical polishing)法により平坦化された多層配線構造が使われる。典型的な多層配線構造では、基板上に配線層や層間絶縁膜が交互に形成されており、層間絶縁膜を隔てて形成された配線層あるいは導電部が、コンタクトプラグ等により相互に電気的に接続される。このような多層配線構造中に形成されるコンタクトプラグは、接続する導電部、例えば、拡散領域やゲート領域の位置により深さが異なることが多い。
【0003】
特に微細化されたDRAM集積回路装置あるいはDRAMを含む集積回路装置の場合、メモリセルキャパシタに蓄積された電荷の散逸を可能な限り抑制し、十分に長いリフレッシュ間隔を確保するのが望ましく、このためにはメモリセルトランジスタを構成するMOSFETにおいて、拡散領域における格子欠陥の発生を抑制する必要がある。このためには前記拡散領域の不純物濃度を抑制する必要があるが、このような不純物濃度の低い拡散領域にコンタクトするコンタクトプラグは、Siに対して低いコンタクト抵抗が実現できるように、同じ導電型のポリシリコンにより形成するのが望ましい。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平05−152449号公報
【特許文献2】特開2002−50748号公報
【特許文献3】特開平10−200075号公報
【特許文献4】特開2000−77407号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一方、DRAM集積回路装置あるいはDRAMを含む集積回路装置は、DRAMメモリセルのみならず、周辺回路あるいは様々な論理回路などを含んでおり、これらの回路中にはCMOS回路が含まれるのが普通である。そこで、このようなCMOS回路においては、コンタクトプラグを特定の導電型のポリシリコンにより形成することができず、n型拡散領域およびp型拡散領域のいずれに対しても同じように作用する最適な仕事関数を有する金属プラグを使い、同時に拡散領域の不純物濃度を増大させることにより、コンタクト抵抗を低減させる必要がある。
【0006】
しかし、このような構成をDRAMと組み合わせようとすると、半導体集積回路装置の製造工程が非常に複雑になってしまう。
【0007】
上記の問題を解決するために、深さの異なるコンタクトホールを同時に形成する方法も考えられるが、次のような問題が発生する。
【0008】
図1は、一つのコンタクトホールにポリシリコンプラグを形成し、他のコンタクトホールに金属プラグを形成し、深さの異なるコンタクトホールを1枚のマスクで同時に形成した、仮想的な半導体装置の断面図である。
【0009】
図1を参照するに、この仮想的半導体装置は素子分離構造570Aが形成されたシリコン基板570上に形成されており、前記シリコン基板570上にはゲート絶縁膜571Iを介して、例えばポリサイド構造のゲート電極571と前記ゲート電極571上の窒化膜パターン572とよりなるゲート構造570Gが形成されており、前記ゲート構造570Gは、窒化膜よりなる側壁絶縁膜573により覆われている。
【0010】
前記シリコン基板570上には前記ゲート構造570Gを覆うように層間絶縁膜570Bが形成されており、前記層間絶縁膜570B中には、前記シリコン基板570中に形成された拡散領域561A,561Bとの電気接続のために、コンタクトホール595,596がそれぞれ形成されている。また前記層間絶縁膜570B中には、前記ポリサイドゲート電極571との電気接続のために、コンタクトホール597が形成されている。
【0011】
図示の構造では前記拡散領域561Bにコンタクトして、ショットキー障壁によるコンタクト抵抗を低減するためにポリシリコンプラグ581が形成されており、前記コンタクトホール596は、前記ポリシリコンプラグ581を露出するように形成されている。
【0012】
このように、前記仮想的半導体装置では深さの異なるコンタクトホール595,596,597が形成されることになる。
【0013】
しかし、図1に示すように、互いに異なる深さを有するコンタクトホール595〜597を同時に形成しようとすると、より深い深さのコンタクトホール595が拡散領域561に到達するようなエッチング量でエッチングを行った場合には、コンタクトホール596では、ポリシリコンプラグ581がエッチングされてしまい、また場合によってはゲート電極571が露出するまでエッチングが進行したりするなど、符号591,592で示すようにオーバーエッチングが発生してしまうのが避けられない。
【0014】
この状態でコンタクトホール596にタングステン等の導体を充填し、半導体装置を形成すると、前記拡散領域561Bに隣接するゲート電極571と前記コンタクトホール596を介して前記拡散領域561Bに接続される配線パターンとの間の絶縁耐圧が低下するという問題が発生する。
【0015】
特に、コンタクトホール596の径が大きい場合や位置ずれが生じた場合にはゲート電極571を露出するまでエッチングが進行し、ゲート電極571とコンタクトホールを埋め込んだメタルとが短絡する問題が発生する。
【0016】
図2は、このようなレジストパターンのアライメントずれが生じた状態でエッチングを行った場合の半導体装置の断面図である。
【0017】
図2に示すように、開口部599にポリシリコンプラグ581に対するアライメントずれが生じた場合には、オーバーエッチング593がゲート電極571上に生じてしまい、コンタクトホール596に埋め込まれるメタルとゲート電極571とが短絡してしまう問題が発生する。
【0018】
ところで、非常に微細化されたDRAM集積回路装置あるいはDRAMを含む集積回路装置では、DRAMメモリセル領域においてはメモリセルキャパシタのキャパシタンスが非常に小さいことに鑑み、配線パターンの寄生容量を低減させるのが重要な課題となる。これに対し、周辺回路領域や論理回路領域においては動作速度の向上のため、配線パターンの抵抗を低減するのが重要な課題となる。
【0019】
例えば、特開2002−50748号公報には、すでに形成された配線パターンを部分的にエッチングし、配線パターンの高さを低減することにより、寄生容量を低減する構成が提案されている。しかし、この従来の構成では、既存の配線パターンの表面をエッチングするため、配線パターンを構成する金属結晶の粒界においてエッチングが促進され、配線パターンの厚さが局所的に変動してしまい、エレクトロマイクレーション耐性の劣化など、半導体装置の信頼性に問題が報じてしまう。また、この従来の構成では、すべてのコンタクトプラグが金属により形成されるため、コンタクトプラグにコンタクトする拡散領域の不純物濃度を増大させる必要があり、DRAMのメモリセルトランジスタなどでは格子欠陥などにより、メモリセルキャパシタに蓄積した電荷が容易に散逸してしまい、短い間隔でリフレッシュを行うことが必要になる。一方、この問題を回避するために拡散領域の不純物濃度を低減させた場合には、ショットキー障壁によるコンタクト抵抗増大の問題が生じてしまう。
【0020】
また、特開平10−223858号公報には、メモリセル領域と周辺回路領域とで層間絶縁膜中に段差を形成し、メモリセル領域には浅い配線溝を、周辺回路領域には深い配線溝を形成することにより、メモリセル領域の配線パターンについては寄生キャパシタンスを低減し、周辺回路領域の配線パターンについては寄生抵抗を低減する構成が記載されている。しかし、この従来の構成では、浅い配線溝と深い配線溝に同時にコンタクトホールを形成する必要があり、段差を有した微細パターン露光時に焦点深度の問題が発生するのが避けられない。またこの従来技術では、コンタクトホールを形成する際に位置ずれが生じると、先に図2で説明したのと同様な問題が生じてしまう。
【0021】
さらに、特開平10−200075号公報にも、メモリセル領域と周辺回路領域とで層間絶縁膜中に段差を形成し、メモリセル領域に浅い配線溝を、周辺回路領域に深い配線溝を形成する構成が記載されているが、この従来の構成では、コンタクトホール形成時に、先に説明した焦点深度の問題が発生するのが避けられない。また、この従来の構成では、CMOS回路を含むすべてのコンタクトホールに同時にコンタクトプラグが形成されるため、コンタクトプラグを金属により形成する必要があり、DRAMメモリセルトランジスタにおいては、先に説明した蓄積電荷のリークあるいはコンタクト抵抗の増大の問題が避けられない。
【0022】
さらに、特開2000−77407号公報には、自己整合コンタクト構造とダマシン法により形成された配線パターンを組み合わせた半導体装置が記載されている。この従来の構成では、配線パターンが形成される配線溝を浅く形成し、配線パターンの寄生容量を低減すると同時に、部分的により深い配線溝を形成し、寄生抵抗の低い配線パターンを形成している。しかし、この従来の構造では、浅い配線パターンがビアプラグ上面とコンタクトするように設計されるため、深い配線パターンがビアプラグ上を通過しようとすると、ビアプラグに切り込んでしまい、ビアプラグに隣接するゲート電極など他の導電部と短絡を生じる恐れがある。このため、このような深い配線パターンをビアプラグとコンタクトさせる場合には、いったんビアプラグに浅い配線パターンをコンタクトさせ、深い配線パターンをこのような浅い配線パターンに接続するように構成する必要があるが、かかる構成は回路パターンを非常に複雑にしてしまう。また、この従来の構成でも、すべてのコンタクトプラグが同時に形成されるため、コンタクトプラグを金属により形成する必要があり、DRAMメモリセルトランジスタにおいては、先に説明した蓄積電荷のリークあるいはコンタクト抵抗の増大の問題が避けられない。
【0023】
このように、DRAMメモリセル領域と論理素子を含む領域とでは、多層配線構造に課せられる要求が異なっており、これらを同時に満足させることのできる安価で信頼性の高い半導体装置の製造方法が必要とされている。
【0024】
そこで本発明は上記の問題点を解決した新規で有用な半導体装置の製造方法を提供することを概括的課題とする。
【0025】
本発明のより具体的な課題は、配線層と、前記配線層の下方に、前記配線層に対して相互に異なった高さレベルで形成され、それぞれ異なった材料よりなる複数の導電部とを含み、前記複数の導電部が前記配線層に接続される構成を有し、コンタクト抵抗を抑制でき、少ない工程で、容易に形成できる半導体装置の製造方法を提供することにある。
【0026】
本発明の他の課題は、前記配線層の厚さが、基板上の第1の領域と第2の領域とで異なる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0027】
本発明の一観点によれば、基板上に第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜中に、前記第1の層間絶縁膜を貫通して開口部を、前記開口部が前記基板上に形成された第1の導電領域を露出させるように形成する工程と、前記開口部に第2の導電領域を、前記第2の導電領域の上面の高さが、前記基板上に形成された第3の導電領域の高さよりも高くなるように形成する工程と、前記第1の層間絶縁膜上に前記第2の導電領域を覆うように第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜中に第1の配線溝および第2の配線溝を、前記第1の配線溝が前記第2の導電領域上を通過するように、同時に形成する工程と、前記第1の配線溝中に、前記第2の導電領域を露出するように、前記第2の層間絶縁膜中を貫通する第1のコンタクトホールを形成し、同時に前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線溝において前記第1の層間絶縁膜を露出させる工程と、前記第1のコンタクトホール内を埋め込むレジスト層を形成し、前記第2の配線溝中に、前記第1の層間絶縁膜をエッチングすることにより、前記基板上の前記第3の導電領域を露出するように、第2のコンタクトホールを形成する工程と、前記第1および第2の配線溝を、前記第1および第2のコンタクトホールを含めて、導電材料により充填する工程と、前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝に第1および第2の配線パターンを、また前記第1および第2のコンタクトホールに第1および第2のコンタクトプラグを、前記導電材料によりそれぞれ形成する工程とよりなることを特徴とする半導体装置の製造方法が提供される。
【0028】
本発明によれば、デュアルダマシン法により多層配線構造を形成する際に、多層配線構造中に配線パターンを異なった深さで形成でき、その結果、必要な個所において配線パターンの寄生抵抗を減少させることができ、また必要な個所において寄生容量を減少させることができる。その際、前記高い位置に形成される第2の導電領域と前記配線パターンとのコンタクトを、前記第2のコンタクトホールを介して行うことにより、前記第2の導電領域の高さが比較的小さい場合でも配線パターンと基板との間に十分な距離が確保できるため、寄生抵抗を低減したい個所において前記第1の溝部分を十分に深く形成することができる。
【0029】
本発明の他の観点によれば、基板上に第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜中に、前記第1の層間絶縁膜を貫通して開口部を、前記開口部が前記基板上に形成された第1の導電領域を露出させるように形成する工程と、前記開口部に第2の導電領域を、前記第2の導電領域の上面の高さが、前記基板上に形成された第3の導電領域の高さよりも高くなるように形成する工程と、前記第1の層間絶縁膜上に前記第2の導電領域を覆うように第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜および前記第1の層間絶縁膜を貫通し前記第3の導電領域を露出するように第1のコンタクトホールを形成する工程と、前記第1のコンタクトホール内にレジストを埋め込み、前記第2の層間絶縁膜中に第1の配線溝および第2の配線溝を、前記第1の配線溝が前記第2の導電領域上を通過するように、また前記第2の配線溝が前記第1のコンタクトホールを横切るように、同時に形成する工程と、前記第1の配線溝中に、前記導電領域を露出するように、前記第2の層間絶縁膜中を貫通する第2のコンタクトホールを形成し、同時に前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線溝において前記第1の層間絶縁膜を露出させる工程と、前記第1および第2の配線溝を、前記第1および第2のコンタクトホールを含めて、導電材料により充填する工程と、前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝に第1および第2の配線パターンを、また前記第1および第2のコンタクトホールに第1および第2のコンタクトプラグを、前記導電材料によりそれぞれ形成する工程とよりなることを特徴とする半導体装置の製造方法が提供される。
【0030】
本発明によれば、フォトリソグラフィ工程により先に深いコンタクトホールを形成し、後から配線溝を形成することにより、異なった深さの配線溝を有する多層配線構造をデュアルダマシン法で形成する際に、露光光学系の焦点深度の不足による露光の不良の問題が解消され、また前記コンタクトホールを基板上のパターンに対して位置合わせし、配線溝をコンタクトホールに対して位置合わせすることにより、配線溝を基板上のパターンに対して高い精度で位置合わせすることができる。
【0031】
本発明のその他の観点によれば、キャパシタを有する半導体装置の製造方法であって、第1及び第2の素子領域を画成された基板上に、前記第1及び第2の素子領域を連続的に覆うように第1の層間絶縁膜を形成する工程と、前記第1の素子領域において、前記第1の層間絶縁膜中に第1の配線パターンを、前記第2の素子領域において、前記第1の層間絶縁膜中に第2の配線パターンを形成する工程と、前記第1の素子領域において、前記第1の層間絶縁膜上に、前記第1の配線パターンと電気的にコンタクトするキャパシタを形成する工程と、前記第1の層間絶縁膜上に、第1の領域から第2の領域まで連続して、前記キャパシタを覆うように第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜中に、前記第1の素子領域において第1の配線溝を、前記第2の素子領域において第2の配線溝を、同時に形成する工程と、前記第2の層間絶縁膜中に、前記第1の配線溝において前記キャパシタを露出するように、第1のコンタクトホールを形成する工程と、前記コンタクトホールを形成する工程と同時に、前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線層の深さを前記第1の配線層の深さよりも増大させる工程と、前記第1のコンタクトホールを埋め込むレジスト層を形成し、前記第2の素子領域において、前記第2の配線溝中に、前記第2の層間絶縁膜中を貫通する第2のコンタクトホールを、前記第2のコンタクトホールが前記第2の配線パターンを露出するように形成する工程と、前記第1及び第2の配線溝を、前記コンタクトホールを含めて導電材料により充填する工程と、前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝にそれぞれの配線パターンを、前記コンタクトホールにコンタクトプラグを、前記導電材料により形成する工程とよりなることを特徴とする半導体装置の製造方法が提供される。
【0032】
本発明によれば、高い位置の導電領域と低い位置の導電領域に同時にコンタクトホールを形成する際に生じる、高い位置の導電領域、例えばキャパシタ上部電極が過剰なエッチングを受け、その下の層、例えばキャパシタ絶縁膜が損傷を受ける問題、およびこれに関連して生じるキャパシタ絶縁膜の耐久性、例えばMIMキャパシタ絶縁膜の長期信頼性などの問題を、前記低い位置の導電領域に対して連続してエッチングを行い、その際、コンタクトホール形成を確実にするためにオーバーエッチングを行ったような場合であっても、効果的に回避することができる。さらに本発明によれば、多層配線構造中の配線パターンを、その下の導体構造を損傷することなく、同一層中において異なった厚さに形成することが可能になる。
【0033】
さらに、第1の層間絶縁膜上にMIMキャパシタなどのキャパシタを形成する本発明の一実施例によれば、キャパシタ上部電極と基板上の導電領域との高さの差が大きい場合であっても、コンタクトホールを焦点深度不足の問題を生じることなく高精度に形成することが可能である。このため、多層配線構造を、キャパシタや導電領域にコンタクトして、高い歩留まりで製造することが可能になる。
【発明の効果】
【0034】
本発明によれば、デュアルダマシン法により形成される多層配線構造を有し、また基板上に高さの大きく異なる複数の導電領域を有する半導体装置において、これら高さの異なる導電領域を露出するコンタクトホールをフォトリソグラフィ工程により形成する際に、これらのコンタクトホールを同時に形成した場合に高さの高い導電領域が、高さの低い導電領域を露出するコンタクトホール形成の際に過剰なエッチングを受け、損傷してしまう問題が解消される。
【0035】
また、本発明によれば、デュアルダマシン法により、高さの異なる、従って厚さの異なる配線層を、同一配線層中に、前記配線層の下の配線層に損傷を与えることなく形成することが可能になる。
【図面の簡単な説明】
【0036】
【図1】図1は、深さの異なるコンタクトホールを同時に形成した場合の問題点を示す半導体装置の断面図である。
【図2】レジストパターンのアライメントがずれた状態でエッチングを行った場合の問題点を示す半導体装置の断面図である。
【図3】本発明の第1の実施の形態によるDRAM集積回路装置の平面図である。
【図4】第1の実施の形態によるDRAM集積回路装置の断面図である。
【図5】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図である。
【図6】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図である。
【図7】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図である。
【図8】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図である。
【図9】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図である。
【図10】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その1)である。
【図11】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その2)である。
【図12】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その3)である。
【図13】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その4)である。
【図14】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その5)である。
【図15】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その6)である。
【図16】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その7)である。
【図17】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その8)である。
【図18】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その9)である。
【図19】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その10)である。
【図20】第1の実施の形態によるDRAM集積回路装置の製造工程を示す図(その11)である。
【図21】本発明の第2の実施の形態による半導体装置の断面図である。
【図22】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図23】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図24】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図25】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図26】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その5)である。
【図27】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その6)である。
【図28】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その7)である。
【図29】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その8)である。
【図30】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その9)である。
【図31】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その10)である。
【図32】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その11)である。
【図33】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その12)である。
【図34】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その13)である。
【図35】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その14)である。
【図36】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その15)である。
【図37】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その16)である。
【図38】本発明の第2の実施の形態による半導体装置の製造工程を示す図(その17)である。
【図39A】本発明の第3の実施の形態による半導体装置の構成を示す図である。
【図39B】本発明の第3の実施の形態による半導体装置の構成を示す図である。
【図40A】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図40B】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図40C】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図40D】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図40E】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その5)である。
【図40F】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その6)である。
【図40G】本発明の第3の実施の形態による半導体装置の製造工程を示す図(その7)である。
【図41】本発明の第4の実施の形態による半導体装置の構成を示す図である。
【図42A】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図42B】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図42C】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図42D】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図42E】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その5)である。
【図42F】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その6)である。
【図42G】本発明の第4の実施の形態による半導体装置の製造工程を示す図(その7)である。
【図43A】本発明の第5の実施の形態による半導体装置の構成を示す図である。
【図43B】本発明の第5の実施の形態による半導体装置の構成を示す図である。
【図44A】本発明の第5の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図44B】本発明の第5の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図44C】本発明の第5の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図44D】本発明の第5の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図45A】本発明の第6の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図45B】本発明の第6の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図45C】本発明の第6の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図45D】本発明の第6の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図46A】本発明の第7の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図46B】本発明の第7の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図46C】本発明の第7の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図46D】本発明の第7の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図46E】本発明の第7の実施の形態による半導体装置の製造工程を示す図(その5)である。
【図47A】本発明の第8の実施の形態による半導体装置の構成を示す図である。
【図47B】本発明の第8の実施の形態による半導体装置の構成を示す図である。
【図48A】本発明の第8の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図48B】本発明の第8の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図48C】本発明の第8の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図48D】本発明の第8の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図49A】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図49B】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図49C】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図49D】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図49E】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その5)である。
【図49F】本発明の第9の実施の形態による半導体装置の製造工程を示す図(その6)である。
【図50A】本発明の第10の実施の形態による半導体装置の製造工程を示す図(その1)である。
【図50B】本発明の第10の実施の形態による半導体装置の製造工程を示す図(その2)である。
【図50C】本発明の第10の実施の形態による半導体装置の製造工程を示す図(その3)である。
【図50D】本発明の第10の実施の形態による半導体装置の製造工程を示す図(その4)である。
【図50E】本発明の第10の実施の形態による半導体装置の製造工程を示す図(その5)である。
【発明を実施するための形態】
【0037】
以下、図面に基づいて本発明の実施の形態を説明する。
【0038】
(第1の実施の形態)
図3は、本発明の第1の実施の形態によるDRAM集積回路装置10の構成を示す平面図である。
【0039】
図3を参照するに、前記DRAM集積回路装置10は、メモリセル領域10Aと周辺回路領域10Bとを含み、図3中の左側領域がメモリセル領域10Aを示しており、図3中の右側領域が周辺回路領域10Bを示している。
【0040】
メモリセル領域10Aには拡散領域171,171Aと、素子分離領域121と、格子状に形成されたゲート電極142及び配線222と、ポリシリコンプラグ191とが形成されており、ポリシリコンプラグ191は拡散領域171Aと配線222との間を接続している。ゲート電極142はワード線としての機能を有し、配線222はビット線としての機能を有している。
【0041】
周辺領域10Bには、拡散領域171Bと、ゲート電極142と、配線222と、コンタクト212,213が形成されている。コンタクト212は、配線222と拡散領域171Bとの間を接続している。コンタクト213は、配線222とゲート電極142との間を接続している。
【0042】
図4は、前記DRAM集積回路装置10の、図3中のX−X方向に沿った断面図を示す。
【0043】
始めに、図4を用いて第1の実施の形態のDRAM集積回路装置10の構成について説明する。
【0044】
図4を参照するに、前記メモリセル領域10A及び周辺回路領域10Bにおいては、p型シリコン基板100上に、電荷蓄積のためのトレンチキャパシタ110と、素子分離領域121と拡散領域171,171A,171Bとが形成されている。前記p型シリコン基板100上には、ゲート酸化膜131、ゲート電極142およびシリコン窒化膜151よりなる3層ゲート構造が形成されており、前記ゲート構造の側壁面には、シリコン窒化膜152がサイドウォール絶縁膜として形成されている。さらに、前記シリコン窒化膜152上にはBPSG(boro-phosphosilicate glass)膜181が形成されている。
【0045】
前記メモリセル領域10Aにおいて前記BPSG膜181には、一対のゲート構造間に形成された拡散領域171Aと前記BPSG膜182に形成された配線パターン222との間の電気接続のため、ポリシリコンプラグ191が、ゲート電極142に自己整合した状態で形成されている。
【0046】
一方、前記周辺回路領域10Bにおいては前記BPSG膜181に、前記ゲート電極142及び前記拡散領域171Bと、前記BPSG膜182に形成された配線パターン222との間の電気的接続のため、コンタクトプラグ212が形成されている。
【0047】
次に、図4の断面図をもとに、本発明の第1の実施の形態によるDRAM集積回路装置10の製造工程を、図5〜図20を参照しながら説明する。
【0048】
図5〜図20は、本発明の第1の実施の形態によるDRAM集積回路装置の製造工程を示した図である。
【0049】
図5を参照するに、前記メモリセル領域10Aにおいては前記p型シリコン基板100中にポリシリコンピラー112と酸化物カラー113とよりなるトレンチキャパシタ110が形成され、さらに素子分離領域121が形成される。前記素子分離領域121は、例えば、STI(shallow trench isolation)構造のもので、素子分離溝をシリコン酸化膜などの絶縁膜で充填する周知の方法により形成することができる。
【0050】
次に、図6の工程において前記シリコン基板100上にゲート酸化膜131を5nmの膜厚で形成し、さらに前記ゲート酸化膜131上に、100nmの膜厚のポリシリコン膜と100nmの膜厚のタングステンシリサイド膜とからなるポリサイド膜141を形成し、さらにその上に200nmの膜厚のシリコン窒化膜151を形成し、さらに前記シリコン窒化膜151上に、形成したいゲート電極構造に対応したレジストパターン161を形成する。
【0051】
次に、図7の工程において、前記レジストパターン161をマスクに前記シリコン窒化膜151とポリサイド膜141とを順次パターニングし、ワード線を形成するゲート電極パターン142を形成する。その後、レジスト膜161を除去する。前記ゲート電極パターン142は、その上の窒化膜パターン151と共に、ゲート電極構造142Gを形成する。
【0052】
次に、図8の工程において前記ゲート電極構造142Gおよび前記素子分離領域121をマスクに、前記シリコン基板100中にn型不純物元素をイオン注入法により導入し、前記p型シリコン基板100中にn型拡散領域171,171A,171Bを形成し、図9の工程において前記シリコン基板100上に、シリコン窒化膜152を、前記ゲート電極構造142Gを覆うように、100nmの膜厚で成膜する。なお周辺回路トランジスタでは、サイドウォール絶縁膜の形成や高濃度不純物拡散領域の形成等は、周知の方法で形成されるものであり、詳細な説明を省略する。
【0053】
次に、図10の工程において前記シリコン窒化膜152上に第1の層間絶縁膜となるBPSG膜181を、500nmの膜厚で形成し、さらにこのBPSG膜181を熱処理によりリフローさせ、その後CMPにより研磨を行い、BPSG膜181の表面を平坦化する。図10中の膜厚Aは、前記ゲート電極構造142G上面を覆うシリコン窒化膜152表面から測ったBPSG膜181の厚さを示すが、前記研磨処理は、例えば前記研磨後において、前記膜厚Aが200nmとなるように実行される。
【0054】
次に、前記メモリセル領域10A中、一対のゲート電極142間に形成された拡散領域上にポリシリコンプラグを形成する工程について説明する。先にも説明したように、このようなポリシリコンプラグは、配線パターンと拡散領域との間のコンタクト抵抗を低減するために形成される。
【0055】
図11を参照するに、前記BPSG膜181上には、前記ポリシリコンプラグが形成される前記メモリセル領域10Aに形成された一対のゲート電極142間の拡散領域171Aに対応した開口部Cを有するレジストパターン162が形成され、次に図12の工程において前記レジストパターン162をマスクにRIE法によりエッチングを行い、前記ゲート電極パターン142間に形成された拡散領域171Aを露出するように開口部Dを形成する。
【0056】
この図12の工程におけるエッチングプロセスは、まず前記BPSG膜162のエッチング速度が大きく一方前記シリコン窒化膜152のエッチング速度が小さい条件で実行され、前記シリコン窒化膜152を露出させた後、前記シリコン窒化膜152及びゲート酸化膜131をエッチングすることにより実行される。前記開口部Dの形成後、前記レジストパターン162は除去される。
【0057】
次に、図13の工程において、図12に示した開口部Dの内部及びBPSG膜181上に、n型不純物元素がドープされたポリシリコン膜を形成し、CMP法を用いて前記BPSG膜181の表面181Aが露出するまで研磨を行い、前記開口部D中に、n型不純物元素がドープされたポリシリコンパターンよりなるポリシリコンプラグ191を形成する。
【0058】
次に、前記ポリシリコンプラグ191及びBPSG膜181上に形成される配線溝部の形成工程について説明する。
【0059】
図14の工程において、前記図13に示した構造上に第2の層間絶縁膜となるBPSG膜182を200nmの膜厚に形成し、図15に示すように、前記BPSG膜182中に前記ポリシリコンプラグ191とコンタクトする配線パターンに対応した配線用溝を形成するため、前記BPSG膜182上に対応するレジストパターン163を形成する。
【0060】
次に、図16の工程において前記レジスト膜163をマスクにRIE法により前記BPSG膜182を、前記ポリシリコンプラグ191が露出するまでエッチングし、前記BPSG膜182中に前記にポリシリコンプラグ191を露出する配線溝201を形成する。前記配線溝201の形成後、前記レジスト膜163は除去される。
【0061】
このように、前記配線溝201を形成する工程において、エッチングはポリシリコンプラグ191の上面が露出するまでに限られるため、従来のようにさらに深くエッチングを行うことによりポリシリコンプラグ191の上面がエッチング損傷される問題は生じない。また前記配線溝部201はポリシリコンプラグ191を露出するため、ポリシリコンプラグ191と配線溝201中に形成される導電部材とが電気接続される。
【0062】
なお、先に説明した図14において、BPSG膜181とBPSG膜182との間に、エッチングにより配線溝部201を形成する際にストッパ膜として作用するシリコン窒化膜を形成してもよい。この場合、図13に示した構造上にシリコン窒化膜を10nmの膜厚に形成し、その上に前記第2の層間絶縁膜となるBPSG膜182を200nmの膜厚で形成する。その後、前記BPSG膜182上に前記レジストパターン163を形成し、前記レジストパターン163をマスクにRIE法により、前記BPSG膜182のエッチング速度が大きく前記シリコン窒化膜のエッチング速度の小さいエッチング条件でBPSG膜182のエッチングを、前記シリコン窒化膜が露出するまで実行する。次いで、前記シリコン窒化膜をエッチング可能なエッチング条件でエッチングを行い、前記シリコン窒化膜を除去して、BPSG膜182中に前記ポリシリコンプラグ191を露出するように前記配線溝201を形成する。前記配線溝201形成後、前記レジスト膜163を除去する。このように、エッチングのストッパ膜となるシリコン窒化膜を形成することで、ストッパ膜が無い場合と比較して配線溝201のエッチングの際に深の制御が容易となる。
【0063】
次に、周辺回路領域に形成されたゲート電極142及び拡散領域171B上にコンタクトホールを形成する工程について説明する。
【0064】
図17を参照するに、前記BPSG膜181上には前記周辺回路領域10B中のゲート電極142に対応した開口部Gと、前記周辺回路領域10B中の拡散領域171Bに対応した開口部Hとが形成されたレジストパターン164が形成され、図18の工程において、前記レジスト膜164をマスクにして前記BPSG膜151をRIE法によりエッチングすることにより、前記ゲート電極142を構成するポリサイドパターンと前記シリコン基板100中に形成された拡散領域171とが露出される。
【0065】
すなわち、この図18の工程においては、前記ゲート電極142の上部において、レジストパターン164に形成された開口部Gに対応して前記BPSG膜181、シリコン窒化膜152及びシリコン窒化膜151中を延在し、前記ゲート電極142を露出するコンタクトホール332が形成される。前記コンタクトホール332の深さは500nm程度である。
【0066】
一方、前記拡散領域171の上部では、前記レジストパターン164に形成された開口部Hに対応して、前記BPSG膜181、シリコン窒化膜152及びゲート酸化膜131を貫通し、前記拡散領域171を露出するコンタクトホール331が形成される。このコンタクトホール331の深さは700nm程度である。
【0067】
前記コンタクトホール331,332の形成後、前記レジストパターン164は除去される。なお、前記コンタクトホール331,332を同時に形成しても、前記コンタクトホール331,332の深さの差が小さいことと、前記コンタクトホール332により露出されるゲート電極142は、厚い素子分離用絶縁膜121上に形成されることから、損傷を懸念する必要はない。
【0068】
次に、図19の工程において、前記配線溝201及びコンタクトホール331,332の内部に、TaN膜211及びCu膜(図示せず)をスパッタ装置により、真空中で順次形成した後、前記Cu膜をシード層にメッキ処理を行い、Cu膜221を形成する。
【0069】
次に、図20の工程において、このようにして形成されたCu膜221を、CMPを用いてBPSG膜182の表面182Aが露出するまで研磨し、前記ポリシリコンプラグ191の上面と接触するCu配線パターン222と、前記周辺回路領域10Bに形成されたゲート電極142及び拡散領域171の上面と接触し、かつ、前記Cu配線パターン222と接続されているコンタクト212とを同時に形成することができる。すなわち、本発明によれば、Cu配線パターン及びコンタクトプラグ上のコンタクトホールを別々に形成する場合と比較して工程が簡略化される。
【0070】
また、本実施例では、前記ポリシリコンプラグ191を第1の層間絶縁膜であるBPSG膜181に形成し、さらに前記BPSG膜181中に前記ポリシリコンプラグ191の上面を露出するように配線溝201を形成することで、ポリシリコンプラグ191上に電気接続のためのコンタクトホールを形成する必要が無くなる。
【0071】
なお、先にも述べたように、深さが異なる複数のコンタクトホールを同時に形成する場合には、深さの浅いコンタクトホールが形成されたプラグの上面がエッチングによるダメージを受けやすい問題が生じるが、本実施の形態によれば、ポリシリコンプラグ191が配線222パターンに直接に接触するようため、ポリシリコンプラグ191と配線パターン222との間にコンタクトホールを形成する必要が無く、このため前記ポリシリコンプラグ191が、コンタクトホール形成時にエッチングにより生じる損傷を受けることは無い。また、これに関連して、前記ポリシリコンプラグ191に、ゲート電極142まで達するようなコンタクトホールが形成されることがない。さらに、前記配線パターン222はポリシリコンプラグ191の上面全体と接触するため、接触面積が大きく、ポリシリコンプラグ191の上面が損傷されていないため密着性も向上し、抵抗値を低減することが可能になる。
【0072】
(第2の実施の形態)
図21は、本発明の第2の実施の形態による半導体装置200の構成を示す図である。図21中の領域101AはMIMキャパシタが形成される領域を示しており、領域101Bは、保護膜としてシリコン窒化膜231が形成される領域を示している。
【0073】
まず、図21を参照しながら、本発明の第2の実施の形態による半導体装置200の構成について説明する。
【0074】
図21を参照するに、前記半導体装置200はシリコン基板101上に形成されており、前記シリコン基板101上に形成されゲート電極及び拡散領域よりなるトランジスタ(図示せず)と、前記シリコン基板101の表面を覆うシリコン窒化膜230と、前記シリコン窒化膜230上に形成されたBPSG膜241と、前記BPSG膜241中に形成されたコンタクトプラグ341と、前記BPSG膜241及びコンタクトプラグ341上に形成された層間絶縁膜242と、前記層間絶縁膜242中に形成された配線パターン351と、前記層間絶縁膜242上に、前記第1の領域101Aに対応して形成されたMIMキャパシタ400と、前記層間絶縁膜242上に前記第2の領域101Bに対応して形成されたシリコン窒化膜231と、前記層間絶縁膜上に前記MIMキャパシタ400と前記シリコン窒化膜231を覆うように形成された層間絶縁膜243と、前記層間絶縁膜243中に形成された配線溝及びコンタクトホールを導電材料で充填することにより形成された配線パターン353とより構成されている。
【0075】
前記配線パターン353は、配線部352及びビアプラグ部371から構成されており、同一の導電材料により同時に形成されている。
【0076】
前記MIMキャパシタ400は、上部電極305、SiO膜292及び下部電極304から構成されている。前記半導体装置200は、寄生抵抗及び寄生容量を小さくして動作スピードを速くするためにこのようなMIMキャパシタ400を用いている。
【0077】
前記層間絶縁膜241中に形成されたコンタクトプラグ341は、その下面においてトランジスタ(図示せず)と接触し、上面において前記配線パターン351と接触している。第1の領域101Aにおいて前記層間絶縁膜243中の配線パターン352は、前記MIMキャパシタ400を介して前記層間絶縁膜242中の配線パターン351と接触している。一方、前記第2の領域101Bにおいて、前記層間絶縁膜242中の配線パターン352は、前記ビアプラグ371を介して前記配線パターン351と接触している。
【0078】
前記半導体装置200では、前記配線パターン351,352、MIMキャパシタ400、ビアプラグ371及びコンタクトプラグ341がこのように相互接続されて回路を形成し、電圧を加えることでトランジスタが駆動し、データの書き込み・読み出し等が可能となる。
【0079】
図22〜図38は、図21の半導体装置200の製造工程を示す。
【0080】
以下、前記半導体装置200の製造工程について、図22〜図38を参照しながら説明する。
【0081】
はじめに前記コンタクトプラグ341の形成工程について説明する。
【0082】
図22に示すように、最初に前記シリコン基板101上にゲート電極及び拡散領域からなるトランジスタ(図示せず)形成した後、前記基板101上に前記トランジスタを覆うようにシリコン窒化膜230とBPSG膜241とを順に、それぞれ100nmと900nmの膜厚に成膜する。さらにCMP法を用いて前記BPSG膜241の研磨を行い、前記BPSG膜241表面を平坦化する。この平坦化処理の結果、例えば前記BPSG膜241の膜厚が600nmに設定される。
【0083】
この後、前記BPSG膜241上に、前記BPSG膜241中に形成されるコンタクトプラグ341に対応した開口部を有するレジストパターン165を形成し、前記レジストパターン165をマスクに前記シリコン窒化膜230及びBPSG膜241をエッチングし、前記シリコン基板101を露出するコンタクトホール333を形成する。
【0084】
前記コンタクトホール333形成後、前記レジスト膜165は剥離処理により除去される。
【0085】
次に、図23の工程において、前記層間絶縁膜241上に前記コンタクトホール333の側壁面および底面を覆うようにTi/TiN膜251を形成し、さらに前記Ti/TiN膜251を介して前記コンタクトホール333を充填するようにタングステン膜261を前記層間絶縁膜241上に約400nmの膜厚に形成し、さらに前記層間絶縁膜241上の余計なTi/TiN膜251およびタングステン膜261を、前記層間絶縁膜241が露出されるまでCMP法により研磨・除去し、前記コンタクトホール333の内部に前記Ti/TiN膜251及びタングステン膜261よりなるコンタクトプラグ341を形成する。
【0086】
次に、前記層間絶縁膜242中に形成される配線パターン351の形成工程について説明する。
【0087】
図24を参照するに、まず図23の構造上に前記層間絶縁膜242が、例えばCVD(chemical vapor deposition)法により形成される。典型的には前記層間絶縁膜242はHDP膜やFSG(fluoric silicate glass)膜等により形成されるが、上記の膜に限定されるものではない。前記層間絶縁膜242の形成後、前記膜242上に、形成したい配線溝に対応するレジスト開口部Oを有するレジストパターン281を形成する。
【0088】
次に図25の工程において、前記レジストパターン281をマスクに、前記層間絶縁膜242を前記コンタクトプラグ341及びBPSG膜241が露出するまでエッチングし、前記層間絶縁膜242中に、配線溝として開口部Pを形成する。前記レジスト膜281は前記開口部P形成後に剥離処理により除去される。
【0089】
次に、図26に示すように、前記層間絶縁膜242上に前記開口部Pの側壁面および底面を覆うようにTaN膜およびCu膜(図示せず)をスパッタ装置により真空中で連続的に順次形成し、次いで前記Cu膜をシード層に、前記層間絶縁膜242上に前記開口部Pを前記TaN膜およびCu膜を介して充填するように、メッキ法によりCu膜281を形成する。
【0090】
さらにCMPを用いて前記層間絶縁膜242上のCu膜およびTaN膜を除去し、前記開口部P中にCu配線パターン351を形成する。
【0091】
次に、配線351上に形成される保護膜の形成工程について説明する。
【0092】
図27を参照するに、前記配線パターン351を形成された層間絶縁膜242上に、Cu拡散防止膜としてシリコン窒化膜231を70nmの膜厚で形成し、さらにその上にSiO2膜291をそれぞれ100nmの膜厚で形成する。
【0093】
次に、図28の工程において、前記SiO2膜291上に前記第2の領域を覆うようにレジストパターン282を形成し、図29の工程において前記レジストパターン282をマスクに前記SiO2膜291を除去する。この後、前記レジストパターン282は剥離処理により除去されるが、さらにこのようにしてパターニングされた前記SiO2膜291をマスクとして前記シリコン窒化膜231をエッチングすることにより、図30に示すように、第1の領域101Aにおいて前記配線パターン351及び層間絶縁膜242の上面を露出させ、一方前記第2の領域101Bにおいて前記配線パターン351をシリコン窒化膜231で覆った構造が得られる。
【0094】
次に前記MIMキャパシタ400の形成工程を説明する。
【0095】
図31を参照するに、図30の構造上にTiN膜301、SiO2膜292及びTiN膜302を、それぞれ200nm,40nmおよび150nmの膜厚で順次形成する。前記TiN膜301,302は例えばスパッタ法を用いて形成し、一方前記SiO2膜292はCVD法を用いて形成する。
【0096】
さらに、図31の工程では、前記第1の領域101Aに前記MIMキャパシタ400が形成されるように、前記TiN膜302上に前記領域101Aを覆うようにレジストパターン283を形成する。
【0097】
次に、図32の工程において前記レジストパターン283をマスクに、前記TiN膜305,SiO2膜292及びTiN膜304のエッチングをRIE法により、前記層間絶縁膜242の上面が露出するまで行い、前記第1の領域101Aに、前記TiN膜304を下部電極、前記SiO2膜292をキャパシタ絶縁膜、前記TiN膜305を上部電極とするMIMキャパシタ400を形成する。前記MIMキャパシタ400の形成の後、前記レジスト膜283は剥離処理により除去される。図32のエッチング工程では、前記前記第2の領域101Bにシリコン窒化膜231が形成されているため、前記層間絶縁膜351中の配線パターン351が損傷することはない。
【0098】
次に、図21の層間絶縁膜242中に前記配線パターン352に対応して形成される配線溝の形成工程について説明する。
【0099】
図33を参照するに、前記層間絶縁膜242上には前記素子領域101Aにおいて前記MIMキャパシタ400を覆うように、また前記素子領域101Bにおいて前記シリコン窒化膜231を覆うように、酸化シリコンからなる層間絶縁膜243を1100nmの膜厚で形成し、さらにこれを図34に示した膜厚Bが730nm程度になるように、CMP法により研磨する。前記層間絶縁膜243としては、例えばCVD法で形成されたHDP膜やFSG膜を用いることができるが、これらに限定されるものではない。
【0100】
次に、図33の工程では、前記層間絶縁膜243上にレジストを塗布し、これに前記素子領域101Aにおいて前記MIMキャパシタ400に対応し、前記素子領域101Bにおいて前記シリコン窒化膜231に対応した開口部Eを形成することにより、レジストパターン284を形成する。
【0101】
次に、図34の工程において前記レジストパターン284をマスク、前記MIMキャパシタ400の上部電極305上面が露出するまで前記層間絶縁膜243をエッチングし、前記層間絶縁膜243中に配線溝311を形成する。前記配線溝311の形成後、前記レジストパターン284は除去される。
【0102】
本実施の形態によれば、前記上部電極305の上面が露出するように配線溝311を形成することで、前記上部電極305の上面に、電気接続のためのビアホールを形成する必要がなくなる。したがって、ビアホール形成のためのエッチングにより、前記上部電極305の上面が損傷を受けることが無い。
【0103】
次に、前記ビアプラグ371の形成工程について説明する。
【0104】
図35を参照するに、図34に示した構造上から前記レジスト膜284を除去した後、前記層間絶縁膜243上に前記第1の領域101Aにおいて前記MIMキャパシタ400を覆うようにレジストを塗布し、さらにこれに前記第2の領域101B中の配線パターン351に対応した開口部Qを形成することにより、レジストパターン285を形成する。
【0105】
次に、前記レジストパターン285をマスクに前記層間絶縁膜243及びシリコン窒化膜231のエッチングを行い、図36に示すように前記配線溝311中に、前記層間絶縁膜242中の配線パターン351を露出するビアホール361を形成する。前記ビアホール361を形成、前記レジスト膜285は剥離処理により除去される。
【0106】
次に、配線溝部311及びビアホール361への金属膜の埋め込み工程について説明する。
【0107】
図37を参照するに、図36に示した配線溝部311及びビアホール361の表面を覆うように、TaN膜272及びCu膜(図示せず)をスパッタリングにより、真空中で順次連続的に形成し、さらに前記Cu膜をシード層に、前記配線溝311およびビアホール361をメッキ法により、Cu膜282で充填する。
【0108】
次に、図38の工程において前記Cu膜282を、前記層間絶縁膜243の上面243Aが露出するまでCMPで研磨し、前記配線パターン352及びビアプラグ371からなる配線パターン353を、同時に形成する。
【0109】
このように、本実施例では上部電極305の上面に、上部電極305と接触する配線溝311を形成することで、上部電極305上に電気接続のためのビアホールを形成する必要がなくなり、ビアホール361の形成の際のエッチングにより上部電極305が損傷する問題を回避することができる。また、配線パターン352は上部電極305の上面全体と接触するため、接触面積が増大し、抵抗値が低減される。また前記上部電極305の上面が損傷を受けないため配線352と上部電極305との間の密着性を向上させることができる。
【0110】
なお、本実施の形態では配線352は上部電極305の上面全体と接触していたが、配線352は上部電極305の上面全体と接触していなくてもよい。従来のビアプラグと上部電極305の接触面積よりも大きいため本実施の形態と同様の効果が得られる。
【0111】
本発明によれば、MIMキャパシタの製造工程において、深いコンタクトホール形成時に露出された浅い上部電極がエッチングされてしまうことにより、MIMキャパシタ絶縁膜に生じる長期間信頼性の低下の問題が、解消される。
【0112】
(第3の実施の形態)
図39A,39Bは、本発明の第3の実施の形態によるDRAM集積回路装置20の構成を示す。ただし図39Aは前記DRAM集積回路装置20の平面図を、図39Bは、図40A中、二点鎖線に沿った断面図を示す。
【0113】
図39Aを参照するに、前記DRAM集積回路装置20はシリコン基板21上に形成されており、前記シリコン基板21には、先に説明したトレンチキャパシタ110と同様な構成を有するメモリセルMC1,MC2が形成されるメモリセル領域21Aと、周辺回路あるいは論理回路が形成される周辺回路領域21Bとが、STI構造などの素子分離構造21Cにより画成されており、前記メモリセル領域21A上には、それぞれのゲート絶縁膜を介して、ワード線22の一部を構成するゲート電極22G1,22G2が形成されている。各々のゲート電極21G1,21G2はポリシリコン膜とシリサイド層とを積層したポリサイド構造を有し、それぞれの側壁面が側壁絶縁膜により、また上面が、前記側壁絶縁膜に連続する薄い絶縁膜により覆われている。
【0114】
図示の例では前記シリコン基板21中、前記ゲート電極ゲート電極21G1,21G2間にn型拡散領域21sが形成され、また前記ゲート電極21G1の外側にはn型拡散領域21d1が、また前記ゲート電極21G2の外側にはn型拡散領域21d2が形成されている。前記n型拡散領域21d1は前記メモリセルキャパシタMC1に、また前記n型拡散領域21d2は前記メモリセルキャパシタMC2に、それぞれ接続されている。
【0115】
一方、前記周辺回路領域21Bにはゲート電極22Hが形成されており、前記ゲート電極22Hの一部は導体パターン22H1として、前記素子分離領域22C上を延在している。また前記周辺回路領域21Bにおいては、シリコン基板21中、前記ゲート電極22Hの両側にn型あるいはp型の拡散領域21a,21bが形成されている。前記ゲート電極22Hおよび導体パターン22H1においても、料側壁面上に側壁絶縁膜が形成されている。また前記ゲート電極22Hおよび導体パターン22H1の上面が、前記ゲート電極22G1,22G2と同様な薄い絶縁膜により覆われている。
【0116】
前記DRAM集積回路装置では、さらに前記シリコン基板21上に前記ゲート電極22G1,22G2あるいは22H,22H1を覆うように層間絶縁膜23が形成されており、前記層間絶縁膜23中には、前記ゲート電極22G1,22G2間に、それぞれの側壁絶縁膜により画成された自己整合コンタクトホール21pが形成されており、前記自己整合コンタクトホール21pはn+型にドープされたポリシリコンプラグ23Pにより充填されている。このようなポリシリコンプラグ23Pは、前記自己整合コンタクトホール21Pを前記層間絶縁膜23上に堆積したポリシリコン膜で充填した後、前記層間絶縁膜23上のポリシリコン膜をCMP工程により除去することで形成される。かかるCMP工程の結果、前記ポリシリコンプラグ23Pの上面が前記層間絶縁膜23の表面に露出し、前記上面は前記層間絶縁膜23の上面と共通の平面を形成する。
【0117】
本実施例においては、図39Bの断面図よりわかるように、前記層間絶縁膜23の表面部分が、前記周辺回路領域21Bに対応して後で説明するエッチング工程により除去されており、その結果、前記メモリセル領域21Aと前記周辺回路領域21Bとの境界部分において段差部23Sが形成されているのがわかる。また前記段差部23Sにおいて、前記層間絶縁膜23の表面は、前記エッチング工程においてエッチングストッパとして使われたSiN膜23Nにより覆われているのがわかる。
【0118】
このように、前記SiN膜23Nにより覆われた前記層間絶縁膜23上には、別の層間絶縁膜24が形成されており、前記層間絶縁膜24中には、前記メモリセル領域21Aに対応して配線溝24Aが、また前記周辺回路領域21Bに対応して配線溝24Bが形成される。前記配線溝24Aおよび24Bは、いずれも底部において前記層間絶縁膜23を露出するが、前記層間絶縁膜23には、先に説明したように段差部23Sが形成されているため、前記配線溝24Bの方が前記配線溝24Aよりも深く形成される。
【0119】
さらに、前記DRAM集積回路装置20においては、前記配線溝24Aにおいて前記導体パターン22H1を露出するコンタクトホール23Cが、また前記配線溝24Bにおいて前記拡散領域21aを露出するコンタクトホール23Dが形成されており、さらに前記配線溝24Aおよび24Bは、前記コンタクトホール23C,23Dを含めて、Cu膜により充填されており、前記配線溝24AにはCu配線パターン25Aが、また前記配線溝24BにはCu配線パターン25Bが形成される。前記Cu配線パターン25Aは、前記コンタクトホール23Cを充填するCuプラグ25Pを、その一部として含み、前記Cu配線パターン25Bは、前記コンタクトホール23Dを充填するCuプラグ25Qを、その一部として含む。
【0120】
前記Cu配線パターン25A,25Bの形成は、デュアルダマシン法により、前記配線溝24A,24BをCu層で充填した後、層間絶縁膜24上の余剰のCu層をCMP法により除去して形成されるため、前記層間絶縁膜24の表面に一致する平坦な表面を有する。
【0121】
かかる構成のDRAM集積回路装置20では、デュアルダマシン法により形成された、配線パターン25A,25Bを含む多層配線構造を有しているにもかかわらず、DRAMメモリセルトランジスタのn型拡散領域21sにコンタクトするコンタクトプラグを、前記n+型のポリシリコンプラグ23Pにより形成することができ、このため前記拡散領域21sの不純物濃度を増大させなくてもコンタクト抵抗を低減できる。その結果、前記拡散領域21sと同時に形成されるn型拡散領域21d1,21d2の不純物濃度を低減でき、これらの拡散領域中の格子欠陥によるキャパシタリーク電流の増大が抑制される。
【0122】
さらに、本実施例では、前記周辺回路領域における配線溝24Bが深く形成されるため、前記溝24Bに形成される配線パターン25Bの厚さが大きく、配線パターンの寄生抵抗を効果的に低減することができる。一方、前記メモリセル領域における配線溝24Aは浅く形成されるため、前記溝24Aに形成される配線パターン25Aは厚さが小さく、寄生容量が効果的に低減される。このため、DRAM集積回路装置20はメモリセルキャパシタMC1,MC2が微細化されても、情報の読み書きを確実に行うことができる一方で、周辺回路あるいは前記シリコン基板21上にモノリシックに形成された論理回路の動作速度を向上させることができる。
【0123】
またDRAM集積回路装置20では前記ポリシリコンプラグ23Pが多層配線構造に直接にコンタクトするため、前記シリコン基板21上を上方に高く延在しているのに対し、多層配線構造がコンタクトする他の導体パターン22H1あるいは拡散領域21aはシリコン基板21の表面近傍に形成されており、大きな段差が存在するが、以下に説明するように、このような大きな段差が存在しても、前記コンタクトホール23Cあるいは23Dの露光が困難になることはなく、これらのコンタクトホールを形成する際においても、大きな開口数を有する高解像度露光光学系を使って、非常に微細なパターニングを行うことが可能である。
【0124】
以下、DRAM集積回路装置20の製造工程を、図40A〜40Gを参照しながら説明する。ただし図中、メモリセルキャパシタMC1,MC2の図示は省略する。
【0125】
図40Aを参照するに、図示の工程では、前記シリコン基板21中に前記メモリセルキャパシタMC1,MC2(図示せず)、素子分離領域21C、およびゲート電極22G1,22G2,22Hおよび導体パターン22H1の形成の後、前記ゲート電極22G1,22G2,22Hおよび導体パターン22H1を層間絶縁膜23で覆い、さらに前記自己整合コンタクトホール23pを周知の技術により形成する。さらに、前記自己整合コンタクトホール23pをn+型ポリシリコン膜で充填した後、CMP法により前記層間絶縁膜23上の余剰のポリシリコン膜を除去することにより、前記コンタクトホール23p中にポリシリコンプラグ23Pを形成する。
【0126】
次に、図40Bの工程において前記層間絶縁膜23がレジストパターンR1をマスクに部分的にエッチングされ、前記段差23Sが形成される。
【0127】
さらに、図40Cの工程において、このように段差23Sを形成された層間絶縁膜23上にSiN膜23Nが形成され、さらに前記SiN膜23S上に層間絶縁膜24を堆積した後、表面をCMP法により平坦化する。
【0128】
次に、図40Dの工程において前記層間絶縁膜24を、レジストパターンR2をマスクに、また前記SiN膜23Nをエッチングストッパに使ってドライエッチングし、前記素子領域21Aに対応して浅い配線溝24Aを、また前記素子領域21Bに対応してより深い配線溝24Bを形成する。
【0129】
さらに、図40Eの工程において前記SiN膜23Nを、前記レジストパターンR2をマスクにドライエッチングして、前記配線溝24Aの底部に前記層間絶縁膜23およびポリシリコンプラグ23Pの上面を、また前記配線溝24Bの底部に前記層間絶縁膜23の段差部を露出する。
【0130】
さらに、図40Fの工程において前記レジストパターンR2が除去され、新たに前記層間絶縁膜24上に前記配線溝24A,24Bを充填するように次のレジスト膜が形成される。さらに前記レジスト膜をフォトリソグラフィ工程によりパターニングしてレジストパターンR3を形成し、このようにして形成されたレジストパターンR3マスクに前記配線溝24A,24Bの底部において露出している層間絶縁膜23をドライエッチングすることにより、前記導体パターン22H1および拡散領域21aをそれぞれ露出するコンタクトホール23Cおよび23Dが形成される。
【0131】
さらに、図40Gの工程において前記レジストパターンR3を除去し、前記層間絶縁膜24上に前記配線溝24A,24Bおよびコンタクトホール23C,23Dを充填するようにCu層(図示せず)を堆積し、さらに前記層間絶縁膜24上の余分なCu層をCMP法により除去することにより、図40Gに示す、前記配線溝24A,24BがそれぞれCu配線パターン25A,25Bにより充填され、また前記コンタクトホール23Cが前記Cu配線パターン25Aの一部をなすCuコンタクトプラグ25Pにより、また前記コンタクトホール23Dが前記Cu配線パターン25Bの一部をなすCuコンタクトプラグ25Qにより充填された、前記図39Bに対応する構造が得られる。
【0132】
本実施例においては、図40Fの工程において前記コンタクトホール23C,23Dを形成する際に、前記ポリシリコンプラグ23Pはすでに前記配線溝24A底部に露出しているため、高さの高いポリシリコンプラグ23Pのためのコンタクトホールを形成する必要がなく、開口数が大きく焦点深度の浅い高分解能光学系を使ったフォトリソグラフィ工程を使うことが可能で、前記コンタクトホール23C,23Dを微細化することが可能である。
【0133】
また、本実施例では前記Cu配線パターン25Aを、すでに形成されている配線パターンをエッチングすることなく薄く形成でき、このような手段を使う従来技術において生じる、Cu粒界の選択的なエッチングによるエレクトロマイクレーション耐性の劣化の問題を回避することができる。
【0134】
(第4の実施の形態)
図41は、本発明の第4の実施の形態によるDRAM集積回路装置30の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図41においてもメモリセルキャパシタMC1,MC2の図示は省略している。
【0135】
図41を参照するに、本実施例においては前記段差部23Sが前記素子分離構造21C上、前記メモリセル領域21A寄りの位置に形成されており、その結果、前記配線溝24Aの一部に前記段差部23Sに対応した、深い部分24Aaが形成される。それ以外では、図41の構成は先の図40Bの構成と同じである。
【0136】
次に、図41のDRAM集積回路装置30の製造工程を、図42A〜42Gを参照しながら説明する。
【0137】
図42Aを参照するに、この工程は先の図40Aの工程と同じであり、素子分離領域21C、およびゲート電極22G1,22G2,22Hおよび導体パターン22H1の形成の後、前記ゲート電極22G1,22G2,22Hおよび導体パターン22H1が層間絶縁膜23で覆われ、さらに前記自己整合コンタクトホール23pが周知の技術により形成される。さらに、前記自己整合コンタクトホール23pをn+型ポリシリコン膜で充填した後、CMP法により前記層間絶縁膜23上の余剰のポリシリコン膜を除去することにより、前記コンタクトホール23p中にポリシリコンプラグ23Pが形成される。
【0138】
次に、図42Bの工程において、先の図40Bの工程と同様に前記層間絶縁膜23中にレジストパターンR1を使って段差部23Sが形成されるが、本実施例においては前記段差部23Sが、前記素子分離構造21C上、前記素子領域21Aにより近い部分、より具体的には、前記素子分離構造21C上の導電パターン22H1よりも素子領域21Aの側に寄った部分に形成される。
【0139】
さらに、図42Cの工程において、先の図40Cの工程と同様に前記段差23Sを形成された層間絶縁膜23上にSiN膜23Nが形成され、さらに前記SiN膜23S上に層間絶縁膜24が堆積され、その後、前記層間絶縁膜24の表面がCMP法により平坦化される。
【0140】
次に、図42Dの工程において、レジストパターンR2をマスクに、また前記SiN膜23Nをエッチングストッパに前記層間絶縁膜24をドライエッチングし、前記層間絶縁膜24中に前記素子領域21Aに対応して配線溝24Aを、また前記素子領域21Bに対応して配線溝24Bを形成する。その際、本実施例では前記段差部23Sが前記レジストパターンR2よりも前記素子領域21Aの側に寄っているため、前記配線溝24Aには前記段差部23Sに対応して、深さが前記配線溝24Bと同じの、溝部分24Aaが形成される。
【0141】
次に、図42Eの工程において、このようにして形成された配線溝24A,24Bおよび配線溝部分24Aaの底部に露出しているSiN膜23Nが、前記レジストパターンR2をマスクにドライエッチングを行うことにより除去され、さらに図42Fの工程において前記レジストパターンR2を除去した後、新たにレジスト膜を前記層間絶縁膜24上に、前記レジスト膜が前記配線溝24Aおよび24B、および前記配線溝24aを充填するように形成する。
【0142】
さらに、前記レジスト膜をフォトリソグラフィ工程によりパターニングして前記コンタクトホール23C,23Dに対応したレジスト窓を形成し、このようにして形成されたレジストパターンR3をマスクに前記層間絶縁膜23をパターニングすることにより、前記層間絶縁膜23中に前記コンタクトホール23C,23Dを形成する。
【0143】
さらに、図42Gの工程において前記レジストパターンR3を除去し、さらに前記配線溝24A,24Bおよび配線溝部分24AaをCu層(図示せず)により充填し、前記層間絶縁膜24上の余分なCu層をCMP法により除去することにより、先に図41で説明したDRAM集積回路装置30に対応した構造が得られる。
【0144】
本実施例によれば、図42Fの工程において前記コンタクトホール23C,23Dを層間絶縁膜23中にフォトリソグラフィ工程により形成する際に、同一面H上においてこれらのコンタクトホールの形成を行うことができ、前記層間絶縁膜23中に前記段差部23Sが存在していても、かかる段差部による焦点深度の問題を完全に回避することが可能になる。
【0145】
(第5の実施の形態)
図43A,43Bは、本発明の第5の実施の形態によるDRAM集積回路装置40の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【0146】
図43A,43Bを参照するに、DRAM集積回路装置40は先に説明したDRAM集積回路装置20と同様な構成を有するが、前記配線溝24Aを形成する際に、前記層間絶縁膜24を層間絶縁膜23が露出するまでエッチングせずに、底部24aを残す。そこで、前記配線溝24Aを充填する配線パターン25Aは、前記ポリシリコンプラグ23Pに、前記底部24a中に形成されたコンタクトホール24Cを介してコンタクトする。
【0147】
また本実施例では前記配線溝24Bは前記層間絶縁膜23の表面を露出するように形成されており、従って前記配線溝24Bの底部は、前記配線溝24Aの底部よりも、前記層間絶縁膜24の底部24aの厚さ分だけ深く形成されている。
【0148】
かかる構成では、前記層間絶縁膜23の厚さが比較的薄く、またこれに伴ってポリシリコンプラグ23Pの高さが比較的低い場合でも、前記配線溝24Aに形成される配線パターン25Aの高さを低減することで配線パターン25Aの寄生容量を低減でき、同時に配線溝24Bに形成される配線パターン25Bの高さを低減することで、配線パターン25Bの抵抗を低減できる。
【0149】
以下、図43A,43BのDRAM集積回路装置40の製造工程を、図44A〜44Dを参照しながら説明する。ただし図中、メモリセルキャパシタMC1,MC2は省略する。
【0150】
本実施例においては、先に説明した図40Aの工程の後、図44Aの工程において前記層間絶縁膜23上に層間絶縁膜24を形成し、さらにレジストパターンR11をマスクに前記底部23Bが残るように前記層間絶縁膜24を素子領域21Aにおいてドライエッチングし、前記層間絶縁膜24中に配線溝24Aを形成する。図40Aよりわかるように、前記ドライエッチング工程は、前記配線溝24Aの底に前記底部24aが残るように実行される。またこのドライエッチング工程においては前記素子領域21Bにおいても前記層間絶縁膜24が同様にエッチングされ、配線溝24Bが形成される。図44Aの状態では、前記配線溝24Bの底にも、前記底部24aと同じ厚さの絶縁膜24bが、前記層間絶縁膜24の一部として存在している。
【0151】
次に、図44Bの工程において前記レジストパターンR11が除去され、新たなレジストパターンR12を使って前記配線溝24Aの底において、前記底部24a中を延在するように、前記ポリシリコンプラグ23Pを露出するコンタクトホール24Cを形成する。同時に、前記配線溝24Bにおいて前記底部24bをドライエッチングし、前記溝24Bの底において前記層間絶縁膜23を露出させる。
【0152】
次に、図44Cの工程において前記レジストパターンR11が除去され、さらに新たなレジスト膜を、前記配線溝24Aおよび24B,および前記コンタクトホール24Cを充填するように形成し、さらに前記レジスト膜を露光および現像することにより、前記導体パターン22H1および拡散領域21aに対応したレジスト窓を有するレジストパターンR13を形成する。図44Cの工程では、このようにして形成されたレジストパターンR13をマスクに前記層間絶縁膜24aおよび23をパターニングすることにより、前記導体パターン22H1を露出するコンタクトホール23Cが、また前記層間絶縁膜23をパターニングすることにより、前記拡散領域21aを露光するコンタクトホール23Dが形成される。
【0153】
さらに、図44Dの工程において前記レジストパターンR13を除去し、さらに前記配線溝24A,24Bおよびコンタクトホール23C,23Dおよびコンタクトホール24CをCu層により充填し、さらに前記層間絶縁膜24上の余分なCu層をCMP法により除去することにより、図44Dに示す、Cu配線パターン25Aが前記配線溝24Aにおいて前記コンタクトホール24Cにより前記ポリシリコンプラグ23Pとコンタクトし、配線パターン25Aの一部が前記コンタクトホール23Cを充填してコンタクトプラグ25Pを形成し、また前記配線溝24B中のCu配線パターン25Bの一部が前記コンタクトホール23Dを充填してコンタクトプラグ25Qを形成する構造が得られる。
【0154】
本実施例においては、前記ポリシリコンプラグ23P上のコンタクトホール24Cと、前記コンタクトホール23Cあるいは23Dは、別々の工程で形成されるため、段差部を露光する際に生じる焦点深度の不足による露光不良の問題は生じることがなく、大きな開口数を有する高分解能露光光学系を有する露光装置を使って、前記コンタクトホール23C,23Dあるいは24Cを、高い精度で形成することができる。
【0155】
先にも説明したように、本実施例においては前記配線溝24Aと配線溝24Bの深さの差を、前記配線溝24Aの底を画成する絶縁膜24aにより実現している。このため、前記絶縁膜24aの膜厚を十分に大きく設定することにより、前記ポリシリコンプラグ23Pの高さが比較的小さい場合でも、十分な差を、前記配線溝24Aおよび24Bの深さに対して確保することが可能になる。
【0156】
(第6の実施の形態)
図45A〜45Dは、本発明の第6の実施の形態によるDRAM集積回路装置50の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また本実施例においても、前記メモリセルキャパシタMC1,MC2の説明は省略する。
【0157】
図45Aは先の図44Aの工程に対応するが、本実施例においては前記層間絶縁膜23と24との間にSiN膜51Nを介在させ、また前記層間絶縁膜24を、間にSiN膜52Nを介在させた絶縁膜241と242の積層により形成している。
【0158】
そこで、図45Aの工程では前記SiN膜52Nをエッチングストッパに前記層間絶縁膜24のうちの絶縁膜242がドライエッチングされ、前記メモリセル領域21Aに対応して配線溝24Aが、また前記周辺回路領域21Bに対応して配線溝24Bが、同じ深さで形成されている。
【0159】
次に、図45Bの工程において前記図44Bの工程と同様に前記レジストパターンR11が除去され、前記レジストパターンR12をマスクに前記SiN膜52Nおよびその下の層間絶縁膜241,さらにその下のSiN膜51Nが順次ドライエッチングされ、前記ポリシリコンプラグ23Pを露出する開口部24Cが、前記配線溝24Aの底に形成される。また同時に、前記配線溝24Bがさらにエッチングされ、前記層間絶縁膜23の表面が前記配線溝24Bの底において露出する。
【0160】
さらに、図45Cの工程において前記図44Cの工程と同様にレジストパターンR13を使ってコンタクトホール23C,23Dが形成され、図45Dの工程において図44Dの工程と同様に前記配線溝24Aおよびコンタクトホール23C,24Cを充填するようにCu配線パターン25Aが、また配線溝24Bおよびコンタクトホール23Dを充填するようにCu配線パターン25Bが形成される。
【0161】
本実施例においては、前記配線溝24Aあるいは24Bを形成する際にSiN膜52Nあるいは51Nがエッチングストッパ膜として作用し、前記配線溝24A,24Bの深さを、プロセス時間に頼らずに正確に制御することが可能になる。
【0162】
(第7の実施の形態)
図46A〜46Eは、本発明の第7の実施の形態によるDRAM集積回路装置60の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また本実施例においても、前記メモリセルキャパシタMC1,MC2の説明は省略する。
【0163】
図46Aは先の図45Aの工程に対応するが、本実施例では、さらに前記絶縁膜242上に別の絶縁膜53Nを形成している。
【0164】
図45Aの工程と同様に、図46Aの工程においては前記配線溝24Aおよび24Bが同一の深さに、前記SiN膜52Nをエッチングストッパとして形成され、図46Bの工程において前記絶縁膜241中に、後で説明するレジストパターンR22をマスクに、コンタクトホール24Cが、前記SiN膜51Nを露出するように形成される。
【0165】
図46Bの工程では前記レジストパターンR22が、前記配線溝24Aと配線溝24Bとの間に形成され前記SiN膜53Nで覆われた絶縁膜パターン242を部分的に露出しており、前記コンタクトホール24Cの形成と同時に、前記配線溝24Bにおいて前記絶縁膜241が、前記SiN膜53Nをハードマスクに、自己整合的にエッチングされ、前記SiN膜51Nがエッチングストッパ膜として露出される。
【0166】
次に図46Cの工程においてさらに前記コンタクトホール24Cの底および前記配線溝24Bの底において露出されていたSiN膜51Nが、前記レジストパターンR22をマスクとしたエッチング工程により除去される。
【0167】
さらに、図46Dの工程において、前記図46Cの工程に対応して前記コンタクトホール23C,23Dが、レジストパターンR13をマスクに形成され、さらに図46Eの工程において前記レジストパターンR13を除去した後、前記配線溝24Aおよび24Bを、前記コンタクトホール23C、23Dおよびコンタクトホール24Bを含めてCu層により充填し、さらに余分なCu層をCMP工程により除去することにより、前記配線溝24Aに前記コンタクトホール24Cを充填するCu配線層25Aが、また前記配線溝24Bに、前記コンタクトホール23C,23Dを充填するコンタクトプラグ25P,25Qをその一部として含むCu配線層25Bが形成された構造が得られる。
【0168】
図47Aは図46Aの工程で使われるレジストパターンR11を、また図47Bは図46B,46Cの工程で使われるレジストパターンR22を示す平面図である。
【0169】
図47Aを参照するに、前記レジストパターンR11は前記配線溝24Aに対応するレジスト窓R11Aと前記配線溝24Bに対応するレジスト窓R11Bを有し、従って前記層間絶縁膜242上に形成されたSiN膜53Nには、図46Aの工程において、前記配線溝24Aおよび24Bの形状に従って開口部が形成される。
【0170】
一方、図47Bでは前記レジストパターンR22は前記メモリセル領域21Aおよび素子分離領域21Cのみを覆い、周辺回路領域21Bは覆わない。またレジストパターンR22は、前記コンタクトホール24Cに対応したレジスト窓のみを有している。
【0171】
一方、前記周辺回路領域においては、前記層間絶縁膜242は、前記配線溝24Bに対応した開口部を形成されたSiN膜53Nにより覆われているため、この状態で図46Bあるいは図46Cのドライエッチング工程を行った場合、前記SiN膜53Nがハードマスクとして作用し、前記配線溝24Bの領域のみがエッチングされる。
【0172】
すなわち、本実施例においては、図46Bあるいは図46Cの工程において前記周辺回路領域21BにおいてレジストパターンR22を先の工程で使われたレジストパターンR11に整合して形成する必要がなく、半導体装置の製造工程が大幅に簡素化される。
【0173】
(第8の実施の形態)
図48A〜48Dは、本発明の第8の実施の形態によるDRAM集積回路装置70の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【0174】
図48Aを参照するに、本実施例では先に説明した図42Aの構造上にSiN膜51Nと絶縁膜241とSiN膜52Nと絶縁膜242とSiN膜53Nとを順次積層し、さらに前記SiN膜53N上に、前記導体パターン22H1および拡散領域21aに対応したレジスト窓を有するレジストパターンR41を形成する。さらに前記レジストパターンR41をマスクに、前記SiN膜53N,前記絶縁膜242,前記SiN膜52N,前記絶縁膜241,前記SiN膜51Nおよびその下の層間絶縁膜23を順次エッチングすることにより、前記層間層間絶縁膜23中に前記導電パターン22H1を露出するコンタクトホール23Cと、前記拡散領域21aを露出するコンタクトホール23Dとを形成する。
【0175】
次に、図48Bの工程において前記レジスト膜R41を除去し、前記コンタクトホール23C,23Dを形成されたSiN膜53N上に、前記配線溝24Aおよび24Bに対応したレジスト窓を有するレジストパターンR42を形成し、さらに前記レジストパターンR42をマスクに前記SiN膜52Nおよびその下の絶縁膜242をパターニングすることにより、前記メモリセル領域21Aに対応して配線溝24Aが、前記周辺回路領域に対応して配線溝24Bが形成される。図48Bの状態では、さらに前記配線溝24A,24Bの底においてSiN膜53Nが、同じレジストパターンR42をマスクにエッチング除去されている。なお、図48Bの工程、および次の図48Cの工程においても、前記コンタクトホール23C,23Dには樹脂膜が充填され、コンタクトホール23Cあるいは23Dにより露出される導体パターン22H1あるいは拡散領域21aを保護している。
【0176】
次に、図48Cの工程において前記レジストパターンR42を除去し、先に前記図47Bで説明したレジストパターンR22に対応したレジストパターンR43を、前記レジストパターンR43が前記配線溝24Aを充填するように形成する。
【0177】
さらに、図48Cの工程では、前記レジストパターンR43中に形成されたレジスト窓を介して前記絶縁膜241を前記SiN膜51Nが露出するまでドライエッチングすることにより、前記配線溝24A中に、前記ポリシリコンプラグ23Pを露出するコンタクトホール24Cを形成する。
【0178】
また、図48Cの工程では前記コンタクトホール24Cの形成と同時に、前記配線溝24Bにおいて前記絶縁膜241がエッチングされ、前記配線溝24Bの深さが、前記SiN膜51Nが露出するまで増大される。
【0179】
さらに、図48Dの工程において前記レジストパターンR43およびコンタクトホール23C,23D中の保護樹脂膜が除去され、さらに前記配線溝24A,24Bおよびコンタクトホール23C,23Dおよび24CをCu層により充填した後、前記SiN膜53N上の余分なCu層をCMP法により除去することにより、前記配線溝24Aおよび24B中にCu配線パターン25A,25Bが、前記Cu配線パターン25Aが前記コンタクトホール24Cを充填するように、また前記Cu配線パターン25Aの一部を構成するCuプラグ25Pが前記コンタクトホール23Cを充填するように、さらに前記Cu配線パターン25Bの一部を構成するCuプラグ25Qが前記コンタクトホール23Dを充填するように形成される。
【0180】
このように、本実施例に示すように本発明を、先にコンタクトホール23C,23Dが形成されるように実施することも可能である。
【0181】
(第9の実施の形態)
次に、MIMキャパシタを有する本発明の第9の実施の形態による半導体装置80の製造工程を、図49A〜図49Fを参照しながら説明する。
【0182】
図49Aを参照するに、半導体装置80はシリコン基板(図示せず)上にSiNバリア膜81Aで覆われた配線パターン81を有し、前記配線パターン81は層間絶縁膜82により覆われている。さらに前記層間絶縁膜82上には次の層間絶縁膜83が形成されており、前記層間絶縁膜82、83中には、前記配線パターン81に到達するビアプラグ82A,82B,82Cが形成されている。
【0183】
前記層間絶縁膜83は平坦面を有し、前記平坦面において前記ビアプラグ82A,82B,82Cの上面が露出している。図示の例では、前記ビアプラグ82Cは前記層間絶縁膜83上に形成されたSiN膜83Aにより覆われている。
【0184】
前記層間絶縁膜83上には、下部電極84aとキャパシタ絶縁膜84bと上部電極84cとを積層した構成のMIMキャパシタ84が形成されており、図示の例では前記下部電極84cが前記層間絶縁膜83上において前記ビアプラグ82A,82Bとコンタクトする。
【0185】
このように、図49Aの構成では、前記MIMキャパシタ84の上部電極84cが前記層間絶縁膜83中に埋設されているビアプラグ82Cの上面よりも実質的に高い位置に形成される。
【0186】
次に、図49Bの工程において、前記キャパシタ84は前記層間絶縁膜83上に形成された次の層間絶縁膜85により覆われ、前記層間絶縁膜85上にはCMP法による平坦化工程の後、SiN膜86を介して前記キャパシタ84の上部電極への配線パターンに対応したレジスト窓R81aおよび前記ビアプラグ82Cへの配線パターンに対応したレジスト窓R81bを有するレジストパターンR81が形成される。
【0187】
さらに、図49Bの工程では、前記SiN膜86を、前記レジストパターンR81をマスクにパターニングし、次に図49Cの工程において前記層間絶縁膜85を、同じレジストパターンR81をマスクにパターニングすることにより、前記層間絶縁膜85中に、前記レジスト窓R81aに対応した配線溝85Aを、また前記レジスト窓81bに対応した配線溝85Bを、実質的に共通の深さに形成する。
【0188】
次に、図49Dの工程において前記レジストパターンR81を除去し、さらに前記配線溝85Aを覆うレジストパターンR82を形成する。さらに前記レジストパターンR82をマスクに、また前記レジストパターンR82により露出された部分においては先に図49Bの工程でパターニングされたSiN膜86をハードマスクに、前記層間絶縁膜85をドライエッチングすることにより、前記配線溝85Bの深さを増大させる。
【0189】
次に、図49Eの工程において前記レジストパターンR82を除去し、新たにレジスト膜を、前記配線溝85Aおよび配線溝85Bを充填するように形成する。
【0190】
図49Eの工程では、さらに前記レジスト膜を露光および現像することにより、前記ビアプラグ82Cに対応したレジスト窓R83aを有するレジストパターンR83を形成し、前記レジストパターンR83をマスクに前記層間絶縁膜85をドライエッチングすることにより、前記配線溝85B中にビアホール85bを形成する。
【0191】
さらに、図49Fの工程において前記レジストパターンR83を除去し、さらに前記ビアホール85bの底に露出していたSiN膜83Aおよび層間絶縁膜85の表面に形成されていたSiN膜86を除去し、前記配線溝85Aおよび85BをCu層により、前記ビアホール85bも含めて充填し、さらに前記層間絶縁膜85上の余分なCu層をCMP法により除去することにより、前記浅い配線溝85AをCu配線パターン87Aにより、また前記深い配線溝85BをCu配線パターン87Bにより充填した構造が得られる。
【0192】
(第10の実施の形態)
次に、MIMキャパシタを有する本発明の第10の実施の形態による半導体装置90の製造工程を、図50A〜50Eを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【0193】
本実施例では図50Aの工程において先に図49Aで説明したのと同様な構造を形成する。ただし本実施例では、前記MIMキャパシタ84の高さがそれほど高くない場合を取り扱うため、図50Aの工程において前記層間絶縁膜83上に形成されるMIMキャパシタ84の上部電極84cの厚さは、前記下部電極84aの厚さと同程度に設定されている。
【0194】
本実施例では図50Bの工程において、図50Aの構造上に前記層間絶縁膜85を厚く形成し、このようにして形成した層間絶縁膜85を、前記層間絶縁膜85上に形成されたレジストパターンR91をマスクにパターニングすることにより、前記層間絶縁膜85中に前記MIMキャパシタ84上に形成される配線パターンのための配線溝85Aを、また前記ビアプラグ82Cに接続される配線パターンのための配線溝85Bを、さらに前記配線溝85Aの一部に形成されるコンタクトホールに対応する配線溝85Cを、共通の、前記MIMキャパシタ84の上部電極が露出しないように選ばれた深さに形成する。
【0195】
次に、図50Cの工程において前記レジストパターンR91を除去し、前記配線溝85Aを覆うように形成された新たなレジストパターンR92をマスクにドライエッチングを行うことにより、前記配線溝85Bの深さを増大させると同時に、前記コンタクトホールに対応する配線溝85Cの深さを増大させ、前記MIMキャパシタ84の上部電極84cを露出させる。これにより、前記配線溝85Cは、前記層間絶縁膜85中において前記MIMキャパシタの上部電極84cを露出させるコンタクトホールを形成する。
【0196】
さらに、図50Dの工程において前記レジストパターンR92を除去し、前記配線溝85A,85Bおよびコンタクトホール85Cを充填するようにレジスト膜を形成し、さらにこれを露光および現像して前記ビアプラグ82Cに対応したレジスト窓を有するレジストパターンR93を形成する。図50Dの工程では、このようにして形成されたレジストパターンR93をマスクに前記配線溝85B中において前記層間絶縁膜85をパターニングし、前記ビアプラグ82Cを覆っているSiN膜83Aを露出させるコンタクトホール85bを形成する。
【0197】
さらに、図50Eの工程においてレジストパターンR93を除去し、前記コンタクトホール85bを除去した後、前記層間絶縁膜85上に前記配線溝85A,85Bおよびコンタクトホール85Cを充填するようにCu層を堆積し、さらに前記層間絶縁膜85上の余分なCu層をCMP法により除去することにより、前記配線溝85AにおいてCu配線パターン87Aを、また配線溝85BにおいてCu配線パターン87Bを有する構造が得られるが、かかる構造では、前記Cu配線パターン87Aの一部が、前記コンタクトホール85Cを充填するCuコンタクトプラグ87Cにより、前記MIMキャパシタ84の上部電極84cにコンタクトする。
【0198】
本実施例においても、前記Cu配線パターン87Bの深さが、前記MIMキャパシタ84にコンタクトするCu配線パターン85Aの深さよりも大きく形成されている。
【0199】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の記載の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【0200】
本発明によれば、デュアルダマシン法により形成される多層配線構造を有し、また基板上に高さの大きく異なる複数の導電領域を有する半導体装置において、これら高さの異なる導電領域を露出するコンタクトホールをフォトリソグラフィ工程により形成する際に、これらのコンタクトホールを同時に形成した場合に高さの高い導電領域が、高さの低い導電領域を露出するコンタクトホール形成の際に過剰なエッチングを受け、損傷してしまう問題が解消される。また本発明によれば、デュアルダマシン法により、高さの異なる、従って厚さの異なる配線層を、同一配線層中に、前記配線層の下の配線層に損傷を与えることなく形成することが可能になる。
【0201】
また、本発明によれば、デュアルダマシン法により形成される多層配線構造を有し、また基板上に高さの大きく異なる複数の導電領域を有する半導体装置において、コンタクトホールをフォトリソグラフィ工程により形成する際に、導電領域の高さが大きく異なっていても、焦点深度の不足による露光困難性の問題が解消し、大きな開口数の高解像度露光光学系を使って、平坦面上と同様な、非常に微細なコンタクトホールを形成することが可能になる。さらに本発明によれば、前記配線パターンを含む多層配線構造から延在するコンタクトプラグを、前記多層配線構造にコンタクトする第2の導電領域と異なる材料により形成することにより、例えばメモリセル領域と周辺回路領域あるいは論理回路領域を含む半導体集積回路装置において前記第2の導電領域をポリシリコンとすることにより、前記基板中において前記第2の導電領域とコンタクトする拡散領域の不純物濃度を、低いコンタクト抵抗を犠牲にすることなく低減でき、同時にCMOS素子のn型あるいはp型拡散領域とコンタクトするコンタクトプラグを、前記配線パターンを形成するのと同じ金属プラグとすることにより、拡散領域の導電型に無関係に安定したコンタクトを実現することが可能になる。特に本発明において前記配線溝を、前記コンタクトホールが形成される部分において、前記第2の導電領域とコンタクトする部分におけるよりも深く形成することにより、このような部分において配線の寄生抵抗を低減できると同時に、前記第2の導電領域とコンタクトする領域において、配線の寄生容量を低減することが可能になる。また本発明では多層配線構造をデュアルダマシン法により形成するため、前記配線パターンおよびコンタクトプラグをCuなどの低抵抗金属により形成できる。
【0202】
また、本発明によれば、デュアルダマシン法により多層配線構造を形成する際に、多層配線構造中に配線パターンを異なった深さで形成でき、その結果、必要な個所において配線パターンの寄生抵抗を減少させることができ、また必要な個所において寄生容量を減少させることができる。その際、前記高い位置に形成される第2の導電領域と前記配線パターンとのコンタクトを、前記第2のコンタクトホールを介して行うことにより、前記第2の導電領域の高さが比較的小さい場合でも配線パターンと基板との間に十分な距離が確保できるため、寄生抵抗を低減したい個所において前記第1の溝部分を十分に深く形成し、この部分における配線寄生抵抗を効果的に低減させることが可能になる。
【0203】
また、本発明によれば、デュアルダマシン法により形成される多層配線構造を有するDRAM集積回路装置において、基板上のメモリセル領域においてメモリセルトランジスタの一部を形成する拡散領域にコンタクトする導電性プラグをポリシリコンとすることで、前記導電性プラグと拡散領域との間のコンタクト抵抗を抑制しつつ、拡散領域の不純物濃度を低減できる。拡散領域の不純物濃度を低減することにより、メモリセルトランジスタの拡散領域から延在するメモリセルキャパシタにおける蓄積電荷のリークが低減され、DRAMのリフレッシュ動作が向上する。一方、CMOS回路が形成される基板上の周辺回路領域においては、前記多層配線構造は基板上の素子あるいは導電領域と、前記配線パターンを形成するのと同じ金属よりなる導電性プラグによりコンタクトするため、前記素子あるいは導電領域がp型であってもn型であっても、安定したコンタクトを確保することができる。さらに本発明によれば、前記第1および第2のコンタクトホールをフォトリソグラフィ工程により形成する際に、焦点深度の不足による露光困難性の問題を回避することができる。
【0204】
また、本発明によれば、デュアルダマシン法により形成される多層配線構造を有する半導体装置の製造方法において、高さの大きく異なる第1および第2の導電領域が存在する場合でも、前記多層配線構造中に前記第2の導電領域を露出するように導電溝を形成した後で、より低い前記第1の導電領域を形成するコンタクトホールを形成するため、これら高さの異なる導電領域を露出するコンタクトホールをフォトリソグラフィ工程により形成する際に、これらのコンタクトホールを同時に形成した場合に高さの高い導電領域が、高さの低い導電領域を露出するコンタクトホール形成の際に過剰なエッチングを受け、損傷してしまう問題が解消される。
【0205】
また、本発明によれば、デュアルダマシン法により、高さの異なる、従って厚さの異なる配線層を、同一配線層中に、前記配線層の下の配線層に損傷を与えることなく形成することが可能になる。
【0206】
また、本発明によれば、前記コンタクトホールの露光時に露光光学系の焦点深度が不足する問題は生じない。また本発明において、前記配線溝を、前記コンタクトホールが形成される部分において、前記第2の導電領域とコンタクトする部分におけるよりも深く形成することにより、このような部分において配線の寄生抵抗を低減できると同時に、前記第2の導電領域とコンタクトする領域において、配線の寄生容量を低減することが可能になる。また本発明では多層配線構造をデュアルダマシン法により形成するため、前記配線パターンおよびコンタクトプラグをCuなどの低抵抗金属により形成できる。
【0207】
また、本発明によれば、デュアルダマシン法により多層配線構造を形成する際に、多層配線構造中に配線パターンを異なった深さで形成でき、その結果、必要な個所において配線パターンの寄生抵抗を減少させることができ、また必要な個所において寄生容量を減少させることができる。その際、前記高い位置に形成される第2の導電領域と前記配線パターンとのコンタクトを、前記第2のコンタクトホールを介して行うことにより、前記第2の導電領域の高さが比較的小さい場合でも配線パターンと基板との間に十分な距離が確保できるため、寄生抵抗を低減したい個所において前記第1の溝部分を十分に深く形成し、この部分における配線寄生抵抗を効果的に低減させることが可能になる。特に本発明においては、前記第1の配線溝を形成する工程、および前記第2の配線溝により前記第1の層間絶縁膜を露出させる工程においてエッチングストッパ膜を使うことにより、深さの異なる配線溝を安定に形成することが可能になる。
【0208】
また、本発明によれば、フォトリソグラフィ工程により先に深いコンタクトホールを形成し、後から配線溝を形成することにより、異なった深さの配線溝を有する多層配線構造をデュアルダマシン法で形成する際に、露光光学系の焦点深度の不足による露光の不良の問題が解消され、また前記コンタクトホールを基板上のパターンに対して位置合わせし、配線溝をコンタクトホールに対して位置合わせすることにより、配線溝を基板上のパターンに対して高い精度で位置合わせすることができる。
【0209】
また、本発明によれば、前記第1の層間絶縁膜上にMIMキャパシタなどのキャパシタが形成されていて、その結果、前記キャパシタの上部電極と基板上の導電領域との間に大きな高さの差が存在するような半導体装置の場合であっても、コンタクトホールを焦点深度の不足の問題を回避して確実に高い精度で形成でき、前記キャパシタおよび前記導電領域にコンタクトする多層配線構造を、確実に歩留まり良く形成できる。
【特許請求の範囲】
【請求項1】
基板上に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜中に、前記第1の層間絶縁膜を貫通して開口部を、前記開口部が前記基板上に形成された第1の導電領域を露出させるように形成する工程と、
前記開口部に第2の導電領域を、前記第2の導電領域の上面の高さが、前記基板上に形成された第3の導電領域の高さよりも高くなるように形成する工程と、
前記第1の層間絶縁膜上に前記第2の導電領域を覆うように第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜中に第1の配線溝および第2の配線溝を、前記第1の配線溝が前記第2の導電領域上を通過するように、同時に形成する工程と、
前記第1の配線溝中に、前記第2の導電領域を露出するように、前記第2の層間絶縁膜中を貫通する第1のコンタクトホールを形成し、同時に前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線溝において前記第1の層間絶縁膜を露出させる工程と、
前記第1のコンタクトホール内を埋め込むレジスト層を形成し、前記第2の配線溝中に、前記第1の層間絶縁膜をエッチングすることにより、前記基板上の前記第3の導電領域を露出するように、第2のコンタクトホールを形成する工程と、
前記第1および第2の配線溝を、前記第1および第2のコンタクトホールを含めて、導電材料により充填する工程と、
前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝に第1および第2の配線パターンを、また前記第1および第2のコンタクトホールに第1および第2のコンタクトプラグを、前記導電材料によりそれぞれ形成する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項2】
前記第2の層間絶縁膜を形成する工程は、さらに前記第2の層間絶縁膜上にハードマスク膜を形成する工程を含み、
前記第2の配線溝において前記第1の層間絶縁膜を露出させる工程は、前記ハードマスク膜をマスクに実行されることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
基板上に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜中に、前記第1の層間絶縁膜を貫通して開口部を、前記開口部が前記基板上に形成された第1の導電領域を露出させるように形成する工程と、
前記開口部に第2の導電領域を、前記第2の導電領域の上面の高さが、前記基板上に形成された第3の導電領域の高さよりも高くなるように形成する工程と、
前記第1の層間絶縁膜上に前記第2の導電領域を覆うように第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜および前記第1の層間絶縁膜を貫通し前記第3の導電領域を露出するように第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホール内にレジストを埋め込み、前記第2の層間絶縁膜中に第1の配線溝および第2の配線溝を、前記第1の配線溝が前記第2の導電領域上を通過するように、また前記第2の配線溝が前記第1のコンタクトホールを横切るように、同時に形成する工程と、
前記第1の配線溝中に、前記導電領域を露出するように、前記第2の層間絶縁膜中を貫通する第2のコンタクトホールを形成し、同時に前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線溝において前記第1の層間絶縁膜を露出させる工程と、
前記第1および第2の配線溝を、前記第1および第2のコンタクトホールを含めて、導電材料により充填する工程と、
前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝に第1および第2の配線パターンを、また前記第1および第2のコンタクトホールに第1および第2のコンタクトプラグを、前記導電材料によりそれぞれ形成する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項4】
キャパシタを有する半導体装置の製造方法であって、
第1及び第2の素子領域を画成された基板上に、前記第1及び第2の素子領域を連続的に覆うように第1の層間絶縁膜を形成する工程と、
前記第1の素子領域において、前記第1の層間絶縁膜中に第1の配線パターンを、前記第2の素子領域において、前記第1の層間絶縁膜中に第2の配線パターンを形成する工程と、
前記第1の素子領域において、前記第1の層間絶縁膜上に、前記第1の配線パターンと電気的にコンタクトするキャパシタを形成する工程と、
前記第1の層間絶縁膜上に、第1の領域から第2の領域まで連続して、前記キャパシタを覆うように第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜中に、前記第1の素子領域において第1の配線溝を、前記第2の素子領域において第2の配線溝を、同時に形成する工程と、
前記第2の層間絶縁膜中に、前記第1の配線溝において前記キャパシタを露出するように、第1のコンタクトホールを形成する工程と、
前記コンタクトホールを形成する工程と同時に、前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線層の深さを前記第1の配線層の深さよりも増大させる工程と、
前記第1のコンタクトホールを埋め込むレジスト層を形成し、前記第2の素子領域において、前記第2の配線溝中に、前記第2の層間絶縁膜中を貫通する第2のコンタクトホールを、前記第2のコンタクトホールが前記第2の配線パターンを露出するように形成する工程と、
前記第1及び第2の配線溝を、前記コンタクトホールを含めて導電材料により充填する工程と、
前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝にそれぞれの配線パターンを、前記コンタクトホールにコンタクトプラグを、前記導電材料により形成する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項1】
基板上に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜中に、前記第1の層間絶縁膜を貫通して開口部を、前記開口部が前記基板上に形成された第1の導電領域を露出させるように形成する工程と、
前記開口部に第2の導電領域を、前記第2の導電領域の上面の高さが、前記基板上に形成された第3の導電領域の高さよりも高くなるように形成する工程と、
前記第1の層間絶縁膜上に前記第2の導電領域を覆うように第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜中に第1の配線溝および第2の配線溝を、前記第1の配線溝が前記第2の導電領域上を通過するように、同時に形成する工程と、
前記第1の配線溝中に、前記第2の導電領域を露出するように、前記第2の層間絶縁膜中を貫通する第1のコンタクトホールを形成し、同時に前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線溝において前記第1の層間絶縁膜を露出させる工程と、
前記第1のコンタクトホール内を埋め込むレジスト層を形成し、前記第2の配線溝中に、前記第1の層間絶縁膜をエッチングすることにより、前記基板上の前記第3の導電領域を露出するように、第2のコンタクトホールを形成する工程と、
前記第1および第2の配線溝を、前記第1および第2のコンタクトホールを含めて、導電材料により充填する工程と、
前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝に第1および第2の配線パターンを、また前記第1および第2のコンタクトホールに第1および第2のコンタクトプラグを、前記導電材料によりそれぞれ形成する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項2】
前記第2の層間絶縁膜を形成する工程は、さらに前記第2の層間絶縁膜上にハードマスク膜を形成する工程を含み、
前記第2の配線溝において前記第1の層間絶縁膜を露出させる工程は、前記ハードマスク膜をマスクに実行されることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
基板上に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜中に、前記第1の層間絶縁膜を貫通して開口部を、前記開口部が前記基板上に形成された第1の導電領域を露出させるように形成する工程と、
前記開口部に第2の導電領域を、前記第2の導電領域の上面の高さが、前記基板上に形成された第3の導電領域の高さよりも高くなるように形成する工程と、
前記第1の層間絶縁膜上に前記第2の導電領域を覆うように第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜および前記第1の層間絶縁膜を貫通し前記第3の導電領域を露出するように第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホール内にレジストを埋め込み、前記第2の層間絶縁膜中に第1の配線溝および第2の配線溝を、前記第1の配線溝が前記第2の導電領域上を通過するように、また前記第2の配線溝が前記第1のコンタクトホールを横切るように、同時に形成する工程と、
前記第1の配線溝中に、前記導電領域を露出するように、前記第2の層間絶縁膜中を貫通する第2のコンタクトホールを形成し、同時に前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線溝において前記第1の層間絶縁膜を露出させる工程と、
前記第1および第2の配線溝を、前記第1および第2のコンタクトホールを含めて、導電材料により充填する工程と、
前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝に第1および第2の配線パターンを、また前記第1および第2のコンタクトホールに第1および第2のコンタクトプラグを、前記導電材料によりそれぞれ形成する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項4】
キャパシタを有する半導体装置の製造方法であって、
第1及び第2の素子領域を画成された基板上に、前記第1及び第2の素子領域を連続的に覆うように第1の層間絶縁膜を形成する工程と、
前記第1の素子領域において、前記第1の層間絶縁膜中に第1の配線パターンを、前記第2の素子領域において、前記第1の層間絶縁膜中に第2の配線パターンを形成する工程と、
前記第1の素子領域において、前記第1の層間絶縁膜上に、前記第1の配線パターンと電気的にコンタクトするキャパシタを形成する工程と、
前記第1の層間絶縁膜上に、第1の領域から第2の領域まで連続して、前記キャパシタを覆うように第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜中に、前記第1の素子領域において第1の配線溝を、前記第2の素子領域において第2の配線溝を、同時に形成する工程と、
前記第2の層間絶縁膜中に、前記第1の配線溝において前記キャパシタを露出するように、第1のコンタクトホールを形成する工程と、
前記コンタクトホールを形成する工程と同時に、前記第2の層間絶縁膜を前記第2の配線溝においてエッチングし、前記第2の配線層の深さを前記第1の配線層の深さよりも増大させる工程と、
前記第1のコンタクトホールを埋め込むレジスト層を形成し、前記第2の素子領域において、前記第2の配線溝中に、前記第2の層間絶縁膜中を貫通する第2のコンタクトホールを、前記第2のコンタクトホールが前記第2の配線パターンを露出するように形成する工程と、
前記第1及び第2の配線溝を、前記コンタクトホールを含めて導電材料により充填する工程と、
前記第2の層間絶縁膜上の導電材料を化学的機械研磨により除去し、前記第1および第2の配線溝にそれぞれの配線パターンを、前記コンタクトホールにコンタクトプラグを、前記導電材料により形成する工程とよりなることを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39A】
【図39B】
【図40A】
【図40B】
【図40C】
【図40D】
【図40E】
【図40F】
【図40G】
【図41】
【図42A】
【図42B】
【図42C】
【図42D】
【図42E】
【図42F】
【図42G】
【図43A】
【図43B】
【図44A】
【図44B】
【図44C】
【図44D】
【図45A】
【図45B】
【図45C】
【図45D】
【図46A】
【図46B】
【図46C】
【図46D】
【図46E】
【図47A】
【図47B】
【図48A】
【図48B】
【図48C】
【図48D】
【図49A】
【図49B】
【図49C】
【図49D】
【図49E】
【図49F】
【図50A】
【図50B】
【図50C】
【図50D】
【図50E】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39A】
【図39B】
【図40A】
【図40B】
【図40C】
【図40D】
【図40E】
【図40F】
【図40G】
【図41】
【図42A】
【図42B】
【図42C】
【図42D】
【図42E】
【図42F】
【図42G】
【図43A】
【図43B】
【図44A】
【図44B】
【図44C】
【図44D】
【図45A】
【図45B】
【図45C】
【図45D】
【図46A】
【図46B】
【図46C】
【図46D】
【図46E】
【図47A】
【図47B】
【図48A】
【図48B】
【図48C】
【図48D】
【図49A】
【図49B】
【図49C】
【図49D】
【図49E】
【図49F】
【図50A】
【図50B】
【図50C】
【図50D】
【図50E】
【公開番号】特開2009−200508(P2009−200508A)
【公開日】平成21年9月3日(2009.9.3)
【国際特許分類】
【出願番号】特願2009−98701(P2009−98701)
【出願日】平成21年4月15日(2009.4.15)
【分割の表示】特願2004−564530(P2004−564530)の分割
【原出願日】平成15年12月25日(2003.12.25)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
【公開日】平成21年9月3日(2009.9.3)
【国際特許分類】
【出願日】平成21年4月15日(2009.4.15)
【分割の表示】特願2004−564530(P2004−564530)の分割
【原出願日】平成15年12月25日(2003.12.25)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
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