【課題】ＣＦ_ｘ膜を層間絶縁膜として有する多層配線構造の半導体装置において、低誘電率であるＣＦ_ｘ膜の利点を生かすことができ、かつＣＭＰ処理による特性の劣化を防止することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ＣＦ_ｘ膜を成膜する工程（ａ）と、ＣＦ_ｘ膜に所定パターンの凹部を形成する工程（ｂ）と、凹部を埋めかつＣＦ_ｘ膜上にわたって配線層を設ける工程（ｃ）と、凹部内以外の前記ＣＦ_ｘ膜上の余剰の配線層をＣＭＰ（化学機械研磨）によって除去してＣＦ_ｘ膜の表面を露出させる工程（ｄ）と、を有し、工程（ｂ）の前または後において、ＣＦ_ｘ膜の表面を窒化する工程（ｅ）を備える。 （もっと読む）

【課題】作製工程を大幅に削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】ゲート配線上の一部を含む半導体層のエッチングと、画素電極とドレイン電極を接続するためのコンタクトホールの形成を、同一のフォトリソグラフィ工程及びエッチング工程で行うことで、フォトリソグラフィ工程を削減する。これにより露出したゲート配線の一部を絶縁層で覆い、これに液晶層の間隔を維持するスペーサを兼ねさせる。フォトリソグラフィ工程を削減することにより、低コストで生産性の良い液晶表示装置を提供することができる。また、半導体層に酸化物半導体を用いることで、消費電力が低減され、信頼性の高い液晶表示装置を提供することができる。 （もっと読む）

【課題】より視認が容易なアライメントマークを簡素な工程で形成することが可能な、半導体装置の製造方法を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に、主表面に対して段差を有するパターンＭＫが形成される工程と、パターンＭＫ上に、半導体材料を含む第１の半導体層ＰＳ１が形成される工程と、第１の半導体層ＰＳ１上に、半導体材料を含む第２の半導体層ＰＳ２が形成される工程と、第２の半導体層ＰＳ２上にレジストパターンＲＳが形成される工程とを備えている。レジストパターンＲＳが形成される工程において、パターンＭＫが位置合わせマークとして用いられる。 （もっと読む）

【課題】容量素子の良好な特性と高い信頼性を実現することが可能な半導体装置を提供する。
【解決手段】半導体基板上に第１の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上にダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、ダミー電極に周囲を囲まれた窪みを埋める第２の絶縁膜とを具備して成る半導体装置を構成する。 （もっと読む）

【課題】半導体装置の配線間の容量低減を実現するとともに、ミスアライメント・ビアを対策する。
【解決手段】配線上及び配線間のスペース領域に絶縁膜７４を形成し、隣接配線間隔が狭い配線の上面を露出するスルーホールの周辺領域の絶縁膜７４をリザーバーとして残して、周辺領域以外の絶縁膜７４を除去し、絶縁膜７４が除去された配線間のスペース領域に空隙を残しつつ、配線上に絶縁膜７７を形成する。 （もっと読む）

【課題】配線の凹凸差を緩和することが可能な構造の半導体装置を提供することを課題と
する。
【解決手段】第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層の間に形
成されると共に、接続孔を有する絶縁層と、第１の導電層及び第２の導電層に接続すると
共に、少なくとも端部の一部が接続孔の内側に形成される第３の導電層と、を有する半導
体装置である。第２の導電層及び第３の導電層が接続する接続孔付近において、第３の導
電層が第１の絶縁層を介して第２の導電層に重畳せず、第３の導電層の端部が第１の絶縁
層上に形成されない。このため、第３の導電層の凹凸を低減することが可能である。 （もっと読む）

【課題】微細配線を有する半導体装置の信頼性を向上させる。
【解決手段】本発明に係る半導体装置は、第１のＣｕ配線１０２と、第１のＣｕ配線１０２の上に設けられ、第１のＣｕ配線１０２からＣｕの拡散を防ぐ第１のバリア絶縁膜１０３とを備える。また、第１のバリア絶縁膜１０３の上には、第２のＣｕ配線１０５と、第１のＣｕ配線１０５の上に設けられ、第２のＣｕ配線１０５からＣｕの拡散を防ぐ第２のバリア絶縁膜１０６と、を備える。第１、第２のバリア絶縁膜１０３、１０６は、分枝アルキル基、及び、炭素−炭素二重結合を有するシリコン系絶縁膜からなる。 （もっと読む）

【課題】抵抗値の温度依存性の小さい抵抗素子を有する半導体装置を提供する。
【解決手段】半導体装置は、金属抵抗素子層Ｒｍ１，Ｒｍ２を有する。金属抵抗素子層Ｒｍ１は、金属抵抗膜層Ｒｍ１１を含む。金属抵抗素子層Ｒｍ２は、金属抵抗膜層Ｒｍ１２を含む。金属抵抗膜層Ｒｍ１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、金属抵抗膜層Ｒｍ１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。窒化チタン抵抗の抵抗値は正の温度係数を有する一方、窒化タンタル抵抗の抵抗値は負の温度係数を有する。コンタクトプラグＣＰ２によって、金属抵抗膜層Ｒｍ１１と金属抵抗膜層Ｒｍ１２とが電気的に接続されるので、窒化チタン抵抗の温度係数と窒化タンタル抵抗との温度係数が相殺される。これにより温度係数を小さくすることができる。 （もっと読む）

【課題】メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性を向上できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を介在させてゲート電極４を形成する。その後、半導体基板１にゲート電極４をマスクとしてソース・ドレイン領域を形成する。続いて、ゲート電極４を覆うように半導体基板１上の全面に第１の酸化シリコン膜１０を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第１の酸化シリコン膜１０を平坦化する。続いて、ゲート電極４を含む第１の酸化シリコン膜１０の上に、第２の酸化シリコン膜１１を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第２の酸化シリコン膜１０を平坦化する。さらに、ゲート電極４を含む第２の酸化シリコン膜１０の上に、第３の酸化シリコン膜１２を形成する。 （もっと読む）

【課題】容量コンタクトパッドと容量コンタクトプラグが一体となった構造を形成する。これにより、従来は２回、必要だったフォトリソグラフィ工程を１回に削減して、製造コストを低減する。
【解決手段】半導体装置の製造方法では、層間絶縁膜上に、開口を有するマスクパターンを形成する。このマスクパターンを用いて、層間絶縁膜をエッチングすることにより、開口の下の層間絶縁膜内に容量コンタクトホールを形成する。湿式エッチングにより、マスクパターン内の開口を大きくした後、開口内に導電材料を埋め込むことにより、それぞれ容量コンタクトプラグ及び容量コンタクトパッドを形成する。この後、容量コンタクトパッド上にキャパシタを形成する。 （もっと読む）

【課題】透明導電膜にピンホール等の欠陥が生じたとしても金属導電膜の腐食を抑制し、透明導電膜と金属導電膜との間の導通を確実にとることが可能な薄膜トランジスタ基板の製造方法を提供すること。
【解決手段】金属導電膜としてのゲート端子１２１、ドレイン端子１２２上にＯＣ−ＳｉＮ膜１０９を形成し、ゲート端子１２１及びドレイン端子１２２が露出するようにコンタクトホールを形成し、コンタクトホールを介してゲート端子１２１及びドレイン端子１２２に接触するようにＩＴＯ膜を成膜してパターニングし、ＩＴＯ膜に対して酸化膜形成処理を行う。これにより、ＩＴＯ膜にピンホール等の欠陥が発生していた場合には、欠陥を介してＩＴＯ膜下のゲート端子１２１ドレイン端子１２２の一部が酸化されて酸化膜が形成される。 （もっと読む）

【課題】ダマシン配線構造を有する半導体装置において、フルオロカーボン膜へのエッチングダメージによるＣｕ配線構造でのリーク電流の増加や誘電率の低下を抑制し、信頼性の担保された半導体装置の製造方法を提供する。
【解決手段】エッチング処理の施されたフルオロカーボン膜の表面に対し、窒化プラズマ処理またはＣＦプラズマ処理を行う、半導体装置の製造方法が提供される。これによれば、配線溝形成時のフルオロカーボン膜へのエッチングダメージが修復され、Ｃｕ配線構造におけるリーク電流の増加や誘電率の低下を抑制することができる。 （もっと読む）

【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。 （もっと読む）

【課題】従来のＣＭＰを伴うダマシン法を用いた配線や電極の形成は、製造工程が煩雑であり高コスト化している。表示装置等の大型基板に配線形成を行うには平坦性等の高精度が要求されて好適せず、また研磨による配線材料の除去・廃棄量が多いという課題がある。
【解決手段】配線の形成方法及び配線を有する表示装置の形成方法は、基板上若しくは回路素子上に設けられた第１の金属拡散防止膜上に、金属シード層をＣＶＤ法により形成し、フォトレジストマスクを用いて選択的に無電解メッキ法、又は電解メッキ法により、金属配線層を形成し、金属シード層及び第１の金属拡散防止膜の不要領域除去と、金属シード層及び金属配線層及び第１の金属拡散防止膜の側面を含む表面を覆うように無電解メッキ法による第２の金属拡散防止膜の選択的な形成とにより配線及び電極を形成する。 （もっと読む）

【課題】グラフェン層に対して良好なコンタクトを形成しうる配線構造体を有する半導体装置及びその製造方法を提供する。
【解決手段】グラフェン層と、グラフェン層の第１の領域に形成され、グラフェン層と、グラフェン層に積層された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、グラフェン層の第２の領域に形成され、グラフェン層と、グラフェン層に積層された第２のネットワーク・ナノグラファイト層とを含む第２の配線部と、グラフェン層の、第１の領域と第２の領域との間の第３の領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する。 （もっと読む）

【課題】プラズマＣＶＤ法を用いてＣｕ配線上に良好な拡散バリア膜を形成する技術を提供する。
【解決手段】ダマシン法を用いて形成したＣｕ配線１９上にＣｕの拡散を防止する窒化シリコン膜２１を形成する工程は、Ｃｕ配線１９が形成された基板１をプラズマＣＶＤ装置のチャンバ内に搬入し、基板１を所定の温度に加熱する工程と、チャンバ内にアンモニアを供給し、第１のＲＦパワーでアンモニアをプラズマ分解することによって、Ｃｕ配線１９の表面を還元処理する工程と、ＲＦパワーが印加された状態で、チャンバ内にアンモニアとモノシランとを含む原料ガスを供給し、第２のＲＦパワーでアンモニアとシラン系ガスとをプラズマ分解することによって、Ｃｕ配線１９上に窒化シリコン膜２１を形成する工程とを含んでいる。 （もっと読む）

【課題】本発明は、微細化された埋め込みビット線を容易に形成可能であると共に、埋め込みビット線の抵抗値を低くすることで高性能化を実現可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１３の主面１３ａに形成された第１の溝１５と、第１の溝１５の底面１５ａ、及び第１の溝１５の底部１５Ａに位置するピラー２６の側壁面２６ａ，２６ｂに設けられ、側壁面２６ａを露出する第１の開口部１６Ａ、及び側壁面２６ｂを露出する第２の開口部１６Ｂを有した絶縁膜１６と、第１の開口部１６Ａから露出された側壁面２６ａに形成された半導体基板と反対導電型の下部不純物拡散領域１８と、絶縁膜１６を介して、第１の溝１５の底部１５Ａに設けられ、第１及び第２の開口部１６Ａ，１６Ｂを埋め込むと共に、下部不純物拡散領域１８及び側壁面２６ｂと接触し、かつ金属膜よりなる埋め込みビット線２１と、を有する。 （もっと読む）

【課題】２つのトランジスタを混載した半導体装置において、ダミー配線を介して配線間で短絡が発生するのを防止し、信頼性の高い混載デバイスを実現可能にする。
【解決手段】本発明の半導体装置は、微細ＣＭＯＳ４Ａと、微細ＣＭＯＳ４Ａに接続される微細配線１５とを有する微細ＣＭＯＳ領域と、微細ＣＭＯＳ４Ａよりも耐圧が高い高耐圧デバイス４Ｂと、高耐圧デバイス４Ｂに接続され、平面視において微細配線１５よりも配線幅が広いドレイン配線１１５及びソース配線１１６と、を有する高耐圧デバイス領域と、を具備し、高耐圧デバイス領域には、電気的に孤立したダミー配線１４が少なくともドレイン配線１１５及びソース配線１１６に隣接して配置されない。 （もっと読む）

【課題】半導体装置とその製造方法において、ヒューズの微細化を図ること。
【解決手段】シリコン基板１に素子分離絶縁膜２を形成する工程と、素子分離絶縁膜２の上に第１の絶縁膜１３を形成する工程と、第１の絶縁膜１３にスリット１３ｘを形成する工程と、スリット１３ｘを通じて素子分離絶縁膜２をウエットエッチングして凹部２ｂを形成する工程と、凹部２ｂとスリット１３ｘの各々の内面に第２の絶縁膜２４を形成することにより、第２の絶縁膜２４によりスリット１３ｘを塞ぎつつ、凹部２ｂ内にボイド２４ａを形成する工程と、ボイド２４ａの上の第２の絶縁膜２４にホール２５ｂを形成し、ホール２５ｂ内にボイド２４ａを露出させる工程と、露出したボイド２４ａとホール２５ｂのそれぞれの中に導電膜２７を形成することによりヒューズFを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】より低コストで、より信頼性の高いＭＩＭキャパシタを有する、より信頼性の高い半導体装置、およびその製造方法を提供する。
【解決手段】本製造方法は、半導体基板ＳＵＢを準備する工程と、半導体基板ＳＵＢの一方の主表面上に、アルミニウム層ＡＣ１を有する第１の金属電極ＬＥＬ１と、第１の金属電極ＬＥＬ１上の誘電体層ＤＥＣと、誘電体層ＤＥＣ上の第２の金属電極ＵＥＬとを形成する工程とを備える。第１の金属電極ＬＥＬ１を形成する工程においては、表面がＲｍａｘ＜８０ｎｍ、Ｒｍｓ＜１０ｎｍ、Ｒａ＜９ｎｍの関係を満たすように、アルミニウム層ＡＣ１が形成される。第１の金属電極ＬＥＬ１を形成する工程には、少なくとも１層の第１のバリア層Ｔ１を形成する工程と、第１のバリア層Ｔ１上に、アルミニウム層ＡＣ１を形成する工程と、アルミニウム層ＡＣ１を構成する結晶を再結晶化する工程とを含んでいる。 （もっと読む）