半導体装置及びその製造方法
【課題】容量素子の良好な特性と高い信頼性を実現することが可能な半導体装置を提供する。
【解決手段】半導体基板上に第1の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上にダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、ダミー電極に周囲を囲まれた窪みを埋める第2の絶縁膜とを具備して成る半導体装置を構成する。
【解決手段】半導体基板上に第1の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上にダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、ダミー電極に周囲を囲まれた窪みを埋める第2の絶縁膜とを具備して成る半導体装置を構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に係り、特に半導体基板上に容量素子が搭載されている半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
従来のLSI(大規模集積回路)の製造プロセスにおいて、半導体基板上に容量素子を形成する場合を、図39〜図41の概略工程断面を用いて説明する。
【0003】
先ず、図39に示されるように、半導体基板10上に、例えばSiO2膜等からなる第1の絶縁膜12及び第2の絶縁膜16を順に積層して形成する。
【0004】
続いて、例えばスパッタ(Sputtering)法を用いて、この第2の絶縁膜16上に、Ti層、TiON層、Ti層、Al−Si層、TiN層を下から順に堆積して、TiN/Al−Si/Ti/TiON/Ti積層膜を形成する。
【0005】
続いて、例えばCVD(Chemical Vapor Deposition;化学的気相成長)法を用いて、このTiN/Al−Si/Ti/TiON/Ti積層膜上にSiO2,SiN,Ta2O5等の誘電体膜を堆積し、更に例えばスパッタ法を用いて、この誘電体膜上にTi層、TiN層等の導電体層を堆積する。
【0006】
そして、フォトリソグラフィ(Photo Lithography)工程及びRIE(Reactive Ion Etching;反応性イオンエッチング)工程により、これら積層された導電体層及び誘電体膜を選択的にエッチング除去して所定の形状にパターニングし、TiN/Al−Si/Ti/TiON/Ti積層膜上にSiO2,SiN又はTa2O5等の誘電体膜20を介してTi,TiN等による上部電極22を形成する。
【0007】
続いて、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングし、TiN/Al−Si/Ti/TiON/Ti積層膜による下部電極18dを形成する。
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18dとから構成される容量素子を形成する。
【0008】
続いて、例えばTEOS(tetraethoxy silane;Si(OC2H5)4)を原料とするプラズマCVD法を用いて、上部電極22及び下部電極18dを含む基体全面に、SiO2膜を堆積し、更にこのSiO2膜上にSOG(Spin On Glass)膜をコーティングした後、これらのSOG膜及びSiO2膜をエッチバックする平滑化処理を行う。即ち、SiO2膜及びSOG膜からなる平滑化絶縁膜24によって基体表面の凹凸を埋めて平滑化する。
なお、このとき、下部電極18d上に形成されている上部電極22の表面は、下部電極18dの表面よりも高い位置にあるため、上部電極22の表面は露出した状態になる場合があった。
【0009】
次いで、図40に示されるように、例えばプラズマCVD法を用いて、上部電極22及び平滑化絶縁膜24を含む基体全面に、例えばSiO2膜からなる絶縁膜26を堆積する。ここで、平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0010】
続いて、フォトリソグラフィ工程及びドライ(Dry)エッチング法を用いて、上部電極22上の層間絶縁膜27を選択的にエッチング除去すると共に、下部電極18d上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28d,28eをそれぞれ開口する。ここで、コンタクト抵抗を低減するために、下部電極18dの表面のTiNを除去する場合もある。
【0011】
次いで、図41に示されるように、例えばスパッタ法を用いて、基体全面に、Al合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工し、第1及び第2のビア・ホール28d,28eを介して上部電極22及び下部電極18dにそれぞれ接続する第1及び第2のAl合金上層配線層30d,30eを形成する。
【0012】
しかしながら、上記従来の容量素子の形成プロセスにおいては、誘電体膜20を間に挟む上部電極22と下部電極18dとから構成される容量素子を形成した後、SiO2膜及びSOG膜からなる平滑化絶縁膜24によって基体表面の凹凸を埋めて平滑化する平滑化処理を行う際に、下部電極18d上に形成されている上部電極22の表面は下部電極18dの表面よりも高い位置にあるため、この平滑化処理工程のエッチバックによって上部電極22や更にはその下の誘電体膜20までもがエッチングされていた。即ち、平滑化処理工程において、上部電極22や更にはその下の誘電体膜20がダメージを受けていた。
【0013】
従って、容量素子の容量値等の特性が変動したり、信頼性が劣化したりして、良好な特性と高い信頼性をもつ容量素子が得られないという問題があった。
【0014】
また、容量素子の上部電極22及び下部電極18dにそれぞれ接続する第1及び第2のAl合金上層配線層30d,30eを形成するために第1及び第2のビア・ホール28d,28eをそれぞれ開口する際、第1のビア・ホール28dを開口するためにエッチングする上部電極22上の層間絶縁膜27の膜厚が、第2のビア・ホール28eを開口するためにエッチングする下部電極18d上の層間絶縁膜27膜厚よりも厚くなっているため、これら第1及び第2のビア・ホール28d,28eを共に良好に開口しようとすると、止むなく上部電極22の表面に対する過大なオーバーエッチングが行われることになる。そして、このオーバーエッチングによって上部電極22やその下の誘電体膜20がダメージを受けることになる。
【0015】
従って、この点からも、容量素子の容量値等の特性が変動したり、信頼性が劣化したりして、良好な特性と高い信頼性をもつ容量素子が得られないという問題があった。
更に、次のような問題も生じた。
【0016】
即ち、従来の容量素子においては、容量素子として実効的に機能する上部電極22と下部電極18dとの対向領域から第1及び第2のAl合金上層配線層30d,30eまでの距離を比較すると、一般に下部電極側が上部電極側よりも長くなる傾向にあり、結果的にインピーダンスに差異が生じ、特性に非対称性が発生するという問題があった。
【0017】
そして、上記従来の容量素子における第1及び第2のビア・ホール28d,28eを比較すると、下部電極側の第2のビア・ホール28eの深さが上部電極側の第1のビア・ホール28dの深さより深くなっている。このため、従来からの特性の非対称性を更に増大させることになった。
【発明の概要】
【発明が解決しようとする課題】
【0018】
本発明は、上記の問題点を鑑みてなされたものであり、容量素子の製造プロセスにおいて上部電極や誘電体膜がダメージを受けて、容量値等の特性が変動したり、信頼性が劣化したりすることを防止し、更に特性の非対称性の増大を抑制して、容量素子の良好な特性と高い信頼性を実現することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0019】
本発明に係る半導体装置は、半導体基板上に第1の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上にダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、ダミー電極に周囲を囲まれた窪みを埋める第2の絶縁膜とを具備して成る。
【0020】
なお、ここで、「誘電体膜の表面よりも高い表面を有するダミー電極」とは、半導体基板の表面又は裏面の平坦面を基準として、ダミー電極の最上表面が下部電極の表面よりも高いことをいい、「ダミー電極の最上表面」とは、ダミー電極の表面のうちで、最も高い位置にある表面をいう。この定義は、これ以降においても同様に適用する。
【0021】
本発明は、上記半導体装置において、ダミー電極、上部電極及び第2の絶縁膜上に第3の絶縁膜が形成されて層間絶縁膜が形成され、層間絶縁膜に開口された第1のビア・ホールを介して上部電極に接続する第1の配線層、及び層間絶縁膜に開口された第2のビア・ホールを介して下部電極に接続する第2の配線層がそれぞれ形成される。
【0022】
本発明に係る半導体装置は、半導体基板上に第1の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上に誘電体膜を介して形成され、ダミー電極の最上表面よりも表面が低い位置にある上部電極と、ダミー電極に周囲を囲まれた窪みを埋めると共に、下部電極及び上部電極の表面を被覆している第2の絶縁膜とを具備して成る。
【0023】
なお、ここで、「下部電極の表面よりも高い表面を有するダミー電極」とは、半導体基板の表面又は裏面の平坦面を基準として、ダミー電極の最上表面が下部電極の表面よりも高いことをいい、「ダミー電極の最上表面」とは、ダミー電極の表面のうちで、最も高い位置にある表面をいう。この定義は、これ以降においても同様に適用する。
【0024】
本発明は、上記半導体装置において、ダミー電極、上部電極及び第2の絶縁膜上に第3の絶縁膜が形成されて層間絶縁膜が形成され、層間絶縁膜に開口された第1のビア・ホールを介して上部電極に接続する第1の配線層、及び層間絶縁膜に開口された第2のビア・ホールを介して下部電極に接続する第2の配線層がそれぞれ形成される。
【0025】
上述の半導体装置においては、下部電極の周辺部の下方に段差用のダミー層が設けられ、これによって下部電極が凹型断面形状に形成される。
また、上記半導体装置においては、ダミー電極の下方に段差用のダミー層が設けられ、これによってダミー電極が下部電極より高い位置に形成される。
このような段差用のダミー層は、半導体装置における他の素子の電極又は抵抗層と同じ材料層で形成することができる。段差用のダミー層は、絶縁層で形成することもできる。
【0026】
本発明に係る半導体装置の製造方法は、半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して、所定の厚さの段差用のダミー層を形成する工程と、これら第1の絶縁膜及びダミー層上に、導電体膜を堆積した後、この導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、下部電極上に、ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成する工程と、基体全面に第2の絶縁膜を形成して、ダミー電極によって周囲を囲まれた窪みを埋める工程とを有する。
【0027】
本発明は、上記半導体装置の製造方法において、ダミー電極、上部電極及び第2の絶縁膜を含む基体全面に第3の絶縁膜を形成して層間絶縁膜を形成する工程と、上部電極上の層間絶縁膜に第1のビア・ホールを開口すると共に、下部電極上の層間絶縁膜に第2のビア・ホールを開口する工程と、第1のビア・ホールを介して上部電極に接続する第1の配線層を形成すると共に、第2のビア・ホールを介して下部電極に接続する第2の配線層を形成する工程とを有する。
【0028】
本発明に係る半導体装置の製造方法は、半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して、所定の厚さの段差用のダミー層を形成する工程と、これら第1の絶縁膜及びダミー層上に、導電体膜を堆積した後、この導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、下部電極上に、誘電体膜を介して、ダミー電極の最上表面よりも表面が低い位置にある上部電極を形成する工程と、基体全面に第2の絶縁膜を形成して、ダミー電極によって周囲を囲まれた窪みを埋めると共に、下部電極及び上部電極の表面を被覆する工程とを有する。
【0029】
本発明は、上記半導体装置の製造方法において、さらにダミー電極及び第2の絶縁膜を含む基体全面に第3の絶縁膜を含む基体全面に第3の絶縁膜を形成して層間絶縁膜を形成する工程と、上部電極上の層間絶縁膜に第1のビア・ホールを開口すると共に、下部電極上の層間絶縁膜に第2のビア・ホールを開口する工程と、第1のビア・ホールを介して上部電極に接続する第1の配線層を形成すると共に、第2のビア・ホールを介して下部電極に接続する第2の配線層を形成する工程とを有する。
【0030】
上述の半導体装置の製造方法において、段差用のダミー層の形成工程は、半導体装置における他の素子の電極又は抵抗層の形成工程を兼ねることができる。段差用のダミー層は絶縁層で形成することもできる。
【発明の効果】
【0031】
本発明に係る半導体装置によれば、下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上に誘電体膜を介して形成された上部電極とを有し、下部電極上の誘電体膜の表面が下部電極の周囲のダミー電極の最上表面よりも低くなっていることにより、基体全面に平滑化絶縁膜となる第2の絶縁膜を形成する際に、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとなり、誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【0032】
本発明に係る半導体装置によれば、下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上に誘電体膜を介して形成された上部電極とを有し、下部電極上の上部電極の表面が下部電極の周囲のダミー電極の最上表面よりも低くなっていることにより、基体全面に平滑化絶縁膜となる第2の絶縁膜を形成する際に、この第2の絶縁膜によって上部電極の表面を被覆することを容易に実現することが可能になるため、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとなることと相侯って、上部電極の表面がエッチングされて上部電極や更にはその下の誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【0033】
上述の本発明の半導体装置において、下部電極の周辺部の下方に設けられた段差用のダミー層が、半導体装置の他の素子の電極又は抵抗層と同じ材料層で形成するときは、製造の簡素化を図ることができる。また、ダミー電極の下方に設けられた段差用のダミー層が、半導体装置の他の素子の配線層と同じ導電体層で形成するときは、製造の簡素化を図ることができる。
【0034】
本発明に係る半導体装置の製造方法によれば、半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して所定の厚さの段差用のダミー層を形成した後、これら第1の絶縁膜及びダミー層上に堆積した導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成し、更にこの下部電極上に、ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成することにより、平滑化絶縁膜となる第2の絶縁膜の形成の際に、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとして働き、誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【0035】
本発明に係る半導体装置の製造方法によれば、半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して所定の厚さの段差用のダミー層を形成した後、これら第1の絶縁膜及びダミー層上に堆積した導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成し、更にこの下部電極上に、誘電体膜を介して、ダミー電極の最上表面よりも表面が低い位置にある上部電極を形成することにより、基体全面に形成する第2の絶縁膜によって上部電極の表面を被覆することを容易に実現することが可能になるため、この平滑化絶縁膜となる第2の絶縁膜の形成の際に、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとなることと相侯って、上部電極や更にはその下の誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【図面の簡単な説明】
【0036】
【図1】本発明の第1の実施形態に係る容量素子を示す概略断面図である。
【図2】図1に示される容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図3】図1に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図4】図1に示される容量素子の製造方法を説明するための概略工程断面図(その3)である。
【図5】図1に示される容量素子の製造方法を説明するための概略工程断面図(その4)である。
【図6】図1に示される容量素子の製造方法を説明するための概略工程断面図(その5)である。
【図7】図1に示される容量素子の製造方法を説明するための概略工程断面図(その6)である。
【図8】図1に示される容量素子の製造方法を説明するための概略工程断面図(その7)である。
【図9】図1に示される容量素子の製造方法を説明するための概略工程断面図(その8)である。
【図10】本発明の第2の実施形態に係る容量素子を示す概略断面図である。
【図11】図10に示される容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図12】図10に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図13】本発明の第3の実施形態に係る容量素子を示す概略断面図である。
【図14】図13に示される、容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図15】図13に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図16】図13に示される容量素子の製造方法を説明するための概略工程断面図(その3)である。
【図17】図13に示される容量素子の製造方法を説明するための概略工程断面図(その4)である。
【図18】図13に示される容量素子の製造方法を説明するための概略工程断面図(その5)である。
【図19】図13に示される容量素子の製造方法を説明するための概略工程断面図(その6)である。
【図20】本発明の第4の実施形態に係る容量素子を示す概略断面図である。
【図21】図20に示される容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図22】図20に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図23】図20に示される容量素子の製造方法を説明するための概略工程断面図(その3)である。
【図24】図20に示される容量素子の製造方法を説明するための概略工程断面図(その4)である。
【図25】図20に示される容量素子の製造方法を説明するための概略工程断面図(その5)である。
【図26】図20に示される容量素子の製造方法を説明するための概略工程断面図(その6)である。
【図27】図20に示される容量素子の製造方法を説明するための概略工程断面図(その7)である。
【図28】図20に示される容量素子の製造方法を説明するための概略工程断面図(その8)である。
【図29】本発明の第5の実施形態に係る容量素子を示す概略断面図である。
【図30】図29に示される容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図31】図29に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図32】本発明の第6の実施形態に係る容量素子を示す概略断面図である。
【図33】図32に示される容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図34】図32に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図35】図32に示される容量素子の製造方法を説明するための概略工程断面図(その3)である。
【図36】図32に示される容量素子の製造方法を説明するための概略工程断面図(その4)である。
【図37】図32に示される容量素子の製造方法を説明するための概略工程断面図(その5)である。
【図38】図32に示される容量素子の製造方法を説明するための概略工程断面図(その6)である。
【図39】従来の容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図40】従来の容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図41】従来の容量素子の製造方法を説明するための概略工程断面図(その3)である。
【発明を実施するための形態】
【0037】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
【0038】
(第1の実施形態)
図1は本発明の第1の実施形態に係る容量素子を示す概略断面図であり、図2〜図9はそれぞれ図1に示される容量素子の製造方法を説明するための概略工程断面図である。
【0039】
図1に示されるように、本実施形態に係る容量素子においては、半導体基板10上の容量素子形成領域の周辺部に、例えばSiO2膜からなる第1の絶縁膜12介して、所要の厚さ、例えば厚さ100〜500nm程度のポリシリコン(Poly Silicon)層からなる段差用のポリシリコン・ダミー層14が形成されている。また、第1の絶縁膜12及びポリシリコン・ダミー層14上には、第2の絶縁膜16が形成されている。なお、第2の絶縁膜16については、省略することも可能である。
【0040】
また、この第2の絶縁膜16上には、例えば厚さ5〜70nm程度のTi層、厚さ10〜200nm程度のTiON層、厚さ5〜70nm程度のTi層、厚さ300〜1500nm程度のAl−Si層、厚さ5〜70nm程度のTiN層が下から順に堆積されたTiN/Al−Si/Ti/TiON/Ti積層構造膜、あるいはCu,Al−Cu等による下部電極18aが形成されている。本例ではTiN/Al−Si/Ti/TiON/Ti積層膜の下部電極18aが形成される。
【0041】
即ち、この凹型断面形状の下部電極18aにおいては、その中央部の表面よりも厚さ100〜500nm程度の段差用のポリシリコン・ダミー層14上方における周辺部の表面が例えば100〜500nm程度高い位置にある。
【0042】
なお、このような積層構造のTiN/Al−Si/Ti/TiON/Tiの下部電極18aにおいては、最上層のTiN層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のAl−Si層の酸化防止膜として機能し、Al−Si層が、導電特性を要する電極の主要部として機能し、下層のTi/TiON/Ti積層膜が、バリアメタルとして機能する。
【0043】
また、下部電極18aの中央部上には、所要の厚さ、例えば厚さ10〜300nm程度のTa2O5,SiO2又はSiN等の誘電体膜20、本例ではTa2O5の誘電体膜を介して、厚さ5〜100nm程度のTi,TiN又はTiとTiNの積層膜からなる上部電極22が形成されている。誘電体膜20をTa2O5で形成するときは、上部電極22を酸素と反応しにくいTiN又はTiNとTiをこの順で堆積させた積層膜で形成するのが好ましい。誘電体膜20をSiO2,SiN等で形成するときは、上部電極22をTi,TiN又はTiNとTiの積層膜で形成することができる。
【0044】
こうして、誘電体膜20を間に挟む上部電極22と下部電極18aとから容量素子が構成されている。
【0045】
そして、この容量素子の凹型断面形状の下部電極18aの中央部上に形成されている上部電極22の表面は、凹型断面形状の下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。
【0046】
また、上部電極22や下部電極18aからなる基体表面の凹凸部に対する平滑化処理がなされている。即ち、例えばTEOSを原料とするプラズマCVD法を用いて基体全面に堆積したSiO2膜やその上にコーティングしたSOG膜からなる平滑化絶縁膜24が形成され、この平滑化絶縁膜24によって下部電極18aの凹型断面形状の窪みが埋められていると共に、上部電極22の表面が被覆されている。
【0047】
また、平滑化されている基体全面、即ち下部電極18aの周辺部及び平滑化絶縁膜24上には、例えばSiO2膜からなる絶縁膜26が堆積されている。平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0048】
そして、上部電極22上の層間絶縁膜27に開口された第1のビア・ホール28aを介して、上部電極22に接続する例えばAl合金層からなる第1の上層配線層30aが形成されている。
また、下部電極18aの周辺部上の層間絶縁膜27に開口された第2のビア・ホール28bを介して、下部電極18aの周辺部に接続する例えばAl合金層からなる第2の上層配線層30bが形成されている。
【0049】
次に、図1に示される容量素子の製造方法、図2〜図9の概略工程断面図を用いて説明する。
先ず、図2に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【0050】
こうして、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して、厚さ100〜500nm程度のポリシリコン層からなる段差用のポリシリコン・ダミー層14を形成する。
なお、このポリシリコン・ダミー層14の形成工程は、LSIの他の素子、例えばMOSTr(Metal Oxide Semiconductor Transistor)のゲート(Gate)電極や、抵抗素子の抵抗層や、BipTr(Bipolar Transistor)の電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【0051】
次いで、図3に示されるように、この段差用のポリシリコン・ダミー層14を含む基体全面に、第2の絶縁膜16を形成する。なお、第2の絶縁膜16の形成は省略できる。
次いで、図4に示されるように、例えばスパッタ法を用いて、この第2の絶縁膜16上に、所要の厚さの導電体膜、例えば厚さ5〜70nm程度のTi層、厚さ10〜200nm程度のTiON層、厚さ5〜70nm程度のTi層、厚さ300〜1500nm程度のAl−Si層、厚さ5〜70nm程度のTiN層を下から順に堆積して、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成する。
【0052】
なお、このような積層構造においては、最上層のTiN層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のAl−Si層の酸化防止膜として機能し、Al−Si層が、導電特性を要する電極の主要部として機能し、下層のTi/TiON/Ti積層膜がバリアメタルとして機能する。
また、このTiN/Al−Si/Ti/TiON/Ti積層膜18において、厚さ100〜500nm程度の段差用のポリシリコン・ダミー層14上方における表面は、このポリシリコン・ダミー層14に囲まれた領域における表面よりもその高さが100〜500nm程度高くなっている。
【0053】
次いで、図5に示されるように、例えばCVD法を用いて、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、Ta2O5,SiO2,SiN等、本例ではTa2O5の誘電体膜を所要の厚さ、例えば10〜300nm程度の厚さに堆積する。更に、例えばスパッタ法を用いて、この誘電体膜上に、例えばTi層、TiN層又はTiとTiNの積層膜による導電体層を所要の厚さ、例えば5〜100nm程度の厚さに堆積する。
【0054】
続いて、フォトリソグラフィ工程及びRIE工程により、これら積層された導電体層及び誘電体膜を選択的にエッチング除去して所定の形状にパターニングする。
こうして、段差用のポリシリコン・ダミー層14に囲まれた領域のTiN/Al−Si/Ti/TiON/Ti積層膜18上に、厚さ10〜300nm程度の誘電体膜20を介して、厚さ5〜100nm程度のTi層、TiN層、又はTiとTiNの積層膜からなる上部電極22を形成する。
なお、このときの上部電極22の表面は、積層膜18のポリシリコン・ダミー層14上方における表面よりもその高さが低くなっている。
【0055】
次いで、図6に示されるように、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングする。
こうして、上部電極22が形成されている中央部の表面よりも段差用のポリシリコン・ダミー層14上方の周辺部の表面が高い位置にある凹型断面形状のTiN/Al−Si/Ti/TiON/Ti積層膜による下部電極18aを形成する。また、この下部電極18aの形成と同時に、LSIの他の素子のTiN/Al−Si/Ti/TiON/Ti積層膜による下層配線層(図示せず)を形成する。
【0056】
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18aとから構成される容量素子を形成する。
なお、このときの容量素子の上部電極22の表面は、下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。
【0057】
次いで、図7に示されるように、基体全面の凹凸を平滑化する平滑化処理を行う。即ち、例えばTEOSを原料とするプラズマCVD法を用いて、上部電極22及び下部電極18aを含む基体全面に、例えば、SiO2膜を300〜1500nm程度の厚さに堆積する。更に、このSiO2膜上に、SOG膜をコーティングする。その後、これらのSOG膜及びSiO2膜をエッチバックする。
こうして、下部電極18aの凹型断面形状の窪みを埋めると共に、上部電極22の表面を被覆して、基体全面を平滑化する平滑化絶縁膜24を形成する。
【0058】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、凹型断面形状の下部電極18aの中央部上に形成されている上部電極22の表面が、凹型断面形状の下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。また、一般的な平滑化エッチバックでは、SiO2とTi及びTiNとのエッチングレートは大きく変わらないため、SOG膜及びSiO2膜の形成後のエッチバックの際にも、下部電極18aの周辺部の表面は露出するものの、上部電極22の表面は常に平滑化絶縁膜24によって被覆された状態であり、エッチングによって露出することはない。即ち、上部電極22やその下の誘電体膜20がダメージを受けることはない。
【0059】
次いで、図8に示されるように、例えばプラズマCVD法を用いて、下部電極18aの周辺部及び平滑化絶縁膜24を含む基体全体に、例えばSiO2膜からなる絶縁膜26を堆積する。平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0060】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極22上の層間絶縁膜27を選択的にエッチング除去すると共に、下部電極18aの周辺部上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28bをそれぞれ開口する。このとき、コンタクト抵抗低減のために、下部電極18a表面のTiN層のみ除去することもある。
【0061】
なお、このとき、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の合計膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚よりも厚くなっているため、これら第1及び第2のビア・ホール28a,28bの開口の際に、上部電極22の表面に対する過大なオーバーエッチングが行われることはない。
【0062】
次いで、図9に示されるように、例えばスパッタ法を用いて、例えばAl合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工し、第1及び第2のビア・ホール28a,28bを介して上部電極22及び下部電極18aの周辺部にそれぞれ接続するAl合金層からなる第1及び第2の上層配線層30a,30bを形成する。
【0063】
また、この第1及び第2の上層配線層30a,30bの形成と同時に、LSIの他の素子の上層配線層(図示せず)を形成する。
【0064】
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して厚さ100〜500nm程度のポリシリコン層からなる段差用のポリシリコン・ダミー層14を形成し、このポリシリコン・ダミー層14を含む基体全面に第2の絶縁膜16を形成し、この第2の絶縁膜16上に、中央部の表面よりもポリシリコン・ダミー層14上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成すると共に、その中央部上に、所要の厚さ、例えば厚さ10〜300nm程度の誘電体膜20を介して、所要の厚さ、例えば厚さ5〜100nm程度の上部電極22を形成して、上部電極22の表面の高さを下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極18aの凹型断面形状の窪みを埋めて基体全面を平滑化する平滑化絶縁膜24が上部電極22の表面を常に被覆しているため、この平滑化処理の際のエッチングによって上部電極22や更にはその下の誘電体膜20がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0065】
また、容量素子の上部電極22及び下部電極18aにそれぞれ接続する第1及び第2の上層配線層30a,30bを形成するために第1及び第2のビア・ホール28a,28bをそれぞれ開口する際に、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の合計膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚よりも厚くなっているため、上部電極22の表面に対する過大なオーバーエッチングが行われることはなく、上部電極22やその下のTa2O5誘電体膜20がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【0066】
また、第1及び第2のビア・ホール28a,28bを比較すると、下部電極18a上に開口する第2のビア・ホール28bの深さが上部電極22上に開口する第1のビア・ホール28aの深さより浅くなっていることにより、容量素子として実効的に機能する上部電極22と下部電極18aとの対向領域から第1及び第2の上層配線層30a,30bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制することができる。即ち、容量素子の特性の対称性を向上することができる。
【0067】
(第2の実施形態)
図10は本発明の第2の実施形態に係る容量素子を示す概略断面図であり、図11及び図12はそれぞれ図10に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第1の実施形態の図1〜図9に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【0068】
図10に示されるように、本実施形態に係る容量素子においては、上記第1の実施形態の図1に示す容量素子における段差用のポリシリコン・ダミー層14の代わりに、所要の厚さのSiN,SiO2等による絶縁ダミー層、例えば、厚さ100〜500nm程度のSiN層からなる段差用のSiNダミー層32が形成されている点に特徴がある。そして、その他の構成要素は上記第1の実施形態の場合と同様である。
【0069】
次に、図10に示される容量素子の製造方法を、図11及び図12の概略工程断面図を用いて説明する。
先ず、図11に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、この第1の絶縁膜12とは異なる種類の絶縁膜、例えばSiN膜を100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びエッチング工程により、このSiN膜を選択的にエッチング除去して、所定の形状にパターニングする。
【0070】
こうして、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して、厚さ100〜500nm程度のSiN膜からなるSiNダミー層32を形成する。
【0071】
次いで、図12に示されるように、上記第1の実施形態の図3〜図9に示す工程と同様にして、このSiNダミー層32を含む基体全面に、第2の絶縁膜16を形成し、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、誘電体膜20を介して上部電極22を形成し、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18をパターニングして、上部電極22が形成されている中央部の表面よりもSiNダミー層32上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成する。
【0072】
こうして、誘電体膜20を間に挟む上部電極22と下部電極18aとから構成される容量素子を形成する。
なお、このときの容量素子の上部電極22の表面は、下部電極18aのSiNダミー層32上方における周辺部の表面よりもその高さが低くなっている。
【0073】
続いて、上部電極22及び下部電極18aを含む基体全面に、SiO2膜を堆積し、更にSOG膜をコーティングした後、これらのSOG膜及びSiO2膜をエッチバックする平滑化処理を行い、下部電極18aの凹型断面形状の窪みを埋めると共に、上部電極22の表面を被覆して、基体全面を平滑化する平滑化絶縁膜24を形成する。
【0074】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、凹型断面形状の下部電極18aの中央部上に形成されている上部電極22の表面が、凹型断面形状の下部電極18aのSiNダミー層32上方における周辺部の表面よりもその高さが低くなっている。一般的な平滑化エッチバック条件ではSiO2とTi,TiNとのエッチレートの差は大きくないため、SOG膜及びSiO2膜のエッチバックの際にも、下部電極18aの周辺部の表面は露出するものの、上部電極22の表面は常に平滑化絶縁膜24によって被覆された状態であり、エッチングによって露出することはない。
【0075】
続いて、下部電極18aの周辺部及び平滑化絶縁膜24を含む基体全面に、例えばSiO2膜からなる絶縁膜26を堆積して平滑化絶縁膜24と絶縁膜26とによる層間絶縁膜27を形成する。そして、上部電極22上の層間絶縁膜27を選択的にエッチング除去すると共に、下部電極18aの周辺部上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28bをそれぞれ開口する。下部電極18a表面のTiN層が除去されることもある。
【0076】
なお、このとき、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の合計膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜26の膜厚よりも厚くなっているため、これら第1及び第2のビア・ホール28a,28bの開口の際に、上部電極22の表面に対する過大なオーバーエッチングが行われることはない。
【0077】
続いて、第1及び第2のビア・ホール28a,28bを介して上部電極22及び下部電極18aの周辺部にそれぞれ接続する第1及び第2の上層配線層30a,30bを形成する。
【0078】
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して所要の厚さ、例えば100〜500nm程度の段差用のSiNダミー層32を形成し、このSiNダミー層32を含む基体全面に第2の絶縁膜16を形成し、この第2の絶縁膜16上に、中央部の表面よりもSiNダミー層32上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成すると共に、その中央部上に誘電体膜20を介して上部電極22を形成して、上部電極22の表面の高さを下部電極18aのSiNダミー層32上方における周辺部の表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極18aの凹型断面形状の窪みを埋めて基体全面を平滑化する平滑化絶縁膜24が上部電極22の表面を常に被覆しているため、この平滑化処理の際のエッチングによって上部電極22や更にはその下の誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0079】
また、容量素子の上部電極22及び下部電極18aにそれぞれ接続する第1及び第2の上層配線層30a,30bを形成するために第1及び第2のビア・ホール28a,28bをそれぞれ開口する際に、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の合計膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚よりも厚くなっているため、上部電極22の表面に対する過大なオーバーエッチングが行われることはなく、上部電極22やその下の誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【0080】
また、下部電極18a上に開口する第2のビア・ホール28bの深さが上部電極22上に開口する第1のビア・ホール28aの深さより浅くなっていることにより、容量素子として実効的に機能する上部電極22と下部電極18aとの対向領域から第1及び第2の上層配線層30a,30bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、上記第1の実施形態の場合と同様に、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。
【0081】
なお、上記第2の実施形態においては、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して所要の厚さ、例えば厚さ100〜500nm程度の段差用のSiNダミー層32を形成しているが、このようなSiNダミー層32を形成する代わりに、フォトリソグラフィ工程及びエッチング工程により、半導体基板10上の容量素子形成予定領域の中央部の第1の絶縁膜12を選択的にエッチング除去して、深さ100〜500nm程度の窪みを形成してもよい。さらには、第1の絶縁膜12の選択エッチングと、ダミー層32(又はダミー層14、後述するダミー層34)の組み合わせで最終的なダミー層を形成して深さ100〜500nm程度の窪みを形成することもできる。
【0082】
これらの場合においても、この容量素子形成予定領域の中央部に深さ100〜500nm程度の窪みが形成された第1の絶縁膜12上に、上記第2の実施形態の場合と同様にして、第2の絶縁膜16を形成し、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18をパターニングすることにより、第1の絶縁膜12に形成された窪みの上方の中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成することが可能になる。従って、上記第2の実施形態の場合と同様の作用・効果を奏することができる。
【0083】
(第3の実施形態)
図13は本発明の第3の実施形態に係る容量素子を示す概略断面図であり、図14〜図19はそれぞれ図13に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第1の実施形態の図1〜図9に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【0084】
図13に示されるように、本実施形態に係る容量素子においては、上記第1の実施形態の図1に示す容量素子と比較すると、その容量素子の周辺部に段差用のポリシリコン・ダミー層14が形成されている代わりに、同じ厚さ、例えば厚さ100〜500nm程度の段差用のポリシリコン・ダミー層34が容量素子の周囲に形成されている点に特徴がある。
【0085】
また、上記第1の実施形態の図1に示す凹型断面形状の例えばTiN/Al−Si/Ti/TiON/Tiの下部電極18aの代わりに、表面が平坦な例えばTiN/Al−Si/Ti/TiON/Tiの下部電極18bが形成されていると共に、この下部電極18bと分離して、容量素子の周囲の段差用のポリシリコン・ダミー層34上方に、上部電極22の表面よりも高い表面を有する例えばTiN/Al−Si/Ti/TiON/Tiのダミー電極18cが形成されている点に特徴がある。
【0086】
このため、上記第1の実施形態においては、下部電極18aの凹型断面形状の窪みを埋めている平滑化絶縁膜24が上部電極22の表面を被覆しているのに対して、本実施形態においては、ダミー電極18cによって周囲を囲まれた窪みを埋めている平滑化絶縁膜24が下部電極18b上に形成されている上部電極22の表面を被覆している。
そして、その他の構成要素は上記第1の実施形態の場合と略同様である。
【0087】
次に、図13に示される容量素子の製造方法を、図14〜図19の概略工程断面図を用いて説明する。
先ず、図14に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【0088】
こうして、半導体基板10上の容量素子形成予定領域の周囲に、第1の絶縁膜12を介して、厚さ100〜500nm程度のポリシリコシ層からなる段差用のポリシリコン・ダミー層34を形成する。
なお、このポリシリコン・ダミー層34の形成工程は、LSIの他の素子、例えばMOSTrのゲート電極や、抵抗素子の抵抗層や、BipTrの電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【0089】
次いで、図15に示されるように、上記第1の実施形態の図3〜図5に示す工程と同様にして、段差用のポリシリコン・ダミー層34を含む基体全面に、第2の絶縁膜16を形成する。絶縁膜16は省略することもできる。そして、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層構造膜、あるいはCu,Al−Cu等による積層膜、本例ではTiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、Ta2O5,SiO2,SiN等、本例ではTa2O3の誘電体膜10を介してTi,TiN又はTiとTiNの積層膜による上部電極22を形成する。
【0090】
なお、このときの上部電極22の表面は、TiN/Al−Si/Ti/TiON/Ti積層膜18のポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっている。
次いで、図16に示されるように、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングする。
【0091】
こうして、第2の絶縁膜16上の容量素子形成予定領域に、TiN/Al−Si/Ti/TiON/Tiによる下部電極18bを形成すると共に、この下部電極18bと分離して、容量素子形成予定領域の周囲のポリシリコン・ダミー層34上方に、下部電極18bの表面よりも高い最上表面を有するTiN/Al−Si/Ti/TiON/Tiによるダミー電極18cを形成する。
【0092】
また、この下部電極18bの形成と同時に、LSIの他の素子のTiN/Al−Si/Ti/TiON/Ti積層膜による下層配線層(図示せず)を形成する。
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18bとから構成される容量素子を形成する。
【0093】
なお、このときの容量素子の上部電極22の表面は、容量素子形成領域の周囲のダミー電極18cのポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっている。
【0094】
次いで、図17に示されるように、上部電極22及び下部電極18bを含む基体全面に、SiO2膜を300〜1500nm程度の厚さに堆積する。更に、このSiO2膜上に、SOG膜をコーティングする。その後、これらのSOG膜及びSiO2膜をエッチバックする平滑化処理を行う。
【0095】
こうして、ダミー電極18cによって周囲を囲まれた窪みを埋めると共に、上部電極22及び下部電極18bの表面を被覆して、基体全面を平滑化する平滑化絶縁膜24を形成する。
【0096】
なおこの基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、下部電極18b上に形成されている上部電極22の表面が、容量素子形成領域の周囲のダミー電極18cのポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっているため、SOG膜及びSiO2膜のエッチバックの際にも、下部電極18bの表面と共に上部電極22の表面は常に平滑化絶縁膜24によって被覆された状態であり、エッチングによって露出することはない。
【0097】
次いで、図18に示されるように、例えばプラズマCVD法を用いて、ダミー電極18c及び平滑化絶縁膜24を含む基体全面に、絶縁膜26を堆積する。この平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0098】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極22及び下部電極18b上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28cをそれぞれ開口する。
【0099】
次いで、図19に示されるように、例えばスパッタ法を用いて、例えばAl合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工し、第1及び第2のビア・ホール28a,28cを介して上部電極22及び下部電極18bの周辺部にそれぞれ接続するAl合金層からなる第1及び第2の上層配線層30a,30cを形成する。
【0100】
また、この第1及び第2の上層配線層30a,30cの形成と同時に、LSIの他の素子の上層配線層(図示せず)を形成する。
【0101】
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周囲に、第1の絶縁膜12を介して厚さ100〜500nm程度の段差用のポリシリコン・ダミー層34を形成し、このポリシリコン・ダミー層34を含む基体全面に、第2の絶縁膜16を介して例えばTiN/Al−Si/Ti/TiON/Ti積層膜18を形成して所定の形状にパターニングし、容量素子形成予定領域にTiN/Al−Si/Ti/TiON/Tiの下部電極18bを形成し、その周囲のポリシリコン・ダミー層34上方に下部電極18bの表面よりも高い表面を有するTiN/Al−Si/Ti/TiON/Tiのダミー電極18cを形成すると共に、下部電極18b上に誘電体膜20を介して上部電極22を形成して、上部電極22の表面の高さをダミー電極18cのポリシリコン・ダミー層34上方における最上表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、ダミー電極18cによって周囲を囲まれた窪みを埋めて基体全面を平滑化する平滑化絶縁膜24が上部電極22の表面を常に被覆しているため、この平滑化処理の際のエッチングによって上部電極22や更にはその下の誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0102】
なお、上記第1〜第3の実施形態においては、容量素子の下部電極18a,18bは、第2のビア・ホール28b,28cを介して第2の上層配線層30b,30cに接続されている場合について説明しているが、下部電極18a,18bがそのまま配線層を兼ねて、LSIの他の素子に接続する場合もある。
そして、この場合には、下部電極18a,18b上の層間絶縁膜27を選択的にエッチング除去して、第2のビア・ホール28b,28cを開口する必要はなくなる。
【0103】
また、第1及び第2の上層配線層30a,30b,30cの形成は、Al合金層を堆積し加工する代わりに、CVD法を用いて、W(タングステン)層を堆積した後、エッチバックして、第1及び第2のビア・ホール28a,28b,28cをそれぞれ埋め込むWプラグを形成し、更にスパッタ法を用いて、Al合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工して、第1及び第2のビア・ホール28a,28b,28c内のWプラグにそれぞれ接続する第1及び第2の上層配線層を形成する方法を用いてもよい。
【0104】
(第4の実施形態)
図20は本発明の第4の実施形態に係る容量素子を示す概略断面図であり、図21〜図28はそれぞれ図20に示される容量素子の製造方法を説明するための概略工程断面図である。
【0105】
図20に示されるように、本実施形態に係る容量素子においては、半導体基板10上の容量素子形成領域の周辺部に、例えばSiO2膜からなる第1の絶縁膜12介して、所要の厚さ、例えば厚さ100〜500nm程度のポリシリコン(Poly Silicon)層からなる段差用のポリシリコン・ダミー層14が形成されている。また、第1の絶縁膜12及びポリシリコン・ダミー層14上には、第2の絶縁膜16が形成されている。なお、第2の絶縁膜16については、省略することも可能である。
【0106】
また、この第2の絶縁膜16上には、例えば厚さ5〜70nm程度のTi層、厚さ10〜200nm程度のTiON層、厚さ5〜70nm程度のTi層、厚さ300〜1500nm程度のAl−Si層、厚さ5〜70nm程度のTiN層が下から順に堆積されたTiN/Al−Si/Ti/TiON/Ti積層構造膜、あるいはCu,Al−Cu等による下部電極18aが形成されている。本例ではTiN/Al−Si/Ti/TiON/Ti積層膜の下部電極18aが形成される。
即ち、この凹型断面形状の下部電極18aにおいては、その中央部の表面よりも厚さ100〜500nm程度の段差用のポリシリコン・ダミー層14上方における周辺部の表面が例えば100〜500nm程度高い位置にある。
【0107】
なお、このような積層構造のTiN/Al−Si/Ti/TiON/Tiの下部電極18aにおいては、最上層のTiN層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のAl−Si層の酸化防止膜として機能し、Al−Si層が、導電特性を要する電極の主要部として機能し、下層のTi/TiON/Ti積層膜が、バリアメタルとして機能する。
【0108】
また、下部電極18aの中央部上には、所要の厚さ、例えば厚さ10〜300nm程度のTa2O5,SiO2又はSiN等の誘電体膜20、本例ではTa2O5の誘電体膜を介して、厚さ5〜100nm程度のTi,TiN又はTiとTiNの積層膜からなる上部電極22が形成されている。誘電体膜20をTa2O5で形成するときは、上部電極22を酸素と反応しにくいTiN又はTiNとTiをこの順で堆積させた積層膜で形成するのが好ましい。誘電体膜20をSiO2,SiN等で形成するときは、上部電極22をTi,TiN又はTiNとTiの積層膜で形成することができる。
【0109】
こうして、誘電体膜20を間に挟む上部電極22と下部電極18aとから容量素子が構成されている。
【0110】
そして、この容量素子の凹型断面形状の下部電極18aの中央部上に形成されている誘電体膜20の表面は、凹型断面形状の下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。
【0111】
また、上部電極22や下部電極18aからなる基体表面の凹凸部に対する平滑化処理がなされている。即ち、例えばTEOSを原料とするプラズマCVD法を用いて基体全面に堆積したSiO2膜やその上にコーティングしたSOG膜からなる平滑化絶縁膜24が形成され、この平滑化絶縁膜24によって下部電極18aの凹型断面形状の窪みが埋められている。
【0112】
また、平滑化されている基体全面、即ち下部電極18aの周辺部及び平滑化絶縁膜24上には、例えばSiO2膜からなる絶縁膜26が堆積されている。平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0113】
そして、上部電極22上の層間絶縁膜27に開口された第1のビア・ホール28aを介して、上部電極22に接続する例えばAl合金層からなる第1の上層配線層30aが形成されている。
【0114】
また、下部電極18aの周辺部上の層間絶縁膜27に開口された第2のビア・ホール28bを介して、下部電極18aの周辺部に接続する例えばAl合金層からなる第2の上層配線層30bが形成されている。
【0115】
次に、図20に示される容量素子の製造方法、図21〜図28の概略工程断面図を用いて説明する。
先ず、図21に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【0116】
こうして、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して、厚さ100〜500nm程度のポリシリコン層からなる段差用のポリシリコン・ダミー層14を形成する。
なお、このポリシリコン・ダミー層14の形成工程は、LSIの他の素子、例えばMOSTr(Metal Oxide Semiconductor Transistor)のゲート(Gate)電極や、抵抗素子の抵抗層や、BipTr(Bipolar Transistor)の電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【0117】
次いで、図22に示されるように、この段差用のポリシリコン・ダミー層14を含む基体全面に、第2の絶縁膜16を形成する。なお、第2の絶縁膜16の形成は省略できる。
【0118】
次いで、図23に示されるように、例えばスパッタ法を用いて、この第2の絶縁膜16上に、所要の厚さの導電体膜、例えば厚さ5〜70nm程度のTi層、厚さ10〜200nm程度のTiON層、厚さ5〜70nm程度のTi層、厚さ300〜1500nm程度のAl−Si層、厚さ5〜70nm程度のTiN層を下から順に堆積して、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成する。
【0119】
なお、このような積層構造においては、最上層のTiN層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のAl−Si層の酸化防止膜として機能し、Al−Si層が、導電特性を要する電極の主要部として機能し、下層のTi/TiON/Ti積層膜がバリアメタルとして機能する。
【0120】
また、このTiN/Al−Si/Ti/TiON/Ti積層膜18において、厚さ100〜500nm程度の段差用のポリシリコン・ダミー層14上方における表面は、このポリシリコン・ダミー層14に囲まれた領域における表面よりもその高さが100〜500nm程度高くなっている。
【0121】
次いで、図24に示されるように、例えばCVD法を用いて、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、Ta2O5,SiO2,SiN等、本例ではTa2O5の誘電体膜を所要の厚さ、例えば10〜300nm程度の厚さに堆積する。更に、例えばスパッタ法を用いて、この誘電体膜上に、例えばTi層、TiN層又はTiとTiNの積層膜による導電体層を所要の厚さ、例えば20〜500nm程度の厚さに堆積する。
【0122】
続いて、フォトリソグラフィ工程及びRIE工程により、これら積層された導電体層及び誘電体膜を選択的にエッチング除去して所定の形状にパターニングする。
【0123】
こうして、段差用のポリシリコン・ダミー層14に囲まれた領域のTiN/Al−Si/Ti/TiON/Ti積層膜18上に、厚さ10〜300nm程度の誘電体膜20を介して、厚さ20〜500nm程度のTi層、TiN層又はTiとTiNの積層膜からなる上部電極22を形成する。上部電極22の表面は、積層膜18のダミー層14上方における表面と同一面、あるいはそれより高い位置にする。
【0124】
なお、このときの誘電体膜20の表面は、積層膜18のポリシリコン・ダミー層14上方における表面よりもその高さが低くなっている。
【0125】
次いで、図25に示されるように、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングする。
【0126】
こうして、上部電極22が形成されている中央部の誘電体膜20の表面よりも段差用のポリシリコン・ダミー層14上方の周辺部の表面が高い位置にある凹型断面形状のTiN/Al−Si/Ti/TiON/Ti積層膜による下部電極18aを形成する。また、この下部電極18aの形成と同時に、LSIの他の素子のTiN/Al−Si/Ti/TiON/Ti積層膜による下層配線層(図示せず)を形成する。
【0127】
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18aとから構成される容量素子を形成する。
なお、このときの容量素子の誘電体膜20の表面は、下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。
【0128】
次いで、図26に示されるように、基体全面の凹凸を平滑化する平滑化処理を行う。即ち、例えばTEOSを原料とするプラズマCVD法を用いて、上部電極22及び下部電極18aを含む基体全面に、例えば、SiO2膜を300〜1500nm程度の厚さに堆積する。更に、このSiO2膜上に、SOG膜をコーティングする。その後、これらのSOG膜及びSiO2膜をエッチバックする。
【0129】
こうして、下部電極18aの凹型断面形状の窪みを埋めると共に、基体全面を平滑化する平滑化絶縁膜24を形成する。
【0130】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、凹型断面形状の下部電極18aの中央部上に形成されている誘電体膜20の表面が、凹型断面形状の下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。また、一般的な平滑化エッチバックでは、SiO2とTi及びTiNとのエッチングレートは大きく変わらないため、SOG膜及びSiO2膜の形成後のエッチバックの際にも、下部電極18aの周辺部の表面は露出するものの、誘電体膜20の表面は、エッチングによって露出することはない。即ち、下部電極18aの周辺部がエッチングストッパーとなり、上部電極22下の誘電体膜20がダメージを受けることはない。
【0131】
次いで、図27に示されるように、例えばプラズマCVD法を用いて、下部電極18aの周辺部及び平滑化絶縁膜24を含む基体全体に、例えばSiO2膜からなる絶縁膜26を堆積する。平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0132】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極22上の層間絶縁膜27を選択的にエッチング除去すると共に、下部電極18aの周辺部上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28bをそれぞれ開口する。このとき、コンタクト抵抗低減のために、下部電極18a表面のTiN層のみ除去することもある。
【0133】
なお、このとき、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚とほぼ等しくなっているため、これら第1及び第2のビア・ホール28a,28bの開口の際に、上部電極22の表面に対する過大なオーバーエッチングが行われることはない。
【0134】
次いで、図28に示されるように、例えばスパッタ法を用いて、例えばAl合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工し、第1及び第2のビア・ホール28a,28bを介して上部電極22及び下部電極18aの周辺部にそれぞれ接続するAl合金層からなる第1及び第2の上層配線層30a,30bを形成する。
【0135】
また、この第1及び第2の上層配線層30a,30bの形成と同時に、LSIの他の素子の上層配線層(図示せず)を形成する。
【0136】
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して厚さ100〜500nm程度のポリシリコン層からなる段差用のポリシリコン・ダミー層14を形成し、このポリシリコン・ダミー層14を含む基体全面に第2の絶縁膜16を形成し、この第2の絶縁膜16上に、中央部の表面よりもポリシリコン・ダミー層14上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成すると共に、その中央部上に、所要の厚さ、例えば厚さ10〜300nm程度の誘電体膜(即ち、ダミー層14より薄い誘電体膜)20を介して、所要の厚さ、例えば厚さ5〜100nm程度の上部電極22を形成し、誘電体膜20の表面の高さを下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極18aの周辺部がエッチングストッパーとして働き、エッチングによって誘電体膜20がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0137】
また、容量素子の上部電極22及び下部電極18aにそれぞれ接続する第1及び第2の上層配線層30a,30bを形成するために第1及び第2のビア・ホール28a,28bをそれぞれ開口する際に、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚とほぼ等しくなっているため、上部電極22の表面に対する過大なオーバーエッチングが行われることはなく、上部電極22やその下のTa2O5誘電体膜20がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【0138】
また、第1及び第2のビア・ホール28a,28bを比較すると、下部電極18a上に開口する第2のビア・ホール28bの深さが上部電極22上に開口する第1のビア・ホール28aの深さより浅くなっていることにより、容量素子として実効的に機能する上部電極22と下部電極18aとの対向領域から第1及び第2の上層配線層30a,30bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制することができる。即ち、容量素子の特性の対称性を向上することができる。
【0139】
(第5の実施形態)
図29は本発明の第5の実施形態に係る容量素子を示す概略断面図であり、図30及び図31はそれぞれ図29に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第4の実施形態の図21〜図28に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【0140】
図29に示されるように、本実施形態に係る容量素子においては、上記第4の実施形態の図20に示す容量素子における段差用のポリシリコン・ダミー層14の代わりに、所要の厚さのSiN,SiO2等による絶縁ダミー層、例えば、厚さ100〜500nm程度のSiO2層からなる段差用のSiO2ダミー層32が形成されている点に特徴がある。そして、その他の構成要素は上記第4の実施形態の場合と同様である。
【0141】
次に、図29に示される容量素子の製造方法を、図30及び図31の概略工程断面図を用いて説明する。
先ず、図30に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、絶縁膜、例えばSiO2膜を100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びエッチング工程により、このSiO2膜を選択的にエッチング除去して、所定の形状にパターニングする。
【0142】
こうして、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して、厚さ100〜500nm程度のSiO2膜からなるSiO2ダミー層32を形成する。
次いで、図31に示されるように、上記第4の実施形態の図22〜図28に示す工程と同様にして、このSiO2ダミー層32を含む基体全面に、第2の絶縁膜16を形成し、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、誘電体膜20を介して上部電極22を形成し、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18をパターニングして、上部電極22が形成されている中央部の表面よりもSiO2ダミー層32上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成する。
【0143】
こうして、誘電体膜20を間に挟む上部電極22と下部電極18aとから構成される容量素子を形成する。
なお、このときの容量素子の誘電体膜20の表面は、下部電極18aのSiO2ダミー層32上方における周辺部の表面よりもその高さが低くなっている。
【0144】
続いて、上部電極22及び下部電極18aを含む基体全面に、SiO2膜を堆積し、更にSOG膜をコーティングした後、これらのSOG膜及びSiO2膜をエッチバックする平滑化処理を行い、下部電極18aの凹型断面形状の窪みを埋めると共に、上部電極22の表面を被覆して、基体全面を平滑化する平滑化絶縁膜24を形成する。
【0145】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、凹型断面形状の下部電極18aの中央部上に形成されている誘電体膜20の表面が、凹型断面形状の下部電極18aのSiO2ダミー層32上方における周辺部の表面よりもその高さが低くなっている。一般的な平滑化エッチバック条件ではSiO2とTi,TiNとのエッチレートの差は大きくないため、SOG膜及びSiO2膜のエッチバックの際にも、下部電極18aの周辺部がエッチングストッパーとして働き、下部電極18aの周辺部の表面は露出する場合があっても、誘電体膜20の表面はエッチングによって露出することはない。
【0146】
続いて、下部電極18aの周辺部及び平滑化絶縁膜24を含む基体全面に、例えばSiO2膜からなる絶縁膜26を堆積して平滑化絶縁膜24と絶縁膜26とによる層間絶縁膜27を形成する。そして、上部電極22上の層間絶縁膜27を選択的にエッチング除去すると共に、下部電極18aの周辺部上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28bをそれぞれ開口する。下部電極18a表面のTiN層が除去されることもある。
【0147】
なお、このとき、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜26の膜厚とほぼ等しくなっているため、これら第1及び第2のビア・ホール28a,28bの開口の際に、上部電極22の表面に対する過大なオーバーエッチングが行われることはない。
【0148】
続いて、第1及び第2のビア・ホール28a,28bを介して上部電極22及び下部電極18aの周辺部にそれぞれ接続する第1及び第2の上層配線層30a,30bを形成する。
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して所要の厚さ、例えば100〜500nm程度の段差用のSiO2ダミー層32を形成し、このSiO2ダミー層32を含む基体全面に第2の絶縁膜16を形成し、この第2の絶縁膜16上に、中央部の表面よりもSiO2ダミー層32上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成すると共に、その中央部上に誘電体膜20を介して上部電極22を形成して、誘電体膜20の表面の高さを下部電極18aのSiO2ダミー層32上方における周辺部の表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極18aの周辺部がエッチングストッパーとして働き、エッチングによって誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0149】
また、容量素子の上部電極22及び下部電極18aにそれぞれ接続する第1及び第2の上層配線層30a,30bを形成するために第1及び第2のビア・ホール28a,28bをそれぞれ開口する際に、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚とほぼ等しくなっているため、上部電極22の表面に対する過大なオーバーエッチングが行われることはなく、上部電極22やその下の誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【0150】
また、下部電極18a上に開口する第2のビア・ホール28bの深さが上部電極22上に開口する第1のビア・ホール28aの深さとほぼ等しくなっていることにより、容量素子として実効的に機能する上部電極22と下部電極18aとの対向領域から第1及び第2の上層配線層30a,30bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、上記第1の実施形態の場合と同様に、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。
【0151】
なお、上記第5の実施形態においては、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して所要の厚さ、例えば厚さ100〜500nm程度の段差用のSiO2ダミー層32を形成しているが、このようなSiO2ダミー層32を形成する代わりに、フォトリソグラフィ工程及びエッチング工程により、半導体基板10上の容量素子形成予定領域の中央部の第1の絶縁膜12を選択的にエッチング除去して、深さ100〜500nm程度の窪みを形成してもよい。さらには、第1の絶縁膜12の選択エッチングと、ダミー層32(又はダミー層14、後述するダミー層34)の組み合わせで最終的なダミー層を形成して深さ100〜500nm程度の窪みを形成することもできる。
【0152】
これらの場合においても、この容量素子形成予定領域の中央部に深さ100〜500nm程度の窪みが形成された第1の絶縁膜12上に、上記第2の実施形態の場合と同様にして、第2の絶縁膜16を形成し、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18をパターニングすることにより、第1の絶縁膜12に形成された窪みの上方の中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成することが可能になる。従って、上記第5の実施形態の場合と同様の作用・効果を奏することができる。
【0153】
(第6の実施形態)
図32は本発明の第6の実施形態に係る容量素子を示す概略断面図であり、図33〜図38はそれぞれ図32に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第4の実施形態の図20〜図28に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【0154】
図32に示されるように、本実施形態に係る容量素子においては、上記第4の実施形態の図20に示す容量素子と比較すると、その容量素子の周辺部に段差用のポリシリコン・ダミー層14が形成されている代わりに、同じ厚さ、例えば厚さ100〜500nm程度の段差用のポリシリコン・ダミー層34が容量素子の周囲に形成されている点に特徴がある。
【0155】
また、上記第4の実施形態の図20に示す凹型断面形状の例えばTiN/Al−Si/Ti/TiON/Tiの下部電極18aの代わりに、表面が平坦な例えばTiN/Al−Si/Ti/TiON/Tiの下部電極18bが形成されていると共に、この下部電極18bと分離して、容量素子の周囲の段差用のポリシリコン・ダミー層34上方に、上部電極22の表面よりも高い表面を有する例えばTiN/Al−Si/Ti/TiON/Tiのダミー電極18cが形成されている点に特徴がある。
そして、その他の構成要素は上記第4の実施形態の場合と略同様である。
【0156】
次に、図32に示される容量素子の製造方法を、図32〜図38の概略工程断面図を用いて説明する。
先ず、図33に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【0157】
こうして、半導体基板10上の容量素子形成予定領域の周囲に、第1の絶縁膜12を介して、厚さ100〜500nm程度のポリシリコン層からなる段差用のポリシリコン・ダミー層34を形成する。
なお、このポリシリコン・ダミー層34の形成工程は、LSIの他の素子、例えばMOSTrのゲート電極や、抵抗素子の抵抗層や、BipTrの電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【0158】
次いで、図34に示されるように、上記第4の実施形態の図22〜図24に示す工程と同様にして、段差用のポリシリコン・ダミー層34を含む基体全面に、第2の絶縁膜16を形成する。絶縁膜16は省略することもできる。そして、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層構造膜、あるいはCu,Al−Cu等による積層膜、本例ではTiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、Ta2O5,SiO2,SiN等、本例ではTa2O3の誘電体膜10を介してTi,TiN又はTiとTiNの積層膜による上部電極22を形成する。
【0159】
なお、このときの誘電体膜20の表面は、TiN/Al−Si/Ti/TiON/Ti積層膜18のポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっている。
次いで、図35に示されるように、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングする。
【0160】
こうして、第2の絶縁膜16上の容量素子形成予定領域に、TiN/Al−Si/Ti/TiON/Tiによる下部電極18bを形成すると共に、この下部電極18bと分離して、容量素子形成予定領域の周囲のポリシリコン・ダミー層34上方に、下部電極18bの表面よりも高い最上表面を有するTiN/Al−Si/Ti/TiON/Tiによるダミー電極18cを形成する。
【0161】
また、この下部電極18bの形成と同時に、LSIの他の素子のTiN/Al−Si/Ti/TiON/Ti積層膜による下層配線層(図示せず)を形成する。
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18bとから構成される容量素子を形成する。
【0162】
なお、このときの容量素子の誘電体膜20の表面は、容量素子形成領域の周囲のダミー電極18cのポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっている。
【0163】
次いで、図36に示されるように、上部電極22及び下部電極18bを含む基体全面に、SiO2膜を300〜1500nm程度の厚さに堆積する。更に、このSiO2膜上に、SOG膜をコーティングする。その後、これらのSOG膜及びSiO2膜をエッチバックする平滑化処理を行う。
【0164】
こうして、ダミー電極18cによって周囲を囲まれた窪みを埋める平滑化する平滑化絶縁膜24を形成する。
【0165】
なおこの基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、下部電極18b上に形成されている誘電体膜20の表面が、容量素子形成領域の周囲のダミー電極18cのポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっている。通常のエッチバック条件ではTi,TiNとSiO2のエッチングレート差は大きくないので、SOG膜及びSiO2膜のエッチバックの際にも、誘電体膜20の表面はエッチングによって露出することはない。
【0166】
次いで、図37に示されるように、例えばプラズマCVD法を用いて、ダミー電極18c及び平滑化絶縁膜24を含む基体全面に、絶縁膜26を堆積する。この平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0167】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極22及び下部電極18b上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28cをそれぞれ開口する。
【0168】
次いで、図38に示されるように、例えばスパッタ法を用いて、例えばAl合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工し、第1及び第2のビア・ホール28a,28cを介して上部電極22及び下部電極18bの周辺部にそれぞれ接続するAl合金層からなる第1及び第2の上層配線層30a,30cを形成する。
【0169】
また、この第1及び第2の上層配線層30a,30cの形成と同時に、LSIの他の素子の上層配線層(図示せず)を形成する。
【0170】
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周囲に、第1の絶縁膜12を介して厚さ100〜500nm程度の段差用のポリシリコン・ダミー層34を形成し、このポリシリコン・ダミー層34を含む基体全面に、第2の絶縁膜16を介して例えばTiN/Al−Si/Ti/TiON/Ti積層膜18を形成して所定の形状にパターニングし、容量素子形成予定領域にTiN/Al−Si/Ti/TiON/Tiの下部電極18bを形成し、その周囲のポリシリコン・ダミー層34上方に下部電極18bの表面よりも高い表面を有するTiN/Al−Si/Ti/TiON/Tiのダミー電極18cを形成すると共に、下部電極18b上に誘電体膜20を介して上部電極22を形成して、誘電体膜20の表面の高さをダミー電極18cのポリシリコン・ダミー層34上方における最上表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、ダミー電極18cがエッチングストッパーとして働き、エッチングによって上部電極22の下の誘電体膜20がダメージを受けることはない。従って、上記第4の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0171】
なお、上記第4〜第6の実施形態においては、容量素子の下部電極18a,18bは、第2のビア・ホール28b,28cを介して第2の上層配線層30b,30cに接続されている場合について説明しているが、下部電極18a,18bがそのまま配線層を兼ねて、LSIの他の素子に接続する場合もある。
そして、この場合には、下部電極18a,18b上の層間絶縁膜27を選択的にエッチング除去して、第2のビア・ホール28b,28cを開口する必要はなくなる。
【0172】
また、第1及び第2の上層配線層30a,30b,30cの形成は、Al合金層を堆積し加工する代わりに、CVD法を用いて、W(タングステン)層を堆積した後、エッチバックして、第1及び第2のビア・ホール28a,28b,28cをそれぞれ埋め込むWプラグを形成し、更にスパッタ法を用いて、Al合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工して、第1及び第2のビア・ホール28a,28b,28c内のWプラグにそれぞれ接続する第1及び第2の上層配線層を形成する方法を用いてもよい。
【0173】
10・・半導体基板、12・・第1の絶縁膜、14・・ポリシリコン・ダミー層、16・・第2の絶縁膜、18・・TiN/Al−Si/Ti/TiON/Ti積層膜、18a,18b,18d・・下部電極、18c・・ダミー電極、20・・誘電体膜、22・・上部電極、24・・平滑化絶縁膜、26・・絶縁膜、27・・層間絶縁膜、28a,28d・・第1のビア・ホール、28b,28c,28e・・第2ノビア・ホール、30a,30d・・第1の上層配線層、30b,30c,30e・・第2の上層配線層、32・・絶縁ダミー層、34・・ポリシリコン・ダミー層
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に係り、特に半導体基板上に容量素子が搭載されている半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
従来のLSI(大規模集積回路)の製造プロセスにおいて、半導体基板上に容量素子を形成する場合を、図39〜図41の概略工程断面を用いて説明する。
【0003】
先ず、図39に示されるように、半導体基板10上に、例えばSiO2膜等からなる第1の絶縁膜12及び第2の絶縁膜16を順に積層して形成する。
【0004】
続いて、例えばスパッタ(Sputtering)法を用いて、この第2の絶縁膜16上に、Ti層、TiON層、Ti層、Al−Si層、TiN層を下から順に堆積して、TiN/Al−Si/Ti/TiON/Ti積層膜を形成する。
【0005】
続いて、例えばCVD(Chemical Vapor Deposition;化学的気相成長)法を用いて、このTiN/Al−Si/Ti/TiON/Ti積層膜上にSiO2,SiN,Ta2O5等の誘電体膜を堆積し、更に例えばスパッタ法を用いて、この誘電体膜上にTi層、TiN層等の導電体層を堆積する。
【0006】
そして、フォトリソグラフィ(Photo Lithography)工程及びRIE(Reactive Ion Etching;反応性イオンエッチング)工程により、これら積層された導電体層及び誘電体膜を選択的にエッチング除去して所定の形状にパターニングし、TiN/Al−Si/Ti/TiON/Ti積層膜上にSiO2,SiN又はTa2O5等の誘電体膜20を介してTi,TiN等による上部電極22を形成する。
【0007】
続いて、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングし、TiN/Al−Si/Ti/TiON/Ti積層膜による下部電極18dを形成する。
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18dとから構成される容量素子を形成する。
【0008】
続いて、例えばTEOS(tetraethoxy silane;Si(OC2H5)4)を原料とするプラズマCVD法を用いて、上部電極22及び下部電極18dを含む基体全面に、SiO2膜を堆積し、更にこのSiO2膜上にSOG(Spin On Glass)膜をコーティングした後、これらのSOG膜及びSiO2膜をエッチバックする平滑化処理を行う。即ち、SiO2膜及びSOG膜からなる平滑化絶縁膜24によって基体表面の凹凸を埋めて平滑化する。
なお、このとき、下部電極18d上に形成されている上部電極22の表面は、下部電極18dの表面よりも高い位置にあるため、上部電極22の表面は露出した状態になる場合があった。
【0009】
次いで、図40に示されるように、例えばプラズマCVD法を用いて、上部電極22及び平滑化絶縁膜24を含む基体全面に、例えばSiO2膜からなる絶縁膜26を堆積する。ここで、平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0010】
続いて、フォトリソグラフィ工程及びドライ(Dry)エッチング法を用いて、上部電極22上の層間絶縁膜27を選択的にエッチング除去すると共に、下部電極18d上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28d,28eをそれぞれ開口する。ここで、コンタクト抵抗を低減するために、下部電極18dの表面のTiNを除去する場合もある。
【0011】
次いで、図41に示されるように、例えばスパッタ法を用いて、基体全面に、Al合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工し、第1及び第2のビア・ホール28d,28eを介して上部電極22及び下部電極18dにそれぞれ接続する第1及び第2のAl合金上層配線層30d,30eを形成する。
【0012】
しかしながら、上記従来の容量素子の形成プロセスにおいては、誘電体膜20を間に挟む上部電極22と下部電極18dとから構成される容量素子を形成した後、SiO2膜及びSOG膜からなる平滑化絶縁膜24によって基体表面の凹凸を埋めて平滑化する平滑化処理を行う際に、下部電極18d上に形成されている上部電極22の表面は下部電極18dの表面よりも高い位置にあるため、この平滑化処理工程のエッチバックによって上部電極22や更にはその下の誘電体膜20までもがエッチングされていた。即ち、平滑化処理工程において、上部電極22や更にはその下の誘電体膜20がダメージを受けていた。
【0013】
従って、容量素子の容量値等の特性が変動したり、信頼性が劣化したりして、良好な特性と高い信頼性をもつ容量素子が得られないという問題があった。
【0014】
また、容量素子の上部電極22及び下部電極18dにそれぞれ接続する第1及び第2のAl合金上層配線層30d,30eを形成するために第1及び第2のビア・ホール28d,28eをそれぞれ開口する際、第1のビア・ホール28dを開口するためにエッチングする上部電極22上の層間絶縁膜27の膜厚が、第2のビア・ホール28eを開口するためにエッチングする下部電極18d上の層間絶縁膜27膜厚よりも厚くなっているため、これら第1及び第2のビア・ホール28d,28eを共に良好に開口しようとすると、止むなく上部電極22の表面に対する過大なオーバーエッチングが行われることになる。そして、このオーバーエッチングによって上部電極22やその下の誘電体膜20がダメージを受けることになる。
【0015】
従って、この点からも、容量素子の容量値等の特性が変動したり、信頼性が劣化したりして、良好な特性と高い信頼性をもつ容量素子が得られないという問題があった。
更に、次のような問題も生じた。
【0016】
即ち、従来の容量素子においては、容量素子として実効的に機能する上部電極22と下部電極18dとの対向領域から第1及び第2のAl合金上層配線層30d,30eまでの距離を比較すると、一般に下部電極側が上部電極側よりも長くなる傾向にあり、結果的にインピーダンスに差異が生じ、特性に非対称性が発生するという問題があった。
【0017】
そして、上記従来の容量素子における第1及び第2のビア・ホール28d,28eを比較すると、下部電極側の第2のビア・ホール28eの深さが上部電極側の第1のビア・ホール28dの深さより深くなっている。このため、従来からの特性の非対称性を更に増大させることになった。
【発明の概要】
【発明が解決しようとする課題】
【0018】
本発明は、上記の問題点を鑑みてなされたものであり、容量素子の製造プロセスにおいて上部電極や誘電体膜がダメージを受けて、容量値等の特性が変動したり、信頼性が劣化したりすることを防止し、更に特性の非対称性の増大を抑制して、容量素子の良好な特性と高い信頼性を実現することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0019】
本発明に係る半導体装置は、半導体基板上に第1の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上にダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、ダミー電極に周囲を囲まれた窪みを埋める第2の絶縁膜とを具備して成る。
【0020】
なお、ここで、「誘電体膜の表面よりも高い表面を有するダミー電極」とは、半導体基板の表面又は裏面の平坦面を基準として、ダミー電極の最上表面が下部電極の表面よりも高いことをいい、「ダミー電極の最上表面」とは、ダミー電極の表面のうちで、最も高い位置にある表面をいう。この定義は、これ以降においても同様に適用する。
【0021】
本発明は、上記半導体装置において、ダミー電極、上部電極及び第2の絶縁膜上に第3の絶縁膜が形成されて層間絶縁膜が形成され、層間絶縁膜に開口された第1のビア・ホールを介して上部電極に接続する第1の配線層、及び層間絶縁膜に開口された第2のビア・ホールを介して下部電極に接続する第2の配線層がそれぞれ形成される。
【0022】
本発明に係る半導体装置は、半導体基板上に第1の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上に誘電体膜を介して形成され、ダミー電極の最上表面よりも表面が低い位置にある上部電極と、ダミー電極に周囲を囲まれた窪みを埋めると共に、下部電極及び上部電極の表面を被覆している第2の絶縁膜とを具備して成る。
【0023】
なお、ここで、「下部電極の表面よりも高い表面を有するダミー電極」とは、半導体基板の表面又は裏面の平坦面を基準として、ダミー電極の最上表面が下部電極の表面よりも高いことをいい、「ダミー電極の最上表面」とは、ダミー電極の表面のうちで、最も高い位置にある表面をいう。この定義は、これ以降においても同様に適用する。
【0024】
本発明は、上記半導体装置において、ダミー電極、上部電極及び第2の絶縁膜上に第3の絶縁膜が形成されて層間絶縁膜が形成され、層間絶縁膜に開口された第1のビア・ホールを介して上部電極に接続する第1の配線層、及び層間絶縁膜に開口された第2のビア・ホールを介して下部電極に接続する第2の配線層がそれぞれ形成される。
【0025】
上述の半導体装置においては、下部電極の周辺部の下方に段差用のダミー層が設けられ、これによって下部電極が凹型断面形状に形成される。
また、上記半導体装置においては、ダミー電極の下方に段差用のダミー層が設けられ、これによってダミー電極が下部電極より高い位置に形成される。
このような段差用のダミー層は、半導体装置における他の素子の電極又は抵抗層と同じ材料層で形成することができる。段差用のダミー層は、絶縁層で形成することもできる。
【0026】
本発明に係る半導体装置の製造方法は、半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して、所定の厚さの段差用のダミー層を形成する工程と、これら第1の絶縁膜及びダミー層上に、導電体膜を堆積した後、この導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、下部電極上に、ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成する工程と、基体全面に第2の絶縁膜を形成して、ダミー電極によって周囲を囲まれた窪みを埋める工程とを有する。
【0027】
本発明は、上記半導体装置の製造方法において、ダミー電極、上部電極及び第2の絶縁膜を含む基体全面に第3の絶縁膜を形成して層間絶縁膜を形成する工程と、上部電極上の層間絶縁膜に第1のビア・ホールを開口すると共に、下部電極上の層間絶縁膜に第2のビア・ホールを開口する工程と、第1のビア・ホールを介して上部電極に接続する第1の配線層を形成すると共に、第2のビア・ホールを介して下部電極に接続する第2の配線層を形成する工程とを有する。
【0028】
本発明に係る半導体装置の製造方法は、半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して、所定の厚さの段差用のダミー層を形成する工程と、これら第1の絶縁膜及びダミー層上に、導電体膜を堆積した後、この導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、下部電極上に、誘電体膜を介して、ダミー電極の最上表面よりも表面が低い位置にある上部電極を形成する工程と、基体全面に第2の絶縁膜を形成して、ダミー電極によって周囲を囲まれた窪みを埋めると共に、下部電極及び上部電極の表面を被覆する工程とを有する。
【0029】
本発明は、上記半導体装置の製造方法において、さらにダミー電極及び第2の絶縁膜を含む基体全面に第3の絶縁膜を含む基体全面に第3の絶縁膜を形成して層間絶縁膜を形成する工程と、上部電極上の層間絶縁膜に第1のビア・ホールを開口すると共に、下部電極上の層間絶縁膜に第2のビア・ホールを開口する工程と、第1のビア・ホールを介して上部電極に接続する第1の配線層を形成すると共に、第2のビア・ホールを介して下部電極に接続する第2の配線層を形成する工程とを有する。
【0030】
上述の半導体装置の製造方法において、段差用のダミー層の形成工程は、半導体装置における他の素子の電極又は抵抗層の形成工程を兼ねることができる。段差用のダミー層は絶縁層で形成することもできる。
【発明の効果】
【0031】
本発明に係る半導体装置によれば、下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上に誘電体膜を介して形成された上部電極とを有し、下部電極上の誘電体膜の表面が下部電極の周囲のダミー電極の最上表面よりも低くなっていることにより、基体全面に平滑化絶縁膜となる第2の絶縁膜を形成する際に、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとなり、誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【0032】
本発明に係る半導体装置によれば、下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上に誘電体膜を介して形成された上部電極とを有し、下部電極上の上部電極の表面が下部電極の周囲のダミー電極の最上表面よりも低くなっていることにより、基体全面に平滑化絶縁膜となる第2の絶縁膜を形成する際に、この第2の絶縁膜によって上部電極の表面を被覆することを容易に実現することが可能になるため、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとなることと相侯って、上部電極の表面がエッチングされて上部電極や更にはその下の誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【0033】
上述の本発明の半導体装置において、下部電極の周辺部の下方に設けられた段差用のダミー層が、半導体装置の他の素子の電極又は抵抗層と同じ材料層で形成するときは、製造の簡素化を図ることができる。また、ダミー電極の下方に設けられた段差用のダミー層が、半導体装置の他の素子の配線層と同じ導電体層で形成するときは、製造の簡素化を図ることができる。
【0034】
本発明に係る半導体装置の製造方法によれば、半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して所定の厚さの段差用のダミー層を形成した後、これら第1の絶縁膜及びダミー層上に堆積した導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成し、更にこの下部電極上に、ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成することにより、平滑化絶縁膜となる第2の絶縁膜の形成の際に、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとして働き、誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【0035】
本発明に係る半導体装置の製造方法によれば、半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して所定の厚さの段差用のダミー層を形成した後、これら第1の絶縁膜及びダミー層上に堆積した導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成し、更にこの下部電極上に、誘電体膜を介して、ダミー電極の最上表面よりも表面が低い位置にある上部電極を形成することにより、基体全面に形成する第2の絶縁膜によって上部電極の表面を被覆することを容易に実現することが可能になるため、この平滑化絶縁膜となる第2の絶縁膜の形成の際に、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとなることと相侯って、上部電極や更にはその下の誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【図面の簡単な説明】
【0036】
【図1】本発明の第1の実施形態に係る容量素子を示す概略断面図である。
【図2】図1に示される容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図3】図1に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図4】図1に示される容量素子の製造方法を説明するための概略工程断面図(その3)である。
【図5】図1に示される容量素子の製造方法を説明するための概略工程断面図(その4)である。
【図6】図1に示される容量素子の製造方法を説明するための概略工程断面図(その5)である。
【図7】図1に示される容量素子の製造方法を説明するための概略工程断面図(その6)である。
【図8】図1に示される容量素子の製造方法を説明するための概略工程断面図(その7)である。
【図9】図1に示される容量素子の製造方法を説明するための概略工程断面図(その8)である。
【図10】本発明の第2の実施形態に係る容量素子を示す概略断面図である。
【図11】図10に示される容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図12】図10に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図13】本発明の第3の実施形態に係る容量素子を示す概略断面図である。
【図14】図13に示される、容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図15】図13に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図16】図13に示される容量素子の製造方法を説明するための概略工程断面図(その3)である。
【図17】図13に示される容量素子の製造方法を説明するための概略工程断面図(その4)である。
【図18】図13に示される容量素子の製造方法を説明するための概略工程断面図(その5)である。
【図19】図13に示される容量素子の製造方法を説明するための概略工程断面図(その6)である。
【図20】本発明の第4の実施形態に係る容量素子を示す概略断面図である。
【図21】図20に示される容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図22】図20に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図23】図20に示される容量素子の製造方法を説明するための概略工程断面図(その3)である。
【図24】図20に示される容量素子の製造方法を説明するための概略工程断面図(その4)である。
【図25】図20に示される容量素子の製造方法を説明するための概略工程断面図(その5)である。
【図26】図20に示される容量素子の製造方法を説明するための概略工程断面図(その6)である。
【図27】図20に示される容量素子の製造方法を説明するための概略工程断面図(その7)である。
【図28】図20に示される容量素子の製造方法を説明するための概略工程断面図(その8)である。
【図29】本発明の第5の実施形態に係る容量素子を示す概略断面図である。
【図30】図29に示される容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図31】図29に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図32】本発明の第6の実施形態に係る容量素子を示す概略断面図である。
【図33】図32に示される容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図34】図32に示される容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図35】図32に示される容量素子の製造方法を説明するための概略工程断面図(その3)である。
【図36】図32に示される容量素子の製造方法を説明するための概略工程断面図(その4)である。
【図37】図32に示される容量素子の製造方法を説明するための概略工程断面図(その5)である。
【図38】図32に示される容量素子の製造方法を説明するための概略工程断面図(その6)である。
【図39】従来の容量素子の製造方法を説明するための概略工程断面図(その1)である。
【図40】従来の容量素子の製造方法を説明するための概略工程断面図(その2)である。
【図41】従来の容量素子の製造方法を説明するための概略工程断面図(その3)である。
【発明を実施するための形態】
【0037】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
【0038】
(第1の実施形態)
図1は本発明の第1の実施形態に係る容量素子を示す概略断面図であり、図2〜図9はそれぞれ図1に示される容量素子の製造方法を説明するための概略工程断面図である。
【0039】
図1に示されるように、本実施形態に係る容量素子においては、半導体基板10上の容量素子形成領域の周辺部に、例えばSiO2膜からなる第1の絶縁膜12介して、所要の厚さ、例えば厚さ100〜500nm程度のポリシリコン(Poly Silicon)層からなる段差用のポリシリコン・ダミー層14が形成されている。また、第1の絶縁膜12及びポリシリコン・ダミー層14上には、第2の絶縁膜16が形成されている。なお、第2の絶縁膜16については、省略することも可能である。
【0040】
また、この第2の絶縁膜16上には、例えば厚さ5〜70nm程度のTi層、厚さ10〜200nm程度のTiON層、厚さ5〜70nm程度のTi層、厚さ300〜1500nm程度のAl−Si層、厚さ5〜70nm程度のTiN層が下から順に堆積されたTiN/Al−Si/Ti/TiON/Ti積層構造膜、あるいはCu,Al−Cu等による下部電極18aが形成されている。本例ではTiN/Al−Si/Ti/TiON/Ti積層膜の下部電極18aが形成される。
【0041】
即ち、この凹型断面形状の下部電極18aにおいては、その中央部の表面よりも厚さ100〜500nm程度の段差用のポリシリコン・ダミー層14上方における周辺部の表面が例えば100〜500nm程度高い位置にある。
【0042】
なお、このような積層構造のTiN/Al−Si/Ti/TiON/Tiの下部電極18aにおいては、最上層のTiN層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のAl−Si層の酸化防止膜として機能し、Al−Si層が、導電特性を要する電極の主要部として機能し、下層のTi/TiON/Ti積層膜が、バリアメタルとして機能する。
【0043】
また、下部電極18aの中央部上には、所要の厚さ、例えば厚さ10〜300nm程度のTa2O5,SiO2又はSiN等の誘電体膜20、本例ではTa2O5の誘電体膜を介して、厚さ5〜100nm程度のTi,TiN又はTiとTiNの積層膜からなる上部電極22が形成されている。誘電体膜20をTa2O5で形成するときは、上部電極22を酸素と反応しにくいTiN又はTiNとTiをこの順で堆積させた積層膜で形成するのが好ましい。誘電体膜20をSiO2,SiN等で形成するときは、上部電極22をTi,TiN又はTiNとTiの積層膜で形成することができる。
【0044】
こうして、誘電体膜20を間に挟む上部電極22と下部電極18aとから容量素子が構成されている。
【0045】
そして、この容量素子の凹型断面形状の下部電極18aの中央部上に形成されている上部電極22の表面は、凹型断面形状の下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。
【0046】
また、上部電極22や下部電極18aからなる基体表面の凹凸部に対する平滑化処理がなされている。即ち、例えばTEOSを原料とするプラズマCVD法を用いて基体全面に堆積したSiO2膜やその上にコーティングしたSOG膜からなる平滑化絶縁膜24が形成され、この平滑化絶縁膜24によって下部電極18aの凹型断面形状の窪みが埋められていると共に、上部電極22の表面が被覆されている。
【0047】
また、平滑化されている基体全面、即ち下部電極18aの周辺部及び平滑化絶縁膜24上には、例えばSiO2膜からなる絶縁膜26が堆積されている。平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0048】
そして、上部電極22上の層間絶縁膜27に開口された第1のビア・ホール28aを介して、上部電極22に接続する例えばAl合金層からなる第1の上層配線層30aが形成されている。
また、下部電極18aの周辺部上の層間絶縁膜27に開口された第2のビア・ホール28bを介して、下部電極18aの周辺部に接続する例えばAl合金層からなる第2の上層配線層30bが形成されている。
【0049】
次に、図1に示される容量素子の製造方法、図2〜図9の概略工程断面図を用いて説明する。
先ず、図2に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【0050】
こうして、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して、厚さ100〜500nm程度のポリシリコン層からなる段差用のポリシリコン・ダミー層14を形成する。
なお、このポリシリコン・ダミー層14の形成工程は、LSIの他の素子、例えばMOSTr(Metal Oxide Semiconductor Transistor)のゲート(Gate)電極や、抵抗素子の抵抗層や、BipTr(Bipolar Transistor)の電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【0051】
次いで、図3に示されるように、この段差用のポリシリコン・ダミー層14を含む基体全面に、第2の絶縁膜16を形成する。なお、第2の絶縁膜16の形成は省略できる。
次いで、図4に示されるように、例えばスパッタ法を用いて、この第2の絶縁膜16上に、所要の厚さの導電体膜、例えば厚さ5〜70nm程度のTi層、厚さ10〜200nm程度のTiON層、厚さ5〜70nm程度のTi層、厚さ300〜1500nm程度のAl−Si層、厚さ5〜70nm程度のTiN層を下から順に堆積して、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成する。
【0052】
なお、このような積層構造においては、最上層のTiN層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のAl−Si層の酸化防止膜として機能し、Al−Si層が、導電特性を要する電極の主要部として機能し、下層のTi/TiON/Ti積層膜がバリアメタルとして機能する。
また、このTiN/Al−Si/Ti/TiON/Ti積層膜18において、厚さ100〜500nm程度の段差用のポリシリコン・ダミー層14上方における表面は、このポリシリコン・ダミー層14に囲まれた領域における表面よりもその高さが100〜500nm程度高くなっている。
【0053】
次いで、図5に示されるように、例えばCVD法を用いて、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、Ta2O5,SiO2,SiN等、本例ではTa2O5の誘電体膜を所要の厚さ、例えば10〜300nm程度の厚さに堆積する。更に、例えばスパッタ法を用いて、この誘電体膜上に、例えばTi層、TiN層又はTiとTiNの積層膜による導電体層を所要の厚さ、例えば5〜100nm程度の厚さに堆積する。
【0054】
続いて、フォトリソグラフィ工程及びRIE工程により、これら積層された導電体層及び誘電体膜を選択的にエッチング除去して所定の形状にパターニングする。
こうして、段差用のポリシリコン・ダミー層14に囲まれた領域のTiN/Al−Si/Ti/TiON/Ti積層膜18上に、厚さ10〜300nm程度の誘電体膜20を介して、厚さ5〜100nm程度のTi層、TiN層、又はTiとTiNの積層膜からなる上部電極22を形成する。
なお、このときの上部電極22の表面は、積層膜18のポリシリコン・ダミー層14上方における表面よりもその高さが低くなっている。
【0055】
次いで、図6に示されるように、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングする。
こうして、上部電極22が形成されている中央部の表面よりも段差用のポリシリコン・ダミー層14上方の周辺部の表面が高い位置にある凹型断面形状のTiN/Al−Si/Ti/TiON/Ti積層膜による下部電極18aを形成する。また、この下部電極18aの形成と同時に、LSIの他の素子のTiN/Al−Si/Ti/TiON/Ti積層膜による下層配線層(図示せず)を形成する。
【0056】
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18aとから構成される容量素子を形成する。
なお、このときの容量素子の上部電極22の表面は、下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。
【0057】
次いで、図7に示されるように、基体全面の凹凸を平滑化する平滑化処理を行う。即ち、例えばTEOSを原料とするプラズマCVD法を用いて、上部電極22及び下部電極18aを含む基体全面に、例えば、SiO2膜を300〜1500nm程度の厚さに堆積する。更に、このSiO2膜上に、SOG膜をコーティングする。その後、これらのSOG膜及びSiO2膜をエッチバックする。
こうして、下部電極18aの凹型断面形状の窪みを埋めると共に、上部電極22の表面を被覆して、基体全面を平滑化する平滑化絶縁膜24を形成する。
【0058】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、凹型断面形状の下部電極18aの中央部上に形成されている上部電極22の表面が、凹型断面形状の下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。また、一般的な平滑化エッチバックでは、SiO2とTi及びTiNとのエッチングレートは大きく変わらないため、SOG膜及びSiO2膜の形成後のエッチバックの際にも、下部電極18aの周辺部の表面は露出するものの、上部電極22の表面は常に平滑化絶縁膜24によって被覆された状態であり、エッチングによって露出することはない。即ち、上部電極22やその下の誘電体膜20がダメージを受けることはない。
【0059】
次いで、図8に示されるように、例えばプラズマCVD法を用いて、下部電極18aの周辺部及び平滑化絶縁膜24を含む基体全体に、例えばSiO2膜からなる絶縁膜26を堆積する。平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0060】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極22上の層間絶縁膜27を選択的にエッチング除去すると共に、下部電極18aの周辺部上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28bをそれぞれ開口する。このとき、コンタクト抵抗低減のために、下部電極18a表面のTiN層のみ除去することもある。
【0061】
なお、このとき、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の合計膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚よりも厚くなっているため、これら第1及び第2のビア・ホール28a,28bの開口の際に、上部電極22の表面に対する過大なオーバーエッチングが行われることはない。
【0062】
次いで、図9に示されるように、例えばスパッタ法を用いて、例えばAl合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工し、第1及び第2のビア・ホール28a,28bを介して上部電極22及び下部電極18aの周辺部にそれぞれ接続するAl合金層からなる第1及び第2の上層配線層30a,30bを形成する。
【0063】
また、この第1及び第2の上層配線層30a,30bの形成と同時に、LSIの他の素子の上層配線層(図示せず)を形成する。
【0064】
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して厚さ100〜500nm程度のポリシリコン層からなる段差用のポリシリコン・ダミー層14を形成し、このポリシリコン・ダミー層14を含む基体全面に第2の絶縁膜16を形成し、この第2の絶縁膜16上に、中央部の表面よりもポリシリコン・ダミー層14上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成すると共に、その中央部上に、所要の厚さ、例えば厚さ10〜300nm程度の誘電体膜20を介して、所要の厚さ、例えば厚さ5〜100nm程度の上部電極22を形成して、上部電極22の表面の高さを下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極18aの凹型断面形状の窪みを埋めて基体全面を平滑化する平滑化絶縁膜24が上部電極22の表面を常に被覆しているため、この平滑化処理の際のエッチングによって上部電極22や更にはその下の誘電体膜20がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0065】
また、容量素子の上部電極22及び下部電極18aにそれぞれ接続する第1及び第2の上層配線層30a,30bを形成するために第1及び第2のビア・ホール28a,28bをそれぞれ開口する際に、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の合計膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚よりも厚くなっているため、上部電極22の表面に対する過大なオーバーエッチングが行われることはなく、上部電極22やその下のTa2O5誘電体膜20がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【0066】
また、第1及び第2のビア・ホール28a,28bを比較すると、下部電極18a上に開口する第2のビア・ホール28bの深さが上部電極22上に開口する第1のビア・ホール28aの深さより浅くなっていることにより、容量素子として実効的に機能する上部電極22と下部電極18aとの対向領域から第1及び第2の上層配線層30a,30bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制することができる。即ち、容量素子の特性の対称性を向上することができる。
【0067】
(第2の実施形態)
図10は本発明の第2の実施形態に係る容量素子を示す概略断面図であり、図11及び図12はそれぞれ図10に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第1の実施形態の図1〜図9に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【0068】
図10に示されるように、本実施形態に係る容量素子においては、上記第1の実施形態の図1に示す容量素子における段差用のポリシリコン・ダミー層14の代わりに、所要の厚さのSiN,SiO2等による絶縁ダミー層、例えば、厚さ100〜500nm程度のSiN層からなる段差用のSiNダミー層32が形成されている点に特徴がある。そして、その他の構成要素は上記第1の実施形態の場合と同様である。
【0069】
次に、図10に示される容量素子の製造方法を、図11及び図12の概略工程断面図を用いて説明する。
先ず、図11に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、この第1の絶縁膜12とは異なる種類の絶縁膜、例えばSiN膜を100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びエッチング工程により、このSiN膜を選択的にエッチング除去して、所定の形状にパターニングする。
【0070】
こうして、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して、厚さ100〜500nm程度のSiN膜からなるSiNダミー層32を形成する。
【0071】
次いで、図12に示されるように、上記第1の実施形態の図3〜図9に示す工程と同様にして、このSiNダミー層32を含む基体全面に、第2の絶縁膜16を形成し、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、誘電体膜20を介して上部電極22を形成し、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18をパターニングして、上部電極22が形成されている中央部の表面よりもSiNダミー層32上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成する。
【0072】
こうして、誘電体膜20を間に挟む上部電極22と下部電極18aとから構成される容量素子を形成する。
なお、このときの容量素子の上部電極22の表面は、下部電極18aのSiNダミー層32上方における周辺部の表面よりもその高さが低くなっている。
【0073】
続いて、上部電極22及び下部電極18aを含む基体全面に、SiO2膜を堆積し、更にSOG膜をコーティングした後、これらのSOG膜及びSiO2膜をエッチバックする平滑化処理を行い、下部電極18aの凹型断面形状の窪みを埋めると共に、上部電極22の表面を被覆して、基体全面を平滑化する平滑化絶縁膜24を形成する。
【0074】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、凹型断面形状の下部電極18aの中央部上に形成されている上部電極22の表面が、凹型断面形状の下部電極18aのSiNダミー層32上方における周辺部の表面よりもその高さが低くなっている。一般的な平滑化エッチバック条件ではSiO2とTi,TiNとのエッチレートの差は大きくないため、SOG膜及びSiO2膜のエッチバックの際にも、下部電極18aの周辺部の表面は露出するものの、上部電極22の表面は常に平滑化絶縁膜24によって被覆された状態であり、エッチングによって露出することはない。
【0075】
続いて、下部電極18aの周辺部及び平滑化絶縁膜24を含む基体全面に、例えばSiO2膜からなる絶縁膜26を堆積して平滑化絶縁膜24と絶縁膜26とによる層間絶縁膜27を形成する。そして、上部電極22上の層間絶縁膜27を選択的にエッチング除去すると共に、下部電極18aの周辺部上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28bをそれぞれ開口する。下部電極18a表面のTiN層が除去されることもある。
【0076】
なお、このとき、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の合計膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜26の膜厚よりも厚くなっているため、これら第1及び第2のビア・ホール28a,28bの開口の際に、上部電極22の表面に対する過大なオーバーエッチングが行われることはない。
【0077】
続いて、第1及び第2のビア・ホール28a,28bを介して上部電極22及び下部電極18aの周辺部にそれぞれ接続する第1及び第2の上層配線層30a,30bを形成する。
【0078】
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して所要の厚さ、例えば100〜500nm程度の段差用のSiNダミー層32を形成し、このSiNダミー層32を含む基体全面に第2の絶縁膜16を形成し、この第2の絶縁膜16上に、中央部の表面よりもSiNダミー層32上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成すると共に、その中央部上に誘電体膜20を介して上部電極22を形成して、上部電極22の表面の高さを下部電極18aのSiNダミー層32上方における周辺部の表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極18aの凹型断面形状の窪みを埋めて基体全面を平滑化する平滑化絶縁膜24が上部電極22の表面を常に被覆しているため、この平滑化処理の際のエッチングによって上部電極22や更にはその下の誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0079】
また、容量素子の上部電極22及び下部電極18aにそれぞれ接続する第1及び第2の上層配線層30a,30bを形成するために第1及び第2のビア・ホール28a,28bをそれぞれ開口する際に、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の合計膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚よりも厚くなっているため、上部電極22の表面に対する過大なオーバーエッチングが行われることはなく、上部電極22やその下の誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【0080】
また、下部電極18a上に開口する第2のビア・ホール28bの深さが上部電極22上に開口する第1のビア・ホール28aの深さより浅くなっていることにより、容量素子として実効的に機能する上部電極22と下部電極18aとの対向領域から第1及び第2の上層配線層30a,30bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、上記第1の実施形態の場合と同様に、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。
【0081】
なお、上記第2の実施形態においては、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して所要の厚さ、例えば厚さ100〜500nm程度の段差用のSiNダミー層32を形成しているが、このようなSiNダミー層32を形成する代わりに、フォトリソグラフィ工程及びエッチング工程により、半導体基板10上の容量素子形成予定領域の中央部の第1の絶縁膜12を選択的にエッチング除去して、深さ100〜500nm程度の窪みを形成してもよい。さらには、第1の絶縁膜12の選択エッチングと、ダミー層32(又はダミー層14、後述するダミー層34)の組み合わせで最終的なダミー層を形成して深さ100〜500nm程度の窪みを形成することもできる。
【0082】
これらの場合においても、この容量素子形成予定領域の中央部に深さ100〜500nm程度の窪みが形成された第1の絶縁膜12上に、上記第2の実施形態の場合と同様にして、第2の絶縁膜16を形成し、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18をパターニングすることにより、第1の絶縁膜12に形成された窪みの上方の中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成することが可能になる。従って、上記第2の実施形態の場合と同様の作用・効果を奏することができる。
【0083】
(第3の実施形態)
図13は本発明の第3の実施形態に係る容量素子を示す概略断面図であり、図14〜図19はそれぞれ図13に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第1の実施形態の図1〜図9に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【0084】
図13に示されるように、本実施形態に係る容量素子においては、上記第1の実施形態の図1に示す容量素子と比較すると、その容量素子の周辺部に段差用のポリシリコン・ダミー層14が形成されている代わりに、同じ厚さ、例えば厚さ100〜500nm程度の段差用のポリシリコン・ダミー層34が容量素子の周囲に形成されている点に特徴がある。
【0085】
また、上記第1の実施形態の図1に示す凹型断面形状の例えばTiN/Al−Si/Ti/TiON/Tiの下部電極18aの代わりに、表面が平坦な例えばTiN/Al−Si/Ti/TiON/Tiの下部電極18bが形成されていると共に、この下部電極18bと分離して、容量素子の周囲の段差用のポリシリコン・ダミー層34上方に、上部電極22の表面よりも高い表面を有する例えばTiN/Al−Si/Ti/TiON/Tiのダミー電極18cが形成されている点に特徴がある。
【0086】
このため、上記第1の実施形態においては、下部電極18aの凹型断面形状の窪みを埋めている平滑化絶縁膜24が上部電極22の表面を被覆しているのに対して、本実施形態においては、ダミー電極18cによって周囲を囲まれた窪みを埋めている平滑化絶縁膜24が下部電極18b上に形成されている上部電極22の表面を被覆している。
そして、その他の構成要素は上記第1の実施形態の場合と略同様である。
【0087】
次に、図13に示される容量素子の製造方法を、図14〜図19の概略工程断面図を用いて説明する。
先ず、図14に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【0088】
こうして、半導体基板10上の容量素子形成予定領域の周囲に、第1の絶縁膜12を介して、厚さ100〜500nm程度のポリシリコシ層からなる段差用のポリシリコン・ダミー層34を形成する。
なお、このポリシリコン・ダミー層34の形成工程は、LSIの他の素子、例えばMOSTrのゲート電極や、抵抗素子の抵抗層や、BipTrの電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【0089】
次いで、図15に示されるように、上記第1の実施形態の図3〜図5に示す工程と同様にして、段差用のポリシリコン・ダミー層34を含む基体全面に、第2の絶縁膜16を形成する。絶縁膜16は省略することもできる。そして、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層構造膜、あるいはCu,Al−Cu等による積層膜、本例ではTiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、Ta2O5,SiO2,SiN等、本例ではTa2O3の誘電体膜10を介してTi,TiN又はTiとTiNの積層膜による上部電極22を形成する。
【0090】
なお、このときの上部電極22の表面は、TiN/Al−Si/Ti/TiON/Ti積層膜18のポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっている。
次いで、図16に示されるように、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングする。
【0091】
こうして、第2の絶縁膜16上の容量素子形成予定領域に、TiN/Al−Si/Ti/TiON/Tiによる下部電極18bを形成すると共に、この下部電極18bと分離して、容量素子形成予定領域の周囲のポリシリコン・ダミー層34上方に、下部電極18bの表面よりも高い最上表面を有するTiN/Al−Si/Ti/TiON/Tiによるダミー電極18cを形成する。
【0092】
また、この下部電極18bの形成と同時に、LSIの他の素子のTiN/Al−Si/Ti/TiON/Ti積層膜による下層配線層(図示せず)を形成する。
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18bとから構成される容量素子を形成する。
【0093】
なお、このときの容量素子の上部電極22の表面は、容量素子形成領域の周囲のダミー電極18cのポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっている。
【0094】
次いで、図17に示されるように、上部電極22及び下部電極18bを含む基体全面に、SiO2膜を300〜1500nm程度の厚さに堆積する。更に、このSiO2膜上に、SOG膜をコーティングする。その後、これらのSOG膜及びSiO2膜をエッチバックする平滑化処理を行う。
【0095】
こうして、ダミー電極18cによって周囲を囲まれた窪みを埋めると共に、上部電極22及び下部電極18bの表面を被覆して、基体全面を平滑化する平滑化絶縁膜24を形成する。
【0096】
なおこの基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、下部電極18b上に形成されている上部電極22の表面が、容量素子形成領域の周囲のダミー電極18cのポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっているため、SOG膜及びSiO2膜のエッチバックの際にも、下部電極18bの表面と共に上部電極22の表面は常に平滑化絶縁膜24によって被覆された状態であり、エッチングによって露出することはない。
【0097】
次いで、図18に示されるように、例えばプラズマCVD法を用いて、ダミー電極18c及び平滑化絶縁膜24を含む基体全面に、絶縁膜26を堆積する。この平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0098】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極22及び下部電極18b上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28cをそれぞれ開口する。
【0099】
次いで、図19に示されるように、例えばスパッタ法を用いて、例えばAl合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工し、第1及び第2のビア・ホール28a,28cを介して上部電極22及び下部電極18bの周辺部にそれぞれ接続するAl合金層からなる第1及び第2の上層配線層30a,30cを形成する。
【0100】
また、この第1及び第2の上層配線層30a,30cの形成と同時に、LSIの他の素子の上層配線層(図示せず)を形成する。
【0101】
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周囲に、第1の絶縁膜12を介して厚さ100〜500nm程度の段差用のポリシリコン・ダミー層34を形成し、このポリシリコン・ダミー層34を含む基体全面に、第2の絶縁膜16を介して例えばTiN/Al−Si/Ti/TiON/Ti積層膜18を形成して所定の形状にパターニングし、容量素子形成予定領域にTiN/Al−Si/Ti/TiON/Tiの下部電極18bを形成し、その周囲のポリシリコン・ダミー層34上方に下部電極18bの表面よりも高い表面を有するTiN/Al−Si/Ti/TiON/Tiのダミー電極18cを形成すると共に、下部電極18b上に誘電体膜20を介して上部電極22を形成して、上部電極22の表面の高さをダミー電極18cのポリシリコン・ダミー層34上方における最上表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、ダミー電極18cによって周囲を囲まれた窪みを埋めて基体全面を平滑化する平滑化絶縁膜24が上部電極22の表面を常に被覆しているため、この平滑化処理の際のエッチングによって上部電極22や更にはその下の誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0102】
なお、上記第1〜第3の実施形態においては、容量素子の下部電極18a,18bは、第2のビア・ホール28b,28cを介して第2の上層配線層30b,30cに接続されている場合について説明しているが、下部電極18a,18bがそのまま配線層を兼ねて、LSIの他の素子に接続する場合もある。
そして、この場合には、下部電極18a,18b上の層間絶縁膜27を選択的にエッチング除去して、第2のビア・ホール28b,28cを開口する必要はなくなる。
【0103】
また、第1及び第2の上層配線層30a,30b,30cの形成は、Al合金層を堆積し加工する代わりに、CVD法を用いて、W(タングステン)層を堆積した後、エッチバックして、第1及び第2のビア・ホール28a,28b,28cをそれぞれ埋め込むWプラグを形成し、更にスパッタ法を用いて、Al合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工して、第1及び第2のビア・ホール28a,28b,28c内のWプラグにそれぞれ接続する第1及び第2の上層配線層を形成する方法を用いてもよい。
【0104】
(第4の実施形態)
図20は本発明の第4の実施形態に係る容量素子を示す概略断面図であり、図21〜図28はそれぞれ図20に示される容量素子の製造方法を説明するための概略工程断面図である。
【0105】
図20に示されるように、本実施形態に係る容量素子においては、半導体基板10上の容量素子形成領域の周辺部に、例えばSiO2膜からなる第1の絶縁膜12介して、所要の厚さ、例えば厚さ100〜500nm程度のポリシリコン(Poly Silicon)層からなる段差用のポリシリコン・ダミー層14が形成されている。また、第1の絶縁膜12及びポリシリコン・ダミー層14上には、第2の絶縁膜16が形成されている。なお、第2の絶縁膜16については、省略することも可能である。
【0106】
また、この第2の絶縁膜16上には、例えば厚さ5〜70nm程度のTi層、厚さ10〜200nm程度のTiON層、厚さ5〜70nm程度のTi層、厚さ300〜1500nm程度のAl−Si層、厚さ5〜70nm程度のTiN層が下から順に堆積されたTiN/Al−Si/Ti/TiON/Ti積層構造膜、あるいはCu,Al−Cu等による下部電極18aが形成されている。本例ではTiN/Al−Si/Ti/TiON/Ti積層膜の下部電極18aが形成される。
即ち、この凹型断面形状の下部電極18aにおいては、その中央部の表面よりも厚さ100〜500nm程度の段差用のポリシリコン・ダミー層14上方における周辺部の表面が例えば100〜500nm程度高い位置にある。
【0107】
なお、このような積層構造のTiN/Al−Si/Ti/TiON/Tiの下部電極18aにおいては、最上層のTiN層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のAl−Si層の酸化防止膜として機能し、Al−Si層が、導電特性を要する電極の主要部として機能し、下層のTi/TiON/Ti積層膜が、バリアメタルとして機能する。
【0108】
また、下部電極18aの中央部上には、所要の厚さ、例えば厚さ10〜300nm程度のTa2O5,SiO2又はSiN等の誘電体膜20、本例ではTa2O5の誘電体膜を介して、厚さ5〜100nm程度のTi,TiN又はTiとTiNの積層膜からなる上部電極22が形成されている。誘電体膜20をTa2O5で形成するときは、上部電極22を酸素と反応しにくいTiN又はTiNとTiをこの順で堆積させた積層膜で形成するのが好ましい。誘電体膜20をSiO2,SiN等で形成するときは、上部電極22をTi,TiN又はTiNとTiの積層膜で形成することができる。
【0109】
こうして、誘電体膜20を間に挟む上部電極22と下部電極18aとから容量素子が構成されている。
【0110】
そして、この容量素子の凹型断面形状の下部電極18aの中央部上に形成されている誘電体膜20の表面は、凹型断面形状の下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。
【0111】
また、上部電極22や下部電極18aからなる基体表面の凹凸部に対する平滑化処理がなされている。即ち、例えばTEOSを原料とするプラズマCVD法を用いて基体全面に堆積したSiO2膜やその上にコーティングしたSOG膜からなる平滑化絶縁膜24が形成され、この平滑化絶縁膜24によって下部電極18aの凹型断面形状の窪みが埋められている。
【0112】
また、平滑化されている基体全面、即ち下部電極18aの周辺部及び平滑化絶縁膜24上には、例えばSiO2膜からなる絶縁膜26が堆積されている。平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0113】
そして、上部電極22上の層間絶縁膜27に開口された第1のビア・ホール28aを介して、上部電極22に接続する例えばAl合金層からなる第1の上層配線層30aが形成されている。
【0114】
また、下部電極18aの周辺部上の層間絶縁膜27に開口された第2のビア・ホール28bを介して、下部電極18aの周辺部に接続する例えばAl合金層からなる第2の上層配線層30bが形成されている。
【0115】
次に、図20に示される容量素子の製造方法、図21〜図28の概略工程断面図を用いて説明する。
先ず、図21に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【0116】
こうして、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して、厚さ100〜500nm程度のポリシリコン層からなる段差用のポリシリコン・ダミー層14を形成する。
なお、このポリシリコン・ダミー層14の形成工程は、LSIの他の素子、例えばMOSTr(Metal Oxide Semiconductor Transistor)のゲート(Gate)電極や、抵抗素子の抵抗層や、BipTr(Bipolar Transistor)の電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【0117】
次いで、図22に示されるように、この段差用のポリシリコン・ダミー層14を含む基体全面に、第2の絶縁膜16を形成する。なお、第2の絶縁膜16の形成は省略できる。
【0118】
次いで、図23に示されるように、例えばスパッタ法を用いて、この第2の絶縁膜16上に、所要の厚さの導電体膜、例えば厚さ5〜70nm程度のTi層、厚さ10〜200nm程度のTiON層、厚さ5〜70nm程度のTi層、厚さ300〜1500nm程度のAl−Si層、厚さ5〜70nm程度のTiN層を下から順に堆積して、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成する。
【0119】
なお、このような積層構造においては、最上層のTiN層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のAl−Si層の酸化防止膜として機能し、Al−Si層が、導電特性を要する電極の主要部として機能し、下層のTi/TiON/Ti積層膜がバリアメタルとして機能する。
【0120】
また、このTiN/Al−Si/Ti/TiON/Ti積層膜18において、厚さ100〜500nm程度の段差用のポリシリコン・ダミー層14上方における表面は、このポリシリコン・ダミー層14に囲まれた領域における表面よりもその高さが100〜500nm程度高くなっている。
【0121】
次いで、図24に示されるように、例えばCVD法を用いて、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、Ta2O5,SiO2,SiN等、本例ではTa2O5の誘電体膜を所要の厚さ、例えば10〜300nm程度の厚さに堆積する。更に、例えばスパッタ法を用いて、この誘電体膜上に、例えばTi層、TiN層又はTiとTiNの積層膜による導電体層を所要の厚さ、例えば20〜500nm程度の厚さに堆積する。
【0122】
続いて、フォトリソグラフィ工程及びRIE工程により、これら積層された導電体層及び誘電体膜を選択的にエッチング除去して所定の形状にパターニングする。
【0123】
こうして、段差用のポリシリコン・ダミー層14に囲まれた領域のTiN/Al−Si/Ti/TiON/Ti積層膜18上に、厚さ10〜300nm程度の誘電体膜20を介して、厚さ20〜500nm程度のTi層、TiN層又はTiとTiNの積層膜からなる上部電極22を形成する。上部電極22の表面は、積層膜18のダミー層14上方における表面と同一面、あるいはそれより高い位置にする。
【0124】
なお、このときの誘電体膜20の表面は、積層膜18のポリシリコン・ダミー層14上方における表面よりもその高さが低くなっている。
【0125】
次いで、図25に示されるように、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングする。
【0126】
こうして、上部電極22が形成されている中央部の誘電体膜20の表面よりも段差用のポリシリコン・ダミー層14上方の周辺部の表面が高い位置にある凹型断面形状のTiN/Al−Si/Ti/TiON/Ti積層膜による下部電極18aを形成する。また、この下部電極18aの形成と同時に、LSIの他の素子のTiN/Al−Si/Ti/TiON/Ti積層膜による下層配線層(図示せず)を形成する。
【0127】
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18aとから構成される容量素子を形成する。
なお、このときの容量素子の誘電体膜20の表面は、下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。
【0128】
次いで、図26に示されるように、基体全面の凹凸を平滑化する平滑化処理を行う。即ち、例えばTEOSを原料とするプラズマCVD法を用いて、上部電極22及び下部電極18aを含む基体全面に、例えば、SiO2膜を300〜1500nm程度の厚さに堆積する。更に、このSiO2膜上に、SOG膜をコーティングする。その後、これらのSOG膜及びSiO2膜をエッチバックする。
【0129】
こうして、下部電極18aの凹型断面形状の窪みを埋めると共に、基体全面を平滑化する平滑化絶縁膜24を形成する。
【0130】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、凹型断面形状の下部電極18aの中央部上に形成されている誘電体膜20の表面が、凹型断面形状の下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。また、一般的な平滑化エッチバックでは、SiO2とTi及びTiNとのエッチングレートは大きく変わらないため、SOG膜及びSiO2膜の形成後のエッチバックの際にも、下部電極18aの周辺部の表面は露出するものの、誘電体膜20の表面は、エッチングによって露出することはない。即ち、下部電極18aの周辺部がエッチングストッパーとなり、上部電極22下の誘電体膜20がダメージを受けることはない。
【0131】
次いで、図27に示されるように、例えばプラズマCVD法を用いて、下部電極18aの周辺部及び平滑化絶縁膜24を含む基体全体に、例えばSiO2膜からなる絶縁膜26を堆積する。平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0132】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極22上の層間絶縁膜27を選択的にエッチング除去すると共に、下部電極18aの周辺部上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28bをそれぞれ開口する。このとき、コンタクト抵抗低減のために、下部電極18a表面のTiN層のみ除去することもある。
【0133】
なお、このとき、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚とほぼ等しくなっているため、これら第1及び第2のビア・ホール28a,28bの開口の際に、上部電極22の表面に対する過大なオーバーエッチングが行われることはない。
【0134】
次いで、図28に示されるように、例えばスパッタ法を用いて、例えばAl合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工し、第1及び第2のビア・ホール28a,28bを介して上部電極22及び下部電極18aの周辺部にそれぞれ接続するAl合金層からなる第1及び第2の上層配線層30a,30bを形成する。
【0135】
また、この第1及び第2の上層配線層30a,30bの形成と同時に、LSIの他の素子の上層配線層(図示せず)を形成する。
【0136】
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して厚さ100〜500nm程度のポリシリコン層からなる段差用のポリシリコン・ダミー層14を形成し、このポリシリコン・ダミー層14を含む基体全面に第2の絶縁膜16を形成し、この第2の絶縁膜16上に、中央部の表面よりもポリシリコン・ダミー層14上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成すると共に、その中央部上に、所要の厚さ、例えば厚さ10〜300nm程度の誘電体膜(即ち、ダミー層14より薄い誘電体膜)20を介して、所要の厚さ、例えば厚さ5〜100nm程度の上部電極22を形成し、誘電体膜20の表面の高さを下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極18aの周辺部がエッチングストッパーとして働き、エッチングによって誘電体膜20がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0137】
また、容量素子の上部電極22及び下部電極18aにそれぞれ接続する第1及び第2の上層配線層30a,30bを形成するために第1及び第2のビア・ホール28a,28bをそれぞれ開口する際に、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚とほぼ等しくなっているため、上部電極22の表面に対する過大なオーバーエッチングが行われることはなく、上部電極22やその下のTa2O5誘電体膜20がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【0138】
また、第1及び第2のビア・ホール28a,28bを比較すると、下部電極18a上に開口する第2のビア・ホール28bの深さが上部電極22上に開口する第1のビア・ホール28aの深さより浅くなっていることにより、容量素子として実効的に機能する上部電極22と下部電極18aとの対向領域から第1及び第2の上層配線層30a,30bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制することができる。即ち、容量素子の特性の対称性を向上することができる。
【0139】
(第5の実施形態)
図29は本発明の第5の実施形態に係る容量素子を示す概略断面図であり、図30及び図31はそれぞれ図29に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第4の実施形態の図21〜図28に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【0140】
図29に示されるように、本実施形態に係る容量素子においては、上記第4の実施形態の図20に示す容量素子における段差用のポリシリコン・ダミー層14の代わりに、所要の厚さのSiN,SiO2等による絶縁ダミー層、例えば、厚さ100〜500nm程度のSiO2層からなる段差用のSiO2ダミー層32が形成されている点に特徴がある。そして、その他の構成要素は上記第4の実施形態の場合と同様である。
【0141】
次に、図29に示される容量素子の製造方法を、図30及び図31の概略工程断面図を用いて説明する。
先ず、図30に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、絶縁膜、例えばSiO2膜を100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びエッチング工程により、このSiO2膜を選択的にエッチング除去して、所定の形状にパターニングする。
【0142】
こうして、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して、厚さ100〜500nm程度のSiO2膜からなるSiO2ダミー層32を形成する。
次いで、図31に示されるように、上記第4の実施形態の図22〜図28に示す工程と同様にして、このSiO2ダミー層32を含む基体全面に、第2の絶縁膜16を形成し、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、誘電体膜20を介して上部電極22を形成し、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18をパターニングして、上部電極22が形成されている中央部の表面よりもSiO2ダミー層32上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成する。
【0143】
こうして、誘電体膜20を間に挟む上部電極22と下部電極18aとから構成される容量素子を形成する。
なお、このときの容量素子の誘電体膜20の表面は、下部電極18aのSiO2ダミー層32上方における周辺部の表面よりもその高さが低くなっている。
【0144】
続いて、上部電極22及び下部電極18aを含む基体全面に、SiO2膜を堆積し、更にSOG膜をコーティングした後、これらのSOG膜及びSiO2膜をエッチバックする平滑化処理を行い、下部電極18aの凹型断面形状の窪みを埋めると共に、上部電極22の表面を被覆して、基体全面を平滑化する平滑化絶縁膜24を形成する。
【0145】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、凹型断面形状の下部電極18aの中央部上に形成されている誘電体膜20の表面が、凹型断面形状の下部電極18aのSiO2ダミー層32上方における周辺部の表面よりもその高さが低くなっている。一般的な平滑化エッチバック条件ではSiO2とTi,TiNとのエッチレートの差は大きくないため、SOG膜及びSiO2膜のエッチバックの際にも、下部電極18aの周辺部がエッチングストッパーとして働き、下部電極18aの周辺部の表面は露出する場合があっても、誘電体膜20の表面はエッチングによって露出することはない。
【0146】
続いて、下部電極18aの周辺部及び平滑化絶縁膜24を含む基体全面に、例えばSiO2膜からなる絶縁膜26を堆積して平滑化絶縁膜24と絶縁膜26とによる層間絶縁膜27を形成する。そして、上部電極22上の層間絶縁膜27を選択的にエッチング除去すると共に、下部電極18aの周辺部上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28bをそれぞれ開口する。下部電極18a表面のTiN層が除去されることもある。
【0147】
なお、このとき、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜26の膜厚とほぼ等しくなっているため、これら第1及び第2のビア・ホール28a,28bの開口の際に、上部電極22の表面に対する過大なオーバーエッチングが行われることはない。
【0148】
続いて、第1及び第2のビア・ホール28a,28bを介して上部電極22及び下部電極18aの周辺部にそれぞれ接続する第1及び第2の上層配線層30a,30bを形成する。
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して所要の厚さ、例えば100〜500nm程度の段差用のSiO2ダミー層32を形成し、このSiO2ダミー層32を含む基体全面に第2の絶縁膜16を形成し、この第2の絶縁膜16上に、中央部の表面よりもSiO2ダミー層32上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成すると共に、その中央部上に誘電体膜20を介して上部電極22を形成して、誘電体膜20の表面の高さを下部電極18aのSiO2ダミー層32上方における周辺部の表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極18aの周辺部がエッチングストッパーとして働き、エッチングによって誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0149】
また、容量素子の上部電極22及び下部電極18aにそれぞれ接続する第1及び第2の上層配線層30a,30bを形成するために第1及び第2のビア・ホール28a,28bをそれぞれ開口する際に、第1のビア・ホール28aを開口するためにエッチングする上部電極22上の層間絶縁膜27の膜厚が、第2のビア・ホール28bを開口するためにエッチングする下部電極18aの周辺部上の層間絶縁膜27の膜厚とほぼ等しくなっているため、上部電極22の表面に対する過大なオーバーエッチングが行われることはなく、上部電極22やその下の誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【0150】
また、下部電極18a上に開口する第2のビア・ホール28bの深さが上部電極22上に開口する第1のビア・ホール28aの深さとほぼ等しくなっていることにより、容量素子として実効的に機能する上部電極22と下部電極18aとの対向領域から第1及び第2の上層配線層30a,30bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、上記第1の実施形態の場合と同様に、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。
【0151】
なお、上記第5の実施形態においては、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して所要の厚さ、例えば厚さ100〜500nm程度の段差用のSiO2ダミー層32を形成しているが、このようなSiO2ダミー層32を形成する代わりに、フォトリソグラフィ工程及びエッチング工程により、半導体基板10上の容量素子形成予定領域の中央部の第1の絶縁膜12を選択的にエッチング除去して、深さ100〜500nm程度の窪みを形成してもよい。さらには、第1の絶縁膜12の選択エッチングと、ダミー層32(又はダミー層14、後述するダミー層34)の組み合わせで最終的なダミー層を形成して深さ100〜500nm程度の窪みを形成することもできる。
【0152】
これらの場合においても、この容量素子形成予定領域の中央部に深さ100〜500nm程度の窪みが形成された第1の絶縁膜12上に、上記第2の実施形態の場合と同様にして、第2の絶縁膜16を形成し、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18をパターニングすることにより、第1の絶縁膜12に形成された窪みの上方の中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成することが可能になる。従って、上記第5の実施形態の場合と同様の作用・効果を奏することができる。
【0153】
(第6の実施形態)
図32は本発明の第6の実施形態に係る容量素子を示す概略断面図であり、図33〜図38はそれぞれ図32に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第4の実施形態の図20〜図28に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【0154】
図32に示されるように、本実施形態に係る容量素子においては、上記第4の実施形態の図20に示す容量素子と比較すると、その容量素子の周辺部に段差用のポリシリコン・ダミー層14が形成されている代わりに、同じ厚さ、例えば厚さ100〜500nm程度の段差用のポリシリコン・ダミー層34が容量素子の周囲に形成されている点に特徴がある。
【0155】
また、上記第4の実施形態の図20に示す凹型断面形状の例えばTiN/Al−Si/Ti/TiON/Tiの下部電極18aの代わりに、表面が平坦な例えばTiN/Al−Si/Ti/TiON/Tiの下部電極18bが形成されていると共に、この下部電極18bと分離して、容量素子の周囲の段差用のポリシリコン・ダミー層34上方に、上部電極22の表面よりも高い表面を有する例えばTiN/Al−Si/Ti/TiON/Tiのダミー電極18cが形成されている点に特徴がある。
そして、その他の構成要素は上記第4の実施形態の場合と略同様である。
【0156】
次に、図32に示される容量素子の製造方法を、図32〜図38の概略工程断面図を用いて説明する。
先ず、図33に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【0157】
こうして、半導体基板10上の容量素子形成予定領域の周囲に、第1の絶縁膜12を介して、厚さ100〜500nm程度のポリシリコン層からなる段差用のポリシリコン・ダミー層34を形成する。
なお、このポリシリコン・ダミー層34の形成工程は、LSIの他の素子、例えばMOSTrのゲート電極や、抵抗素子の抵抗層や、BipTrの電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【0158】
次いで、図34に示されるように、上記第4の実施形態の図22〜図24に示す工程と同様にして、段差用のポリシリコン・ダミー層34を含む基体全面に、第2の絶縁膜16を形成する。絶縁膜16は省略することもできる。そして、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層構造膜、あるいはCu,Al−Cu等による積層膜、本例ではTiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、Ta2O5,SiO2,SiN等、本例ではTa2O3の誘電体膜10を介してTi,TiN又はTiとTiNの積層膜による上部電極22を形成する。
【0159】
なお、このときの誘電体膜20の表面は、TiN/Al−Si/Ti/TiON/Ti積層膜18のポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっている。
次いで、図35に示されるように、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングする。
【0160】
こうして、第2の絶縁膜16上の容量素子形成予定領域に、TiN/Al−Si/Ti/TiON/Tiによる下部電極18bを形成すると共に、この下部電極18bと分離して、容量素子形成予定領域の周囲のポリシリコン・ダミー層34上方に、下部電極18bの表面よりも高い最上表面を有するTiN/Al−Si/Ti/TiON/Tiによるダミー電極18cを形成する。
【0161】
また、この下部電極18bの形成と同時に、LSIの他の素子のTiN/Al−Si/Ti/TiON/Ti積層膜による下層配線層(図示せず)を形成する。
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18bとから構成される容量素子を形成する。
【0162】
なお、このときの容量素子の誘電体膜20の表面は、容量素子形成領域の周囲のダミー電極18cのポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっている。
【0163】
次いで、図36に示されるように、上部電極22及び下部電極18bを含む基体全面に、SiO2膜を300〜1500nm程度の厚さに堆積する。更に、このSiO2膜上に、SOG膜をコーティングする。その後、これらのSOG膜及びSiO2膜をエッチバックする平滑化処理を行う。
【0164】
こうして、ダミー電極18cによって周囲を囲まれた窪みを埋める平滑化する平滑化絶縁膜24を形成する。
【0165】
なおこの基体全面の平滑化工程、即ち平滑化絶縁膜24の形成工程においては、下部電極18b上に形成されている誘電体膜20の表面が、容量素子形成領域の周囲のダミー電極18cのポリシリコン・ダミー層34上方における最上表面よりもその高さが低くなっている。通常のエッチバック条件ではTi,TiNとSiO2のエッチングレート差は大きくないので、SOG膜及びSiO2膜のエッチバックの際にも、誘電体膜20の表面はエッチングによって露出することはない。
【0166】
次いで、図37に示されるように、例えばプラズマCVD法を用いて、ダミー電極18c及び平滑化絶縁膜24を含む基体全面に、絶縁膜26を堆積する。この平滑化絶縁膜24と絶縁膜26で層間絶縁膜27が形成される。
【0167】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極22及び下部電極18b上の層間絶縁膜27を選択的にエッチング除去して、第1及び第2のビア・ホール28a,28cをそれぞれ開口する。
【0168】
次いで、図38に示されるように、例えばスパッタ法を用いて、例えばAl合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工し、第1及び第2のビア・ホール28a,28cを介して上部電極22及び下部電極18bの周辺部にそれぞれ接続するAl合金層からなる第1及び第2の上層配線層30a,30cを形成する。
【0169】
また、この第1及び第2の上層配線層30a,30cの形成と同時に、LSIの他の素子の上層配線層(図示せず)を形成する。
【0170】
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周囲に、第1の絶縁膜12を介して厚さ100〜500nm程度の段差用のポリシリコン・ダミー層34を形成し、このポリシリコン・ダミー層34を含む基体全面に、第2の絶縁膜16を介して例えばTiN/Al−Si/Ti/TiON/Ti積層膜18を形成して所定の形状にパターニングし、容量素子形成予定領域にTiN/Al−Si/Ti/TiON/Tiの下部電極18bを形成し、その周囲のポリシリコン・ダミー層34上方に下部電極18bの表面よりも高い表面を有するTiN/Al−Si/Ti/TiON/Tiのダミー電極18cを形成すると共に、下部電極18b上に誘電体膜20を介して上部電極22を形成して、誘電体膜20の表面の高さをダミー電極18cのポリシリコン・ダミー層34上方における最上表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、ダミー電極18cがエッチングストッパーとして働き、エッチングによって上部電極22の下の誘電体膜20がダメージを受けることはない。従って、上記第4の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【0171】
なお、上記第4〜第6の実施形態においては、容量素子の下部電極18a,18bは、第2のビア・ホール28b,28cを介して第2の上層配線層30b,30cに接続されている場合について説明しているが、下部電極18a,18bがそのまま配線層を兼ねて、LSIの他の素子に接続する場合もある。
そして、この場合には、下部電極18a,18b上の層間絶縁膜27を選択的にエッチング除去して、第2のビア・ホール28b,28cを開口する必要はなくなる。
【0172】
また、第1及び第2の上層配線層30a,30b,30cの形成は、Al合金層を堆積し加工する代わりに、CVD法を用いて、W(タングステン)層を堆積した後、エッチバックして、第1及び第2のビア・ホール28a,28b,28cをそれぞれ埋め込むWプラグを形成し、更にスパッタ法を用いて、Al合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このAl合金層を加工して、第1及び第2のビア・ホール28a,28b,28c内のWプラグにそれぞれ接続する第1及び第2の上層配線層を形成する方法を用いてもよい。
【0173】
10・・半導体基板、12・・第1の絶縁膜、14・・ポリシリコン・ダミー層、16・・第2の絶縁膜、18・・TiN/Al−Si/Ti/TiON/Ti積層膜、18a,18b,18d・・下部電極、18c・・ダミー電極、20・・誘電体膜、22・・上部電極、24・・平滑化絶縁膜、26・・絶縁膜、27・・層間絶縁膜、28a,28d・・第1のビア・ホール、28b,28c,28e・・第2ノビア・ホール、30a,30d・・第1の上層配線層、30b,30c,30e・・第2の上層配線層、32・・絶縁ダミー層、34・・ポリシリコン・ダミー層
【特許請求の範囲】
【請求項1】
半導体基板上に第1の絶縁膜を介して形成されている下部電極と、
前記下部電極の周囲に形成され、前記下部電極の表面よりも高い表面を有するダミー電極と、
前記下部電極上に前記ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、
前記ダミー電極に周囲を囲まれた窪みを埋める第2の絶縁膜と、を具備する
半導体装置。
【請求項2】
前記ダミー電極、前記上部電極及び前記第2の絶縁膜上に第3の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第1のビア・ホールを介して前記上部電極に接続する第1の配線層、及び前記層間絶縁膜に開口された第2のビア・ホールを介して前記下部電極に接続する第2の配線層がそれぞれ形成されている請求項1に記載の半導体装置。
【請求項3】
前記ダミー電極の下方に設けられた段差用のダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されている請求項1又は2に記載の半導体装置。
【請求項4】
半導体基板上に第1の絶縁膜を介して形成されている下部電極と、
前記下部電極の周囲に形成され、前記下部電極の表面よりも高い表面を有するダミー電極と、
前記下部電極上に誘電体膜を介して形成され、前記ダミー電極の最上表面よりも表面が低い位置にある上部電極と、
前記ダミー電極に周囲を囲まれた窪みを埋めると共に、前記下部電極及び前記上部電極の表面を被覆している第2の絶縁膜と、を具備する
半導体装置。
【請求項5】
前記ダミー電極、前記上部電極及び前記第2の絶縁膜上に第3の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第1のビア・ホールを介して前記上部電極に接続する第1の配線層、及び前記層間絶縁膜に開口された第2のビア・ホールを介して前記下部電極に接続する第2の配線層がそれぞれ形成されている請求項4に記載の半導体装置。
【請求項6】
前記ダミー電極の下方に設けられた段差用のダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されている請求項4又は5に記載の半導体装置。
【請求項7】
半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して所定の厚さの段差用のダミー層を形成する工程と、
前記第1の絶縁膜及び前記ダミー層上に、導電体膜を堆積した後、前記導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、前記ダミー層を被覆し、前記下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、
前記下部電極上に、前記ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成する工程と、
基体全面に第2の絶縁膜を形成して前記ダミー電極によって周囲を囲まれた窪みを埋める工程と
を有する半導体装置の製造方法。
【請求項8】
前記ダミー電極、上部電極及び第2の絶縁膜を含む基体全面に第3の絶縁膜を形成して層間絶縁膜を形成する工程と、
前記上部電極上の前記層間絶縁膜に第1のビア・ホールを開口すると共に、前記下部電極上の前記層間絶縁膜に第2のビア・ホールを開口する工程と、
前記第1のビア・ホールを介して前記上部電極に接続する第1の配線層を形成すると共に、前記第2のビア・ホールを介して前記下部電極に接続する第2の配線層を形成する工程とを有する請求項7に記載の半導体装置の製造方法。
【請求項9】
前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねる請求項7又は8に記載の半導体装置の製造方法。
【請求項10】
半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して所定の厚さの段差用のダミー層を形成する工程と、
前記第1の絶縁膜及び前記ダミー層上に、導電体膜を堆積した後、前記導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、前記ダミー層を被覆し、前記下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、
前記下部電極上に、誘電体膜を介して、前記ダミー電極の最上表面よりも表面が低い位置にある上部電極を形成する工程と、
基体全面に第2の絶縁膜を形成して前記ダミー電極によって周囲を囲まれた窪みを埋めると共に、前記下部電極及び前記上部電極の表面を被覆する工程と
を有する半導体装置の製造方法。
【請求項11】
前記ダミー電極及び前記第2の絶縁膜を含む基体全面に第3の絶縁膜を形成して層間絶縁膜を形成する工程と、
前記上部電極上の前記層間絶縁膜に第1のビア・ホールを開口すると共に、前記下部電極上の前記層間絶縁膜に第2のビア・ホールを開口する工程と、
前記第1のビア・ホールを介して前記上部電極に接続する第1の配線層を形成すると共に、前記第2のビア・ホールを介して前記下部電極に接続する第2の配線層を形成する工程と
を有する請求項10に記載の半導体装置の製造方法。
【請求項12】
請求の範囲第29項記載の半導体装置の製造方法において、前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねる請求項10又は11に記載の半導体装置の製造方法。
【請求項1】
半導体基板上に第1の絶縁膜を介して形成されている下部電極と、
前記下部電極の周囲に形成され、前記下部電極の表面よりも高い表面を有するダミー電極と、
前記下部電極上に前記ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、
前記ダミー電極に周囲を囲まれた窪みを埋める第2の絶縁膜と、を具備する
半導体装置。
【請求項2】
前記ダミー電極、前記上部電極及び前記第2の絶縁膜上に第3の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第1のビア・ホールを介して前記上部電極に接続する第1の配線層、及び前記層間絶縁膜に開口された第2のビア・ホールを介して前記下部電極に接続する第2の配線層がそれぞれ形成されている請求項1に記載の半導体装置。
【請求項3】
前記ダミー電極の下方に設けられた段差用のダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されている請求項1又は2に記載の半導体装置。
【請求項4】
半導体基板上に第1の絶縁膜を介して形成されている下部電極と、
前記下部電極の周囲に形成され、前記下部電極の表面よりも高い表面を有するダミー電極と、
前記下部電極上に誘電体膜を介して形成され、前記ダミー電極の最上表面よりも表面が低い位置にある上部電極と、
前記ダミー電極に周囲を囲まれた窪みを埋めると共に、前記下部電極及び前記上部電極の表面を被覆している第2の絶縁膜と、を具備する
半導体装置。
【請求項5】
前記ダミー電極、前記上部電極及び前記第2の絶縁膜上に第3の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第1のビア・ホールを介して前記上部電極に接続する第1の配線層、及び前記層間絶縁膜に開口された第2のビア・ホールを介して前記下部電極に接続する第2の配線層がそれぞれ形成されている請求項4に記載の半導体装置。
【請求項6】
前記ダミー電極の下方に設けられた段差用のダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されている請求項4又は5に記載の半導体装置。
【請求項7】
半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して所定の厚さの段差用のダミー層を形成する工程と、
前記第1の絶縁膜及び前記ダミー層上に、導電体膜を堆積した後、前記導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、前記ダミー層を被覆し、前記下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、
前記下部電極上に、前記ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成する工程と、
基体全面に第2の絶縁膜を形成して前記ダミー電極によって周囲を囲まれた窪みを埋める工程と
を有する半導体装置の製造方法。
【請求項8】
前記ダミー電極、上部電極及び第2の絶縁膜を含む基体全面に第3の絶縁膜を形成して層間絶縁膜を形成する工程と、
前記上部電極上の前記層間絶縁膜に第1のビア・ホールを開口すると共に、前記下部電極上の前記層間絶縁膜に第2のビア・ホールを開口する工程と、
前記第1のビア・ホールを介して前記上部電極に接続する第1の配線層を形成すると共に、前記第2のビア・ホールを介して前記下部電極に接続する第2の配線層を形成する工程とを有する請求項7に記載の半導体装置の製造方法。
【請求項9】
前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねる請求項7又は8に記載の半導体装置の製造方法。
【請求項10】
半導体基板上の容量素子形成予定領域の周囲に、第1の絶縁膜を介して所定の厚さの段差用のダミー層を形成する工程と、
前記第1の絶縁膜及び前記ダミー層上に、導電体膜を堆積した後、前記導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、前記ダミー層を被覆し、前記下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、
前記下部電極上に、誘電体膜を介して、前記ダミー電極の最上表面よりも表面が低い位置にある上部電極を形成する工程と、
基体全面に第2の絶縁膜を形成して前記ダミー電極によって周囲を囲まれた窪みを埋めると共に、前記下部電極及び前記上部電極の表面を被覆する工程と
を有する半導体装置の製造方法。
【請求項11】
前記ダミー電極及び前記第2の絶縁膜を含む基体全面に第3の絶縁膜を形成して層間絶縁膜を形成する工程と、
前記上部電極上の前記層間絶縁膜に第1のビア・ホールを開口すると共に、前記下部電極上の前記層間絶縁膜に第2のビア・ホールを開口する工程と、
前記第1のビア・ホールを介して前記上部電極に接続する第1の配線層を形成すると共に、前記第2のビア・ホールを介して前記下部電極に接続する第2の配線層を形成する工程と
を有する請求項10に記載の半導体装置の製造方法。
【請求項12】
請求の範囲第29項記載の半導体装置の製造方法において、前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねる請求項10又は11に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図2】
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【図16】
【図17】
【図18】
【図19】
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【図21】
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【図27】
【図28】
【図29】
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【図32】
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【図38】
【図39】
【図40】
【図41】
【公開番号】特開2012−80132(P2012−80132A)
【公開日】平成24年4月19日(2012.4.19)
【国際特許分類】
【出願番号】特願2012−9778(P2012−9778)
【出願日】平成24年1月20日(2012.1.20)
【分割の表示】特願2002−507439(P2002−507439)の分割
【原出願日】平成13年6月29日(2001.6.29)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成24年4月19日(2012.4.19)
【国際特許分類】
【出願日】平成24年1月20日(2012.1.20)
【分割の表示】特願2002−507439(P2002−507439)の分割
【原出願日】平成13年6月29日(2001.6.29)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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