【課題】ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおけるアスペクト比の大きいコンタクト構造において、素子分離絶縁膜および不純物拡散層のオーバエッチングを抑制して、接合リークを抑制することを課題とする。
【解決手段】周辺ＭＯＳトランジスタを覆う第１エッチングストッパ層１２１と、ＤＲＡＭメモリセルのキャパシタ部上層に第２エッチングストッパ層１２２が形成され、周辺ＭＯＳトランジスタの不純物拡散層１１３は、第１、第２エッチングストッパ層１２１、１２２を貫通する電極層１３１により、上記キャパシタ部上層に形成された金属配線層と接続され、不純物拡散層１１３の少なくとも一つは素子分離絶縁膜１０２の境界上に電極層１３１を接続し、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法は、不純物拡散層１１３の接合深さ寸法もより短く形成されたものである。 （もっと読む）

【課題】 非常に複雑で費用がかかるバンプ・パッドを形成せずに、集積回路装置を製造する。
【解決手段】 集積回路装置１００は、第１の環状誘電体ブロック２１Ａを有する底部ウェハー１０Ａと、底部ウェハー１０Ａ上に配置される、第２の環状誘電体２１Ｂを有する少なくとも１つの積層ウェハー１０Ｂと、実質的に直線状に底部ウェハー１０Ａ中へと積層ウェハー１０Ｂを貫通する導電性ビア４９とを備える。底部ウェハー１０Ａと積層ウェハー１０Ｂはその間の接着層４１により接合されている。底部ウェハー１０Ａと積層ウェハー１０Ｂとの間にはバンプ・パッドは配置されない。導電性ビア４９は、第１の環状誘電体ブロック２１Ａおよび第２の環状誘電体ブロック２１Ｂの内部に位置している。 （もっと読む）

【課題】ゲート配線が保護膜に覆われた構造において、保護膜に発生するクラックがゲート配線に到達することを防止することにより、ゲート−エミッタ間のショート不良を防止する。
【解決手段】半導体素子の第１領域と接続される表面電極１７、および通路１２の少なくとも一部に、半導体素子の第２領域と接続される第１金属配線１８を形成する。その後、はんだ２９が実装されない通路１２ｂに形成する第１保護膜２５の高さが、はんだ２９が実装される通路１２ａに形成する第１保護膜２５の高さよりも高くなるように、注入器３２を用いて第１保護膜２５を通路１２に塗布する。続いて、表面電極１７および第１保護膜２５の上に金属層２７、２８を形成してはんだ２９が実装されない通路１２ｂに形成した第１保護膜２５が金属層２７、２８から露出するように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部および金属層２７、２８を切削する。 （もっと読む）

【課題】レーザー光の照射による滓の発生を抑えるようにするとともに、分断後の低誘電率膜にダメージを与えないようにする。
【解決手段】半導体ウエハ６１の一方の面６１ａの上に形成された低誘電率膜２１をドライエッチングすることにより低誘電率膜２１に溝２１ａを形成し、低誘電率膜２１の上に封止層４１を形成するとともに、低誘電率膜２１の溝２１ａ内に封止層４１の一部を埋め込み、半導体ウエハ６１及び封止層４１を低誘電率膜２１の溝２１ａに沿って分割する。 （もっと読む）

【課題】半導体装置の製造工程の増大を抑制しつつ、パッドの針跡を容易に確認できるようにする。
【解決手段】半導体装置は、半導体基板１と、半導体基板１上に形成された回路素子と、半導体基板１上に形成され、回路素子と電気的に接続されたパッド（接続パッド４）と、を有している。パッドは、平面視において、導体が存在する実体パターン４１と、前記導体が存在しない開口パターン４２と、を含む所定のパターン形状に形成されている。 （もっと読む）

【課題】半導体装置を高集積化する。
【解決手段】本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体基板７０と、絶縁体の開口部ＰＯＰを介してその上面が露出するパッド９０と、パッド９０下方において半導体基板７０のキャパシタ領域９１内に設けられる複数のキャパシタ１と、を具備し、キャパシタ１は、所定の被覆率を満たすように、パッド９０下方のキャパシタ領域９１内に設けられ、キャパシタ１の２つの電極にそれぞれ接続されるコンタクト１８Ａ，１８Ｇは、開口部ＰＯＰと上下に重ならない位置に設けられている。 （もっと読む）

【課題】半導体チップ内の銅配線が一部消失することを防ぐ。
【解決手段】上層プラグ一本当たりの下層の配線の面積が１００００μｍ^２以上になるような大面積の多層配線を有する半導体装置において、前記多層配線が半導体基板１Ｓの主面においてｎ型拡散層ＮＳを介してｐウエルＰＷに接続される構造を形成せず、前記多層配線をｐ型拡散層ＰＳを介してｐウエルＰＷに接続する構造、前記多層配線をｐ型拡散層ＰＳを介してｎ型拡散層ＮＳに接続する構造、前記多層配線をｎ型拡散層ＮＳを介してｎウエルに接続する構造、または半導体基板１Ｓ上に形成されたＭＩＳＦＥＴのゲート電極に接続する構造を形成する。 （もっと読む）

【課題】３次元的に積層された複数の半導体チップを有する半導体装置の製造歩留まりを向上できる技術を提供する。
【解決手段】半導体基板１の第２面１ｂからパッド３に達する貫通電極１７が形成されている。貫通電極１７の内部にある貫通空間は、第１孔７および第１孔７よりも孔径の小さい第２孔１１によって構成されている。半導体基板１の第２面１ｂから半導体基板１を貫通して層間絶縁膜２の途中まで第１孔７が形成されている。そして、第１孔７の底部から層間絶縁膜２を貫通してパッド３に達する第２孔１１が形成されている。このとき、半導体基板１の第１面１ａに形成されている層間絶縁膜２は、第１孔７の底面と半導体基板１の第１面１ａとの段差を反映して段差形状になっている。すなわち、第１孔７の底面とパッド３間に存在する層間絶縁膜２の膜厚がその他の場所の層間絶縁膜２の膜厚よりも薄くなっている。 （もっと読む）

【課題】機械的強度が比較的弱い材料を層間絶縁膜の材料として用いる場合であっても、集積度が高く、信頼性の高い半導体装置を提供する。
【解決手段】支持基板１０と、支持基板上に形成され、絶縁層２６，２８，３８，４４，５０，５６，６２，６８を介して複数の配線３６，４２，４８，５４，６０，６６を積層して成る多層配線構造と、多層配線構造上に形成された電極パッド７８と、多層配線構造を貫いて支持基板に達し、電極パッドを支持する構造物７６であって、断面が十字形又はＹ字形である構造物とを有している。この構造物により電極パッドが支持されているため、ボンディングを行った際に電極パッドの下方に存在する構成要素に大きなストレスが加わるのを防止することができ、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜を用いた場合であっても、微細な配線パターンの変形や断線等、トランジスタの破壊等を防止することができる。 （もっと読む）

【課題】 チップ面積を縮小可能な半導体装置を提供する。
【解決手段】 電源配線１０５とパッド１０３とは第１の配線層に配される。そして、電源配線１０５とパッド１０３とは互いに重ならないように配される。信号配線１０６ａ、１０６ｂは第２の配線層に配される。信号配線１０７は第２の配線層とは異なる層に配される。信号配線１０７は、パッド１０３と重なるように、パッド１０３の下部に配される。信号配線１０６と信号配線１０７とは、プラグ１０８によって互いに接続される。パッド１０３と信号配線１０７との間に緩衝部１０９が配される。 （もっと読む）

【課題】 配線材料の層間絶縁膜への拡散を抑制する拡散抑制膜による多層配線構造を設けた光電変換装置において、工程を増加させることなく、受光効率を高める。
【解決手段】 本発明は、半導体基板に配された光電変換素子と、前記半導体基板上に層間絶縁膜を介して複数の配線層が配された多層配線構造を有する光電変換装置であって、最上配線層の上部に、前記最上配線層を構成する材料の拡散を抑制する拡散抑制膜が配され、前記拡散抑制膜は、前記最上配線層及び前記層間絶縁膜の前記光電変換素子に対応する領域を覆って配されており、前記拡散抑制膜の前記光電変換素子に対応する領域にレンズが配されていることを特徴とする。 （もっと読む）

【課題】製造工程数を削減し、電気抵抗値のバラツキを低減して歩留まりを向上させる。
【解決手段】まず、半導体基板１の平面１ａに、開口部を有するマスク層を形成し、次いで、半導体基板１に、マスク層の開口部から電極パッド層４に達するビアホール６を形成した後、マスク層を除去する。次に、金属層形成工程において、半導体基板１に形成したビアホール６の底部６ａとなる電極パッド層４上に、電極パッド層４よりも絶縁材料の密着性が低い金属層８を形成する。次に、絶縁層形成工程において、化学気相成長法にて金属層８を除く部分、即ちビアホール６の側壁部６ｂに絶縁材料からなる絶縁層９を形成する。そして、導電膜形成工程において、半導体基板１の平面１ａ及びビアホール６の内部に導電層１２を形成する。 （もっと読む）

【課題】 三次元積層構造を持つ半導体装置において、積層された半導体回路層間の積層方向の電気的接続を、埋込配線を使用して容易に実現する半導体装置の製造方法を提供する。
【解決手段】 第１半導体回路層１ａの半導体基板１１の表面に、絶縁膜１４で内壁面が覆われたトレンチ１３を形成し、トレンチ１３の内部に導電性材料を充填して導電性プラグ１５を形成する。次に、トレンチ１３とは重ならないように所望の半導体素子を基板１１の表面または内部に形成し、その上に層間絶縁膜１９を介して多層配線構造３０を形成してから、多層配線構造３０の表面にプラグ１５に電気的に接続されたバンプ電極３７を形成する。そして、電極３７を用いて基板１１を支持基板４０に固定してから基板１１をその裏面側から選択的に除去し、絶縁膜１４を基板１１の裏面側に露出させる。基板１１の裏面側に露出せしめられた絶縁膜１４を選択的に除去してプラグ１５を露出させ、その端に電極４２を形成する。 （もっと読む）

【課題】本発明は、アルミ配線パターンに含まれるアルミニウムと銅配線に含まれる銅とが反応して高抵抗の合金が生成されることを防止した上で、導電膜である窒化チタン膜に起因する半導体基板の反りを低減することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】第２の層間絶縁膜１８に形成されたコンタクト孔２７により露出された銅配線１６の上面１６ａを覆うように、窒化チタン膜を含む第１の導電膜２１を設けると共に、アルミ配線パターン２３と第１の導電膜２１及び第２の層間絶縁膜１８との間に、窒化チタン膜を含まない第２の導電膜２２を設ける。 （もっと読む）

【課題】 相互接続ラインを形成するための新規な方法を提供する。
【解決手段】 細線相互接続部（６０）は基体（１０）の表面内又はその上に形成された半導体回路（４２）の上に位置する第１の誘電体層（１２）内に設けられる。パシベーション層（１８）は誘電体層の上に付着され、第２の厚い誘電体層（２０）はパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインは第２の厚い誘電体層内に形成される。第１の誘電体層はまた、基体の表面上に付着されたパシベーション層の表面上に幅広くて厚い相互接続ネットワークを形成するように、省略することができる。 （もっと読む）

【課題】浅いトレンチ分離および基板貫通ビアの集積回路設計への統合を提供すること。
【解決手段】ＩＣを製造する方法は、第１の側、および第２の対向する側を有する基板を用意すること、基板の第１の側にＳＴＩ開口を形成すること、および基板の第１の側に部分的ＴＳＶ開口を形成すること、および部分的ＴＳＶ開口を延長することを含む。延長された部分的ＴＳＶ開口は、ＳＴＩ開口より基板内への深さが深い。方法はまた、ＳＴＩ開口を第１の固体材料で充填すること、および延長された部分的ＴＳＶ開口を第２の固体材料で充填することを含む。ＳＴＩ開口、部分的ＴＳＶ開口、または延長された部分的ＴＳＶ開口のいずれも、基板の第２の側の外面を貫通しない。少なくとも、ＳＴＩ開口および部分的ＴＳＶ開口は同時に形成され、またはＳＴＩ開口および延長された部分的ＴＳＶ開口は同時に充填される。 （もっと読む）

【課題】隣接デバイスの特性への悪影響を低減するＴＳＶ相互接続構造の製造方法を提供する。
【解決手段】第１の主面Ｓ１を有する基板を設け、少なくとも一つのＴＳＶ穴部と、ＴＳＶ穴部を囲み残りの基板材料によって分離されるトレンチ状構造３、とをエッチングにより同時に作製する。基板の第１の主面でトレンチ状構造の開口をピンチオフするためと、ＴＳＶ穴部側壁を平滑にするために、誘電性のライナー２ａ、２ｂを堆積し、トレンチ状構造にエアギャップ４を作製する。ＴＳＶ相互接続１０を生成するためにＴＳＶ穴部に導体材料を堆積する。 （もっと読む）

【課題】高周波特性を低下させることなくＬＤＭＯＳＦＥＴを有するチップの面積を縮小する。
【解決手段】ＬＤＭＯＳＦＥＴのソース領域と基板１の裏面に形成されたソース裏面電極３６とを電気的に接続するｐ型打ち抜き層４を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成する。そして、ＬＤＭＯＳＦＥＴの基本セルのソース同士を電気的に接続するソース配線は配線２４Ａのみとし、ソース配線を形成する配線層数は、ドレイン配線（配線２４Ｂ、２９Ｂ、３３）を形成する配線層数より少なくする。 （もっと読む）

【課題】半導体層の表面から貫通孔絶縁層が後退した場合においても、半導体層と貫通電極との絶縁性を確保する。
【解決手段】貫通孔６には、貫通孔絶縁層７、８を介して貫通電極９が埋め込まれ、貫通孔絶縁層７、８は、半導体層３の表面から後退するようにして形成され、半導体層３と貫通電極９との間には、貫通孔絶縁層７、８の後退部分の対応した凹部１０が形成され、貫通電極９の側壁には、凹部１０に埋め込まれたサイドウォール絶縁膜１２が形成される。 （もっと読む）

【課題】貫通電極のための開口部を形成する時に、上部配線層の配線とのミスアラインメント問題が発生しない半導体装置を製造する方法の提供。
【解決手段】第１面及び第１面の反対側に第２面を有する基板を準備する段階と、基板の第１面から基板の厚さ方向に延長して貫通電極が形成される領域に犠牲膜パターンを形成する段階と、基板の第１面上に形成され、犠牲膜パターン上に位置する配線を有する上部配線層を形成する段階と、基板の第２面を部分的に除去して犠牲膜パターンを露出させる段階と、犠牲膜パターンを基板の第２面から除去して配線を露出させる開口部を形成する段階と、開口部内に配線と電気的に接続される貫通電極を形成する段階と、を有する。 （もっと読む）