半導体装置の製造方法
【課題】レーザー光の照射による滓の発生を抑えるようにするとともに、分断後の低誘電率膜にダメージを与えないようにする。
【解決手段】半導体ウエハ61の一方の面61aの上に形成された低誘電率膜21をドライエッチングすることにより低誘電率膜21に溝21aを形成し、低誘電率膜21の上に封止層41を形成するとともに、低誘電率膜21の溝21a内に封止層41の一部を埋め込み、半導体ウエハ61及び封止層41を低誘電率膜21の溝21aに沿って分割する。
【解決手段】半導体ウエハ61の一方の面61aの上に形成された低誘電率膜21をドライエッチングすることにより低誘電率膜21に溝21aを形成し、低誘電率膜21の上に封止層41を形成するとともに、低誘電率膜21の溝21a内に封止層41の一部を埋め込み、半導体ウエハ61及び封止層41を低誘電率膜21の溝21aに沿って分割する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体チップのパッケージ方法として、いわゆるWLP(Wafer Level Package)法がある。WLP法は、半導体ウエハの集積回路が形成された面に配線の形成と樹脂封止を行った後に、その半導体ウエハを封止樹脂とともにチップサイズに個片化する方法である(例えば、特許文献1)。
【0003】
集積回路には、多層配線構造が採用されている。多層配線構造は、金属配線と層間絶縁膜を交互に積層したものであって、半導体基板の表面上に形成されている。集積回路の微細化に伴って、配線同士の距離が近くなると、近接する配線間の電気容量が大きくなり、配線を伝わる信号の遅延が増大してしまう。この点を改善するために、Low−k材料等と呼ばれる低誘電率材料が、層間絶縁膜に利用されている。層間絶縁膜の材料として一般的に用いられる酸化シリコンの比誘電率は4.2〜4.0であり、低誘電率材料の比誘電率はそれよりも低い。しかし、低誘電率材料の機械的強度は、酸化シリコン等と比較しても、低いという問題がある。
【0004】
特許文献1に記載の技術は、そのような機械的強度に問題のある低誘電率膜が剥離しないように工夫したものである。具体的には、まず、半導体ウエハ(21)の表面に積層された低誘電率膜(4)に対してレーザー光を照射することによって、低誘電率膜(4)に格子状の溝(23)を形成して、低誘電率膜(4)を溝(23)によって分断する。その後、低誘電率膜(4)の上に配線(11,12)及び外部接続用端子(13)を形成し、次に、それら低誘電率膜(4)、配線(11,12)及び外部接続用端子(13)を封止樹脂(14)で覆って封止樹脂(14)の一部を溝(23)に埋め込む。次に、その封止樹脂(14)の表面を研削する。次に、溝(23)の中心線に沿って封止樹脂(14)及び半導体ウエハ(21)を切断する。完成した半導体チップの側面では、封止樹脂(14)が露出しているが、低誘電率膜(4)が露出していないので、低誘電率膜(4)の剥離等を防止することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2007−335830号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかし、特許文献1の技術では、レーザー光を低誘電率膜(4)に照射すると、滓が発生してしまう。また、レーザー光の照射では、残留した低誘電率膜(4)にダメージを与えてしまう恐れがある。
そこで、本発明が解決しようとする課題は、レーザー光の照射による滓の発生を抑えるようにするとともに、分断後の低誘電率膜にダメージを与えないようにすることである。
【課題を解決するための手段】
【0007】
以上の課題を解決するために、本発明に係る半導体装置の製造方法は、
半導体ウエハの一方の面の上に形成された低誘電率膜のガスエッチング、プラズマエッチング又はイオンエッチングのいずれかのドライエッチングを行ったことにより前記低誘電率膜に溝を形成し、
前記低誘電率膜の上、前記低誘電率膜の前記溝内及び前記溝の上に封止層を形成し、
前記半導体ウエハ及び前記封止層を前記低誘電率膜の前記溝に沿って分割する方法である。
【0008】
好ましくは、前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上にレジストを形成して、前記レジストに格子状の溝を形成した後、前記低誘電率膜のうち前記レジストの前記溝の下の部分のドライエッチングを行って、前記低誘電率膜の前記溝を格子状に形成する。
好ましくは、前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上に成膜されたパッシベーション膜のエッチングを行うことにより前記パッシベーション膜に溝を形成し、前記低誘電率膜の前記ドライエッチングに際しては、前記パッシベーション膜の前記溝の下に前記低誘電率膜の前記溝を形成する。
好ましくは、前記封止層の形成前に、前記低誘電率膜の上に配線を形成すると共に、前記配線の一部の上に外部接続用端子を形成し、前記封止層の形成に際しては、前記配線及び前記外部接続用端子を前記封止層で覆った後、前記封止層を研削して前記外部接続用端子を露出させる。
好ましくは、前記低誘電率膜は、ポリシロキサン系材料、炭素添加酸化シリコン又は有機ポリマー系のLow−k材料のいずれかを含む。
好ましくは、前記低誘電率膜は、比誘電率が3.0以下であって、ガラス転移温度が400℃以上である。
【発明の効果】
【0009】
本発明によれば、低誘電率膜にダメージを与えない。低誘電率膜の加工滓の発生を抑えることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態に係る半導体装置を一部破断した状態で示した斜視図。
【図2】同実施形態に係る半導体装置の断面図。
【図3】同実施形態の変形例に係る半導体装置の断面図。
【図4】同実施形態に係る半導体装置を製造する際に用いる半導体ウエハの断面図。
【図5】同実施形態に係る半導体装置を製造する方法の一工程における断面図。
【図6】図5の工程の後の工程における断面図。
【図7】図6の工程の後の工程における断面図。
【図8】図7の工程の後の工程における断面図。
【図9】図8の工程の後の工程における断面図。
【図10】図9の工程の後の工程における断面図。
【図11】図10の工程の後の工程における断面図。
【図12】図11の工程の後の工程における断面図。
【図13】図12の工程の後の工程における断面図。
【図14】図13の工程の後の工程における断面図。
【図15】図14の工程の後の工程における断面図。
【図16】図15の工程の後の工程における断面図。
【図17】同実施形態の変形例に係る製造方法の一工程における断面図。
【図18】図17の工程の後の工程における断面図。
【図19】図18の工程の後の工程における断面図。
【発明を実施するための形態】
【0011】
以下に、本発明を実施するための形態について、図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲を以下の実施形態及び図示例に限定するものではない。
【0012】
図1は、半導体装置1の一部を破断した状態で示した斜視図である。図2は、この半導体装置1を示した断面図である。図1〜図2に示すように、半導体装置1は、チップサイズにパッケージしたものであって、いわゆるCSP(Chip Size Package)である。特に、この半導体装置1は、個片化する前の半導体ウエハの表面を樹脂によって封止した後に、それをチップサイズに個片化したものである。つまり、半導体装置1は、CSPの中でも特にWLP(Wafer Level Package)である。
【0013】
半導体基板11は、半導体ウエハを細分割したものである。半導体基板11は、シリコン等からなる。半導体基板11の表側の面12には、各種の半導体素子等が形成されているとともに、接続パッド19が設けられている。接続パッド19は、半導体基板11の表側の面12に形成された半導体素子の端子である。半導体基板11の表側の面12には、低誘電率膜配線積層構造部20が積層されている。低誘電率膜配線積層構造部20は、複数層の低誘電率膜(Low-k 膜)21及び配線22等を有する。これら低誘電率膜21は、層間絶縁膜であって、半導体基板11の表側の面12上に積層されている。各低誘電率膜21上に配線22が形成されている。低誘電率膜21には開口24が形成され、低誘電率膜21の上下にある配線22,22同士が開口24を介して接続されている。最下層の配線22が開口24を介して接続パッド19に接続されている。これら配線22と半導体素子等とによって集積回路が組まれている。
【0014】
低誘電率膜21の組成物は、Si−O結合とSi−H結合を有するポリシロキサン系材料(HSQ:Hydrogen silsesquioxane、比誘電率3.0)、Si−O結合とSi−CH3 結合を有するポリシロキサン系材料(MSQ:Methyl silsesquioxane、比誘電率2.7〜2.9)、炭素添加酸化シリコン(SiOC:Carbon doped silicon oxide、比誘電率2.7〜2.9)又は有機ポリマー系のLow−k材料等である。低誘電率膜21の組成物としては、比誘電率が3.0以下であって、ガラス転移温度が400℃以上であるものを用いることができる。
【0015】
有機ポリマー系のLow−k材料としては、Dow Chemical社製の「SiLK(比誘電率2.6)」、Honeywell Electronic Materials社製の「FLARE(比誘電率2.8)」等が挙げられる。ここで、ガラス転移温度が400℃以上であるということは、後述する製造工程における温度に十分に耐え得るようにするためである。なお、上記各材料のポーラス型も用いることができる。
【0016】
また、低誘電率膜21の組成物としては、以上のほかに、通常の状態における比誘電率が3.0よりも大きいが、ポーラス型とすることにより、比誘電率が3.0以下でガラス転移温度が400℃以上であるものを用いることができる。例えば、フッ素添加酸化シリコン(FSG:Fluorinated Silicate Glass、比誘電率3.5〜3.7)、ボロン添加酸化シリコン(BSG:Boron-doped Silicate Glass、比誘電率3.5)又は酸化シリコン(比誘電率4.0〜4.2)を低誘電率膜21の組成物に用いることができる。
【0017】
低誘電率膜配線積層構造部20の層間絶縁膜が全て低誘電率膜21である必要はなく、何れかの層間絶縁膜が酸化シリコン膜又は窒化シリコン膜であってもよい。なお、低誘電率膜21の層数が複数でなく、単層であってもよい。
【0018】
最上層の低誘電率膜21上には、パッシベーション膜25が成膜され、最上層の配線22がパッシベーション膜25によって覆われている。パッシベーション膜25上に保護膜(絶縁膜)27が成膜されている。
【0019】
パッシベーション膜25は、無機材料(例えば、酸化シリコン若しくは窒化シリコン又はこれらの両方)を含有する。パッシベーション膜25は、無機材料からなるものとしてもよいし、無機材料と添加物からなるものとしてもよい。なお、パッシベーション膜25の代わりに低誘電率膜21が最上層の配線22を被覆するように成膜されていてもよい。
【0020】
保護膜27は、例えばポリイミド、エポキシ、フェノール、ビスマレイミド、アクリル、合成ゴム又はポリベンゾオキサイドを主成分とした有機材料を含有する。保護膜27は、有機材料からなるものとしてもよいし、有機材料と添加物からなるものとしてもよい。
【0021】
最上層の配線22の一部が、ランド23となっている。ランド23は、半導体基板11の縁に沿って周方向に配列されている。パッシベーション膜25のうちランド23に重なる位置には、開口26が形成されている。保護膜27のうちランド23に重なる位置には、開口28が形成されている。ランド23の一部又は全体が開口26,28内に位置している。なお、保護膜27が形成されていなくてもよい。
【0022】
保護膜27上(保護膜27がない場合には、パッシベーション膜25上)には、上層配線30が形成されている。上層配線30は下地金属層31及び上部金属層32を有し、下地金属層31が保護膜27上に形成され、上部金属層32が下地金属層31上に形成されている。下地金属層31は、シード層を所定の形状にパターニングしたものである。下地金属層31の一部がランド23上に積層され、下地金属層31が開口26,28を介してランド23に接続されている。下地金属層31は、導体からなる。例えば、下地金属層31は、銅(Cu)の薄膜、チタン(Ti)の薄膜、チタンに銅を積層した薄膜その他の金属薄膜である。上部金属層32は、銅メッキその他の金属メッキからなる。平面視して、上部金属層32が所定の形状にパターニングされており、上部金属層32の平面形状と下地金属層31の平面形状がほぼ同じである。上部金属層32は、下地金属層31よりも厚い。なお、上層配線30が、下地金属層31、上部金属層32の積層体でなくてもよい。例えば、上層配線30が、導体の単層であってもよいし、更に多くの導体層を積層したものでもよい。
【0023】
上層配線30の一部がランド33となっている。ランド33上には、外部接続用端子34が形成されている。外部接続用端子34は、柱状に設けられたポスト電極である。外部接続用端子34は、銅その他の金属からなる。外部接続用端子34の高さ(厚さ)は、上部金属層32の厚さよりも大きい。
【0024】
遮光性の封止層41が保護膜27上に形成され、上層配線30が封止層41によって覆われて、保護されている。外部接続用端子34が封止層41を貫通するように封止層41に埋設されている。外部接続用端子34の頭頂面は封止層41によって覆われていないが、外部接続用端子34の周側面は封止層41によって覆われて、保護されている。封止層41の表面は、外部接続用端子34の頭頂面と面一に設けられているか、又は、外部接続用端子34の頭頂面よりも僅かに高い位置にある。封止層41は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含有し、好ましくは、絶縁性樹脂(エポキシ系樹脂、ポリイミド系樹脂等)にフィラー(例えば、ガラスフィラー、シリカフィラー)又は繊維(例えば、ガラス繊維)を配合した強化樹脂からなる。
【0025】
半田バンプ35が外部接続用端子34の頭頂面に形成されている。半田バンプ35が外部接続用端子34の頭頂面に結合することによって、半田バンプ35と外部接続用端子34が相互に電気的に接続している。なお、半田バンプ35は無くてもよい。半田バンプ35が設けられていない場合、封止層41が厚くなって、外部接続用端子34の頭頂面が封止層41によって覆われていてもよいし、そうでなくてもよい。外部接続用端子34の頭頂面が封止層41によって覆われている場合には、半導体装置1を更に加工して用いる。例えば、半導体装置1を多層基板に埋め込んで、多層基板の表面から外部接続用端子34にまで通じるビアを形成して用いる。
【0026】
平面視して、半導体基板11のサイズが、低誘電率膜配線積層構造部20、低誘電率膜21、パッシベーション膜25及び保護膜27のサイズよりも大きい。半導体基板11の表側の面12のうち縁寄り部分14が低誘電率膜配線積層構造部20、低誘電率膜21、パッシベーション膜25及び保護膜27によって覆われていない。
【0027】
封止層41が、保護膜27の上から周囲にはみ出て、半導体基板11の表側の面12の縁寄り部分14上に積層されている。低誘電率膜配線積層構造部20、低誘電率膜21、パッシベーション膜25及び保護膜27が、封止層41のうち保護膜27の上から周囲にはみ出た部分46によって囲われている。低誘電率膜配線積層構造部20、低誘電率膜21、パッシベーション膜25及び保護膜27の周面が、封止層41のうち保護膜27の上から周囲にはみ出た部分46に密着している。封止層41の外周面と半導体基板11の周面が面一に設けられていてもよいし、封止層41の外周面と半導体基板11の周面との間に僅かな段差が設けられていてもよい。
【0028】
以上のように構成された半導体装置1では、剥離しやすい低誘電率膜21の周縁が露出しておらず、低誘電率膜21の周縁が封止層41のうち保護膜27の上から周囲にはみ出た部分46によって覆われている。そのため、低誘電率膜21が剥離せず、高品質・高信頼性の半導体装置1を提供することができる。
【0029】
なお、図3に示された半導体装置1Aのように、外部接続用端子34が設けられていなくてもよい。外部接続用端子34が設けられていない場合、封止層41が図1、図2の場合よりも薄い。更に、封止層41のうちランド33と重なる部分に開口42が形成され、半田バンプ35が開口42内においてランド33に接合している。以上に説明したことを除いて、図3に示された半導体装置1Aと、図2に示された半導体装置1との間で互いに対応する部分は、同一に設けられている。また、図3に示された半導体装置1Aと、図2に示された半導体装置1との間で互いに対応する部分には、同一の符号を付す。
【0030】
半導体装置1,1Aの製造方法について説明する。半導体装置1Aの製造方法については、半導体装置1の製造方法と異なる点の説明をする。
【0031】
半導体装置1を製造するに際しては、個片化する前の半導体ウエハ61(図4に図示)を用いる。図4に示すように、半導体ウエハ61は、分割予定線としての格子状の境界線(ダイシングストリート)63によって複数のチップ領域62に区分けされている。これらチップ領域62がマトリクス状に配列されている。半導体ウエハ61の表側の面61a上には、低誘電率膜配線積層構造部20が形成されている。低誘電率膜配線積層構造部20上には、パッシベーション膜25が成膜されている。低誘電率膜配線積層構造部20の低誘電率膜21及びパッシベーション膜25は、分断されておらず、一面に設けられている。また、パッシベーション膜25には、複数の開口26が形成され、各開口26を通じてランド23が露出している。
【0032】
図5に示すように、レジスト64のパターニングをする。つまり、レジスト64をパッシベーション膜25の上に形成し、そのレジスト64の露光・現像を行う。レジスト64の露光・現像に際しては、チップ領域62の周辺部では、境界線63に沿った格子状の溝65をレジスト64に形成し、チップ領域62の中央部では、レジスト64を残留させる。なお、レジスト64は、ドライフィルムレジストでもよいし、液状レジストでもよい。
【0033】
次に、図6に示すように、パッシベーション膜25のうち溝65の下の領域をエッチャント(エッチング液又はエッチングガス)によってエッチングし、パッシベーション膜25のうちレジスト64の下の領域を残留させる。残留する膜に影響を与えないようにするため、半導体前工程のLow−k層や配線層の加工に一般的に使われていて、化学的な反応を伴って化学的反応と物理的反応が同時に起こるドライエッチングを用いることができる。具体的には、ガスエッチング、プラズマエッチング又はイオンエッチングを用いることができる。イオンエッチングとしては、例えばイオンミリング、イオンビームエッチング又は反応性イオンエッチング(reactive ion etching, RIE)を用いることができる。このようなエッチングガスを用いるドライエッチングの場合は、真空チャンバー内にパッシベーション膜25が形成された半導体ウエハ61を置き、CF4、CHF3、C2F6等フッ素系の反応ガスを供給し、エッチングする。これにより、格子状の溝25aをパッシベーション膜25に形成する。
【0034】
次に、図7に示すように、各低誘電率膜21のうち溝65及び溝25aの下の領域をエッチャント(エッチング液又はエッチングガス)によってエッチングし、各低誘電率膜21のうちレジスト64の下の領域を残留させる。例えば、エッチングガスを用いるドライエッチングの場合は、パッシベーション膜25のドライエッチングと同様に、真空チャンバー内において、CF4、CHF3、C2F6等フッ素系の反応ガスを供給し、エッチングする。ただし、低誘電率膜21が有機系のポリマーの場合は、酸素や水素又は窒素によるエッチングになるため、パッシベーション膜25とは別のエッチングガスを用いる。これにより、低誘電率膜21の積層体に格子状の溝21aを形成する。
【0035】
ここで、パッシベーション膜25と低誘電率膜21のエッチングは、ガスエッチング、プラズマエッチング又はイオンエッチング(イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE)等)によるドライエッチングであることが好ましい。エッチングガスによってパッシベーション膜25と低誘電率膜21をエッチングすると、残留したパッシベーション膜25及び低誘電率膜21のダメージを抑えられるためである。更に、溝21a内で露出した半導体ウエハ61のダメージも抑えられる。
【0036】
パッシベーション膜25と低誘電率膜21を同じエッチャントでエッチングすることができる場合には、パッシベーション膜25のエッチング時から間を置かずに低誘電率膜21のエッチングを行うことが好ましい。つまり、半導体ウエハ61を処理槽に入れて、エッチング液又はエッチングガスによってパッシベーション膜25のエッチング処理をし始めた後、最下層の低誘電率膜21がエッチングされるまで、半導体ウエハ61を処理槽から取り出さないことが好ましい。
【0037】
最下層の低誘電率膜21がエッチングされたら、半導体ウエハ61の洗浄後(低誘電率膜21のエッチングがガスエッチング、プラズマエッチング又はイオンエッチングによる(イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE)等)によるドライエッチングである場合、洗浄工程を省略してもよい)、剥離液によってレジスト64を剥離する。そして、半導体ウエハ61を洗浄する。
【0038】
次に、図8に示すように、パッシベーション膜25の上に保護膜27を成膜する。この際、保護膜27の一部が開口26内に埋まる上、保護膜27の一部が溝21a内に埋まる。
【0039】
次に、図9に示すように、保護膜27のうち開口26内に埋まった部分を例えばエッチャント又はレーザー光によって除去することによって保護膜27に開口28を形成するとともに、溝21a内に埋まった部分を例えばエッチャント又はレーザー光によって除去する。保護膜27のうち除去すべきでない部分がエッチャント又はレーザー光によって除去されないように、エッチング工程又はレーザー光照射工程の前に、保護膜27の上にマスクを形成することが好ましい。
【0040】
なお、保護膜27の形成工程を省略してもよい。
【0041】
次に、図10〜図12に示すように、上層配線30及び外部接続用端子34を形成する。具体的には、以下のように行う。まず、図10に示すように、無電解メッキ法若しくは気相成長法(例えば、スパッタ法)又はこれらの組合せによって、保護膜27(保護膜27が無い場合には、パッシベーション膜25)の上全体や開口26,28及び溝21a内にシード層66を成長させる。次に、マスクとしてのレジストをシード層66の上に形成する。次に、レジストの露光・現像を行うことで、そのレジストに所定形状のスリットを形成する。次に、シード層66を電極として電解メッキを行う。これにより、所定のパターンの上部金属層32(図11参照)が、レジストのスリット内であってシード層66上に成長する。次に、レジストの除去後、マスクとしてのドライフィルムレジストをシード層66及び上部金属層32の上に形成する。次に、そのドライフィルムレジストの露光・現像を行うことで、そのドライフィルムレジストに開口を形成する。ドライフィルムレジストに形成する開口の位置は、上層配線30のランド33に重なる位置である。次に、シード層66及び上部金属層32を電極として電解メッキを行う。これにより、図11に示すように、外部接続用端子34が、ドライフィルムレジストの開口内であってランド33上に成長する。次に、図12に示すように、ドライフィルムレジストの剥離後、シード層66のうち上部金属層32及び外部接続用端子34に重なっていない部分をエッチングにより除去することにより、シード層66を形状加工する。シード層66のうちエッチングされずに残留した部分が下地金属層31である。シード層66のエッチングの際には、上部金属層32及び外部接続用端子34の表面が一部エッチングされるが、上部金属層32及び外部接続用端子34がシード層66と比較して充分に厚いため、上部金属層32及び外部接続用端子34が残留する。
【0042】
上層配線30や外部接続用端子34を上述以外のサブトラクト法やアディティブ法によって形成してもよい。なお、半導体装置1Aを製造する場合には、外部接続用端子34を形成しない。
【0043】
次に、図13に示すように、保護膜27(保護膜27が無い場合には、パッシベーション膜25)の上面全体に封止層41を形成する。具体的には、印刷法(例えば、スクリーン印刷法)、液滴吐出法(インクジェット法)、スピンコート法、滴下法その他の塗布法によって封止樹脂を保護膜27(保護膜27が無い場合には、パッシベーション膜25)上に塗布し、その封止樹脂によって上層配線30、外部接続用端子34及び保護膜27を覆って、その封止樹脂を硬化させる。封止層41の形成に際しては、封止層41の一部46を溝21a内に埋め込み、溝21aの内壁面(つまり、低誘電率膜21、パッシベーション膜25及び保護膜27の周面)が封止層41の一部46によって覆われる。更に、溝21aの底(つまり、半導体ウエハ61の表側の面61aの一部)が封止層41の一部46によって覆われる。更に、封止層41の一部47が溝21aの上にも形成される。なお、プリプレグを保護膜27(保護膜27が無い場合には、パッシベーション膜25)に貼り付けて、そのプリプレグを硬化させて、そのプリプレグから封止層41を形成してもよい。
【0044】
次に、図14に示すように、封止層41を研削し、外部接続用端子34の頭頂面を露出させる。なお、半導体装置1Aを製造する場合には、上層配線30が露出しないように、封止層41を研削する。
更に、半導体ウエハ61の裏面61bを研削し、半導体ウエハ61を薄くする。なお、半導体ウエハ61の裏面61bの研削は、後述の個片化処理時に行ってもよい。
【0045】
次に、外部接続用端子34の頭頂面を軽くエッチングする。なお、半導体装置1Aを製造する場合には、レーザー光の照射やエッチング等によって封止層41に複数の開口42を形成し、開口42を通じてランド33を露出させる。
【0046】
次に、図15に示すように、半田バンプ35を外部接続用端子34の頭頂面上に形成する。半導体装置1Aを製造する場合には、半田バンプ35をランド33上に形成する。なお、半田バンプ35の形成は後述の個片化処理の後に行ってもよいし、半田バンプ35を形成しなくてもよい。
【0047】
次に、図16に示すように、封止層41及び半導体ウエハ61を境界線63に沿って分断することによって、半導体ウエハ61から封止層41までの積層体を複数の半導体装置1に分割する。具体的には、低誘電率膜21の溝21aの幅よりも薄いダイシングブレードによって封止層41を低誘電率膜21の溝21aの中心線に沿って切断した後、そのダイシングブレードよりも薄いダイシングブレード67によって半導体ウエハ61を低誘電率膜21の溝21aの中心線に沿って切断する。なお、封止層41と半導体ウエハ61のどちらにも兼用できるダイシングブレードを用いて、封止層41と半導体ウエハ61を同時に切断してもよい。封止層41と半導体ウエハ61に兼用可能なダイシングブレードも、低誘電率膜21の溝21aの幅よりも薄い。
【0048】
先に半導体ウエハ61の裏面61bを研削しなかった場合には、半導体ウエハ61の裏面61bまで切り込むのではなく、半導体ウエハ61の表面61aと裏面61bの間の途中まで半導体ウエハ61を切り込む(いわゆる、ハーフダイシング処理)。その後、半導体ウエハ61の裏面61bを切り込みまで研削すると、半導体ウエハ61を複数の半導体基板11に分断することができる。
【0049】
この実施の形態によれば、以下のような効果が得られる。
(1) パッシベーション膜25と低誘電率膜21のガスエッチング、プラズマエッチング又はイオンエッチング(イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE)等)によりドライエッチングを行ったので、残留したパッシベーション膜25及び低誘電率膜21がダメージを受けない。また、残留した低誘電率膜21が剥離しにくい。
(2) パッシベーション膜25と低誘電率膜21のガスエッチング、プラズマエッチング又はイオンエッチング(イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE)等)によりドライエッチングを行ったので、滓が低誘電率膜21の積層体の溝21a内に残留しない。そのため、その後の洗浄工程を省略することができる。
(3) パッシベーション膜25と低誘電率膜21のガスエッチング、プラズマエッチング又はイオンエッチング(イオンミリングやイオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE)等)によりドライエッチングを行ったので、低誘電率膜21の積層体の溝21aの底で露出した半導体ウエハ61の表面が滑らかである。そのため、その後、溝21aに埋められた封止層41の一部が半導体ウエハ61・半導体基板11から剥離しにくい。
(4) パッシベーション膜25及び低誘電率膜21の周囲を封止層41の一部が囲繞しているから、パッシベーション膜25及び低誘電率膜21が保護される。そのため、低誘電率膜21が半導体ウエハ61及び半導体基板11から剥離しにくい。
(5) 個片化処理の前に、低誘電率膜21がチップ領域62ごとに分断されている。個片化処理の際には、低誘電率膜21を切断していない。そのため、個片化処理の際に、低誘電率膜21がダメージを受けない
(6) レーザー光の走査によって低誘電率膜21の積層体に溝21aを形成するのではなく、溝21aをエッチングによって形成するから、溝21aの形成工程に要する時間を短縮することができる。加工コストの短縮も図れる。
【0050】
〔変形例〕
上述の説明では、パッシベーション膜25及び低誘電率膜21のエッチングを行って、パッシベーション膜25及び低誘電率膜21に溝21aを形成した後に、保護膜27を形成した。それに対して、保護膜27を形成した後に、パッシベーション膜25及び低誘電率膜21に溝21aを形成してもよい。以下、具体的に説明する。
【0051】
パッシベーション膜25の上に保護膜27を成膜する。次に、保護膜27をパターニングする。つまり、図17に示すように、チップ領域62の周辺部では、境界線63に沿った格子状の溝27aをエッチング又はレーザー光によって保護膜27に形成し、チップ領域62の中央部では、保護膜27を残留させる。また、保護膜27のうち開口26内に埋まった部分を例えばエッチャント又はレーザー光によって除去することによって保護膜27に開口28を形成する。
【0052】
次に、図18に示すように、保護膜27の上にレジスト64をパターニングする。これにより、チップ領域62の周辺部では、境界線63に沿った格子状の溝65がレジスト64に形成される。
【0053】
次に、図19に示すように、パッシベーション膜25及び各低誘電率膜21のうち溝65の下の領域をエッチャント(エッチング液又はエッチングガス)によってエッチングし、パッシベーション膜25及び各低誘電率膜21のうちレジスト64の下の領域を残留させる。これにより、パッシベーション膜25に格子状の溝25aを形成するとともに、溝25aと同一形状の溝21aを低誘電率膜21の積層体に形成する。その後、レジスト64を剥離液により除去する。
【0054】
以後は、図10〜図16を用いて説明した通りと同様のことを行う。
【符号の説明】
【0055】
1 半導体装置
21 低誘電率膜
21a 溝
25 パッシベーション膜
25a 溝
30 配線
34 外部接続用端子
41 封止層
61 半導体ウエハ
61a 一方の面
64 レジスト
65 溝
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体チップのパッケージ方法として、いわゆるWLP(Wafer Level Package)法がある。WLP法は、半導体ウエハの集積回路が形成された面に配線の形成と樹脂封止を行った後に、その半導体ウエハを封止樹脂とともにチップサイズに個片化する方法である(例えば、特許文献1)。
【0003】
集積回路には、多層配線構造が採用されている。多層配線構造は、金属配線と層間絶縁膜を交互に積層したものであって、半導体基板の表面上に形成されている。集積回路の微細化に伴って、配線同士の距離が近くなると、近接する配線間の電気容量が大きくなり、配線を伝わる信号の遅延が増大してしまう。この点を改善するために、Low−k材料等と呼ばれる低誘電率材料が、層間絶縁膜に利用されている。層間絶縁膜の材料として一般的に用いられる酸化シリコンの比誘電率は4.2〜4.0であり、低誘電率材料の比誘電率はそれよりも低い。しかし、低誘電率材料の機械的強度は、酸化シリコン等と比較しても、低いという問題がある。
【0004】
特許文献1に記載の技術は、そのような機械的強度に問題のある低誘電率膜が剥離しないように工夫したものである。具体的には、まず、半導体ウエハ(21)の表面に積層された低誘電率膜(4)に対してレーザー光を照射することによって、低誘電率膜(4)に格子状の溝(23)を形成して、低誘電率膜(4)を溝(23)によって分断する。その後、低誘電率膜(4)の上に配線(11,12)及び外部接続用端子(13)を形成し、次に、それら低誘電率膜(4)、配線(11,12)及び外部接続用端子(13)を封止樹脂(14)で覆って封止樹脂(14)の一部を溝(23)に埋め込む。次に、その封止樹脂(14)の表面を研削する。次に、溝(23)の中心線に沿って封止樹脂(14)及び半導体ウエハ(21)を切断する。完成した半導体チップの側面では、封止樹脂(14)が露出しているが、低誘電率膜(4)が露出していないので、低誘電率膜(4)の剥離等を防止することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2007−335830号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかし、特許文献1の技術では、レーザー光を低誘電率膜(4)に照射すると、滓が発生してしまう。また、レーザー光の照射では、残留した低誘電率膜(4)にダメージを与えてしまう恐れがある。
そこで、本発明が解決しようとする課題は、レーザー光の照射による滓の発生を抑えるようにするとともに、分断後の低誘電率膜にダメージを与えないようにすることである。
【課題を解決するための手段】
【0007】
以上の課題を解決するために、本発明に係る半導体装置の製造方法は、
半導体ウエハの一方の面の上に形成された低誘電率膜のガスエッチング、プラズマエッチング又はイオンエッチングのいずれかのドライエッチングを行ったことにより前記低誘電率膜に溝を形成し、
前記低誘電率膜の上、前記低誘電率膜の前記溝内及び前記溝の上に封止層を形成し、
前記半導体ウエハ及び前記封止層を前記低誘電率膜の前記溝に沿って分割する方法である。
【0008】
好ましくは、前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上にレジストを形成して、前記レジストに格子状の溝を形成した後、前記低誘電率膜のうち前記レジストの前記溝の下の部分のドライエッチングを行って、前記低誘電率膜の前記溝を格子状に形成する。
好ましくは、前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上に成膜されたパッシベーション膜のエッチングを行うことにより前記パッシベーション膜に溝を形成し、前記低誘電率膜の前記ドライエッチングに際しては、前記パッシベーション膜の前記溝の下に前記低誘電率膜の前記溝を形成する。
好ましくは、前記封止層の形成前に、前記低誘電率膜の上に配線を形成すると共に、前記配線の一部の上に外部接続用端子を形成し、前記封止層の形成に際しては、前記配線及び前記外部接続用端子を前記封止層で覆った後、前記封止層を研削して前記外部接続用端子を露出させる。
好ましくは、前記低誘電率膜は、ポリシロキサン系材料、炭素添加酸化シリコン又は有機ポリマー系のLow−k材料のいずれかを含む。
好ましくは、前記低誘電率膜は、比誘電率が3.0以下であって、ガラス転移温度が400℃以上である。
【発明の効果】
【0009】
本発明によれば、低誘電率膜にダメージを与えない。低誘電率膜の加工滓の発生を抑えることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態に係る半導体装置を一部破断した状態で示した斜視図。
【図2】同実施形態に係る半導体装置の断面図。
【図3】同実施形態の変形例に係る半導体装置の断面図。
【図4】同実施形態に係る半導体装置を製造する際に用いる半導体ウエハの断面図。
【図5】同実施形態に係る半導体装置を製造する方法の一工程における断面図。
【図6】図5の工程の後の工程における断面図。
【図7】図6の工程の後の工程における断面図。
【図8】図7の工程の後の工程における断面図。
【図9】図8の工程の後の工程における断面図。
【図10】図9の工程の後の工程における断面図。
【図11】図10の工程の後の工程における断面図。
【図12】図11の工程の後の工程における断面図。
【図13】図12の工程の後の工程における断面図。
【図14】図13の工程の後の工程における断面図。
【図15】図14の工程の後の工程における断面図。
【図16】図15の工程の後の工程における断面図。
【図17】同実施形態の変形例に係る製造方法の一工程における断面図。
【図18】図17の工程の後の工程における断面図。
【図19】図18の工程の後の工程における断面図。
【発明を実施するための形態】
【0011】
以下に、本発明を実施するための形態について、図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲を以下の実施形態及び図示例に限定するものではない。
【0012】
図1は、半導体装置1の一部を破断した状態で示した斜視図である。図2は、この半導体装置1を示した断面図である。図1〜図2に示すように、半導体装置1は、チップサイズにパッケージしたものであって、いわゆるCSP(Chip Size Package)である。特に、この半導体装置1は、個片化する前の半導体ウエハの表面を樹脂によって封止した後に、それをチップサイズに個片化したものである。つまり、半導体装置1は、CSPの中でも特にWLP(Wafer Level Package)である。
【0013】
半導体基板11は、半導体ウエハを細分割したものである。半導体基板11は、シリコン等からなる。半導体基板11の表側の面12には、各種の半導体素子等が形成されているとともに、接続パッド19が設けられている。接続パッド19は、半導体基板11の表側の面12に形成された半導体素子の端子である。半導体基板11の表側の面12には、低誘電率膜配線積層構造部20が積層されている。低誘電率膜配線積層構造部20は、複数層の低誘電率膜(Low-k 膜)21及び配線22等を有する。これら低誘電率膜21は、層間絶縁膜であって、半導体基板11の表側の面12上に積層されている。各低誘電率膜21上に配線22が形成されている。低誘電率膜21には開口24が形成され、低誘電率膜21の上下にある配線22,22同士が開口24を介して接続されている。最下層の配線22が開口24を介して接続パッド19に接続されている。これら配線22と半導体素子等とによって集積回路が組まれている。
【0014】
低誘電率膜21の組成物は、Si−O結合とSi−H結合を有するポリシロキサン系材料(HSQ:Hydrogen silsesquioxane、比誘電率3.0)、Si−O結合とSi−CH3 結合を有するポリシロキサン系材料(MSQ:Methyl silsesquioxane、比誘電率2.7〜2.9)、炭素添加酸化シリコン(SiOC:Carbon doped silicon oxide、比誘電率2.7〜2.9)又は有機ポリマー系のLow−k材料等である。低誘電率膜21の組成物としては、比誘電率が3.0以下であって、ガラス転移温度が400℃以上であるものを用いることができる。
【0015】
有機ポリマー系のLow−k材料としては、Dow Chemical社製の「SiLK(比誘電率2.6)」、Honeywell Electronic Materials社製の「FLARE(比誘電率2.8)」等が挙げられる。ここで、ガラス転移温度が400℃以上であるということは、後述する製造工程における温度に十分に耐え得るようにするためである。なお、上記各材料のポーラス型も用いることができる。
【0016】
また、低誘電率膜21の組成物としては、以上のほかに、通常の状態における比誘電率が3.0よりも大きいが、ポーラス型とすることにより、比誘電率が3.0以下でガラス転移温度が400℃以上であるものを用いることができる。例えば、フッ素添加酸化シリコン(FSG:Fluorinated Silicate Glass、比誘電率3.5〜3.7)、ボロン添加酸化シリコン(BSG:Boron-doped Silicate Glass、比誘電率3.5)又は酸化シリコン(比誘電率4.0〜4.2)を低誘電率膜21の組成物に用いることができる。
【0017】
低誘電率膜配線積層構造部20の層間絶縁膜が全て低誘電率膜21である必要はなく、何れかの層間絶縁膜が酸化シリコン膜又は窒化シリコン膜であってもよい。なお、低誘電率膜21の層数が複数でなく、単層であってもよい。
【0018】
最上層の低誘電率膜21上には、パッシベーション膜25が成膜され、最上層の配線22がパッシベーション膜25によって覆われている。パッシベーション膜25上に保護膜(絶縁膜)27が成膜されている。
【0019】
パッシベーション膜25は、無機材料(例えば、酸化シリコン若しくは窒化シリコン又はこれらの両方)を含有する。パッシベーション膜25は、無機材料からなるものとしてもよいし、無機材料と添加物からなるものとしてもよい。なお、パッシベーション膜25の代わりに低誘電率膜21が最上層の配線22を被覆するように成膜されていてもよい。
【0020】
保護膜27は、例えばポリイミド、エポキシ、フェノール、ビスマレイミド、アクリル、合成ゴム又はポリベンゾオキサイドを主成分とした有機材料を含有する。保護膜27は、有機材料からなるものとしてもよいし、有機材料と添加物からなるものとしてもよい。
【0021】
最上層の配線22の一部が、ランド23となっている。ランド23は、半導体基板11の縁に沿って周方向に配列されている。パッシベーション膜25のうちランド23に重なる位置には、開口26が形成されている。保護膜27のうちランド23に重なる位置には、開口28が形成されている。ランド23の一部又は全体が開口26,28内に位置している。なお、保護膜27が形成されていなくてもよい。
【0022】
保護膜27上(保護膜27がない場合には、パッシベーション膜25上)には、上層配線30が形成されている。上層配線30は下地金属層31及び上部金属層32を有し、下地金属層31が保護膜27上に形成され、上部金属層32が下地金属層31上に形成されている。下地金属層31は、シード層を所定の形状にパターニングしたものである。下地金属層31の一部がランド23上に積層され、下地金属層31が開口26,28を介してランド23に接続されている。下地金属層31は、導体からなる。例えば、下地金属層31は、銅(Cu)の薄膜、チタン(Ti)の薄膜、チタンに銅を積層した薄膜その他の金属薄膜である。上部金属層32は、銅メッキその他の金属メッキからなる。平面視して、上部金属層32が所定の形状にパターニングされており、上部金属層32の平面形状と下地金属層31の平面形状がほぼ同じである。上部金属層32は、下地金属層31よりも厚い。なお、上層配線30が、下地金属層31、上部金属層32の積層体でなくてもよい。例えば、上層配線30が、導体の単層であってもよいし、更に多くの導体層を積層したものでもよい。
【0023】
上層配線30の一部がランド33となっている。ランド33上には、外部接続用端子34が形成されている。外部接続用端子34は、柱状に設けられたポスト電極である。外部接続用端子34は、銅その他の金属からなる。外部接続用端子34の高さ(厚さ)は、上部金属層32の厚さよりも大きい。
【0024】
遮光性の封止層41が保護膜27上に形成され、上層配線30が封止層41によって覆われて、保護されている。外部接続用端子34が封止層41を貫通するように封止層41に埋設されている。外部接続用端子34の頭頂面は封止層41によって覆われていないが、外部接続用端子34の周側面は封止層41によって覆われて、保護されている。封止層41の表面は、外部接続用端子34の頭頂面と面一に設けられているか、又は、外部接続用端子34の頭頂面よりも僅かに高い位置にある。封止層41は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含有し、好ましくは、絶縁性樹脂(エポキシ系樹脂、ポリイミド系樹脂等)にフィラー(例えば、ガラスフィラー、シリカフィラー)又は繊維(例えば、ガラス繊維)を配合した強化樹脂からなる。
【0025】
半田バンプ35が外部接続用端子34の頭頂面に形成されている。半田バンプ35が外部接続用端子34の頭頂面に結合することによって、半田バンプ35と外部接続用端子34が相互に電気的に接続している。なお、半田バンプ35は無くてもよい。半田バンプ35が設けられていない場合、封止層41が厚くなって、外部接続用端子34の頭頂面が封止層41によって覆われていてもよいし、そうでなくてもよい。外部接続用端子34の頭頂面が封止層41によって覆われている場合には、半導体装置1を更に加工して用いる。例えば、半導体装置1を多層基板に埋め込んで、多層基板の表面から外部接続用端子34にまで通じるビアを形成して用いる。
【0026】
平面視して、半導体基板11のサイズが、低誘電率膜配線積層構造部20、低誘電率膜21、パッシベーション膜25及び保護膜27のサイズよりも大きい。半導体基板11の表側の面12のうち縁寄り部分14が低誘電率膜配線積層構造部20、低誘電率膜21、パッシベーション膜25及び保護膜27によって覆われていない。
【0027】
封止層41が、保護膜27の上から周囲にはみ出て、半導体基板11の表側の面12の縁寄り部分14上に積層されている。低誘電率膜配線積層構造部20、低誘電率膜21、パッシベーション膜25及び保護膜27が、封止層41のうち保護膜27の上から周囲にはみ出た部分46によって囲われている。低誘電率膜配線積層構造部20、低誘電率膜21、パッシベーション膜25及び保護膜27の周面が、封止層41のうち保護膜27の上から周囲にはみ出た部分46に密着している。封止層41の外周面と半導体基板11の周面が面一に設けられていてもよいし、封止層41の外周面と半導体基板11の周面との間に僅かな段差が設けられていてもよい。
【0028】
以上のように構成された半導体装置1では、剥離しやすい低誘電率膜21の周縁が露出しておらず、低誘電率膜21の周縁が封止層41のうち保護膜27の上から周囲にはみ出た部分46によって覆われている。そのため、低誘電率膜21が剥離せず、高品質・高信頼性の半導体装置1を提供することができる。
【0029】
なお、図3に示された半導体装置1Aのように、外部接続用端子34が設けられていなくてもよい。外部接続用端子34が設けられていない場合、封止層41が図1、図2の場合よりも薄い。更に、封止層41のうちランド33と重なる部分に開口42が形成され、半田バンプ35が開口42内においてランド33に接合している。以上に説明したことを除いて、図3に示された半導体装置1Aと、図2に示された半導体装置1との間で互いに対応する部分は、同一に設けられている。また、図3に示された半導体装置1Aと、図2に示された半導体装置1との間で互いに対応する部分には、同一の符号を付す。
【0030】
半導体装置1,1Aの製造方法について説明する。半導体装置1Aの製造方法については、半導体装置1の製造方法と異なる点の説明をする。
【0031】
半導体装置1を製造するに際しては、個片化する前の半導体ウエハ61(図4に図示)を用いる。図4に示すように、半導体ウエハ61は、分割予定線としての格子状の境界線(ダイシングストリート)63によって複数のチップ領域62に区分けされている。これらチップ領域62がマトリクス状に配列されている。半導体ウエハ61の表側の面61a上には、低誘電率膜配線積層構造部20が形成されている。低誘電率膜配線積層構造部20上には、パッシベーション膜25が成膜されている。低誘電率膜配線積層構造部20の低誘電率膜21及びパッシベーション膜25は、分断されておらず、一面に設けられている。また、パッシベーション膜25には、複数の開口26が形成され、各開口26を通じてランド23が露出している。
【0032】
図5に示すように、レジスト64のパターニングをする。つまり、レジスト64をパッシベーション膜25の上に形成し、そのレジスト64の露光・現像を行う。レジスト64の露光・現像に際しては、チップ領域62の周辺部では、境界線63に沿った格子状の溝65をレジスト64に形成し、チップ領域62の中央部では、レジスト64を残留させる。なお、レジスト64は、ドライフィルムレジストでもよいし、液状レジストでもよい。
【0033】
次に、図6に示すように、パッシベーション膜25のうち溝65の下の領域をエッチャント(エッチング液又はエッチングガス)によってエッチングし、パッシベーション膜25のうちレジスト64の下の領域を残留させる。残留する膜に影響を与えないようにするため、半導体前工程のLow−k層や配線層の加工に一般的に使われていて、化学的な反応を伴って化学的反応と物理的反応が同時に起こるドライエッチングを用いることができる。具体的には、ガスエッチング、プラズマエッチング又はイオンエッチングを用いることができる。イオンエッチングとしては、例えばイオンミリング、イオンビームエッチング又は反応性イオンエッチング(reactive ion etching, RIE)を用いることができる。このようなエッチングガスを用いるドライエッチングの場合は、真空チャンバー内にパッシベーション膜25が形成された半導体ウエハ61を置き、CF4、CHF3、C2F6等フッ素系の反応ガスを供給し、エッチングする。これにより、格子状の溝25aをパッシベーション膜25に形成する。
【0034】
次に、図7に示すように、各低誘電率膜21のうち溝65及び溝25aの下の領域をエッチャント(エッチング液又はエッチングガス)によってエッチングし、各低誘電率膜21のうちレジスト64の下の領域を残留させる。例えば、エッチングガスを用いるドライエッチングの場合は、パッシベーション膜25のドライエッチングと同様に、真空チャンバー内において、CF4、CHF3、C2F6等フッ素系の反応ガスを供給し、エッチングする。ただし、低誘電率膜21が有機系のポリマーの場合は、酸素や水素又は窒素によるエッチングになるため、パッシベーション膜25とは別のエッチングガスを用いる。これにより、低誘電率膜21の積層体に格子状の溝21aを形成する。
【0035】
ここで、パッシベーション膜25と低誘電率膜21のエッチングは、ガスエッチング、プラズマエッチング又はイオンエッチング(イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE)等)によるドライエッチングであることが好ましい。エッチングガスによってパッシベーション膜25と低誘電率膜21をエッチングすると、残留したパッシベーション膜25及び低誘電率膜21のダメージを抑えられるためである。更に、溝21a内で露出した半導体ウエハ61のダメージも抑えられる。
【0036】
パッシベーション膜25と低誘電率膜21を同じエッチャントでエッチングすることができる場合には、パッシベーション膜25のエッチング時から間を置かずに低誘電率膜21のエッチングを行うことが好ましい。つまり、半導体ウエハ61を処理槽に入れて、エッチング液又はエッチングガスによってパッシベーション膜25のエッチング処理をし始めた後、最下層の低誘電率膜21がエッチングされるまで、半導体ウエハ61を処理槽から取り出さないことが好ましい。
【0037】
最下層の低誘電率膜21がエッチングされたら、半導体ウエハ61の洗浄後(低誘電率膜21のエッチングがガスエッチング、プラズマエッチング又はイオンエッチングによる(イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE)等)によるドライエッチングである場合、洗浄工程を省略してもよい)、剥離液によってレジスト64を剥離する。そして、半導体ウエハ61を洗浄する。
【0038】
次に、図8に示すように、パッシベーション膜25の上に保護膜27を成膜する。この際、保護膜27の一部が開口26内に埋まる上、保護膜27の一部が溝21a内に埋まる。
【0039】
次に、図9に示すように、保護膜27のうち開口26内に埋まった部分を例えばエッチャント又はレーザー光によって除去することによって保護膜27に開口28を形成するとともに、溝21a内に埋まった部分を例えばエッチャント又はレーザー光によって除去する。保護膜27のうち除去すべきでない部分がエッチャント又はレーザー光によって除去されないように、エッチング工程又はレーザー光照射工程の前に、保護膜27の上にマスクを形成することが好ましい。
【0040】
なお、保護膜27の形成工程を省略してもよい。
【0041】
次に、図10〜図12に示すように、上層配線30及び外部接続用端子34を形成する。具体的には、以下のように行う。まず、図10に示すように、無電解メッキ法若しくは気相成長法(例えば、スパッタ法)又はこれらの組合せによって、保護膜27(保護膜27が無い場合には、パッシベーション膜25)の上全体や開口26,28及び溝21a内にシード層66を成長させる。次に、マスクとしてのレジストをシード層66の上に形成する。次に、レジストの露光・現像を行うことで、そのレジストに所定形状のスリットを形成する。次に、シード層66を電極として電解メッキを行う。これにより、所定のパターンの上部金属層32(図11参照)が、レジストのスリット内であってシード層66上に成長する。次に、レジストの除去後、マスクとしてのドライフィルムレジストをシード層66及び上部金属層32の上に形成する。次に、そのドライフィルムレジストの露光・現像を行うことで、そのドライフィルムレジストに開口を形成する。ドライフィルムレジストに形成する開口の位置は、上層配線30のランド33に重なる位置である。次に、シード層66及び上部金属層32を電極として電解メッキを行う。これにより、図11に示すように、外部接続用端子34が、ドライフィルムレジストの開口内であってランド33上に成長する。次に、図12に示すように、ドライフィルムレジストの剥離後、シード層66のうち上部金属層32及び外部接続用端子34に重なっていない部分をエッチングにより除去することにより、シード層66を形状加工する。シード層66のうちエッチングされずに残留した部分が下地金属層31である。シード層66のエッチングの際には、上部金属層32及び外部接続用端子34の表面が一部エッチングされるが、上部金属層32及び外部接続用端子34がシード層66と比較して充分に厚いため、上部金属層32及び外部接続用端子34が残留する。
【0042】
上層配線30や外部接続用端子34を上述以外のサブトラクト法やアディティブ法によって形成してもよい。なお、半導体装置1Aを製造する場合には、外部接続用端子34を形成しない。
【0043】
次に、図13に示すように、保護膜27(保護膜27が無い場合には、パッシベーション膜25)の上面全体に封止層41を形成する。具体的には、印刷法(例えば、スクリーン印刷法)、液滴吐出法(インクジェット法)、スピンコート法、滴下法その他の塗布法によって封止樹脂を保護膜27(保護膜27が無い場合には、パッシベーション膜25)上に塗布し、その封止樹脂によって上層配線30、外部接続用端子34及び保護膜27を覆って、その封止樹脂を硬化させる。封止層41の形成に際しては、封止層41の一部46を溝21a内に埋め込み、溝21aの内壁面(つまり、低誘電率膜21、パッシベーション膜25及び保護膜27の周面)が封止層41の一部46によって覆われる。更に、溝21aの底(つまり、半導体ウエハ61の表側の面61aの一部)が封止層41の一部46によって覆われる。更に、封止層41の一部47が溝21aの上にも形成される。なお、プリプレグを保護膜27(保護膜27が無い場合には、パッシベーション膜25)に貼り付けて、そのプリプレグを硬化させて、そのプリプレグから封止層41を形成してもよい。
【0044】
次に、図14に示すように、封止層41を研削し、外部接続用端子34の頭頂面を露出させる。なお、半導体装置1Aを製造する場合には、上層配線30が露出しないように、封止層41を研削する。
更に、半導体ウエハ61の裏面61bを研削し、半導体ウエハ61を薄くする。なお、半導体ウエハ61の裏面61bの研削は、後述の個片化処理時に行ってもよい。
【0045】
次に、外部接続用端子34の頭頂面を軽くエッチングする。なお、半導体装置1Aを製造する場合には、レーザー光の照射やエッチング等によって封止層41に複数の開口42を形成し、開口42を通じてランド33を露出させる。
【0046】
次に、図15に示すように、半田バンプ35を外部接続用端子34の頭頂面上に形成する。半導体装置1Aを製造する場合には、半田バンプ35をランド33上に形成する。なお、半田バンプ35の形成は後述の個片化処理の後に行ってもよいし、半田バンプ35を形成しなくてもよい。
【0047】
次に、図16に示すように、封止層41及び半導体ウエハ61を境界線63に沿って分断することによって、半導体ウエハ61から封止層41までの積層体を複数の半導体装置1に分割する。具体的には、低誘電率膜21の溝21aの幅よりも薄いダイシングブレードによって封止層41を低誘電率膜21の溝21aの中心線に沿って切断した後、そのダイシングブレードよりも薄いダイシングブレード67によって半導体ウエハ61を低誘電率膜21の溝21aの中心線に沿って切断する。なお、封止層41と半導体ウエハ61のどちらにも兼用できるダイシングブレードを用いて、封止層41と半導体ウエハ61を同時に切断してもよい。封止層41と半導体ウエハ61に兼用可能なダイシングブレードも、低誘電率膜21の溝21aの幅よりも薄い。
【0048】
先に半導体ウエハ61の裏面61bを研削しなかった場合には、半導体ウエハ61の裏面61bまで切り込むのではなく、半導体ウエハ61の表面61aと裏面61bの間の途中まで半導体ウエハ61を切り込む(いわゆる、ハーフダイシング処理)。その後、半導体ウエハ61の裏面61bを切り込みまで研削すると、半導体ウエハ61を複数の半導体基板11に分断することができる。
【0049】
この実施の形態によれば、以下のような効果が得られる。
(1) パッシベーション膜25と低誘電率膜21のガスエッチング、プラズマエッチング又はイオンエッチング(イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE)等)によりドライエッチングを行ったので、残留したパッシベーション膜25及び低誘電率膜21がダメージを受けない。また、残留した低誘電率膜21が剥離しにくい。
(2) パッシベーション膜25と低誘電率膜21のガスエッチング、プラズマエッチング又はイオンエッチング(イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE)等)によりドライエッチングを行ったので、滓が低誘電率膜21の積層体の溝21a内に残留しない。そのため、その後の洗浄工程を省略することができる。
(3) パッシベーション膜25と低誘電率膜21のガスエッチング、プラズマエッチング又はイオンエッチング(イオンミリングやイオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE)等)によりドライエッチングを行ったので、低誘電率膜21の積層体の溝21aの底で露出した半導体ウエハ61の表面が滑らかである。そのため、その後、溝21aに埋められた封止層41の一部が半導体ウエハ61・半導体基板11から剥離しにくい。
(4) パッシベーション膜25及び低誘電率膜21の周囲を封止層41の一部が囲繞しているから、パッシベーション膜25及び低誘電率膜21が保護される。そのため、低誘電率膜21が半導体ウエハ61及び半導体基板11から剥離しにくい。
(5) 個片化処理の前に、低誘電率膜21がチップ領域62ごとに分断されている。個片化処理の際には、低誘電率膜21を切断していない。そのため、個片化処理の際に、低誘電率膜21がダメージを受けない
(6) レーザー光の走査によって低誘電率膜21の積層体に溝21aを形成するのではなく、溝21aをエッチングによって形成するから、溝21aの形成工程に要する時間を短縮することができる。加工コストの短縮も図れる。
【0050】
〔変形例〕
上述の説明では、パッシベーション膜25及び低誘電率膜21のエッチングを行って、パッシベーション膜25及び低誘電率膜21に溝21aを形成した後に、保護膜27を形成した。それに対して、保護膜27を形成した後に、パッシベーション膜25及び低誘電率膜21に溝21aを形成してもよい。以下、具体的に説明する。
【0051】
パッシベーション膜25の上に保護膜27を成膜する。次に、保護膜27をパターニングする。つまり、図17に示すように、チップ領域62の周辺部では、境界線63に沿った格子状の溝27aをエッチング又はレーザー光によって保護膜27に形成し、チップ領域62の中央部では、保護膜27を残留させる。また、保護膜27のうち開口26内に埋まった部分を例えばエッチャント又はレーザー光によって除去することによって保護膜27に開口28を形成する。
【0052】
次に、図18に示すように、保護膜27の上にレジスト64をパターニングする。これにより、チップ領域62の周辺部では、境界線63に沿った格子状の溝65がレジスト64に形成される。
【0053】
次に、図19に示すように、パッシベーション膜25及び各低誘電率膜21のうち溝65の下の領域をエッチャント(エッチング液又はエッチングガス)によってエッチングし、パッシベーション膜25及び各低誘電率膜21のうちレジスト64の下の領域を残留させる。これにより、パッシベーション膜25に格子状の溝25aを形成するとともに、溝25aと同一形状の溝21aを低誘電率膜21の積層体に形成する。その後、レジスト64を剥離液により除去する。
【0054】
以後は、図10〜図16を用いて説明した通りと同様のことを行う。
【符号の説明】
【0055】
1 半導体装置
21 低誘電率膜
21a 溝
25 パッシベーション膜
25a 溝
30 配線
34 外部接続用端子
41 封止層
61 半導体ウエハ
61a 一方の面
64 レジスト
65 溝
【特許請求の範囲】
【請求項1】
半導体ウエハの一方の面の上に形成された低誘電率膜のガスエッチング、プラズマエッチング又はイオンエッチングのいずれかのドライエッチングを行ったことにより前記低誘電率膜に溝を形成し、
前記低誘電率膜の上、前記低誘電率膜の前記溝内及び前記溝の上に封止層を形成し、
前記半導体ウエハ及び前記封止層を前記低誘電率膜の前記溝に沿って分割することを特徴とする半導体装置の製造方法。
【請求項2】
前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上にレジストを形成して、前記レジストに格子状の溝を形成した後、前記低誘電率膜のうち前記レジストの前記溝の下の部分のドライエッチングを行って、前記低誘電率膜の前記溝を格子状に形成することを特徴とする請求項1の半導体装置の製造方法。
【請求項3】
前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上に成膜されたパッシベーション膜のエッチングを行うことにより前記パッシベーション膜に溝を形成し、前記低誘電率膜の前記ドライエッチングに際しては、前記パッシベーション膜の前記溝の下に前記低誘電率膜の前記溝を形成することを特徴とする請求項1又は2の半導体装置の製造方法。
【請求項4】
前記封止層の形成前に、前記低誘電率膜の上に配線を形成すると共に、前記配線の一部の上に外部接続用端子を形成し、
前記封止層の形成に際しては、前記配線及び前記外部接続用端子を前記封止層で覆った後、前記封止層を研削して前記外部接続用端子を露出させることを特徴とする請求項1から3の何れかの半導体装置の製造方法。
【請求項5】
前記低誘電率膜は、ポリシロキサン系材料、炭素添加酸化シリコン又は有機ポリマー系のLow−k材料のいずれかを含むことを特徴とする請求項1から4の何れかの半導体装置の製造方法。
【請求項6】
前記低誘電率膜は、比誘電率が3.0以下であって、ガラス転移温度が400℃以上であることを特徴とする請求項1から5の何れかの半導体装置の製造方法。
【請求項1】
半導体ウエハの一方の面の上に形成された低誘電率膜のガスエッチング、プラズマエッチング又はイオンエッチングのいずれかのドライエッチングを行ったことにより前記低誘電率膜に溝を形成し、
前記低誘電率膜の上、前記低誘電率膜の前記溝内及び前記溝の上に封止層を形成し、
前記半導体ウエハ及び前記封止層を前記低誘電率膜の前記溝に沿って分割することを特徴とする半導体装置の製造方法。
【請求項2】
前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上にレジストを形成して、前記レジストに格子状の溝を形成した後、前記低誘電率膜のうち前記レジストの前記溝の下の部分のドライエッチングを行って、前記低誘電率膜の前記溝を格子状に形成することを特徴とする請求項1の半導体装置の製造方法。
【請求項3】
前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上に成膜されたパッシベーション膜のエッチングを行うことにより前記パッシベーション膜に溝を形成し、前記低誘電率膜の前記ドライエッチングに際しては、前記パッシベーション膜の前記溝の下に前記低誘電率膜の前記溝を形成することを特徴とする請求項1又は2の半導体装置の製造方法。
【請求項4】
前記封止層の形成前に、前記低誘電率膜の上に配線を形成すると共に、前記配線の一部の上に外部接続用端子を形成し、
前記封止層の形成に際しては、前記配線及び前記外部接続用端子を前記封止層で覆った後、前記封止層を研削して前記外部接続用端子を露出させることを特徴とする請求項1から3の何れかの半導体装置の製造方法。
【請求項5】
前記低誘電率膜は、ポリシロキサン系材料、炭素添加酸化シリコン又は有機ポリマー系のLow−k材料のいずれかを含むことを特徴とする請求項1から4の何れかの半導体装置の製造方法。
【請求項6】
前記低誘電率膜は、比誘電率が3.0以下であって、ガラス転移温度が400℃以上であることを特徴とする請求項1から5の何れかの半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2012−138449(P2012−138449A)
【公開日】平成24年7月19日(2012.7.19)
【国際特許分類】
【出願番号】特願2010−289313(P2010−289313)
【出願日】平成22年12月27日(2010.12.27)
【出願人】(311014314)株式会社テラミクロス (42)
【Fターム(参考)】
【公開日】平成24年7月19日(2012.7.19)
【国際特許分類】
【出願日】平成22年12月27日(2010.12.27)
【出願人】(311014314)株式会社テラミクロス (42)
【Fターム(参考)】
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