半導体装置の製造方法
【課題】ゲート配線が保護膜に覆われた構造において、保護膜に発生するクラックがゲート配線に到達することを防止することにより、ゲート−エミッタ間のショート不良を防止する。
【解決手段】半導体素子の第１領域と接続される表面電極１７、および通路１２の少なくとも一部に、半導体素子の第２領域と接続される第１金属配線１８を形成する。その後、はんだ２９が実装されない通路１２ｂに形成する第１保護膜２５の高さが、はんだ２９が実装される通路１２ａに形成する第１保護膜２５の高さよりも高くなるように、注入器３２を用いて第１保護膜２５を通路１２に塗布する。続いて、表面電極１７および第１保護膜２５の上に金属層２７、２８を形成してはんだ２９が実装されない通路１２ｂに形成した第１保護膜２５が金属層２７、２８から露出するように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部および金属層２７、２８を切削する。
【解決手段】半導体素子の第１領域と接続される表面電極１７、および通路１２の少なくとも一部に、半導体素子の第２領域と接続される第１金属配線１８を形成する。その後、はんだ２９が実装されない通路１２ｂに形成する第１保護膜２５の高さが、はんだ２９が実装される通路１２ａに形成する第１保護膜２５の高さよりも高くなるように、注入器３２を用いて第１保護膜２５を通路１２に塗布する。続いて、表面電極１７および第１保護膜２５の上に金属層２７、２８を形成してはんだ２９が実装されない通路１２ｂに形成した第１保護膜２５が金属層２７、２８から露出するように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部および金属層２７、２８を切削する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を備える半導体チップを金属板と共にパッケージ化した半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＩＧＢＴ等の半導体素子が形成された半導体チップを金属ブロックや放熱基板と共にパッケージ化したパッケージ型半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、ＩＧＢＴが形成された半導体基板の表面にエミッタＡｌ電極が形成され、半導体基板の表面に形成されたＬＯＣＯＳ酸化膜および絶縁膜を介してゲート配線層が形成されたものが提案されている。
【０００３】
また、半導体基板の表面には、エミッタＡｌ電極とゲート配線層とがショートしないようにするため、ゲート配線層の表面を覆うように保護膜が形成されている。この保護膜により、エミッタＡｌ電極とゲート配線層とが互いに電気的に絶縁されている。そして、エミッタＡｌ電極および保護膜の上にはんだを介して金属ブロックが接合されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３７５０６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、半導体装置に外乱が加わることにより、保護膜にクラックが発生した場合、当該クラックにはんだが進入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまう。
【０００６】
また、保護膜におけるクラックの発生原因は外乱に限らず、保護膜の形成中に発生することもある。例えば、特開２００７−２７５６５号公報では、半導体基板の上に保護膜および金属膜を形成した後、切削用のバイトで保護膜の一部および金属膜を切削することにより、保護膜上の不要な金属膜を除去する方法が提案されている。
【０００７】
しかし、バイトにより金属膜と共に下地である保護膜を切削するため、保護膜に傷等のダメージを与えてしまう。これにより、保護膜にクラックが発生し、上記と同様に、クラックにはんだが進入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまう。
【０００８】
以上のように、保護膜の形成中や形成後のいずれの状況においても、保護膜にクラックが発生する可能性があり、当該クラックにはんだが進入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまうという問題がある。
【０００９】
本発明は上記点に鑑み、ゲート−エミッタ間のショート不良を防止することができる構造を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、通路（１２）の少なくとも一部に、半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に第１金属配線（１８）を覆う第１保護膜（２５）を、はんだ（２９）が実装されない通路（１２ｂ）に形成する第１保護膜（２５）の高さが、はんだ（２９）が実装される通路（１２ａ）に形成する第１保護膜（２５）の高さよりも高くなるように、注入器（３２）を用いて第１保護膜（２５）を通路（１２）に塗布する工程と、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）が金属層（２７、２８）から露出するように、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、切削する工程の後、ウェハを半導体チップ（１０）ごとに切断する工程と、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする。
【００１１】
これによると、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）の高さは、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）よりも低いので、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）がバイト（３６）もしくは多刃工具により切削されることはない。このため、当該切削時に、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）にバイト（３６）等の応力がかからないので、はんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）にクラック（３１）が発生しないようにすることができる。したがって、クラック（３１）にはんだ（２９）が進入することによって第１金属配線（１８）と表面電極（１７）とのショート不良が起こることを防止することができる。
【００１２】
請求項２に記載の発明では、半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、通路（１２）の少なくとも一部に、半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に第１金属配線（１８）を覆う第１保護膜（２５）を通路（１２）に形成する工程と、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、金属層（２７、２８）を形成する工程の後、一面（３９ａ）を有すると共に、少なくとも一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）と対向する部分が一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を半導体チップ（１０）の主表面（１４）側に向けた状態で、プレス（３９）と半導体チップ（１０）とを相対的に近づけ、プレス突起部（３９ｂ）ではんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）を押し込むことにより、はんだ（２９）が実装される通路（１２ａ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さをはんだ（２９）が実装されない通路（１２ｂ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さよりも低くする工程と、押し込む工程の後、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）が金属層（２７、２８）から露出するように、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、切削する工程の後、ウェハを半導体チップ（１０）ごとに切断する工程と、ウェハを切断する工程の後、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする。
【００１３】
一方、請求項３に記載の発明では、ウェハを半導体チップ（１０）ごとに切断した後にプレス（３９）のプレス突起部（３９ｂ）をはんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）を押し込むことにより、はんだ（２９）が実装される通路（１２ａ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さをはんだ（２９）が実装されない通路（１２ｂ）に形成した半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さよりも低くし、この後、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削することを特徴とする。
【００１４】
上記の請求項２に係る発明および請求項３に係る発明によると、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）を選択的に切削するので、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）にクラック（３１）が発生することを防止することができる。したがって、第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００１５】
また、請求項４に記載の発明では、半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、通路（１２）の少なくとも一部に、半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に第１金属配線（１８）を覆う第１保護膜（２５）を通路（１２）に形成する工程と、第１保護膜（２５）を形成する工程の後、一面（３９ａ）を有すると共に、少なくとも一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）と対向する部分が一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を半導体チップ（１０）の主表面（１４）側に向けた状態で、プレス（３９）と半導体チップ（１０）とを相対的に近づけ、プレス突起部（３９ｂ）ではんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）を押し込むことにより、はんだ（２９）が実装される通路（１２ａ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さをはんだ（２９）が実装されない通路（１２ｂ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さよりも低くする工程と、押し込む工程の後、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、金属層（２７、２８）を形成する工程の後、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）が金属層（２７、２８）から露出するように、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、切削する工程の後、ウェハを半導体チップ（１０）ごとに切断する工程と、ウェハを切断する工程の後、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、前記表面電極（１７）第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする。
【００１６】
一方、請求項５に記載の発明では、第１保護膜（２５）を形成してウェハを半導体チップ（１０）ごとに切断した後に、プレス（３９）のプレス突起部（３９ｂ）ではんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）を押し込むことにより、はんだ（２９）が実装される通路（１２ａ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さをはんだ（２９）が実装されない通路（１２ｂ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さよりも低くする。この後、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成し、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削することを特徴とする。
【００１７】
上記の請求項４に係る発明および請求項５に係る発明のように、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）の高さをプレス（３９）によって低くし、この後、第１保護膜（２５）の上に金属層（２７、２８）を形成しているので、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）を選択的に切削することができる。このため、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）にクラック（３１）が発生することを防止することができ、ひいては第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００１８】
また、第１保護膜（２５）の上に金属層（２７、２８）が形成されていない状態でプレス（３９）により第１保護膜（２５）の一部を押し込むので、プレス（３９）により金属層（２７、２８）や第１保護膜（２５）に亀裂が入ってしまうことを防止することができる。
【００１９】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る半導体チップの平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】半導体チップを含んだ半導体装置の一部断面図である。
【図４】図３のＢ部拡大図である。
【図５】第２保護膜を形成する工程を示した図である。
【図６】本発明の第２実施形態に係る半導体チップの平面図である。
【図７】第２実施形態において、第２保護膜を形成する工程を示した図である。
【図８】本発明の第３実施形態に係る半導体チップの外縁部の一部断面図である。
【図９】第３実施形態において、半導体チップの角部に第１保護膜を形成する工程を示した図である。
【図１０】図９のＣ−Ｃ断面図である。
【図１１】本発明の第４実施形態において、Ｎｉ膜、Ａｕ膜、および第２保護膜の一部を切削する工程を示した図である。
【図１２】本発明の第５実施形態において、バイトにより第１保護膜の一部を切削する工程を示した図である。
【図１３】本発明の第６実施形態に係る半導体装置の一部拡大断面図である。
【図１４】本発明の第７実施形態に係る半導体装置の一部拡大断面図である。
【図１５】本発明の実施形態に係る半導体チップを含んだ半導体装置の一部断面図である。
【図１６】図１５のＤ部拡大図である。
【図１７】本発明の第９実施形態に係る半導体チップを含んだ半導体装置の一部断面図である。
【図１８】図１７のＥ部拡大図である。
【図１９】本発明の第１０実施形態に係る半導体装置の一部拡大断面図である。
【図２０】本発明の第１１実施形態に係る半導体チップを含んだ半導体装置の一部断面図である。
【図２１】図２０のＦ部拡大図である。
【図２２】本発明の第１２実施形態に係る半導体装置の製造工程の一部を示した図である。
【図２３】他の実施形態に係る半導体装置の製造工程の一部を示した図である。
【図２４】図２３に続く製造工程を示した図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２２】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体装置に備えられた半導体チップ１０の平面図である。図２は、図１のＡ−Ａ断面図である。また、図３は、図１のＡ−Ａ断面に相当する図であり、半導体チップ１０を含んだ半導体装置の一部断面図である。図１〜図３を参照して本実施形態に係る半導体装置について説明する。
【００２３】
図１に示されるように、半導体チップ１０は、半導体素子が形成された複数のセル１１と、複数のセル１１の周囲に位置する通路１２と、を有している。このような半導体チップ１０は、図２に示されるように、シリコン基板等の半導体基板１３を用いて形成されたものである。半導体基板１３は図示しないｐ＋型基板の表面上にｎ−型ドリフト層が形成されたものである。以下では、半導体基板１３の表面、すなわちｎ−型ドリフト層の表面を半導体基板１３または半導体チップ１０の主表面１４という。したがって、通路１２は半導体チップ１０の主表面１４側において、セル１１の周囲に位置している。
【００２４】
各セル１１には、半導体素子として多数のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が形成されている。図示しないが、ｎ−型ドリフト層の表層部にはｐ型ベース層が形成され、ｐ型ベース層の表層部には第１領域に相当するｎ＋型エミッタ領域が形成されている。これら、ｎ＋型エミッタ領域とｐ型ベース層とを貫通してｎ−型ドリフト層に達するようにトレンチが形成され、このトレンチの内壁表面にゲート絶縁膜と第２領域に相当するゲート層とが順に形成され、これらトレンチ、ゲート絶縁膜、ゲート層によりトレンチゲート構造が構成されている。ｎ＋型エミッタ領域の一部とトレンチゲート構造とが絶縁膜にて覆われている。なお、上記の構造はＩＧＢＴの一例であり、他の構造を採用しても構わない。
【００２５】
また、ｐ＋型基板はコレクタ領域としての役割を果たし、このｐ＋型基板の裏面には、当該裏面と接するようにコレクタ電極として機能する裏面電極１５が形成されている。この裏面電極１５は、例えばＴｉ／Ｎｉ／Ａｕ膜である。
【００２６】
さらに、半導体基板１３のうちの主表面１４側には、半導体素子の耐圧を確保するためのガードリング１６が形成されている。このガードリング１６は、例えばｎ−型ドリフト層の上層部に形成されたｐ型領域である。
【００２７】
ＩＧＢＴの表面には、エミッタ電極として機能する表面電極１７が形成されている。この表面電極１７は、１つのセル１１内に形成される多数のＩＧＢＴのｐ型ベース層とｎ＋型エミッタ領域に接しており、各セル１１の上に複数形成されている。具体的には、表面電極１７は、半導体基板１３の主表面１４において、複数のトレンチゲート構造上にまたがるように形成され、図１に示されるように、ストライプ状に各セル１１の上面のほぼ全域を覆うようにそれぞれ形成されている。このような表面電極１７は、例えばＡｌ−Ｓｉ等のＡｌを主成分とするＡｌ合金からなる金属材料でスパッタリングにより形成される。
【００２８】
また、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、第１金属配線としてのゲート金属配線１８が形成されている。このゲート金属配線１８は、セル１１に形成された複数のゲート層と電気的に接続されており、各トレンチゲート構造におけるゲート電位を制御する役割、すなわち半導体素子に印加する電位を制御する役割を果たす。
【００２９】
ゲート金属配線１８は、図１に示されるように、半導体チップ１０の主表面１４側において、セル１１の周囲に位置する通路１２に配置されている。ここで、ゲート金属配線１８は通路１２の全体に形成されているわけではなく、通路１２の少なくとも一部に形成されている。本実施形態では、ゲート金属配線１８が表面電極１７を囲んだレイアウト構成になっている。
【００３０】
半導体チップ１０の主表面１４には温度センサ１９が設けられている。温度センサ１９は、温度に応じた電圧を出力するもの、すなわち順方向電圧ＶＦの値が変化するものであり、半導体チップ１０が作動することにより発生する熱に応じた順方向電圧ＶＦを出力する。半導体チップ１０が作動することによって発生する熱が半導体チップ１０の中心部に集中することが知られていることから、温度センサ１９は半導体チップ１０の中心部に位置するように配置されている。
【００３１】
このような温度センサ１９は、例えば、半導体基板１３上に形成された図示しない絶縁膜上に多結晶ＳｉのＮ型層、Ｐ型層として形成された感温ダイオードである。
【００３２】
また、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、第２金属配線としてのセンサ金属配線２０が形成されている。このセンサ金属配線２０は、半導体基板１３の主表面１４の中央部から外縁部に延びるように設けられた通路１２に配置されており、ゲート金属配線１８とは電気的に分離されている。そして、センサ金属配線２０は上記の温度センサ１９に接続されている。
【００３３】
さらに、図１に示されるように、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、ゲート金属配線１８と電気的に接続されたゲート用パッド２１やセンサ金属配線２０と電気的に接続されたセンサ用パッド２２が形成されている。ゲート用パッド２１を介して、ゲート金属配線１８への印加電圧、すなわちゲート電位が制御されるようになっている。また、センサ用パッド２２を介して温度センサ１９の順方向電圧ＶＦを外部に取り出すことができるようになっている。
【００３４】
なお、半導体基板１３の主表面１４には、ゲート用パッド２１やセンサ用パッド２２の他、例えば電流センス用パッド２３やケルビンエミッタ用パッド２４も設けられている。
【００３５】
図２に示されるように、通路１２の上には第１保護膜２５が塗布されている。この第１保護膜２５は、表面電極１７、ゲート金属配線１８、およびセンサ金属配線２０の間に配置されると共に、ゲート金属配線１８およびセンサ金属配線２０を覆っている。これにより、第１保護膜２５によってゲート金属配線１８、センサ金属配線２０、および表面電極１７が互いに電気的に絶縁された状態となっている。もちろん、各パッド２１〜２４は第１保護膜２５から露出するように第１保護膜２５が形成されている。また、第１保護膜２５は温度センサ１９も覆っている。
【００３６】
第１保護膜２５の上には、第２保護膜２６が形成されている。第２保護膜２６の形成場所については後で説明する。
【００３７】
第１保護膜２５および第２保護膜２６の材料としては、例えばポリイミド膜が用いられる。ここで、第１保護膜２５として用いられるポリイミド膜は、半導体基板１３、ゲート金属配線１８、センサ金属配線２０を確実に覆ってこれらを保護する性質を持っている。一方、第２保護膜２６は、第１保護膜２５と同じポリイミド膜が用いられたとしても、成膜時に第１保護膜２５との界面が確実に形成できていれば良い。なお、第１保護膜２５および第２保護膜２６として、それぞれ異なる材料が用いられても良い。
【００３８】
そして、表面電極１７の上および第２保護膜２６の側面には金属層に相当するＮｉ膜２７およびＡｕ膜２８が順に形成されている。これらＮｉ膜２７およびＡｕ膜２８は、第２保護膜２６の側面全域を被覆しており、例えばスパッタ法にて形成された薄膜である。なお、より具体的には、Ｎｉ膜２７が第２保護膜２６の側面全域を覆い、Ａｕ膜２８が第２保護膜２６の側面全域を覆うＮｉ膜２７の上に適宜形成された形態となっている。
【００３９】
図３に示されるように、半導体チップ１０にははんだ２９を介して金属板３０が接合されている。この金属板３０は、はんだ２９、Ｎｉ膜２７、およびＡｕ膜２８を介して表面電極１７に電気的および熱的に接続されている。すなわち、金属板３０は、電極（配線）およびヒートシンクの両方の役割を果たす。
【００４０】
ここで、通路１２には、はんだ２９が実装される通路１２ａと、はんだ２９が実装されない通路１２ｂとがある。すなわち、図１の斜線で示された領域であるはんだ実装領域内に位置する通路１２がはんだ２９が実装される通路１２ａである。一方、はんだ実装領域外に位置する通路１２がはんだ２９が実装されない通路１２ｂである。
【００４１】
また、金属板３０は、表面電極１７およびゲート金属配線１８の少なくとも一部を覆うように形成されたものである。具体的には、金属板３０は、半導体チップ１０の主表面１４のうちの各パッド２１〜２４およびはんだ２９が実装されない通路１２ｂを除いた部分を覆うように形成されている。つまり、金属板３０は、はんだ実装領域を覆うように形成されたものである。したがって、本実施形態では、金属板３０は表面電極１７全体を覆っている。
【００４２】
このような金属板３０のサイズに基づき、第２保護膜２６は、第１保護膜２５のうちの少なくともはんだ２９に覆われる部分の上に部分的に形成されている。言い換えると、本実施形態では、第２保護膜２６は、半導体チップ１０の主表面１４のうちのはんだ２９が実装されない通路１２ｂを除いた通路１２ａに位置する第１保護膜２５の上に部分的に形成されている。
【００４３】
そして、図３に示される構造に対し、図示しない下側ヒートシンクが裏面電極１５に接合され、図示しない上側ヒートシンクが金属板３０に接合されている。このような積層構造が図示しないモールド樹脂にて封止されたことにより、両面放熱型の半導体装置が構成されている。このようにして、半導体チップ１０、表面電極１７、ゲート金属配線１８、および金属板３０がパッケージ化されている。
【００４４】
なお、図示しないワイヤを介して各パッド２１〜２４とリード端子とがそれぞれ接続されており、当該リード端子の端部がモールド樹脂から露出している。また、下側ヒートシンクや上側ヒートシンクにもリード端子がそれぞれ備えられており、これらのリード端子の端部もモールド樹脂からそれぞれ露出している。これらのリード端子と外部とが電気的に接続されることにより、外部の電気回路と半導体チップ１０とが電気的に接続されることとなる。以上が、本実施形態に係る半導体装置の構成である。
【００４５】
次に、図４を参照して、第２保護膜２６の機能について説明する。図４は、図３のＢ部拡大図である。
【００４６】
図４に示されるように、はんだ２９実装の前に第２保護膜２６に引っかき傷等によるクラック３１が発生する場合がある。このクラック３１は、はんだ２９を介して金属板３０が接合される際、はんだ２９から応力を受け、第１保護膜２５側に進展するが、第１保護膜２５と第２保護膜２６との境界面（界面）で停止する。
【００４７】
すなわち、第１保護膜２５および第２保護膜２６はそれぞれが均一な固体として形成されたものである。したがって、均一な固体（第１保護膜２５）とこれとは別の均一な固体（第２保護膜２６）とが積層された状態となる。このため、第１保護膜２５と第２保護膜２６との境界面では均一な固体が連続して存在していないので、第２保護膜２６にクラック３１が発生したとしても、第２保護膜２６に発生したクラック３１の進展は第１保護膜２５と第２保護膜２６との境界面で阻止され、第２保護膜２６から第１保護膜２５に進展することはない。つまり、第１保護膜２５にクラック３１は発生しない。
【００４８】
したがって、クラック３１は第１保護膜２５と第２保護膜２６との境界面までしか進展していないので、第２保護膜２６にはんだ２９が進入したとしても、第１保護膜２５の内部にまで進入することはできない。
【００４９】
このように、第１保護膜２５のうちはんだ２９に覆われる部分に少なくとも第２保護膜２６を部分的に設けておけば、第１保護膜２５で覆われたゲート金属配線１８にクラック３１が到達することを防止できるし、ゲート金属配線１８と表面電極１７とのショート不良を防止することもできる。
【００５０】
もちろん、第１保護膜２５は第２保護膜２６に覆われているので、はんだ２９から応力を直接受けることもない。
【００５１】
次に、本実施形態に係る半導体装置の製造方法について、図５を参照して説明する。
【００５２】
まず、ウェハに複数の半導体チップ１０を形成する。このため、ウェハを用意し、このウェハにＩＧＢＴを形成する。ＩＧＢＴの具体的な製造工程に関しては、周知なものと同様であるため、詳細については図示しないが、ｎ−型ドリフト層の表層部にｐ型ベース層とｎ＋型エミッタ領域とを形成する。そして、ｎ＋型エミッタ領域とｐ型ベース層とを貫通してｎ−型ドリフト層に達するようにトレンチを形成し、このトレンチの内壁表面にゲート絶縁膜とゲート層とを形成する。また、ｎ＋型エミッタ領域の一部とトレンチを覆う絶縁膜を形成する。こうして、半導体チップ１０が複数形成されたウェハを用意する。
【００５３】
続いて、ＩＧＢＴが形成されたウェハの表面に金属膜を形成する。この金属膜として、Ａｌを主成分とする金属材料が用いられる。この金属膜の表面にフォトレジストを塗布して、露光によってパターニングする。これにより、フォトレジストの一部を開口させて、図２に示した表面電極１７、ゲート金属配線１８、センサ金属配線２０、および各パッド２１〜２４が形成される予定の領域上にのみフォトレジストを残す。このフォトレジストをマスクとしてウェットエッチングを行い、金属膜をパターニングする。これにより、半導体素子のｎ＋型エミッタ領域と電気的に接続される表面電極１７と、半導体素子のゲート層と電気的に接続されるゲート金属配線１８と、センサ金属配線２０と、各パッド２１〜２４とを同時に形成する。その後、フォトレジストを除去する。
【００５４】
なお、表面電極１７等の形成は同時形成でなくても、表面電極１７、ゲート金属配線１８、センサ金属配線２０、各パッド２１〜２４をそれぞれ単独で形成しても良い。
【００５５】
この後、温度センサ１９の形成予定位置に温度センサ１９を構成する多結晶ＳｉのＮ型層およびＰ型層を形成する。この場合、Ｎ型層およびＰ型層がそれぞれセンサ金属配線２０に接続されるようにする。
【００５６】
この後、ウェハ全体にポリイミド膜を配置し、ポリイミド膜の所望位置のみを残すことにより第１保護膜２５を形成する。これにより、表面電極１７、ゲート金属配線１８、およびセンサ金属配線２０の間に第１保護膜２５が入り込み、これらそれぞれが互いに電気的に絶縁された状態となる。また、ゲート金属配線１８、センサ金属配線２０、および温度センサ１９が第１保護膜２５に覆われる。
【００５７】
続いて、図５に示されるように、注入器３２を用いて第１保護膜２５の上に第２保護膜２６を部分的に塗布する。注入器３２としては、例えばディスペンサーやインクジェット等を用いる。
【００５８】
上述のように、ゲート金属配線１８等は通路１２に形成されているので、注入器３２を通路１２に沿って移動させると共に、注入器３２から第１保護膜２５を通路１２に塗布する。また、第２保護膜２６を形成する場合、注入器３２を用いて第１保護膜２５のうちの少なくともはんだ２９に覆われる部分の上に第２保護膜２６を部分的に塗布する。したがって、温度センサ１９や少なくともはんだ２９に覆われる部分のセンサ金属配線２０の上に形成された第１保護膜２５の上にも第２保護膜２６を塗布する。
【００５９】
次に、第１保護膜２５から露出した表面電極１７の上および第２保護膜２６の上、さらには各パッド２１〜２４の上に、スパッタ法により、Ｎｉ膜２７、Ａｕ膜２８の順に、Ｎｉ膜２７およびＡｕ膜２８を形成する。なお、各パッド２１〜２４をＮｉめっきおよびＡｕめっきにより形成しても良い。
【００６０】
そして、Ｎｉ膜２７およびＡｕ膜２８を形成した状態では各パッド２１〜２４と表面電極１７とがＮｉ膜２７およびＡｕ膜２８により電気的に接続されているので、各パッド２１〜２４と表面電極１７とを電気的に絶縁する。
【００６１】
具体的には、図示しないバイトもしくは多刃工具を用いて、はんだ２９が実装される通路１２ａに形成した第２保護膜２６の一部、および、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部が露出するように、第１保護膜２５の一部および第２保護膜２６の一部を切削する。
【００６２】
この場合、例えば半導体チップ１０の主表面１４を基準として一定の高さに配置したバイトまたは多刃工具を当該主表面１４に平行に移動させることにより、第１保護膜２５の一部および第２保護膜２６の一部を切削する。これにより、図２に示されるように、各パッド２１〜２４と表面電極１７とが電気的に絶縁される。さらに、このような切削方法によって切削を行ったため、はんだ２９が実装される通路１２ａに形成した第２保護膜２６の側面全域、および、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の側面にＮｉ膜２７およびＡｕ膜２８が残される。
【００６３】
このように、バイトもしくは多刃工具を用いて切削を行った場合、バイトもしくは多刃工具による応力が第２保護膜２６に与えられ、第２保護膜２６にクラック３１が発生する可能性がある。しかし、クラック３１の進展は第１保護膜２５と第２保護膜２６との境界面で阻止されるため、クラック３１にはんだ２９が進入したとしてもゲート金属配線１８と表面電極１７とのショート不良は起こらない。一方、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５にクラック３１が入ったとしても、クラック３１にはんだ２９は進入しないので、上記のショート不良の不具合は起こらない。
【００６４】
また、ウェハの裏面側にはＴｉ／Ｎｉ／Ａｕ層を蒸着法等により形成することで裏面電極１５を形成する。
【００６５】
そして、ウェハをダイシングテープに貼り付け、ウェハを半導体チップ１０ごとに切断する。このようにして個々に分割された半導体チップ１０において、Ａｕ膜２８の上に、はんだ２９を介して金属板３０を接合する。この後、ワイヤを介して各パッド２１〜２４とリード端子とを接続し、裏面電極１５に下側ヒートシンクを接合し、金属板３０に上側ヒートシンクを接合し、半導体チップ１０をモールド樹脂で封止することにより半導体装置が完成する。
【００６６】
以上説明したように、本実施形態では、第１保護膜２５のうちはんだ２９に覆われる部分に、注入器３２を用いて第２保護膜２６を部分的に塗布したことが特徴となっている。
【００６７】
これにより、第１保護膜２５がはんだ２９から応力を直接受けないようにすることができる。また、はんだ２９実装前に引っかき傷等によって第２保護膜２６にクラック３１が発生したとしても、当該クラック３１の進展を第１保護膜２５と第２保護膜２６との境界面で阻止することができる。したがって、第１保護膜２５で覆われたゲート金属配線１８にクラック３１が到達することを防止でき、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【００６８】
そして、第２保護膜２６の形成に注入器３２を用いているので、第１保護膜２５の上の必要な部分にのみ第２保護膜２６を塗布することができる。このため、第２保護膜２６のパターニングに必要なフォリソグラフィ工程やエッチング工程を不要とすることができる。
【００６９】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、通路１２におけるセンサ金属配線２０の配置を規定したことが特徴となっている。
【００７０】
図６は、本実施形態に係る半導体チップ１０の平面図である。この図に示されるように、半導体チップ１０において各セル１１はストライプ状に配置されている。このため、通路１２もストライプ状にレイアウトされている。そして、各通路１２にはゲート金属配線１８が配置されている。
【００７１】
また、温度センサ１９は各通路１２のうちの１つに配置されている。したがって、センサ金属配線２０は、ゲート金属配線１８が形成された通路１２と同じ通路１２に少なくとも一部が形成されると共に当該少なくとも一部がゲート金属配線１８と平行に形成されていると言える。本実施形態では、図６に示されるように、１つの通路１２のうち中央部に温度センサ１９が配置され、温度センサ１９を境にして通路１２の一方向（各パッド２１〜２４側）にセンサ金属配線２０が延設され、通路の他方向にゲート金属配線１８が延設されている。
【００７２】
次に、本実施形態に係る半導体装置の製造方法について、図７を参照して説明する。まず、セル１１が図６に示されるようにストライプ状となるように半導体基板１３にＩＧＢＴを形成する。また、半導体基板１３の主表面１４側に表面電極１７、ゲート金属配線１８、センサ金属配線２０、各パッド２１〜２４を形成する。
【００７３】
ゲート金属配線１８およびセンサ金属配線２０を形成する際には、ゲート金属配線１８とセンサ金属配線２０とを同じ通路１２にそれぞれ平行に形成する。これにより、当該通路にはゲート金属配線１８の少なくとも一部およびセンサ金属配線２０の少なくとも一部が配置される。
【００７４】
この後、第１実施形態と同様に、第１保護膜２５および第２保護膜２６を形成する。第２保護膜２６を形成する場合には、図７に示されるように、注入器３２を用いてはんだが実装される通路１２ａに沿って第１保護膜２５の上に第２保護膜２６を塗布することとなる。上述のように、ゲート金属配線１８の一部とセンサ金属配線２０の一部とが同じ通路１２ａに平行に配置されているので、図７に示されるように、注入器３２を通路１２ａに沿って移動させることにより第２保護膜２６を一括塗布することができる。
【００７５】
なお、注入器３２を用いて第１保護膜２５を塗布する場合にも、ゲート金属配線１８の一部とセンサ金属配線２０の一部とが同じ通路１２に平行に配置されているので、ゲート金属配線１８およびセンサ金属配線２０の上に第１保護膜２５を一括塗布することができる。
【００７６】
この後、スパッタ法によりＮｉ膜２７およびＡｕ膜２８を形成し、第１実施形態と同様に第１保護膜２５の一部および第２保護膜２６の一部を切削し、半導体チップ１０の主表面１４側にはんだ２９を介して金属板３０を接合し、上側および下側ヒートシンク等を接合してモールド樹脂により封止することにより半導体装置が完成する。
【００７７】
以上のように、半導体基板１３の主表面１４側にゲート金属配線１８とは異なる配線であるセンサ金属配線２０が配置される場合、ゲート金属配線１８の少なくとも一部とセンサ金属配線２０の少なくとも一部を同じ通路１２に平行に配置することにより、第１保護膜２５や第２保護膜２６の形成を効率的に行うことができる。
【００７８】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。本実施形態では、半導体チップ１０の側面にも第１保護膜２５を塗布したことが特徴となっている。
【００７９】
図８は、本実施形態に係る半導体チップ１０の外縁部の一部断面図である。この図に示されるように、半導体チップ１０は、当該半導体チップ１０の主表面１４に垂直な側面３３と、当該半導体チップ１０の主表面１４と側面３３とで構成された角部３４と、を有している。そして、第１保護膜２５は、半導体チップ１０の角部３４を覆うように形成されている。
【００８０】
次に、半導体チップ１０の角部３４に第１保護膜２５を形成する方法について、図９および図１０を参照して説明する。図９は、半導体チップ１０の側面３３に第１保護膜２５を形成する工程を示した図である。図１０は、図９のＣ−Ｃ断面図である。
【００８１】
上述のようにウェハをダイシングカットした後、ウェハエキスパンド工程を行う。すなわち、グラインドテープを径方向に引き伸ばすことにより、各半導体チップ１０の間に隙間３５を設ける。
【００８２】
続いて、注入器３２を用いて、半導体チップ１０の角部３４に当該角部３４を覆うように第１保護膜２５を塗布する。この場合、半導体チップ１０の主表面１４側には第１保護膜２５が既に形成されているので、半導体チップ１０の側面３３に第１保護膜２５を塗布することとなる。また、隙間３５に沿って、注入器３２を移動させると共に、注入器３２により各角部３４に第１保護膜２５を塗布する。「隙間３５に沿って」とは、つまり、半導体チップ１０の角部３４に沿ってという意味である。
【００８３】
これにより、図１０に示されるように、各半導体チップ１０の各側面３３にも第１保護膜２５が形成される。なお、図１０では、半導体チップ１０の側面３３の全体に第１保護膜２５が塗布されているが、半導体チップ１０の角部３４を覆うという観点では、必ずしも側面３３の全体に第１保護膜２５を形成しなくても良い。
【００８４】
このように、半導体チップ１０の角部３４に第１保護膜２５が配置されると、裏面電極１５から半導体チップ１０の側面３３に沿って主表面１４側に流れる電流を角部３４の第１保護膜２５により阻止することができる。したがって、第１保護膜２５によりゲート金属配線１８と表面電極１７とのショート不良を防止できるだけでなく、裏面電極１５と主表面１４側の構造とのショート不良を防止することもできる。
【００８５】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分についてのみ説明する。本実施形態では、はんだ２９が実装されない通路１２ｂにも第２保護膜２６を形成し、半導体チップ１０の主表面１４側にスパッタリング等によりＮｉ膜２７およびＡｕ膜２８の金属層を形成した後、当該金属層のうち不要な部分を切削により除去することが特徴となっている。これについて、図１１を参照して説明する。なお、図１１は図１のＡ−Ａ断面に相当する図である。ただし、ゲート金属配線１８のレイアウトが図１の場合と異なる。
【００８６】
ここで、「切削」とは微細な切削を行うことを指し、はんだ付け用電極を、保護膜の段差を利用した機械加工によりパターニングすることを意味している。なお、上記第１〜第３実施形態に係る切削も同じ意味である。
【００８７】
本実施形態では、半導体チップ１０の主表面１４側に第１保護膜２５および第２保護膜２６を形成した後、表面電極１７の上だけでなく第１保護膜２５および第２保護膜２６の上にもＮｉ膜２７およびＡｕ膜２８を形成する。
【００８８】
この後、図１１に示されるように、バイト３６を用いてＮｉ膜２７およびＡｕ膜２８の金属層から第２保護膜２６が露出するように、Ｎｉ膜２７、Ａｕ膜２８、および第２保護膜２６を切削する。なお、バイト３６ではなく多刃工具を用いても良い。これにより、表面電極１７上に形成されたＮｉ膜２７およびＡｕ膜２８と、パッド２１〜２４上に形成されたＮｉ膜２７およびＡｕ膜２８とが電気的に分離される。
【００８９】
このように、バイト３６もしくは多刃工具を用いて切削を行った場合、バイト３６もしくは多刃工具による応力が第２保護膜２６に与えられ、第２保護膜２６にクラック３１が発生したとしても、当該クラック３１の進展は第１保護膜２５と第２保護膜２６との境界面で阻止される。したがって、ゲート金属配線１８にクラック３１が到達することを防止でき、クラック３１にはんだ２９が進入することによってゲート金属配線１８と表面電極１７とのショート不良が起こることも防止できる。
【００９０】
なお、図１１では第２保護膜２６は第１保護膜２５の全体を覆っているが、第１保護膜２５にバイト３６等の応力が直接加わらないようにできれば良いので、第２保護膜２６は第１保護膜２５の全体ではなく上部だけに設けられていても良い。
【００９１】
（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分についてのみ説明する。上記各実施形態では、第１保護膜２５の上に第２保護膜２６を形成したことにより、第１保護膜２５にはんだ２９の応力やバイト３６等の応力が直接加わらないようにしていた。一方、本実施形態では、第２保護膜２６を用いずに、ゲート金属配線１８を覆う第１保護膜２５の高さを他よりも低くすることにより、バイト３６が当該第１保護膜２５に触れないようにする。これにより、当該第１保護膜２５に応力がかからないようにしたことが特徴となっている。このことについて、図１２を参照して説明する。なお、図１２は図１のＡ−Ａ断面に相当する図である。ただし、ゲート金属配線１８のレイアウトが図１の場合と異なる。
【００９２】
本実施形態では、半導体チップ１０の主表面１４側に、表面電極１７、ゲート金属配線１８、センサ金属配線２０、ゲート用パッド２１等の各パッド２１〜２４を形成した後、当該主表面１４側の通路１２に第１保護膜２５を形成する。
【００９３】
この場合、はんだ２９が実装されない通路１２ｂに形成する第１保護膜２５の高さが、はんだ２９が実装される通路１２ａに形成する第１保護膜２５の高さよりも高くなるように、注入器３２を用いて第１保護膜２５を塗布する。注入器３２では、塗布量を調節することにより、第１保護膜２５の高さを調節できるので、通路１２のうちゲート金属配線１８を配置した通路１２とそうでない通路１２とに形成する第１保護膜２５の高さを異ならせることができる。
【００９４】
この後、半導体チップ１０の主表面１４側の全体にＮｉ膜２７およびＡｕ膜２８を形成する。
【００９５】
次に、図１２に示されるように、バイト３６もしくは多刃工具を用いて、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５がＮｉ膜２７およびＡｕ膜２８から露出するように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削する。これにより、はんだ２９が実装されるゲート金属配線１８を覆う第１保護膜２５にはバイト３６が接触しないので、当該第１保護膜２５がバイト３６等から応力を受けることもない。したがって、はんだ２９が実装されるゲート金属配線１８を覆う第１保護膜２５にクラック３１が発生することはない。
【００９６】
一方、はんだ２９が実装されない第１保護膜２５上の金属層は除去されるので、表面電極１７上の金属層と各パッド２１〜２４上の金属層とが電気的に絶縁される。
【００９７】
以上のように、注入器３２により第１保護膜２５の高さを調節することにより、はんだ２９が実装される通路１２ａに形成した第１保護膜２５を、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５よりも低く塗布することができるので、はんだ２９が実装される通路１２ａに形成した第１保護膜２５をバイト３６もしくは多刃工具により切削しないようにすることができる。
【００９８】
このように、はんだ２９が実装される通路１２ａに形成した第１保護膜２５にバイト３６等の切削による応力がかからないので、はんだ２９が実装される通路１２ａに形成した第１保護膜２５にクラック３１が発生しないようにすることができる。したがって、ゲート金属配線１８は第１保護膜２５に覆われた状態が維持されるので、第１保護膜２５のクラック３１にはんだ２９が進入することによるゲート金属配線１８と表面電極１７とのショート不良が起こることを防止することができる。
【００９９】
（第６実施形態）
本実施形態では、第１〜第５実施形態と異なる部分についてのみ説明する。上記第４実施形態では、第２保護膜２６の形成後に当該第２保護膜２６の一部を切削していたが、本実施形態では、第１保護膜２５の形成後に、第１保護膜２５の一部を切削し、この後、第２保護膜２６を形成することが特徴となっている。
【０１００】
図１３は、本実施形態に係る半導体装置の一部拡大断面図であり、図３のＢ部に相当する図である。この図に示されるように、第１保護膜２５は、第２保護膜２６に覆われているが、第１保護膜２５にクラック３１が発生している。このように、第１保護膜２５にクラック３１が発生しているものの、クラック３１が発生した第１保護膜２５が第２保護膜２６により覆われているので、はんだ２９がクラック３１に進入しないようになっている。
【０１０１】
このような構造は、上述のように、通路１２に第１保護膜２５を形成した後、表面電極１７および第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成する。そして、Ｎｉ膜２７およびＡｕ膜２８から第１保護膜２５が露出するように、第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８をバイト３６もしくは多刃工具を用いて切削する。これにより、表面電極１７上に形成されたＮｉ膜２７およびＡｕ膜２８と、各パッド２１〜２４上に形成されたＮｉ膜２７およびＡｕ膜２８とが電気的に絶縁される。
【０１０２】
このように、第１保護膜２５の一部を切削することで、バイト３６等の応力により図１３に示されるように第１保護膜２５にクラック３１が発生する。
【０１０３】
そして、注入器３２を用いて第１保護膜２５の上に第２保護膜２６を塗布する。これにより、第２保護膜２６で第１保護膜２５のクラック３１を覆う。この後、ウェハを半導体チップ１０に切断してパッケージ化することにより半導体装置が完成する。
【０１０４】
以上説明したように、バイト３６等を用いて第１保護膜２５の一部を切削することにより第１保護膜２５にクラック３１が発生したとしても、第１保護膜２５の切削後に第２保護膜２６を形成している。このような順番で第１保護膜２５および第２保護膜２６を形成しているので、第２保護膜２６でクラック３１を覆うことができる。
【０１０５】
このように、第２保護膜２６を形成することにより、はんだ２９が第１保護膜２５に発生したクラック３１を介してゲート金属配線１８に到達することを防止することができる。したがって、ゲート金属配線１８と表面電極１７とのショート不良が起こることを防止することができる。
【０１０６】
（第７実施形態）
本実施形態では、第１〜第６実施形態と異なる部分についてのみ説明する。上記第５実施形態では、はんだ２９が実装される通路１２ａに形成された第１保護膜２５を切削しないように、はんだ２９が実装される通路１２ａの第１保護膜２５の高さを、はんだ２９が実装されない通路１２ｂの第１保護膜２５の高さよりも低くしていた。このため、通路１２の場所に応じて第１保護膜２５の高さを調整する必要があった。
【０１０７】
そこで、本実施形態では、第１保護膜２５の高さを調整せずに第１保護膜２５を形成する。そして、はんだ２９が実装される通路１２ａに形成した第１保護膜２５を切削して第１保護膜２５にクラック３１が発生したとしても、当該クラック３１の進展を阻止する部材をゲート金属配線１８に設けることが特徴となっている。
【０１０８】
図１４は、本実施形態に係る半導体装置の一部拡大断面図であり、図３のＢ部に相当する図である。この図に示されるように、半導体チップ１０の主表面１４にゲート金属配線１８が形成され、このゲート金属配線１８が第１保護膜２５に覆われている。
【０１０９】
また、ゲート金属配線１８において少なくともはんだ２９に覆われる部分のうち、半導体チップ１０の主表面１４に対する金属板３０側の上面１８ａに絶縁層１８ｂが設けられている。この絶縁層１８ｂは、ゲート金属配線１８を形成した際に、当該ゲート金属配線１８の一部が絶縁処理されることで形成されている。したがって、当該絶縁層１８ｂは、ゲート金属配線１８の一部である。
【０１１０】
絶縁層１８ｂとして、例えばＡｌ２Ｏ３やＡｌＮ等が採用される。すなわち、ゲート金属配線１８の材料が上述のようにＡｌであるとすると、当該ＡｌにＯ２やＮ２が添加されることで絶縁層１８ｂが形成される。なお、絶縁層１８ｂは、ゲート金属配線１８の上面１８ａだけでなくゲート金属配線１８の側面にも形成されていても良い。
【０１１１】
そして、図１４に示されるように、ゲート金属配線１８および絶縁層１８ｂが第１保護膜２５に覆われている。このように、ゲート金属配線１８の上面１８ａに絶縁層１８ｂが設けられていると、第１保護膜２５に応力が加わってクラック３１が発生したとしても、当該クラック３１の進展は絶縁層１８ｂにより阻止される。このため、クラック３１にはんだ２９が進入したとしても、はんだ２９がゲート金属配線１８に接触してはんだ２９とゲート金属配線１８とが導通することはない。
【０１１２】
上記のような構造は、以下のように形成することができる。まず、ＩＧＢＴが形成されたウェハの表面にＡｌをスパッタリングすることでＡｌ金属膜を形成する。このＡｌスパッタリング後のＡｒスパッタの際に微量のＯ２やＮ２を添加することでＡｌと反応させ（反応性スパッタ）、Ａｌ最表面にＡｌ絶縁層を形成する。このＡｌ絶縁層が、上記の絶縁層１８ｂとなる。
【０１１３】
この後、絶縁層１８ｂが形成されたＡｌ金属膜をエッチングするエッチング工程を行う。具体的には、絶縁層１８ｂおよびＡｌ金属膜のうちゲート金属配線１８に対応した部分の上にレジストを形成し、当該レジストから露出した絶縁層１８ｂをエッチングする。続いて、レジストから露出したＡｌ金属膜の上に表面電極１７、センサ金属配線２０、および各パッド２１〜２４に対応した部分の上にレジストを形成し、レジストから露出したＡｌ金属膜をエッチングする。これにより、表面電極１７、ゲート金属配線１８、センサ金属配線２０、および各パッド２１〜２４を形成する。
【０１１４】
このように、この絶縁層１８ｂをエッチングする工程はＡｌ金属膜をエッチングするタイミングで同時加工可能であるため、絶縁層１８ｂを形成するための新たな工程は不要である。
【０１１５】
この後、例えば第５実施形態と同様に、通路１２に第１保護膜２５を塗布し、表面電極１７、各パッド２１〜２４、および第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成する。そして、表面電極１７とパッド２１〜２４とを電気的に絶縁するため、Ｎｉ膜２７およびＡｕ膜２８から第１保護膜２５が露出するように、第１保護膜２５の一部およびＮｉ膜２７およびＡｕ膜２８をバイト３６等で切削する。
【０１１６】
このように、第１保護膜２５を切削したとき、第１保護膜２５に応力が加わってクラック３１が発生したとしても、クラック３１の進展はゲート金属配線１８の上面１８ａに形成された絶縁層１８ｂにより阻止される。したがって、この後にはんだ２９を介して表面電極１７上に金属板３０を実装したとしても、はんだ２９がクラック３１を介してゲート金属配線１８に到達することを絶縁層１８ｂにより防止することができる。
【０１１７】
以上説明したように、ゲート金属配線１８の上面１８ａに絶縁層１８ｂを設けることによっても、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１１８】
（第８実施形態）
本実施形態では、第１〜第７実施形態と異なる部分についてのみ説明する。上記第７実施形態では、ゲート金属配線１８の上面１８ａに絶縁層１８ｂを形成することにより、当該絶縁層１８ｂによりクラック３１の進展を阻止していた。本実施形態では、ゲート金属配線１８の上面１８ａではなく、第１保護膜２５の上面を表面処理することでクラック３１へのはんだ２９の進入を阻止するものである。
【０１１９】
図１５は、本実施形態に係る半導体チップ１０を含んだ半導体装置の一部断面図である。また、図１６は、図１５のＤ部拡大図である。
【０１２０】
図１５に示されるように、半導体チップ１０の主表面１４にゲート金属配線１８が形成され、このゲート金属配線１８が第１保護膜２５に覆われた構造になっている。また、第１保護膜２５は、当該第１保護膜２５の上にフッ素表面処理層３７を備えている。
【０１２１】
具体的には、第１保護膜２５は、図１６に示されるように、当該第１保護膜２５の少なくともはんだ２９に覆われる部分のうち、半導体チップ１０の主表面１４に対する金属板３０側の上面２５ａにフッ素表面処理層３７を備えている。
【０１２２】
フッ素表面処理層３７は、第１保護膜２５の上面２５ａがフッ素で表面処理されたことにより形成された絶縁層である。このようなフッ素表面処理層３７は、はんだ２９の濡れ性が極端に悪い層である。したがって、図１５および図１６に示されるように、フッ素表面処理層３７の上にはんだ２９が配置されにくい。
【０１２３】
このようなフッ素表面処理層３７は以下のように形成することができる。上述のように、ゲート金属配線１８を覆うように第１保護膜２５を形成し、当該第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成した後、バイト３６等で第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削する。この後、第１保護膜２５の上面２５ａをフッ素で表面処理することにより当該上面２５ａにフッ素表面処理層３７を形成する。
【０１２４】
このような方法によりフッ素表面処理層３７を形成すると、第１保護膜２５の切削の際に第１保護膜２５にクラック３１が発生したとしても、当該フッ素表面処理層３７がクラック３１を覆う。このため、フッ素表面処理層３７の上にはんだ２９が設けられても、クラック３１にはんだ２９が進入することはない。
【０１２５】
以上説明したように、第１保護膜２５の切削後に第１保護膜２５の上面２５ａをフッ素処理してフッ素表面処理層３７を形成することにより、はんだ２９がクラック３１を介してゲート金属配線１８に到達することを防止することができる。したがって、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１２６】
（第９実施形態）
本実施形態では、第１〜第８実施形態と異なる部分についてのみ説明する。上記第８実施形態では、第１保護膜２５の上にフッ素表面処理層３７が設けられたことにより、クラック３１へのはんだ２９の進入が阻止されていた。本実施形態では、第１保護膜２５の上にはんだ進入防止材を設けると共に、このはんだ進入防止材を金属板と第１保護膜２５とで挟み込んだことが特徴となっている。
【０１２７】
図１７は、本実施形態に係る半導体チップ１０を含んだ半導体装置の一部断面図である。また、図１８は、図１７のＥ部拡大図である。
【０１２８】
図１７に示されるように、第１保護膜２５は、当該第１保護膜２５の上にはんだ進入防止材３８を備えている。具体的に、はんだ進入防止材３８は、図１８に示されるように、当該第１保護膜２５のうち少なくともはんだ２９に覆われる部分の上に設けられると共に、金属板３０と第１保護膜２５とにより挟まれている。
【０１２９】
はんだ進入防止材３８は、軟らかい材料により形成されたものであり、例えば第１保護膜２５と同じポリイミドや柔軟性のある樹脂等が採用される。はんだ進入防止材としてポリイミドを用いる場合、上述のように、注入器３２を用いて第１保護膜２５の上にはんだ進入防止材３８を形成することができる。
【０１３０】
また、はんだ進入防止材３８は、第１保護膜２５の上面２５ａに設けられているだけでなく、はんだ進入防止材３８のうち第１保護膜２５とは反対側が金属板３０に接触している。このため、図１８に示されるように、第１保護膜２５にクラック３１が発生していたとしても、当該クラック３１にはんだ２９が進入することができないようになっている。
【０１３１】
このようなはんだ進入防止材３８は以下のように第１保護膜２５の上に形成することができる。上述のように、第１保護膜２５の上にＮｉ膜２７、およびＡｕ膜２８を形成した後、第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削する。この後、第１保護膜２５の上面２５ａにはんだ進入防止材３８を形成する。はんだ進入防止材３８の材料としてポリイミドを採用すれば、注入器３２を用いて第１保護膜２５のうち少なくともはんだ２９に覆われる部分の上にはんだ進入防止材３８を設けることができる。
【０１３２】
この後、Ａｕ膜２８の上に、はんだ２９を介して金属板３０を接合する。このとき、はんだ進入防止材３８を金属板３０と第１保護膜２５とにより挟んだ状態で、はんだ２９を介して金属板３０を半導体チップ１０に実装する。
【０１３３】
以上のように、第１保護膜２５の上にはんだ進入防止材３８を設け、このはんだ進入防止材３８を金属板３０と第１保護膜２５とで挟み込むことで、第１保護膜２５を切削したことにより第１保護膜２５にバイト３６等の応力が加わって第１保護膜２５にクラック３１が発生したとしても、当該クラック３１をはんだ進入防止材３８で覆うことができる。また、はんだ進入防止材３８が金属板３０と第１保護膜２５とで挟まれることにより、はんだ２９が表面電極１７上のみに実装される。したがって、第１保護膜２５にクラック３１が発生していたとしても、はんだ２９がクラック３１を介してゲート金属配線１８に到達することを防止することができる。したがって、第１金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１３４】
（第１０実施形態）
本実施形態では、第１〜第９実施形態と異なる部分についてのみ説明する。上記第８実施形態や第９実施形態では、第１保護膜２５の上にフッ素表面処理層３７やはんだ進入防止材３８を設けることにより、クラック３１にはんだ２９が進入することを防止していた。本実施形態では、第１保護膜２５を金属板３０に直接接触させることで、クラック３１にはんだ２９が進入しないようにしたことが特徴となっている。
【０１３５】
図１９は、本実施形態に係る半導体装置の一部拡大断面図であり、図１７のＥ部に相当する図である。この図に示されるように、第１保護膜２５は、当該第１保護膜２５において金属板３０に覆われる部分のうち、半導体チップ１０の主表面１４に対する金属板３０側の上面２５ａが金属板３０に直接接触している。このため、第１保護膜２５にクラック３１が発生していたとしても、当該クラック３１は金属板３０に覆われるため、クラック３１にはんだ２９が進入することはない。
【０１３６】
このような構造は、以下のように製造することができる。上述のように、第１保護膜２５を形成した後、第１保護膜２５の上にＮｉ膜２７、およびＡｕ膜２８を形成する。なお、第１保護膜２５は金属板３０に達する高さであるので、注入器３２により高く形成しておくことが好ましい。
【０１３７】
そして、第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削し、Ｎｉ膜２７およびＡｕ膜２８から第１保護膜２５の上面２５ａを露出させる。この後、Ａｕ膜２８の上に、はんだ２９を介して金属板３０を接合する。このとき、第１保護膜２５の上面２５ａを金属板３０に接触させた状態で、はんだ２９を介して金属板３０を半導体チップ１０に実装する。
【０１３８】
以上のように、第１保護膜２５の上面２５ａを金属板３０に直接接触させることで、第１保護膜２５を切削した際に第１保護膜２５にバイト３６等の応力が加わって第１保護膜２５にクラック３１が発生したとしても、当該クラック３１を金属板３０で覆うことができる。したがって、はんだ２９が表面電極１７上のみに実装されるので、はんだ２９がクラック３１に進入することを防止でき、ひいては第１金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１３９】
（第１１実施形態）
本実施形態では、第１〜第１０実施形態と異なる部分についてのみ説明する。上記第１０実施形態では、第１保護膜２５を金属板３０に接触させていたが、本実施形態では金属板３０に突出部を設けてこの突出部を第１保護膜２５に接触させていることが特徴となっている。
【０１４０】
図２０は、本実施形態に係る半導体チップ１０を含んだ半導体装置の一部断面図である。また、図２１は、図２０のＦ部拡大図である。
【０１４１】
図２０に示されるように、金属板３０は、当該金属板３０のうち半導体チップ１０側の接合面３０ａに、当該接合面３０ａから半導体チップ１０側に突出した突出部３０ｂを備えている。この突出部３０ｂは、接合面３０ａのうち少なくとも第１保護膜２５に対向する部分に設けられており、第１保護膜２５に接触している。
【０１４２】
すなわち、図２１に示されるように、第１保護膜２５は、金属板３０に覆われる部分のうち、半導体チップ１０の主表面１４に対する金属板３０側の上面２５ａが、金属板３０の接合面３０ａに設けられた突出部３０ｂに接触している。これによると、第１保護膜２５にクラック３１が発生していたとしても、当該クラック３１が金属板３０の突出部３０ｂに覆われるので、クラック３１にはんだ２９が進入することはない。
【０１４３】
このような突出部３０ｂを備えた金属板３０は、金属材料をプレス加工等することにより得られる。
【０１４４】
上記構造は以下のように製造することができる。上述のように、第１保護膜２５を形成した後、第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成する。そして、第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削し、Ｎｉ膜２７およびＡｕ膜２８から第１保護膜２５の上面２５ａを露出させる。
【０１４５】
続いて、金属板３０として、上記の突出部３０ｂを備えたものを用意し、当該突出部３０ｂを第１保護膜２５のうち半導体チップ１０の主表面１４に対する金属板３０側の上面２５ａに接触させた状態で、Ａｕ膜２８の上にはんだ２９を介して金属板３０を接合する。
【０１４６】
以上のように、金属板３０に突出部３０ｂを設け、この突出部３０ｂを第１保護膜２５の上面２５ａに直接接触させることにより、はんだ２９が第１保護膜２５の上面２５ａに配置されないので、第１保護膜２５にクラック３１が発生していたとしても、はんだ２９がクラック３１を介してゲート金属配線１８に到達することを防止することができる。したがって、第１金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１４７】
（第１２実施形態）
本実施形態では、第１〜第１１実施形態と異なる部分についてのみ説明する。上記第５実施形態では、通路１２のうちはんだ２９が実装される通路１２ａとはんだ２９が実装されない通路１２ｂとで、第１保護膜２５の高さを変えて第１保護膜２５を形成していた。本実施形態では、通路１２のどの場所にはんだ２９が実装されるか否かに関わらず、通路１２に第１保護膜２５を形成し、この後、はんだ２９が実装される通路１２ａの第１保護膜２５の高さを低くすることが特徴となっている。
【０１４８】
図２２は、本実施形態に係る半導体装置の製造工程の一部を示した図である。以下、図２２を参照して、本実施形態に係る半導体装置の製造方法について説明する。
【０１４９】
上述のように、半導体チップ１０の通路１２に第１保護膜２５を形成する。この場合、通路１２のうちはんだ２９が実装される通路１２ａの第１保護膜２５の高さとはんだ２９が実装されない通路１２ｂの第１保護膜２５の高さを調節する必要はない。例えば、図２２（ａ）に示されるように、はんだ２９が実装される通路１２ａの第１保護膜２５の高さがはんだ２９が実装されない通路１２ｂの第１保護膜２５の高さよりも高くなっていても良い。
【０１５０】
この後、表面電極１７および第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成する。
【０１５１】
続いて、図２２（ａ）に示されるプレス３９を用意する。プレス３９は、一面３９ａを有すると共に、少なくとも一面３９ａのうちはんだ２９が実装される通路１２ａに形成された第１保護膜２５と対向する部分が一面３９ａから突出したプレス突起部３９ｂを備えている。
【０１５２】
そして、プレス３９の一面３９ａを半導体チップ１０の主表面１４側に向けた状態で、図２２（ａ）に示す矢印のごとくプレス３９と半導体チップ１０とを相対的に近づける。このように、プレス突起部３９ｂではんだ２９が実装される通路１２ａに形成された第１保護膜２５を押し込むことにより、はんだ２９が実装される通路１２ａに形成した半導体チップ１０の主表面１４側に対する第１保護膜２５の高さをはんだ２９が実装されない通路１２ｂに形成した半導体チップ１０の主表面１４側に対する第１保護膜２５の高さよりも低くする。
【０１５３】
このような状態で、図２２（ｂ）に示されるように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５がＮｉ膜２７およびＡｕ膜２８から露出するように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８をバイト３６等で切削する。この後、ウェハを半導体チップ１０ごとに切断することとなる。
【０１５４】
以上説明したように、プレス３９によるプレス加工により、切削によるＮｉ膜２７およびＡｕ膜２８の除去が必須の部分と不要な部分との高さを変えている。つまり、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５を選択的に切削することができる。したがって、ゲート金属配線１８を覆う第１保護膜２５は切削されないため、第１保護膜２５におけるクラック３１の発生を防止することができる。したがって、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１５５】
（他の実施形態）
上記各実施形態では、半導体チップ１０に温度センサ１９が設けられたものが示されているが、半導体チップ１０に温度センサ１９が設けられていなくても良い。また、センサ金属配線２０は、温度センサ１９が設けられていなくても、配線として半導体チップ１０の主表面１４に形成されていても良い。
【０１５６】
上記第１〜第４実施形態では、ウェハ全体にポリイミド膜を形成して所望位置のポリイミド膜のみを残すことにより第１保護膜２５を形成していたが、第２保護膜２６と同様に、注入器３２を用いて第１保護膜２５を形成しても良い。
【０１５７】
第５実施形態において、第２保護膜２６を用いずに第１保護膜２５の高さを調節する場合であっても、第２実施形態と同様に、ゲート金属配線１８とセンサ金属配線２０を同じ通路１２に平行に配置することもできる。また、第３実施形態と同様に、半導体チップ１０の角部３４に第１保護膜２５を塗布することもできる。
【０１５８】
上記第１２実施形態では、プレス３９によるプレス加工の後、ウェハを半導体チップ１０ごとに切断しているが、先にウェハを半導体チップ１０ごとに切断した後にプレス３９によるプレス加工を行っても良い。また、プレス３９のプレス突起部３９ｂは、少なくとも一面３９ａのうちはんだ２９が実装される通路１２ａに形成された第１保護膜２５と対向する部分に設けられていれば良く、他の部分に設けられていても良い。例えば、プレス３９の一面３９ａのうちはんだ２９が実装される領域に対向する部分全体にプレス突起部３９ｂが設けられていても良い。これにより、第１保護膜２５に対向してプレス突起部３９ｂが設けられている場合よりもプレス突起部３９ｂと第１保護膜２５との位置合わせが容易になる。
【０１５９】
また、第１２実施形態では、表面電極１７および第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成した後にプレス３９によるプレス加工を行っているが、Ｎｉ膜２７およびＡｕ膜２８を形成する前にプレス加工を行っても良い。すなわち、通路１２に第１保護膜２５を形成した後、図２３（ａ）に示されるように、プレス３９のプレス突起部３９ｂをはんだ２９が実装される通路１２ａに形成した第１保護膜２５に対向させる。そして、図２３（ｂ）に示されるように、プレス突起部３９ｂによりはんだ２９が実装される通路１２ａに形成した第１保護膜２５を押し込む。この後、図２４に示されるように、表面電極１７の上および第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成し、図２２（ｂ）に示されるように、バイト３６等で切削することとなる。このように、第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８が形成されていない状態でプレス加工を行うので、プレス３９によりＮｉ膜２７およびＡｕ膜２８や第１保護膜２５に応力が加わって亀裂が入ってしまうことを防止することができる。
【符号の説明】
【０１６０】
１０ 半導体チップ
１１ セル
１２ 通路
１２ａ はんだが実装される通路
１２ｂ はんだが実装されない通路
１４ 主表面
１７ 表面電極
１８ ゲート金属配線
２０ センサ金属配線
２５ 第１保護膜
２６ 第２保護膜
２７ Ｎｉ膜
２８ Ａｕ膜
２９ はんだ
３０ 金属板
３２ 注入器
【技術分野】
【０００１】
本発明は、半導体素子を備える半導体チップを金属板と共にパッケージ化した半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＩＧＢＴ等の半導体素子が形成された半導体チップを金属ブロックや放熱基板と共にパッケージ化したパッケージ型半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、ＩＧＢＴが形成された半導体基板の表面にエミッタＡｌ電極が形成され、半導体基板の表面に形成されたＬＯＣＯＳ酸化膜および絶縁膜を介してゲート配線層が形成されたものが提案されている。
【０００３】
また、半導体基板の表面には、エミッタＡｌ電極とゲート配線層とがショートしないようにするため、ゲート配線層の表面を覆うように保護膜が形成されている。この保護膜により、エミッタＡｌ電極とゲート配線層とが互いに電気的に絶縁されている。そして、エミッタＡｌ電極および保護膜の上にはんだを介して金属ブロックが接合されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３７５０６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、半導体装置に外乱が加わることにより、保護膜にクラックが発生した場合、当該クラックにはんだが進入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまう。
【０００６】
また、保護膜におけるクラックの発生原因は外乱に限らず、保護膜の形成中に発生することもある。例えば、特開２００７−２７５６５号公報では、半導体基板の上に保護膜および金属膜を形成した後、切削用のバイトで保護膜の一部および金属膜を切削することにより、保護膜上の不要な金属膜を除去する方法が提案されている。
【０００７】
しかし、バイトにより金属膜と共に下地である保護膜を切削するため、保護膜に傷等のダメージを与えてしまう。これにより、保護膜にクラックが発生し、上記と同様に、クラックにはんだが進入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまう。
【０００８】
以上のように、保護膜の形成中や形成後のいずれの状況においても、保護膜にクラックが発生する可能性があり、当該クラックにはんだが進入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまうという問題がある。
【０００９】
本発明は上記点に鑑み、ゲート−エミッタ間のショート不良を防止することができる構造を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、通路（１２）の少なくとも一部に、半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に第１金属配線（１８）を覆う第１保護膜（２５）を、はんだ（２９）が実装されない通路（１２ｂ）に形成する第１保護膜（２５）の高さが、はんだ（２９）が実装される通路（１２ａ）に形成する第１保護膜（２５）の高さよりも高くなるように、注入器（３２）を用いて第１保護膜（２５）を通路（１２）に塗布する工程と、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）が金属層（２７、２８）から露出するように、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、切削する工程の後、ウェハを半導体チップ（１０）ごとに切断する工程と、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする。
【００１１】
これによると、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）の高さは、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）よりも低いので、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）がバイト（３６）もしくは多刃工具により切削されることはない。このため、当該切削時に、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）にバイト（３６）等の応力がかからないので、はんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）にクラック（３１）が発生しないようにすることができる。したがって、クラック（３１）にはんだ（２９）が進入することによって第１金属配線（１８）と表面電極（１７）とのショート不良が起こることを防止することができる。
【００１２】
請求項２に記載の発明では、半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、通路（１２）の少なくとも一部に、半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に第１金属配線（１８）を覆う第１保護膜（２５）を通路（１２）に形成する工程と、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、金属層（２７、２８）を形成する工程の後、一面（３９ａ）を有すると共に、少なくとも一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）と対向する部分が一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を半導体チップ（１０）の主表面（１４）側に向けた状態で、プレス（３９）と半導体チップ（１０）とを相対的に近づけ、プレス突起部（３９ｂ）ではんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）を押し込むことにより、はんだ（２９）が実装される通路（１２ａ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さをはんだ（２９）が実装されない通路（１２ｂ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さよりも低くする工程と、押し込む工程の後、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）が金属層（２７、２８）から露出するように、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、切削する工程の後、ウェハを半導体チップ（１０）ごとに切断する工程と、ウェハを切断する工程の後、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする。
【００１３】
一方、請求項３に記載の発明では、ウェハを半導体チップ（１０）ごとに切断した後にプレス（３９）のプレス突起部（３９ｂ）をはんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）を押し込むことにより、はんだ（２９）が実装される通路（１２ａ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さをはんだ（２９）が実装されない通路（１２ｂ）に形成した半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さよりも低くし、この後、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削することを特徴とする。
【００１４】
上記の請求項２に係る発明および請求項３に係る発明によると、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）を選択的に切削するので、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）にクラック（３１）が発生することを防止することができる。したがって、第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００１５】
また、請求項４に記載の発明では、半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、通路（１２）の少なくとも一部に、半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に第１金属配線（１８）を覆う第１保護膜（２５）を通路（１２）に形成する工程と、第１保護膜（２５）を形成する工程の後、一面（３９ａ）を有すると共に、少なくとも一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）と対向する部分が一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を半導体チップ（１０）の主表面（１４）側に向けた状態で、プレス（３９）と半導体チップ（１０）とを相対的に近づけ、プレス突起部（３９ｂ）ではんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）を押し込むことにより、はんだ（２９）が実装される通路（１２ａ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さをはんだ（２９）が実装されない通路（１２ｂ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さよりも低くする工程と、押し込む工程の後、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、金属層（２７、２８）を形成する工程の後、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）が金属層（２７、２８）から露出するように、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、切削する工程の後、ウェハを半導体チップ（１０）ごとに切断する工程と、ウェハを切断する工程の後、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、前記表面電極（１７）第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする。
【００１６】
一方、請求項５に記載の発明では、第１保護膜（２５）を形成してウェハを半導体チップ（１０）ごとに切断した後に、プレス（３９）のプレス突起部（３９ｂ）ではんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）を押し込むことにより、はんだ（２９）が実装される通路（１２ａ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さをはんだ（２９）が実装されない通路（１２ｂ）に形成した半導体チップ（１０）の主表面（１４）側に対する第１保護膜（２５）の高さよりも低くする。この後、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成し、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削することを特徴とする。
【００１７】
上記の請求項４に係る発明および請求項５に係る発明のように、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）の高さをプレス（３９）によって低くし、この後、第１保護膜（２５）の上に金属層（２７、２８）を形成しているので、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）を選択的に切削することができる。このため、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）にクラック（３１）が発生することを防止することができ、ひいては第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００１８】
また、第１保護膜（２５）の上に金属層（２７、２８）が形成されていない状態でプレス（３９）により第１保護膜（２５）の一部を押し込むので、プレス（３９）により金属層（２７、２８）や第１保護膜（２５）に亀裂が入ってしまうことを防止することができる。
【００１９】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る半導体チップの平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】半導体チップを含んだ半導体装置の一部断面図である。
【図４】図３のＢ部拡大図である。
【図５】第２保護膜を形成する工程を示した図である。
【図６】本発明の第２実施形態に係る半導体チップの平面図である。
【図７】第２実施形態において、第２保護膜を形成する工程を示した図である。
【図８】本発明の第３実施形態に係る半導体チップの外縁部の一部断面図である。
【図９】第３実施形態において、半導体チップの角部に第１保護膜を形成する工程を示した図である。
【図１０】図９のＣ−Ｃ断面図である。
【図１１】本発明の第４実施形態において、Ｎｉ膜、Ａｕ膜、および第２保護膜の一部を切削する工程を示した図である。
【図１２】本発明の第５実施形態において、バイトにより第１保護膜の一部を切削する工程を示した図である。
【図１３】本発明の第６実施形態に係る半導体装置の一部拡大断面図である。
【図１４】本発明の第７実施形態に係る半導体装置の一部拡大断面図である。
【図１５】本発明の実施形態に係る半導体チップを含んだ半導体装置の一部断面図である。
【図１６】図１５のＤ部拡大図である。
【図１７】本発明の第９実施形態に係る半導体チップを含んだ半導体装置の一部断面図である。
【図１８】図１７のＥ部拡大図である。
【図１９】本発明の第１０実施形態に係る半導体装置の一部拡大断面図である。
【図２０】本発明の第１１実施形態に係る半導体チップを含んだ半導体装置の一部断面図である。
【図２１】図２０のＦ部拡大図である。
【図２２】本発明の第１２実施形態に係る半導体装置の製造工程の一部を示した図である。
【図２３】他の実施形態に係る半導体装置の製造工程の一部を示した図である。
【図２４】図２３に続く製造工程を示した図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２２】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体装置に備えられた半導体チップ１０の平面図である。図２は、図１のＡ−Ａ断面図である。また、図３は、図１のＡ−Ａ断面に相当する図であり、半導体チップ１０を含んだ半導体装置の一部断面図である。図１〜図３を参照して本実施形態に係る半導体装置について説明する。
【００２３】
図１に示されるように、半導体チップ１０は、半導体素子が形成された複数のセル１１と、複数のセル１１の周囲に位置する通路１２と、を有している。このような半導体チップ１０は、図２に示されるように、シリコン基板等の半導体基板１３を用いて形成されたものである。半導体基板１３は図示しないｐ＋型基板の表面上にｎ−型ドリフト層が形成されたものである。以下では、半導体基板１３の表面、すなわちｎ−型ドリフト層の表面を半導体基板１３または半導体チップ１０の主表面１４という。したがって、通路１２は半導体チップ１０の主表面１４側において、セル１１の周囲に位置している。
【００２４】
各セル１１には、半導体素子として多数のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が形成されている。図示しないが、ｎ−型ドリフト層の表層部にはｐ型ベース層が形成され、ｐ型ベース層の表層部には第１領域に相当するｎ＋型エミッタ領域が形成されている。これら、ｎ＋型エミッタ領域とｐ型ベース層とを貫通してｎ−型ドリフト層に達するようにトレンチが形成され、このトレンチの内壁表面にゲート絶縁膜と第２領域に相当するゲート層とが順に形成され、これらトレンチ、ゲート絶縁膜、ゲート層によりトレンチゲート構造が構成されている。ｎ＋型エミッタ領域の一部とトレンチゲート構造とが絶縁膜にて覆われている。なお、上記の構造はＩＧＢＴの一例であり、他の構造を採用しても構わない。
【００２５】
また、ｐ＋型基板はコレクタ領域としての役割を果たし、このｐ＋型基板の裏面には、当該裏面と接するようにコレクタ電極として機能する裏面電極１５が形成されている。この裏面電極１５は、例えばＴｉ／Ｎｉ／Ａｕ膜である。
【００２６】
さらに、半導体基板１３のうちの主表面１４側には、半導体素子の耐圧を確保するためのガードリング１６が形成されている。このガードリング１６は、例えばｎ−型ドリフト層の上層部に形成されたｐ型領域である。
【００２７】
ＩＧＢＴの表面には、エミッタ電極として機能する表面電極１７が形成されている。この表面電極１７は、１つのセル１１内に形成される多数のＩＧＢＴのｐ型ベース層とｎ＋型エミッタ領域に接しており、各セル１１の上に複数形成されている。具体的には、表面電極１７は、半導体基板１３の主表面１４において、複数のトレンチゲート構造上にまたがるように形成され、図１に示されるように、ストライプ状に各セル１１の上面のほぼ全域を覆うようにそれぞれ形成されている。このような表面電極１７は、例えばＡｌ−Ｓｉ等のＡｌを主成分とするＡｌ合金からなる金属材料でスパッタリングにより形成される。
【００２８】
また、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、第１金属配線としてのゲート金属配線１８が形成されている。このゲート金属配線１８は、セル１１に形成された複数のゲート層と電気的に接続されており、各トレンチゲート構造におけるゲート電位を制御する役割、すなわち半導体素子に印加する電位を制御する役割を果たす。
【００２９】
ゲート金属配線１８は、図１に示されるように、半導体チップ１０の主表面１４側において、セル１１の周囲に位置する通路１２に配置されている。ここで、ゲート金属配線１８は通路１２の全体に形成されているわけではなく、通路１２の少なくとも一部に形成されている。本実施形態では、ゲート金属配線１８が表面電極１７を囲んだレイアウト構成になっている。
【００３０】
半導体チップ１０の主表面１４には温度センサ１９が設けられている。温度センサ１９は、温度に応じた電圧を出力するもの、すなわち順方向電圧ＶＦの値が変化するものであり、半導体チップ１０が作動することにより発生する熱に応じた順方向電圧ＶＦを出力する。半導体チップ１０が作動することによって発生する熱が半導体チップ１０の中心部に集中することが知られていることから、温度センサ１９は半導体チップ１０の中心部に位置するように配置されている。
【００３１】
このような温度センサ１９は、例えば、半導体基板１３上に形成された図示しない絶縁膜上に多結晶ＳｉのＮ型層、Ｐ型層として形成された感温ダイオードである。
【００３２】
また、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、第２金属配線としてのセンサ金属配線２０が形成されている。このセンサ金属配線２０は、半導体基板１３の主表面１４の中央部から外縁部に延びるように設けられた通路１２に配置されており、ゲート金属配線１８とは電気的に分離されている。そして、センサ金属配線２０は上記の温度センサ１９に接続されている。
【００３３】
さらに、図１に示されるように、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、ゲート金属配線１８と電気的に接続されたゲート用パッド２１やセンサ金属配線２０と電気的に接続されたセンサ用パッド２２が形成されている。ゲート用パッド２１を介して、ゲート金属配線１８への印加電圧、すなわちゲート電位が制御されるようになっている。また、センサ用パッド２２を介して温度センサ１９の順方向電圧ＶＦを外部に取り出すことができるようになっている。
【００３４】
なお、半導体基板１３の主表面１４には、ゲート用パッド２１やセンサ用パッド２２の他、例えば電流センス用パッド２３やケルビンエミッタ用パッド２４も設けられている。
【００３５】
図２に示されるように、通路１２の上には第１保護膜２５が塗布されている。この第１保護膜２５は、表面電極１７、ゲート金属配線１８、およびセンサ金属配線２０の間に配置されると共に、ゲート金属配線１８およびセンサ金属配線２０を覆っている。これにより、第１保護膜２５によってゲート金属配線１８、センサ金属配線２０、および表面電極１７が互いに電気的に絶縁された状態となっている。もちろん、各パッド２１〜２４は第１保護膜２５から露出するように第１保護膜２５が形成されている。また、第１保護膜２５は温度センサ１９も覆っている。
【００３６】
第１保護膜２５の上には、第２保護膜２６が形成されている。第２保護膜２６の形成場所については後で説明する。
【００３７】
第１保護膜２５および第２保護膜２６の材料としては、例えばポリイミド膜が用いられる。ここで、第１保護膜２５として用いられるポリイミド膜は、半導体基板１３、ゲート金属配線１８、センサ金属配線２０を確実に覆ってこれらを保護する性質を持っている。一方、第２保護膜２６は、第１保護膜２５と同じポリイミド膜が用いられたとしても、成膜時に第１保護膜２５との界面が確実に形成できていれば良い。なお、第１保護膜２５および第２保護膜２６として、それぞれ異なる材料が用いられても良い。
【００３８】
そして、表面電極１７の上および第２保護膜２６の側面には金属層に相当するＮｉ膜２７およびＡｕ膜２８が順に形成されている。これらＮｉ膜２７およびＡｕ膜２８は、第２保護膜２６の側面全域を被覆しており、例えばスパッタ法にて形成された薄膜である。なお、より具体的には、Ｎｉ膜２７が第２保護膜２６の側面全域を覆い、Ａｕ膜２８が第２保護膜２６の側面全域を覆うＮｉ膜２７の上に適宜形成された形態となっている。
【００３９】
図３に示されるように、半導体チップ１０にははんだ２９を介して金属板３０が接合されている。この金属板３０は、はんだ２９、Ｎｉ膜２７、およびＡｕ膜２８を介して表面電極１７に電気的および熱的に接続されている。すなわち、金属板３０は、電極（配線）およびヒートシンクの両方の役割を果たす。
【００４０】
ここで、通路１２には、はんだ２９が実装される通路１２ａと、はんだ２９が実装されない通路１２ｂとがある。すなわち、図１の斜線で示された領域であるはんだ実装領域内に位置する通路１２がはんだ２９が実装される通路１２ａである。一方、はんだ実装領域外に位置する通路１２がはんだ２９が実装されない通路１２ｂである。
【００４１】
また、金属板３０は、表面電極１７およびゲート金属配線１８の少なくとも一部を覆うように形成されたものである。具体的には、金属板３０は、半導体チップ１０の主表面１４のうちの各パッド２１〜２４およびはんだ２９が実装されない通路１２ｂを除いた部分を覆うように形成されている。つまり、金属板３０は、はんだ実装領域を覆うように形成されたものである。したがって、本実施形態では、金属板３０は表面電極１７全体を覆っている。
【００４２】
このような金属板３０のサイズに基づき、第２保護膜２６は、第１保護膜２５のうちの少なくともはんだ２９に覆われる部分の上に部分的に形成されている。言い換えると、本実施形態では、第２保護膜２６は、半導体チップ１０の主表面１４のうちのはんだ２９が実装されない通路１２ｂを除いた通路１２ａに位置する第１保護膜２５の上に部分的に形成されている。
【００４３】
そして、図３に示される構造に対し、図示しない下側ヒートシンクが裏面電極１５に接合され、図示しない上側ヒートシンクが金属板３０に接合されている。このような積層構造が図示しないモールド樹脂にて封止されたことにより、両面放熱型の半導体装置が構成されている。このようにして、半導体チップ１０、表面電極１７、ゲート金属配線１８、および金属板３０がパッケージ化されている。
【００４４】
なお、図示しないワイヤを介して各パッド２１〜２４とリード端子とがそれぞれ接続されており、当該リード端子の端部がモールド樹脂から露出している。また、下側ヒートシンクや上側ヒートシンクにもリード端子がそれぞれ備えられており、これらのリード端子の端部もモールド樹脂からそれぞれ露出している。これらのリード端子と外部とが電気的に接続されることにより、外部の電気回路と半導体チップ１０とが電気的に接続されることとなる。以上が、本実施形態に係る半導体装置の構成である。
【００４５】
次に、図４を参照して、第２保護膜２６の機能について説明する。図４は、図３のＢ部拡大図である。
【００４６】
図４に示されるように、はんだ２９実装の前に第２保護膜２６に引っかき傷等によるクラック３１が発生する場合がある。このクラック３１は、はんだ２９を介して金属板３０が接合される際、はんだ２９から応力を受け、第１保護膜２５側に進展するが、第１保護膜２５と第２保護膜２６との境界面（界面）で停止する。
【００４７】
すなわち、第１保護膜２５および第２保護膜２６はそれぞれが均一な固体として形成されたものである。したがって、均一な固体（第１保護膜２５）とこれとは別の均一な固体（第２保護膜２６）とが積層された状態となる。このため、第１保護膜２５と第２保護膜２６との境界面では均一な固体が連続して存在していないので、第２保護膜２６にクラック３１が発生したとしても、第２保護膜２６に発生したクラック３１の進展は第１保護膜２５と第２保護膜２６との境界面で阻止され、第２保護膜２６から第１保護膜２５に進展することはない。つまり、第１保護膜２５にクラック３１は発生しない。
【００４８】
したがって、クラック３１は第１保護膜２５と第２保護膜２６との境界面までしか進展していないので、第２保護膜２６にはんだ２９が進入したとしても、第１保護膜２５の内部にまで進入することはできない。
【００４９】
このように、第１保護膜２５のうちはんだ２９に覆われる部分に少なくとも第２保護膜２６を部分的に設けておけば、第１保護膜２５で覆われたゲート金属配線１８にクラック３１が到達することを防止できるし、ゲート金属配線１８と表面電極１７とのショート不良を防止することもできる。
【００５０】
もちろん、第１保護膜２５は第２保護膜２６に覆われているので、はんだ２９から応力を直接受けることもない。
【００５１】
次に、本実施形態に係る半導体装置の製造方法について、図５を参照して説明する。
【００５２】
まず、ウェハに複数の半導体チップ１０を形成する。このため、ウェハを用意し、このウェハにＩＧＢＴを形成する。ＩＧＢＴの具体的な製造工程に関しては、周知なものと同様であるため、詳細については図示しないが、ｎ−型ドリフト層の表層部にｐ型ベース層とｎ＋型エミッタ領域とを形成する。そして、ｎ＋型エミッタ領域とｐ型ベース層とを貫通してｎ−型ドリフト層に達するようにトレンチを形成し、このトレンチの内壁表面にゲート絶縁膜とゲート層とを形成する。また、ｎ＋型エミッタ領域の一部とトレンチを覆う絶縁膜を形成する。こうして、半導体チップ１０が複数形成されたウェハを用意する。
【００５３】
続いて、ＩＧＢＴが形成されたウェハの表面に金属膜を形成する。この金属膜として、Ａｌを主成分とする金属材料が用いられる。この金属膜の表面にフォトレジストを塗布して、露光によってパターニングする。これにより、フォトレジストの一部を開口させて、図２に示した表面電極１７、ゲート金属配線１８、センサ金属配線２０、および各パッド２１〜２４が形成される予定の領域上にのみフォトレジストを残す。このフォトレジストをマスクとしてウェットエッチングを行い、金属膜をパターニングする。これにより、半導体素子のｎ＋型エミッタ領域と電気的に接続される表面電極１７と、半導体素子のゲート層と電気的に接続されるゲート金属配線１８と、センサ金属配線２０と、各パッド２１〜２４とを同時に形成する。その後、フォトレジストを除去する。
【００５４】
なお、表面電極１７等の形成は同時形成でなくても、表面電極１７、ゲート金属配線１８、センサ金属配線２０、各パッド２１〜２４をそれぞれ単独で形成しても良い。
【００５５】
この後、温度センサ１９の形成予定位置に温度センサ１９を構成する多結晶ＳｉのＮ型層およびＰ型層を形成する。この場合、Ｎ型層およびＰ型層がそれぞれセンサ金属配線２０に接続されるようにする。
【００５６】
この後、ウェハ全体にポリイミド膜を配置し、ポリイミド膜の所望位置のみを残すことにより第１保護膜２５を形成する。これにより、表面電極１７、ゲート金属配線１８、およびセンサ金属配線２０の間に第１保護膜２５が入り込み、これらそれぞれが互いに電気的に絶縁された状態となる。また、ゲート金属配線１８、センサ金属配線２０、および温度センサ１９が第１保護膜２５に覆われる。
【００５７】
続いて、図５に示されるように、注入器３２を用いて第１保護膜２５の上に第２保護膜２６を部分的に塗布する。注入器３２としては、例えばディスペンサーやインクジェット等を用いる。
【００５８】
上述のように、ゲート金属配線１８等は通路１２に形成されているので、注入器３２を通路１２に沿って移動させると共に、注入器３２から第１保護膜２５を通路１２に塗布する。また、第２保護膜２６を形成する場合、注入器３２を用いて第１保護膜２５のうちの少なくともはんだ２９に覆われる部分の上に第２保護膜２６を部分的に塗布する。したがって、温度センサ１９や少なくともはんだ２９に覆われる部分のセンサ金属配線２０の上に形成された第１保護膜２５の上にも第２保護膜２６を塗布する。
【００５９】
次に、第１保護膜２５から露出した表面電極１７の上および第２保護膜２６の上、さらには各パッド２１〜２４の上に、スパッタ法により、Ｎｉ膜２７、Ａｕ膜２８の順に、Ｎｉ膜２７およびＡｕ膜２８を形成する。なお、各パッド２１〜２４をＮｉめっきおよびＡｕめっきにより形成しても良い。
【００６０】
そして、Ｎｉ膜２７およびＡｕ膜２８を形成した状態では各パッド２１〜２４と表面電極１７とがＮｉ膜２７およびＡｕ膜２８により電気的に接続されているので、各パッド２１〜２４と表面電極１７とを電気的に絶縁する。
【００６１】
具体的には、図示しないバイトもしくは多刃工具を用いて、はんだ２９が実装される通路１２ａに形成した第２保護膜２６の一部、および、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部が露出するように、第１保護膜２５の一部および第２保護膜２６の一部を切削する。
【００６２】
この場合、例えば半導体チップ１０の主表面１４を基準として一定の高さに配置したバイトまたは多刃工具を当該主表面１４に平行に移動させることにより、第１保護膜２５の一部および第２保護膜２６の一部を切削する。これにより、図２に示されるように、各パッド２１〜２４と表面電極１７とが電気的に絶縁される。さらに、このような切削方法によって切削を行ったため、はんだ２９が実装される通路１２ａに形成した第２保護膜２６の側面全域、および、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の側面にＮｉ膜２７およびＡｕ膜２８が残される。
【００６３】
このように、バイトもしくは多刃工具を用いて切削を行った場合、バイトもしくは多刃工具による応力が第２保護膜２６に与えられ、第２保護膜２６にクラック３１が発生する可能性がある。しかし、クラック３１の進展は第１保護膜２５と第２保護膜２６との境界面で阻止されるため、クラック３１にはんだ２９が進入したとしてもゲート金属配線１８と表面電極１７とのショート不良は起こらない。一方、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５にクラック３１が入ったとしても、クラック３１にはんだ２９は進入しないので、上記のショート不良の不具合は起こらない。
【００６４】
また、ウェハの裏面側にはＴｉ／Ｎｉ／Ａｕ層を蒸着法等により形成することで裏面電極１５を形成する。
【００６５】
そして、ウェハをダイシングテープに貼り付け、ウェハを半導体チップ１０ごとに切断する。このようにして個々に分割された半導体チップ１０において、Ａｕ膜２８の上に、はんだ２９を介して金属板３０を接合する。この後、ワイヤを介して各パッド２１〜２４とリード端子とを接続し、裏面電極１５に下側ヒートシンクを接合し、金属板３０に上側ヒートシンクを接合し、半導体チップ１０をモールド樹脂で封止することにより半導体装置が完成する。
【００６６】
以上説明したように、本実施形態では、第１保護膜２５のうちはんだ２９に覆われる部分に、注入器３２を用いて第２保護膜２６を部分的に塗布したことが特徴となっている。
【００６７】
これにより、第１保護膜２５がはんだ２９から応力を直接受けないようにすることができる。また、はんだ２９実装前に引っかき傷等によって第２保護膜２６にクラック３１が発生したとしても、当該クラック３１の進展を第１保護膜２５と第２保護膜２６との境界面で阻止することができる。したがって、第１保護膜２５で覆われたゲート金属配線１８にクラック３１が到達することを防止でき、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【００６８】
そして、第２保護膜２６の形成に注入器３２を用いているので、第１保護膜２５の上の必要な部分にのみ第２保護膜２６を塗布することができる。このため、第２保護膜２６のパターニングに必要なフォリソグラフィ工程やエッチング工程を不要とすることができる。
【００６９】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、通路１２におけるセンサ金属配線２０の配置を規定したことが特徴となっている。
【００７０】
図６は、本実施形態に係る半導体チップ１０の平面図である。この図に示されるように、半導体チップ１０において各セル１１はストライプ状に配置されている。このため、通路１２もストライプ状にレイアウトされている。そして、各通路１２にはゲート金属配線１８が配置されている。
【００７１】
また、温度センサ１９は各通路１２のうちの１つに配置されている。したがって、センサ金属配線２０は、ゲート金属配線１８が形成された通路１２と同じ通路１２に少なくとも一部が形成されると共に当該少なくとも一部がゲート金属配線１８と平行に形成されていると言える。本実施形態では、図６に示されるように、１つの通路１２のうち中央部に温度センサ１９が配置され、温度センサ１９を境にして通路１２の一方向（各パッド２１〜２４側）にセンサ金属配線２０が延設され、通路の他方向にゲート金属配線１８が延設されている。
【００７２】
次に、本実施形態に係る半導体装置の製造方法について、図７を参照して説明する。まず、セル１１が図６に示されるようにストライプ状となるように半導体基板１３にＩＧＢＴを形成する。また、半導体基板１３の主表面１４側に表面電極１７、ゲート金属配線１８、センサ金属配線２０、各パッド２１〜２４を形成する。
【００７３】
ゲート金属配線１８およびセンサ金属配線２０を形成する際には、ゲート金属配線１８とセンサ金属配線２０とを同じ通路１２にそれぞれ平行に形成する。これにより、当該通路にはゲート金属配線１８の少なくとも一部およびセンサ金属配線２０の少なくとも一部が配置される。
【００７４】
この後、第１実施形態と同様に、第１保護膜２５および第２保護膜２６を形成する。第２保護膜２６を形成する場合には、図７に示されるように、注入器３２を用いてはんだが実装される通路１２ａに沿って第１保護膜２５の上に第２保護膜２６を塗布することとなる。上述のように、ゲート金属配線１８の一部とセンサ金属配線２０の一部とが同じ通路１２ａに平行に配置されているので、図７に示されるように、注入器３２を通路１２ａに沿って移動させることにより第２保護膜２６を一括塗布することができる。
【００７５】
なお、注入器３２を用いて第１保護膜２５を塗布する場合にも、ゲート金属配線１８の一部とセンサ金属配線２０の一部とが同じ通路１２に平行に配置されているので、ゲート金属配線１８およびセンサ金属配線２０の上に第１保護膜２５を一括塗布することができる。
【００７６】
この後、スパッタ法によりＮｉ膜２７およびＡｕ膜２８を形成し、第１実施形態と同様に第１保護膜２５の一部および第２保護膜２６の一部を切削し、半導体チップ１０の主表面１４側にはんだ２９を介して金属板３０を接合し、上側および下側ヒートシンク等を接合してモールド樹脂により封止することにより半導体装置が完成する。
【００７７】
以上のように、半導体基板１３の主表面１４側にゲート金属配線１８とは異なる配線であるセンサ金属配線２０が配置される場合、ゲート金属配線１８の少なくとも一部とセンサ金属配線２０の少なくとも一部を同じ通路１２に平行に配置することにより、第１保護膜２５や第２保護膜２６の形成を効率的に行うことができる。
【００７８】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。本実施形態では、半導体チップ１０の側面にも第１保護膜２５を塗布したことが特徴となっている。
【００７９】
図８は、本実施形態に係る半導体チップ１０の外縁部の一部断面図である。この図に示されるように、半導体チップ１０は、当該半導体チップ１０の主表面１４に垂直な側面３３と、当該半導体チップ１０の主表面１４と側面３３とで構成された角部３４と、を有している。そして、第１保護膜２５は、半導体チップ１０の角部３４を覆うように形成されている。
【００８０】
次に、半導体チップ１０の角部３４に第１保護膜２５を形成する方法について、図９および図１０を参照して説明する。図９は、半導体チップ１０の側面３３に第１保護膜２５を形成する工程を示した図である。図１０は、図９のＣ−Ｃ断面図である。
【００８１】
上述のようにウェハをダイシングカットした後、ウェハエキスパンド工程を行う。すなわち、グラインドテープを径方向に引き伸ばすことにより、各半導体チップ１０の間に隙間３５を設ける。
【００８２】
続いて、注入器３２を用いて、半導体チップ１０の角部３４に当該角部３４を覆うように第１保護膜２５を塗布する。この場合、半導体チップ１０の主表面１４側には第１保護膜２５が既に形成されているので、半導体チップ１０の側面３３に第１保護膜２５を塗布することとなる。また、隙間３５に沿って、注入器３２を移動させると共に、注入器３２により各角部３４に第１保護膜２５を塗布する。「隙間３５に沿って」とは、つまり、半導体チップ１０の角部３４に沿ってという意味である。
【００８３】
これにより、図１０に示されるように、各半導体チップ１０の各側面３３にも第１保護膜２５が形成される。なお、図１０では、半導体チップ１０の側面３３の全体に第１保護膜２５が塗布されているが、半導体チップ１０の角部３４を覆うという観点では、必ずしも側面３３の全体に第１保護膜２５を形成しなくても良い。
【００８４】
このように、半導体チップ１０の角部３４に第１保護膜２５が配置されると、裏面電極１５から半導体チップ１０の側面３３に沿って主表面１４側に流れる電流を角部３４の第１保護膜２５により阻止することができる。したがって、第１保護膜２５によりゲート金属配線１８と表面電極１７とのショート不良を防止できるだけでなく、裏面電極１５と主表面１４側の構造とのショート不良を防止することもできる。
【００８５】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分についてのみ説明する。本実施形態では、はんだ２９が実装されない通路１２ｂにも第２保護膜２６を形成し、半導体チップ１０の主表面１４側にスパッタリング等によりＮｉ膜２７およびＡｕ膜２８の金属層を形成した後、当該金属層のうち不要な部分を切削により除去することが特徴となっている。これについて、図１１を参照して説明する。なお、図１１は図１のＡ−Ａ断面に相当する図である。ただし、ゲート金属配線１８のレイアウトが図１の場合と異なる。
【００８６】
ここで、「切削」とは微細な切削を行うことを指し、はんだ付け用電極を、保護膜の段差を利用した機械加工によりパターニングすることを意味している。なお、上記第１〜第３実施形態に係る切削も同じ意味である。
【００８７】
本実施形態では、半導体チップ１０の主表面１４側に第１保護膜２５および第２保護膜２６を形成した後、表面電極１７の上だけでなく第１保護膜２５および第２保護膜２６の上にもＮｉ膜２７およびＡｕ膜２８を形成する。
【００８８】
この後、図１１に示されるように、バイト３６を用いてＮｉ膜２７およびＡｕ膜２８の金属層から第２保護膜２６が露出するように、Ｎｉ膜２７、Ａｕ膜２８、および第２保護膜２６を切削する。なお、バイト３６ではなく多刃工具を用いても良い。これにより、表面電極１７上に形成されたＮｉ膜２７およびＡｕ膜２８と、パッド２１〜２４上に形成されたＮｉ膜２７およびＡｕ膜２８とが電気的に分離される。
【００８９】
このように、バイト３６もしくは多刃工具を用いて切削を行った場合、バイト３６もしくは多刃工具による応力が第２保護膜２６に与えられ、第２保護膜２６にクラック３１が発生したとしても、当該クラック３１の進展は第１保護膜２５と第２保護膜２６との境界面で阻止される。したがって、ゲート金属配線１８にクラック３１が到達することを防止でき、クラック３１にはんだ２９が進入することによってゲート金属配線１８と表面電極１７とのショート不良が起こることも防止できる。
【００９０】
なお、図１１では第２保護膜２６は第１保護膜２５の全体を覆っているが、第１保護膜２５にバイト３６等の応力が直接加わらないようにできれば良いので、第２保護膜２６は第１保護膜２５の全体ではなく上部だけに設けられていても良い。
【００９１】
（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分についてのみ説明する。上記各実施形態では、第１保護膜２５の上に第２保護膜２６を形成したことにより、第１保護膜２５にはんだ２９の応力やバイト３６等の応力が直接加わらないようにしていた。一方、本実施形態では、第２保護膜２６を用いずに、ゲート金属配線１８を覆う第１保護膜２５の高さを他よりも低くすることにより、バイト３６が当該第１保護膜２５に触れないようにする。これにより、当該第１保護膜２５に応力がかからないようにしたことが特徴となっている。このことについて、図１２を参照して説明する。なお、図１２は図１のＡ−Ａ断面に相当する図である。ただし、ゲート金属配線１８のレイアウトが図１の場合と異なる。
【００９２】
本実施形態では、半導体チップ１０の主表面１４側に、表面電極１７、ゲート金属配線１８、センサ金属配線２０、ゲート用パッド２１等の各パッド２１〜２４を形成した後、当該主表面１４側の通路１２に第１保護膜２５を形成する。
【００９３】
この場合、はんだ２９が実装されない通路１２ｂに形成する第１保護膜２５の高さが、はんだ２９が実装される通路１２ａに形成する第１保護膜２５の高さよりも高くなるように、注入器３２を用いて第１保護膜２５を塗布する。注入器３２では、塗布量を調節することにより、第１保護膜２５の高さを調節できるので、通路１２のうちゲート金属配線１８を配置した通路１２とそうでない通路１２とに形成する第１保護膜２５の高さを異ならせることができる。
【００９４】
この後、半導体チップ１０の主表面１４側の全体にＮｉ膜２７およびＡｕ膜２８を形成する。
【００９５】
次に、図１２に示されるように、バイト３６もしくは多刃工具を用いて、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５がＮｉ膜２７およびＡｕ膜２８から露出するように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削する。これにより、はんだ２９が実装されるゲート金属配線１８を覆う第１保護膜２５にはバイト３６が接触しないので、当該第１保護膜２５がバイト３６等から応力を受けることもない。したがって、はんだ２９が実装されるゲート金属配線１８を覆う第１保護膜２５にクラック３１が発生することはない。
【００９６】
一方、はんだ２９が実装されない第１保護膜２５上の金属層は除去されるので、表面電極１７上の金属層と各パッド２１〜２４上の金属層とが電気的に絶縁される。
【００９７】
以上のように、注入器３２により第１保護膜２５の高さを調節することにより、はんだ２９が実装される通路１２ａに形成した第１保護膜２５を、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５よりも低く塗布することができるので、はんだ２９が実装される通路１２ａに形成した第１保護膜２５をバイト３６もしくは多刃工具により切削しないようにすることができる。
【００９８】
このように、はんだ２９が実装される通路１２ａに形成した第１保護膜２５にバイト３６等の切削による応力がかからないので、はんだ２９が実装される通路１２ａに形成した第１保護膜２５にクラック３１が発生しないようにすることができる。したがって、ゲート金属配線１８は第１保護膜２５に覆われた状態が維持されるので、第１保護膜２５のクラック３１にはんだ２９が進入することによるゲート金属配線１８と表面電極１７とのショート不良が起こることを防止することができる。
【００９９】
（第６実施形態）
本実施形態では、第１〜第５実施形態と異なる部分についてのみ説明する。上記第４実施形態では、第２保護膜２６の形成後に当該第２保護膜２６の一部を切削していたが、本実施形態では、第１保護膜２５の形成後に、第１保護膜２５の一部を切削し、この後、第２保護膜２６を形成することが特徴となっている。
【０１００】
図１３は、本実施形態に係る半導体装置の一部拡大断面図であり、図３のＢ部に相当する図である。この図に示されるように、第１保護膜２５は、第２保護膜２６に覆われているが、第１保護膜２５にクラック３１が発生している。このように、第１保護膜２５にクラック３１が発生しているものの、クラック３１が発生した第１保護膜２５が第２保護膜２６により覆われているので、はんだ２９がクラック３１に進入しないようになっている。
【０１０１】
このような構造は、上述のように、通路１２に第１保護膜２５を形成した後、表面電極１７および第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成する。そして、Ｎｉ膜２７およびＡｕ膜２８から第１保護膜２５が露出するように、第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８をバイト３６もしくは多刃工具を用いて切削する。これにより、表面電極１７上に形成されたＮｉ膜２７およびＡｕ膜２８と、各パッド２１〜２４上に形成されたＮｉ膜２７およびＡｕ膜２８とが電気的に絶縁される。
【０１０２】
このように、第１保護膜２５の一部を切削することで、バイト３６等の応力により図１３に示されるように第１保護膜２５にクラック３１が発生する。
【０１０３】
そして、注入器３２を用いて第１保護膜２５の上に第２保護膜２６を塗布する。これにより、第２保護膜２６で第１保護膜２５のクラック３１を覆う。この後、ウェハを半導体チップ１０に切断してパッケージ化することにより半導体装置が完成する。
【０１０４】
以上説明したように、バイト３６等を用いて第１保護膜２５の一部を切削することにより第１保護膜２５にクラック３１が発生したとしても、第１保護膜２５の切削後に第２保護膜２６を形成している。このような順番で第１保護膜２５および第２保護膜２６を形成しているので、第２保護膜２６でクラック３１を覆うことができる。
【０１０５】
このように、第２保護膜２６を形成することにより、はんだ２９が第１保護膜２５に発生したクラック３１を介してゲート金属配線１８に到達することを防止することができる。したがって、ゲート金属配線１８と表面電極１７とのショート不良が起こることを防止することができる。
【０１０６】
（第７実施形態）
本実施形態では、第１〜第６実施形態と異なる部分についてのみ説明する。上記第５実施形態では、はんだ２９が実装される通路１２ａに形成された第１保護膜２５を切削しないように、はんだ２９が実装される通路１２ａの第１保護膜２５の高さを、はんだ２９が実装されない通路１２ｂの第１保護膜２５の高さよりも低くしていた。このため、通路１２の場所に応じて第１保護膜２５の高さを調整する必要があった。
【０１０７】
そこで、本実施形態では、第１保護膜２５の高さを調整せずに第１保護膜２５を形成する。そして、はんだ２９が実装される通路１２ａに形成した第１保護膜２５を切削して第１保護膜２５にクラック３１が発生したとしても、当該クラック３１の進展を阻止する部材をゲート金属配線１８に設けることが特徴となっている。
【０１０８】
図１４は、本実施形態に係る半導体装置の一部拡大断面図であり、図３のＢ部に相当する図である。この図に示されるように、半導体チップ１０の主表面１４にゲート金属配線１８が形成され、このゲート金属配線１８が第１保護膜２５に覆われている。
【０１０９】
また、ゲート金属配線１８において少なくともはんだ２９に覆われる部分のうち、半導体チップ１０の主表面１４に対する金属板３０側の上面１８ａに絶縁層１８ｂが設けられている。この絶縁層１８ｂは、ゲート金属配線１８を形成した際に、当該ゲート金属配線１８の一部が絶縁処理されることで形成されている。したがって、当該絶縁層１８ｂは、ゲート金属配線１８の一部である。
【０１１０】
絶縁層１８ｂとして、例えばＡｌ２Ｏ３やＡｌＮ等が採用される。すなわち、ゲート金属配線１８の材料が上述のようにＡｌであるとすると、当該ＡｌにＯ２やＮ２が添加されることで絶縁層１８ｂが形成される。なお、絶縁層１８ｂは、ゲート金属配線１８の上面１８ａだけでなくゲート金属配線１８の側面にも形成されていても良い。
【０１１１】
そして、図１４に示されるように、ゲート金属配線１８および絶縁層１８ｂが第１保護膜２５に覆われている。このように、ゲート金属配線１８の上面１８ａに絶縁層１８ｂが設けられていると、第１保護膜２５に応力が加わってクラック３１が発生したとしても、当該クラック３１の進展は絶縁層１８ｂにより阻止される。このため、クラック３１にはんだ２９が進入したとしても、はんだ２９がゲート金属配線１８に接触してはんだ２９とゲート金属配線１８とが導通することはない。
【０１１２】
上記のような構造は、以下のように形成することができる。まず、ＩＧＢＴが形成されたウェハの表面にＡｌをスパッタリングすることでＡｌ金属膜を形成する。このＡｌスパッタリング後のＡｒスパッタの際に微量のＯ２やＮ２を添加することでＡｌと反応させ（反応性スパッタ）、Ａｌ最表面にＡｌ絶縁層を形成する。このＡｌ絶縁層が、上記の絶縁層１８ｂとなる。
【０１１３】
この後、絶縁層１８ｂが形成されたＡｌ金属膜をエッチングするエッチング工程を行う。具体的には、絶縁層１８ｂおよびＡｌ金属膜のうちゲート金属配線１８に対応した部分の上にレジストを形成し、当該レジストから露出した絶縁層１８ｂをエッチングする。続いて、レジストから露出したＡｌ金属膜の上に表面電極１７、センサ金属配線２０、および各パッド２１〜２４に対応した部分の上にレジストを形成し、レジストから露出したＡｌ金属膜をエッチングする。これにより、表面電極１７、ゲート金属配線１８、センサ金属配線２０、および各パッド２１〜２４を形成する。
【０１１４】
このように、この絶縁層１８ｂをエッチングする工程はＡｌ金属膜をエッチングするタイミングで同時加工可能であるため、絶縁層１８ｂを形成するための新たな工程は不要である。
【０１１５】
この後、例えば第５実施形態と同様に、通路１２に第１保護膜２５を塗布し、表面電極１７、各パッド２１〜２４、および第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成する。そして、表面電極１７とパッド２１〜２４とを電気的に絶縁するため、Ｎｉ膜２７およびＡｕ膜２８から第１保護膜２５が露出するように、第１保護膜２５の一部およびＮｉ膜２７およびＡｕ膜２８をバイト３６等で切削する。
【０１１６】
このように、第１保護膜２５を切削したとき、第１保護膜２５に応力が加わってクラック３１が発生したとしても、クラック３１の進展はゲート金属配線１８の上面１８ａに形成された絶縁層１８ｂにより阻止される。したがって、この後にはんだ２９を介して表面電極１７上に金属板３０を実装したとしても、はんだ２９がクラック３１を介してゲート金属配線１８に到達することを絶縁層１８ｂにより防止することができる。
【０１１７】
以上説明したように、ゲート金属配線１８の上面１８ａに絶縁層１８ｂを設けることによっても、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１１８】
（第８実施形態）
本実施形態では、第１〜第７実施形態と異なる部分についてのみ説明する。上記第７実施形態では、ゲート金属配線１８の上面１８ａに絶縁層１８ｂを形成することにより、当該絶縁層１８ｂによりクラック３１の進展を阻止していた。本実施形態では、ゲート金属配線１８の上面１８ａではなく、第１保護膜２５の上面を表面処理することでクラック３１へのはんだ２９の進入を阻止するものである。
【０１１９】
図１５は、本実施形態に係る半導体チップ１０を含んだ半導体装置の一部断面図である。また、図１６は、図１５のＤ部拡大図である。
【０１２０】
図１５に示されるように、半導体チップ１０の主表面１４にゲート金属配線１８が形成され、このゲート金属配線１８が第１保護膜２５に覆われた構造になっている。また、第１保護膜２５は、当該第１保護膜２５の上にフッ素表面処理層３７を備えている。
【０１２１】
具体的には、第１保護膜２５は、図１６に示されるように、当該第１保護膜２５の少なくともはんだ２９に覆われる部分のうち、半導体チップ１０の主表面１４に対する金属板３０側の上面２５ａにフッ素表面処理層３７を備えている。
【０１２２】
フッ素表面処理層３７は、第１保護膜２５の上面２５ａがフッ素で表面処理されたことにより形成された絶縁層である。このようなフッ素表面処理層３７は、はんだ２９の濡れ性が極端に悪い層である。したがって、図１５および図１６に示されるように、フッ素表面処理層３７の上にはんだ２９が配置されにくい。
【０１２３】
このようなフッ素表面処理層３７は以下のように形成することができる。上述のように、ゲート金属配線１８を覆うように第１保護膜２５を形成し、当該第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成した後、バイト３６等で第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削する。この後、第１保護膜２５の上面２５ａをフッ素で表面処理することにより当該上面２５ａにフッ素表面処理層３７を形成する。
【０１２４】
このような方法によりフッ素表面処理層３７を形成すると、第１保護膜２５の切削の際に第１保護膜２５にクラック３１が発生したとしても、当該フッ素表面処理層３７がクラック３１を覆う。このため、フッ素表面処理層３７の上にはんだ２９が設けられても、クラック３１にはんだ２９が進入することはない。
【０１２５】
以上説明したように、第１保護膜２５の切削後に第１保護膜２５の上面２５ａをフッ素処理してフッ素表面処理層３７を形成することにより、はんだ２９がクラック３１を介してゲート金属配線１８に到達することを防止することができる。したがって、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１２６】
（第９実施形態）
本実施形態では、第１〜第８実施形態と異なる部分についてのみ説明する。上記第８実施形態では、第１保護膜２５の上にフッ素表面処理層３７が設けられたことにより、クラック３１へのはんだ２９の進入が阻止されていた。本実施形態では、第１保護膜２５の上にはんだ進入防止材を設けると共に、このはんだ進入防止材を金属板と第１保護膜２５とで挟み込んだことが特徴となっている。
【０１２７】
図１７は、本実施形態に係る半導体チップ１０を含んだ半導体装置の一部断面図である。また、図１８は、図１７のＥ部拡大図である。
【０１２８】
図１７に示されるように、第１保護膜２５は、当該第１保護膜２５の上にはんだ進入防止材３８を備えている。具体的に、はんだ進入防止材３８は、図１８に示されるように、当該第１保護膜２５のうち少なくともはんだ２９に覆われる部分の上に設けられると共に、金属板３０と第１保護膜２５とにより挟まれている。
【０１２９】
はんだ進入防止材３８は、軟らかい材料により形成されたものであり、例えば第１保護膜２５と同じポリイミドや柔軟性のある樹脂等が採用される。はんだ進入防止材としてポリイミドを用いる場合、上述のように、注入器３２を用いて第１保護膜２５の上にはんだ進入防止材３８を形成することができる。
【０１３０】
また、はんだ進入防止材３８は、第１保護膜２５の上面２５ａに設けられているだけでなく、はんだ進入防止材３８のうち第１保護膜２５とは反対側が金属板３０に接触している。このため、図１８に示されるように、第１保護膜２５にクラック３１が発生していたとしても、当該クラック３１にはんだ２９が進入することができないようになっている。
【０１３１】
このようなはんだ進入防止材３８は以下のように第１保護膜２５の上に形成することができる。上述のように、第１保護膜２５の上にＮｉ膜２７、およびＡｕ膜２８を形成した後、第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削する。この後、第１保護膜２５の上面２５ａにはんだ進入防止材３８を形成する。はんだ進入防止材３８の材料としてポリイミドを採用すれば、注入器３２を用いて第１保護膜２５のうち少なくともはんだ２９に覆われる部分の上にはんだ進入防止材３８を設けることができる。
【０１３２】
この後、Ａｕ膜２８の上に、はんだ２９を介して金属板３０を接合する。このとき、はんだ進入防止材３８を金属板３０と第１保護膜２５とにより挟んだ状態で、はんだ２９を介して金属板３０を半導体チップ１０に実装する。
【０１３３】
以上のように、第１保護膜２５の上にはんだ進入防止材３８を設け、このはんだ進入防止材３８を金属板３０と第１保護膜２５とで挟み込むことで、第１保護膜２５を切削したことにより第１保護膜２５にバイト３６等の応力が加わって第１保護膜２５にクラック３１が発生したとしても、当該クラック３１をはんだ進入防止材３８で覆うことができる。また、はんだ進入防止材３８が金属板３０と第１保護膜２５とで挟まれることにより、はんだ２９が表面電極１７上のみに実装される。したがって、第１保護膜２５にクラック３１が発生していたとしても、はんだ２９がクラック３１を介してゲート金属配線１８に到達することを防止することができる。したがって、第１金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１３４】
（第１０実施形態）
本実施形態では、第１〜第９実施形態と異なる部分についてのみ説明する。上記第８実施形態や第９実施形態では、第１保護膜２５の上にフッ素表面処理層３７やはんだ進入防止材３８を設けることにより、クラック３１にはんだ２９が進入することを防止していた。本実施形態では、第１保護膜２５を金属板３０に直接接触させることで、クラック３１にはんだ２９が進入しないようにしたことが特徴となっている。
【０１３５】
図１９は、本実施形態に係る半導体装置の一部拡大断面図であり、図１７のＥ部に相当する図である。この図に示されるように、第１保護膜２５は、当該第１保護膜２５において金属板３０に覆われる部分のうち、半導体チップ１０の主表面１４に対する金属板３０側の上面２５ａが金属板３０に直接接触している。このため、第１保護膜２５にクラック３１が発生していたとしても、当該クラック３１は金属板３０に覆われるため、クラック３１にはんだ２９が進入することはない。
【０１３６】
このような構造は、以下のように製造することができる。上述のように、第１保護膜２５を形成した後、第１保護膜２５の上にＮｉ膜２７、およびＡｕ膜２８を形成する。なお、第１保護膜２５は金属板３０に達する高さであるので、注入器３２により高く形成しておくことが好ましい。
【０１３７】
そして、第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削し、Ｎｉ膜２７およびＡｕ膜２８から第１保護膜２５の上面２５ａを露出させる。この後、Ａｕ膜２８の上に、はんだ２９を介して金属板３０を接合する。このとき、第１保護膜２５の上面２５ａを金属板３０に接触させた状態で、はんだ２９を介して金属板３０を半導体チップ１０に実装する。
【０１３８】
以上のように、第１保護膜２５の上面２５ａを金属板３０に直接接触させることで、第１保護膜２５を切削した際に第１保護膜２５にバイト３６等の応力が加わって第１保護膜２５にクラック３１が発生したとしても、当該クラック３１を金属板３０で覆うことができる。したがって、はんだ２９が表面電極１７上のみに実装されるので、はんだ２９がクラック３１に進入することを防止でき、ひいては第１金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１３９】
（第１１実施形態）
本実施形態では、第１〜第１０実施形態と異なる部分についてのみ説明する。上記第１０実施形態では、第１保護膜２５を金属板３０に接触させていたが、本実施形態では金属板３０に突出部を設けてこの突出部を第１保護膜２５に接触させていることが特徴となっている。
【０１４０】
図２０は、本実施形態に係る半導体チップ１０を含んだ半導体装置の一部断面図である。また、図２１は、図２０のＦ部拡大図である。
【０１４１】
図２０に示されるように、金属板３０は、当該金属板３０のうち半導体チップ１０側の接合面３０ａに、当該接合面３０ａから半導体チップ１０側に突出した突出部３０ｂを備えている。この突出部３０ｂは、接合面３０ａのうち少なくとも第１保護膜２５に対向する部分に設けられており、第１保護膜２５に接触している。
【０１４２】
すなわち、図２１に示されるように、第１保護膜２５は、金属板３０に覆われる部分のうち、半導体チップ１０の主表面１４に対する金属板３０側の上面２５ａが、金属板３０の接合面３０ａに設けられた突出部３０ｂに接触している。これによると、第１保護膜２５にクラック３１が発生していたとしても、当該クラック３１が金属板３０の突出部３０ｂに覆われるので、クラック３１にはんだ２９が進入することはない。
【０１４３】
このような突出部３０ｂを備えた金属板３０は、金属材料をプレス加工等することにより得られる。
【０１４４】
上記構造は以下のように製造することができる。上述のように、第１保護膜２５を形成した後、第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成する。そして、第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削し、Ｎｉ膜２７およびＡｕ膜２８から第１保護膜２５の上面２５ａを露出させる。
【０１４５】
続いて、金属板３０として、上記の突出部３０ｂを備えたものを用意し、当該突出部３０ｂを第１保護膜２５のうち半導体チップ１０の主表面１４に対する金属板３０側の上面２５ａに接触させた状態で、Ａｕ膜２８の上にはんだ２９を介して金属板３０を接合する。
【０１４６】
以上のように、金属板３０に突出部３０ｂを設け、この突出部３０ｂを第１保護膜２５の上面２５ａに直接接触させることにより、はんだ２９が第１保護膜２５の上面２５ａに配置されないので、第１保護膜２５にクラック３１が発生していたとしても、はんだ２９がクラック３１を介してゲート金属配線１８に到達することを防止することができる。したがって、第１金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１４７】
（第１２実施形態）
本実施形態では、第１〜第１１実施形態と異なる部分についてのみ説明する。上記第５実施形態では、通路１２のうちはんだ２９が実装される通路１２ａとはんだ２９が実装されない通路１２ｂとで、第１保護膜２５の高さを変えて第１保護膜２５を形成していた。本実施形態では、通路１２のどの場所にはんだ２９が実装されるか否かに関わらず、通路１２に第１保護膜２５を形成し、この後、はんだ２９が実装される通路１２ａの第１保護膜２５の高さを低くすることが特徴となっている。
【０１４８】
図２２は、本実施形態に係る半導体装置の製造工程の一部を示した図である。以下、図２２を参照して、本実施形態に係る半導体装置の製造方法について説明する。
【０１４９】
上述のように、半導体チップ１０の通路１２に第１保護膜２５を形成する。この場合、通路１２のうちはんだ２９が実装される通路１２ａの第１保護膜２５の高さとはんだ２９が実装されない通路１２ｂの第１保護膜２５の高さを調節する必要はない。例えば、図２２（ａ）に示されるように、はんだ２９が実装される通路１２ａの第１保護膜２５の高さがはんだ２９が実装されない通路１２ｂの第１保護膜２５の高さよりも高くなっていても良い。
【０１５０】
この後、表面電極１７および第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成する。
【０１５１】
続いて、図２２（ａ）に示されるプレス３９を用意する。プレス３９は、一面３９ａを有すると共に、少なくとも一面３９ａのうちはんだ２９が実装される通路１２ａに形成された第１保護膜２５と対向する部分が一面３９ａから突出したプレス突起部３９ｂを備えている。
【０１５２】
そして、プレス３９の一面３９ａを半導体チップ１０の主表面１４側に向けた状態で、図２２（ａ）に示す矢印のごとくプレス３９と半導体チップ１０とを相対的に近づける。このように、プレス突起部３９ｂではんだ２９が実装される通路１２ａに形成された第１保護膜２５を押し込むことにより、はんだ２９が実装される通路１２ａに形成した半導体チップ１０の主表面１４側に対する第１保護膜２５の高さをはんだ２９が実装されない通路１２ｂに形成した半導体チップ１０の主表面１４側に対する第１保護膜２５の高さよりも低くする。
【０１５３】
このような状態で、図２２（ｂ）に示されるように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５がＮｉ膜２７およびＡｕ膜２８から露出するように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８をバイト３６等で切削する。この後、ウェハを半導体チップ１０ごとに切断することとなる。
【０１５４】
以上説明したように、プレス３９によるプレス加工により、切削によるＮｉ膜２７およびＡｕ膜２８の除去が必須の部分と不要な部分との高さを変えている。つまり、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５を選択的に切削することができる。したがって、ゲート金属配線１８を覆う第１保護膜２５は切削されないため、第１保護膜２５におけるクラック３１の発生を防止することができる。したがって、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１５５】
（他の実施形態）
上記各実施形態では、半導体チップ１０に温度センサ１９が設けられたものが示されているが、半導体チップ１０に温度センサ１９が設けられていなくても良い。また、センサ金属配線２０は、温度センサ１９が設けられていなくても、配線として半導体チップ１０の主表面１４に形成されていても良い。
【０１５６】
上記第１〜第４実施形態では、ウェハ全体にポリイミド膜を形成して所望位置のポリイミド膜のみを残すことにより第１保護膜２５を形成していたが、第２保護膜２６と同様に、注入器３２を用いて第１保護膜２５を形成しても良い。
【０１５７】
第５実施形態において、第２保護膜２６を用いずに第１保護膜２５の高さを調節する場合であっても、第２実施形態と同様に、ゲート金属配線１８とセンサ金属配線２０を同じ通路１２に平行に配置することもできる。また、第３実施形態と同様に、半導体チップ１０の角部３４に第１保護膜２５を塗布することもできる。
【０１５８】
上記第１２実施形態では、プレス３９によるプレス加工の後、ウェハを半導体チップ１０ごとに切断しているが、先にウェハを半導体チップ１０ごとに切断した後にプレス３９によるプレス加工を行っても良い。また、プレス３９のプレス突起部３９ｂは、少なくとも一面３９ａのうちはんだ２９が実装される通路１２ａに形成された第１保護膜２５と対向する部分に設けられていれば良く、他の部分に設けられていても良い。例えば、プレス３９の一面３９ａのうちはんだ２９が実装される領域に対向する部分全体にプレス突起部３９ｂが設けられていても良い。これにより、第１保護膜２５に対向してプレス突起部３９ｂが設けられている場合よりもプレス突起部３９ｂと第１保護膜２５との位置合わせが容易になる。
【０１５９】
また、第１２実施形態では、表面電極１７および第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成した後にプレス３９によるプレス加工を行っているが、Ｎｉ膜２７およびＡｕ膜２８を形成する前にプレス加工を行っても良い。すなわち、通路１２に第１保護膜２５を形成した後、図２３（ａ）に示されるように、プレス３９のプレス突起部３９ｂをはんだ２９が実装される通路１２ａに形成した第１保護膜２５に対向させる。そして、図２３（ｂ）に示されるように、プレス突起部３９ｂによりはんだ２９が実装される通路１２ａに形成した第１保護膜２５を押し込む。この後、図２４に示されるように、表面電極１７の上および第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８を形成し、図２２（ｂ）に示されるように、バイト３６等で切削することとなる。このように、第１保護膜２５の上にＮｉ膜２７およびＡｕ膜２８が形成されていない状態でプレス加工を行うので、プレス３９によりＮｉ膜２７およびＡｕ膜２８や第１保護膜２５に応力が加わって亀裂が入ってしまうことを防止することができる。
【符号の説明】
【０１６０】
１０ 半導体チップ
１１ セル
１２ 通路
１２ａ はんだが実装される通路
１２ｂ はんだが実装されない通路
１４ 主表面
１７ 表面電極
１８ ゲート金属配線
２０ センサ金属配線
２５ 第１保護膜
２６ 第２保護膜
２７ Ｎｉ膜
２８ Ａｕ膜
２９ はんだ
３０ 金属板
３２ 注入器
【特許請求の範囲】
【請求項１】
半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を、はんだ（２９）が実装されない通路（１２ｂ）に形成する前記第１保護膜（２５）の高さが、はんだ（２９）が実装される通路（１２ａ）に形成する前記第１保護膜（２５）の高さよりも高くなるように、注入器（３２）を用いて前記第１保護膜（２５）を前記通路（１２）に塗布する工程と、
前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を前記通路（１２）に形成する工程と、
前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記金属層（２７、２８）を形成する工程の後、一面（３９ａ）を有すると共に、少なくとも前記一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）と対向する部分が前記一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を前記半導体チップ（１０）の主表面（１４）側に向けた状態で、前記プレス（３９）と前記半導体チップ（１０）とを相対的に近づけ、前記プレス突起部（３９ｂ）で前記はんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）を押し込むことにより、前記はんだ（２９）が実装される通路（１２ａ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さを前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さよりも低くする工程と、
前記押し込む工程の後、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記ウェハを切断する工程の後、前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項３】
半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を前記通路（１２）に形成する工程と、
前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記金属層（２７、２８）を形成する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記ウェハを前記半導体チップ（１０）ごとに切断する工程の後、一面（３９ａ）を有すると共に、少なくとも前記一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）と対向する部分が前記一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を前記半導体チップ（１０）の主表面（１４）側に向けた状態で、前記プレス（３９）と前記半導体チップ（１０）とを相対的に近づけ、前記プレス突起部（３９ｂ）で前記はんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）を押し込むことにより、前記はんだ（２９）が実装される通路（１２ａ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さを前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さよりも低くする工程と、
前記押し込む工程の後、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項４】
半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を前記通路（１２）に形成する工程と、
前記第１保護膜（２５）を形成する工程の後、一面（３９ａ）を有すると共に、少なくとも前記一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）と対向する部分が前記一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を前記半導体チップ（１０）の主表面（１４）側に向けた状態で、前記プレス（３９）と前記半導体チップ（１０）とを相対的に近づけ、前記プレス突起部（３９ｂ）で前記はんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）を押し込むことにより、前記はんだ（２９）が実装される通路（１２ａ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さを前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さよりも低くする工程と、
前記押し込む工程の後、前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記金属層（２７、２８）を形成する工程の後、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記ウェハを切断する工程の後、前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項５】
半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を前記通路（１２）に形成する工程と、
前記第１保護膜（２５）を形成する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記ウェハを前記半導体チップ（１０）ごとに切断する工程の後、一面（３９ａ）を有すると共に、少なくとも前記一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）と対向する部分が前記一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を前記半導体チップ（１０）の主表面（１４）側に向けた状態で、前記プレス（３９）と前記半導体チップ（１０）とを相対的に近づけ、前記プレス突起部（３９ｂ）で前記はんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）を押し込むことにより、前記はんだ（２９）が実装される通路（１２ａ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さを前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さよりも低くする工程と、
前記押し込む工程の後、前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記金属層（２７、２８）を形成する工程の後、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項１】
半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を、はんだ（２９）が実装されない通路（１２ｂ）に形成する前記第１保護膜（２５）の高さが、はんだ（２９）が実装される通路（１２ａ）に形成する前記第１保護膜（２５）の高さよりも高くなるように、注入器（３２）を用いて前記第１保護膜（２５）を前記通路（１２）に塗布する工程と、
前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を前記通路（１２）に形成する工程と、
前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記金属層（２７、２８）を形成する工程の後、一面（３９ａ）を有すると共に、少なくとも前記一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）と対向する部分が前記一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を前記半導体チップ（１０）の主表面（１４）側に向けた状態で、前記プレス（３９）と前記半導体チップ（１０）とを相対的に近づけ、前記プレス突起部（３９ｂ）で前記はんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）を押し込むことにより、前記はんだ（２９）が実装される通路（１２ａ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さを前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さよりも低くする工程と、
前記押し込む工程の後、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記ウェハを切断する工程の後、前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項３】
半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を前記通路（１２）に形成する工程と、
前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記金属層（２７、２８）を形成する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記ウェハを前記半導体チップ（１０）ごとに切断する工程の後、一面（３９ａ）を有すると共に、少なくとも前記一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）と対向する部分が前記一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を前記半導体チップ（１０）の主表面（１４）側に向けた状態で、前記プレス（３９）と前記半導体チップ（１０）とを相対的に近づけ、前記プレス突起部（３９ｂ）で前記はんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）を押し込むことにより、前記はんだ（２９）が実装される通路（１２ａ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さを前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さよりも低くする工程と、
前記押し込む工程の後、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項４】
半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を前記通路（１２）に形成する工程と、
前記第１保護膜（２５）を形成する工程の後、一面（３９ａ）を有すると共に、少なくとも前記一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）と対向する部分が前記一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を前記半導体チップ（１０）の主表面（１４）側に向けた状態で、前記プレス（３９）と前記半導体チップ（１０）とを相対的に近づけ、前記プレス突起部（３９ｂ）で前記はんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）を押し込むことにより、前記はんだ（２９）が実装される通路（１２ａ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さを前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さよりも低くする工程と、
前記押し込む工程の後、前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記金属層（２７、２８）を形成する工程の後、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記ウェハを切断する工程の後、前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項５】
半導体チップ（１０）として、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を前記通路（１２）に形成する工程と、
前記第１保護膜（２５）を形成する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記ウェハを前記半導体チップ（１０）ごとに切断する工程の後、一面（３９ａ）を有すると共に、少なくとも前記一面（３９ａ）のうちはんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）と対向する部分が前記一面（３９ａ）から突出したプレス突起部（３９ｂ）を備えたプレス（３９）を用意し、当該プレス（３９）の一面（３９ａ）を前記半導体チップ（１０）の主表面（１４）側に向けた状態で、前記プレス（３９）と前記半導体チップ（１０）とを相対的に近づけ、前記プレス突起部（３９ｂ）で前記はんだ（２９）が実装される通路（１２ａ）に形成された前記第１保護膜（２５）を押し込むことにより、前記はんだ（２９）が実装される通路（１２ａ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さを前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記半導体チップ（１０）の主表面（１４）側に対する前記第１保護膜（２５）の高さよりも低くする工程と、
前記押し込む工程の後、前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記金属層（２７、２８）を形成する工程の後、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−１３８５８４（Ｐ２０１２−１３８５８４Ａ）
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１２−２１８３２（Ｐ２０１２−２１８３２）
【出願日】平成２４年２月３日（２０１２．２．３）
【分割の表示】特願２０１０−５７１５（Ｐ２０１０−５７１５）の分割
【原出願日】平成２２年１月１４日（２０１０．１．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２４年２月３日（２０１２．２．３）
【分割の表示】特願２０１０−５７１５（Ｐ２０１０−５７１５）の分割
【原出願日】平成２２年１月１４日（２０１０．１．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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