【課題】本発明は、電圧を印加する前の抵抗と印加した後の抵抗との抵抗比が大きいことに加えて、高速応答性を示す不揮発性メモリセルおよびその製造方法、抵抗可変型不揮発性メモリ装置、並びに不揮発性メモリセルの設計方法を提供する。
【解決手段】抵抗層は、遷移金属または遷移金属を含む合金がカーボンナノチューブに内包された構造であり、電圧または電流の印加により、金属−絶縁体転移（モット転移）が誘起される特性を有する。そのため、該抵抗層に電圧または電流を印加することにより、抵抗が大きく変化する。また、抵抗層と電極との界面では、電子移動がスムーズに行われる。それゆえ、電圧を印加する前の抵抗と印加した後の抵抗との抵抗比が大きいことに加えて、高速応答性を示す不揮発性メモリセルを実現できる。 （もっと読む）

【課題】ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした上で、ＣＰＵシステムを高速化し、無線タグの通信性能の向上を行う。
【解決手段】ＣＰＵが搭載されている無線タグにＲＦバッテリー付きのＳＲＡＭを搭載することで、ＣＰＵシステムの高速化による通信性能を向上させる。また、ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした。ＲＦバッテリーは、アンテナ回路と、電源部と、蓄電装置と、を有する。ＳＲＡＭとＲＦバッテリーとを組み合わせることで、ＳＲＡＭに不揮発性メモリとしての機能を持たせる。 （もっと読む）

【課題】書き込み特性と消去特性をともに向上させることを可能にする。
【解決手段】半導体基板２と、半導体基板に離間して形成されたソース領域４ａおよびドレイン領域４ｂと、ソース領域とドレイン領域との間の半導体基板上に形成された第１絶縁膜８と、第１絶縁膜上に形成され伸張歪みを有する半導体導電材料層を含む浮遊電極１０と、浮遊電極上に形成された第２絶縁膜１２と、第２絶縁膜上に形成された制御電極１４と、を備え、浮遊電極の伸張歪みは、第２絶縁膜から第１絶縁膜に向かうに従って次第に小さくなっており、第２絶縁膜との界面において０．０１％以上の歪みを有し、第１絶縁膜との界面において歪みが０．０１％未満である。 （もっと読む）

【課題】短いスイッチング時間、低い動作電圧、低廉な製造費用と、信頼性及び非揮発性特性が優れたイリジウム有機金属化合物を用いる有機メモリ素子、また、製造工程を単純化し、製造費用を節減できる有機メモリ素子の製造方法を提供する。
【解決手段】第１電極１０と第２電極３０との間にイリジウム有機金属化合物及び伝導性高分子を含む有機活性層２０を含んで有機メモリ素子１００を構成する。このようなメモリ素子１００に電圧を印加すると、有機活性層２０の抵抗値が双安定性を示し、メモリ特性を実現する。 （もっと読む）

【課題】有機強誘電体膜の形成方法、記憶素子の製造方法、記憶装置、および電子機器を提供すること。
【解決手段】基板２の一方の面上に、有機強誘電体材料を含む液状材料を塗布・乾燥して、有機強誘電体膜４の結晶化度よりも低い結晶化度で有機強誘電体材料を主材料として構成された低結晶化度膜４Ｂを形成する第１の工程と、低結晶化度膜４Ｂを加熱・加圧することにより、低結晶化度膜４Ｂを整形しつつ低結晶化度膜４Ｂの結晶化度を高めて、有機強誘電体膜４を形成する第２の工程とを有する。 （もっと読む）

【課題】微細化によるメモリセル間の干渉を低減し、かつ、オフ状態でのリーク電流を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０と、半導体基板に形成された複数の素子分離領域ＳＴＩと、隣り合う素子分離領域間に設けられた素子形成領域ＡＡであって、素子分離領域の隣接方向の断面において素子形成領域の側部の一部分の幅が該素子形成領域の上面の幅よりも狭い窪みＣを有する素子形成領域と、素子形成領域上に設けられた第1のゲート絶縁膜２０と、第1のゲート絶縁膜上に設けられたフローティングゲート電極ＦＧと、フローティングゲート電極上に設けられた第２のゲート絶縁膜３０と、第２のゲート絶縁膜上に設けられたコントロールゲート電極ＣＧとを備え、素子分離領域の隣接方向の断面においてフローティングゲート電極の上辺の幅がフローティングゲート電極の下辺の幅よりも狭い。 （もっと読む）

本発明の種々の実施形態は、クロスバーメモリシステム、並びに係るシステムに情報を書き込む方法及び係るシステムに格納されている情報を読み出す方法に関する。本発明の一実施形態では、クロスバーメモリシステム(1300)は、第１の層のマイクロスケール信号線(808)と、第２の層のマイクロスケール信号線(810)と、それぞれが第１の層の各マイクロスケール信号線(808)に重なるように構成される、第１の層のナノワイヤ(804)と、それぞれが第２の層の各マイクロスケール信号線(810)に重なり、且つ第１の層の各ナノワイヤ(804)に重なるように構成される、第２の層のナノワイヤ(806)とを備える。そのクロスバーメモリシステムは、第１の層のナノワイヤ(804)を第１の層のマイクロスケール信号線(808)に選択的に接続し、且つ第２の層のナノワイヤ(806)を第２の層のマイクロスケール信号線(810)に選択的に接続するように構成される非線形トンネル抵抗器(1526,1528)を含む。また、そのクロスバーメモリシステム(1300)は、各クロスバー交差部において第１の層の各ナノワイヤ(2008)を第２の層の各ナノワイヤ(2012)に接続するように構成される非線形トンネルヒステリシス抵抗器(1318)も含む。 （もっと読む）

【課題】信頼性ある有機メモリー素子及びその形成方法を提供する。
【解決手段】２つの電極の間に自己組織化単分子膜と少なくとも２つの抵抗状態の間でスイッチング可能なメモリー膜が置かれたメモリーセルが提供されている。自己組織化単分子膜は、電極とメモリー膜との間の接着を向上させ、これらの間の界面特性を向上させることができる。 （もっと読む）

【課題】絶縁耐圧の良好な絶縁層を製造する技術を提供することを目的とする。また、絶縁耐圧の良好な絶縁層を有する半導体装置を製造する技術を提供することを目的とする。
【解決手段】シリコンを主成分とする半導体層若しくは半導体基板に対して高密度プラズマ処理を行うことにより、半導体層の表面若しくは半導体基板の上面に絶縁層を形成する。このとき、供給ガスを希ガス、酸素及び水素を含むガスから希ガス及び酸素を含むガスに途中で切り替えて高密度プラズマ処理を行う。 （もっと読む）

【課題】信頼性型が高く、優れた特性を有する誘電体薄膜を構成要素とする半導体装置を提供することにある。
【解決手段】キャパシタの下部電極１０１上に、第１層〜第３層のハフニウム酸化膜１０２、１０３、１０４の積層膜で構成される容量絶縁膜が形成され、第１層、第３層のハフニウム酸化膜１０２、１０４のハフニウムに対する酸素比率は、第２層のハフニウム酸化膜１０３のハフニウムに対する酸素比率よりも大きい。容量絶縁膜は、バリアハイトの大きな第１層、第３層のハフニウム酸化膜１０２、１０４と、誘電率の大きな第２層のハフニウム酸化膜１０３との積層膜で構成されるため、リーク電流が小さく、かつ容量の大きなキャパシタが実現できる。 （もっと読む）

ソース（３０）の抵抗がドレイン（４０）よりも高いトランジスタ（２２）は、記憶回路（１０）におけるプル・アップ素子（２０）として最適である。トランジスタは、ソース抵抗を有するソース注入を備えたソース領域を有している。ソース領域はサリサイド化されない。トランジスタの電気伝導を制御するため、制御電極領域（５０）がソース領域に隣接している。ドレイン領域（４０）は、制御電極領域に隣接すると共に、ソース領域とは反対側に設けられている。ドレイン領域は、ドレイン抵抗を有しサリサイド化されたドレイン注入を有している。ソース領域の物理特性はドレイン領域とは異なるため、ソース抵抗はドレイン抵抗よりも高くなっている。
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【課題】抵抗変化層を薄くしてもリーク（およびそれに伴うショート）が少ない抵抗変化素子、およびその製造方法、ならびにそれを用いた抵抗変化型メモリを提供する。
【解決手段】第１の電極１１と、第２の電極１３と、第１の電極１１と第２の電極１４との間に積層された抵抗変化層１２および絶縁層（トンネルバリア層１４）とを含む。トンネルバリア層１４の厚さは、０．５ｎｍ以上５ｎｍ以下である。抵抗変化層１２は、第１の電極１１と第２の電極１３との間に電圧または電流を印加することによって、電気抵抗値が異なる複数の状態間で変化させることが可能な層である。抵抗変化層１２は、遷移金属酸化物を主成分とする。 （もっと読む）

【課題】非常に小さい幾何学的特徴をもつナノ構造のデバイスを製作することができる改善された方法を提供すること。
【解決手段】予め決められた形状をもつ一又はそれより多い電気的に帯電された部位を、半導体基板の表面又は半導体基板の不動態化表面である第一の表面上に形成する工程であって、その際、前記一又はそれより多い部位に対応する前記第一の表面の部分と固体材料の道具(9)とを、前記道具と前記第一の表面との間で電荷を移動させるように接触させる工程；
第二の材料の粒子(7)を、前記一又はそれより多い電気的に帯電された部位の近くに流れるようにし、該電気的に帯電された部位の極性に対する該電荷の極性により、該粒子(7)を前記一又はそれより多い電気的に帯電された部位にひきつけるか又は反発させることによって、該粒子(7)を上記形成工程において提供された電気的に帯電された部位に一致させて第一の表面上に堆積させる工程；及び
該堆積させた粒子を使用して、ナノメートルサイズのフィラメント若しくは粒子の鎖(148)、カーボンナノチューブのアレイ若しくはフィラメント(158)、又は半導体性材料若しくは磁性材料のフィラメント若しくはナノロッド(168)をつくる工程、
を含む方法によって、半導体基板の表面又は半導体基板の不動態化表面上にナノ構造を形成する。 （もっと読む）

【課題】ゲート絶縁膜の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することを目的とする。
【解決手段】絶縁表面上に複数の半導体素子を形成するために、連続した半導体層中に半導体素子として機能する素子領域と、抵抗が高く素子領域間を電気的に分離する機能を有する素子分離領域を形成する。素子分離領域は、連続した半導体層において、素子間を電気的に分離するために、選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を添加して形成する。 （もっと読む）

【課題】製造工程が簡単であり、高価の伝導性高分子を使用しないことで製造費用を節減し、動作電圧及び電流が低く、長期間の記録情報を保存できる有機メモリ素子を提供する。
また、製造費用を節減し、製造工程を単純化できる有機メモリ素子の製造方法を提供する。
【解決手段】第１電極１０と、前記第１電極１０上に形成されたイオン移動層２０と、前記イオン移動層２０上に形成された第２電極３０と、を含んで有機メモリ素子を構成する。 （もっと読む）

【課題】 容量ストレージ・デバイス及び書き込みアクセス・トランジスタを含む動的ランダム・アクセス・メモリ・セルを提供する。
【解決手段】 動的ランダム・アクセス・メモリ・セルが、容量ストレージ・デバイスと、書き込みアクセス・トランジスタとを含む。この書き込みアクセス・トランジスタは、容量ストレージ・デバイスに作動可能に結合され、かつ、高Ｋ誘電体及び高Ｋ誘電体に結合された金属ゲート電極を含むゲート・スタックを有し、高Ｋ誘電体は、二酸化シリコンの誘電率より高い誘電率を有する。 （もっと読む）

【課題】
駆動電圧を低下させても、書き込み／消去動作後の電荷保持状態での電荷デトラップによる閾値電圧変動を抑制させることによって書き込み／消去、読み出し、および記憶保持において十分な性能を有し信頼性の高い不揮発性半導体メモリ装置を提供すること。
【解決手段】
本発明は、ｎ型半導体領域１１に設けられたｐ型ソース・ドレイン領域１２と、前記ｐ型ソース・ドレイン領域間１２に設けられた高誘電率材料の電荷蓄積層１３と、前記電荷蓄積層１３上に設けられた、ｎ型Ｓｉ、金属系導電性材料及び、ＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極１４とを具備することを特徴とする不揮発性半導体メモリ装置である。 （もっと読む）

【課題】レーザ照射パターンを切り替えながら、所望の位置に高速にレーザ照射を行う方法を用いた半導体装置の作製方法を提供する。
【解決手段】一対の導電層に有機化合物層が挟まれた構造を有する有機メモリ素子において、該有機メモリ素子へのデータの書き込みをレーザ照射装置を用いたレーザ照射により行う。また、レーザ発振器から射出したレーザビームは、回折光学素子により複数に分岐され、一度の照射で該有機化合物層上の複数箇所にレーザビームを照射される。 （もっと読む）

【課題】相変化メモリにおいて、相変化物質と下部電極との接触面積を画期的に減らして、低電力で動作可能であり、かつ、集積度をさらに向上させることができる炭素ナノチューブを利用した相変化メモリ及びその製造方法を提供すること。
【解決方法】相変化を誘導するのに必要な外部電流を供給する電流源電極と、電流源電極と側方向に対向する相変化物質層と、電流源電極と相変化物質層との間に複数配列した炭素ナノチューブ電極と、炭素ナノチューブ電極の外側に形成されて炭素ナノチューブ電極から生成される熱が外部に伝達されるのを抑制する絶縁体とを含む。 （もっと読む）

【課題】層間絶縁膜上に平坦なバリア膜を形成する場合であっても、導体プラグを良好に形成し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上及び強誘電体キャパシタ４２上に第１の絶縁膜４８を形成する工程と、第１の配線５６ａ〜５６ｃを形成する工程と、第２の絶縁膜６０を形成する工程と、第２の絶縁膜の表面を平坦化する工程と、熱処理炉を用いて熱処理を行うことにより第２の絶縁膜中から水分を除去する工程と、Ｎ_２Ｏガス又はＮ_２ガスを用いて生成されたプラズマ雰囲気中にて熱処理を行うことにより、第２の絶縁膜中から水分を除去するとともに第２の絶縁膜の表面を窒化する工程と、第２の絶縁膜上にバリア膜６２を形成する工程と、バリア膜及び第２の絶縁膜にコンタクトホール６８を形成する工程と、コンタクトホール内に導体プラグ７０を埋め込む工程とを有している。 （もっと読む）