【課題】優れた特性を有するメモリーセルを提供することにある。
【解決手段】
a)二つの対向面を有する有機半導体、
b)有機半導体の一つの面と接触する二つの隔置された電極（その間の距離はチャンネル長さであり、その間の有機半導体の部分はチャンネル領域として形成される）、
c)誘電率及び二つの対向面を有する強誘電ポリマー（一つの面はチャンネル領域の少なくとも一部について有機半導体の一つの面と接触している）、及び
d)チャンネル領域の少なくとも一部について強誘電ポリマーの一つの面と接触しているゲート電極
を含むことを特徴とするメモリーセル。 （もっと読む）

自分に印加された電圧差に応答して電気コンダクタンスのレベルを可逆的に変化させるメモリ素子に特に適する３次元アレイを開示する。半導体基板の上の別々の距離のところに位置する複数のプレーンにメモリ素子が形成される。全プレーンのメモリ素子が接続されるビット線の２次元アレイは、基板からその複数のプレーンを通って垂直に向けられる。片側ワード線アーキテクチャは、２行のメモリ素子の間で１つのワード線を共有する代わりにメモリ素子の各行のために唯１つのワード線を設け、これによりアレイ中のメモリ素子をワード線を横断させてつなぐことを回避する。メモリ素子の行は同様にローカルビット線の対応する行によりアクセスされるけれども、ローカルビット線の隣接する行間での結合の拡張はなく、従ってワード線を越えるリーク電流はない。
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不揮発性記憶装置は、Ｙ線の組と、共通Ｘ線と、それぞれが共通Ｘ線に接続された複数のデータ記憶素子と、共通Ｘ線及び特定のＹ線に接続されたダミー記憶素子と、共通Ｘ線及びＹ線の組と通信する制御回路を有している。複数のデータ記憶素子は、第１状態又は第２状態になることができる。ダミー記憶素子は、導電状態にある。制御回路は、ダミー記憶素子を介して特定のＹ線から第１のデータ記憶素子に電流を流すことによって、複数のデータ記憶素子のうちの第１データ記憶素子を第１状態から第２状態に変化させるために、制御信号を共通Ｘ線及びＹ線の組に供給する。制御回路は、複数のデータ記憶素子のうちの第２状態に予め変化させられているデータ記憶素子とこれらに関連付けられた異なるＹ線から複数のデータ記憶素子のうちの付加的なデータ記憶素子へ電流を流すことによって、付加的なデータ記憶素子を第１状態から第２状態に順次に変化させるために、制御信号を共通Ｘ線及びＹ線の組に供給する。
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【課題】従来構造のフラッシュメモリと比べてはるかに微細化可能な、フラーレンによるダイポールを利用した半導体記憶素子を提供する。
【解決手段】半導体領域を含む第１の電極１１と、第１の電極１１上に形成され、膜厚方向に設けられた孔を有する絶縁膜１２と、孔の開口部を覆って閉鎖された空間１３を形成する金属を含む第２の電極１５と、閉鎖空間１３内に配置され、電圧の印加により第１または第２の電極１１，１５のいずれかの側に移動することにより第１の電極１１と第２の電極１５との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレン１４を具備する。 （もっと読む）

【課題】キャパシタ構造物とその製造方法、及び前記キャパシタ構造物を含む半導体装置とその製造方法を提供すること。
【解決手段】キャパシタ構造物は、平らな上面を有し、基板上に第１方向に複数個形成されて下部電極カラムを定義する下部電極であって、前記下部電極カラムは、前記第１方向に垂直する第２方向に複数個形成されて下部電極マトリックスを形成し、少なくとも隣接する２つの下部電極の上部の側壁上に形成される複数個の支持構造物と、前記下部電極及び支持構造物の表面に沿って具備される誘電膜と、及び前記誘電膜上に具備される上部電極と、を含む。 （もっと読む）

【課題】リセット動作時において誤セット動作が生じることを効果的に抑制し、信頼性の高い高集積記憶装置を提供する。
【解決手段】メモリセルＭＣは、ダイオードＤＩと可変抵抗素子ＶＲとを直列接続してなる。ダイオードＤＩは、ｐ＋型層Ｄ１と、ｎ＋型層Ｄ３と、これに挟まれたｎ−型層Ｄ２の積層構造により構成される。ｐ＋型層Ｄ１はシリコン−ゲルマニウム混合物（Ｓｉ_１−ｘＧｅ_ｘ（０＜ｘ≦１））で構成され、ｎ−型層Ｄ２、ｎ＋型層Ｄ３はシリコン（Ｓｉ）で構成されている。 （もっと読む）

【課題】メモリセルを可及的に小さくできるとともにセル単位で書き込み消去が可能な不揮発性半導体メモリを提供する。
【解決手段】ＮＡＮＤ列であって、絶縁膜１１上の半導体領域と、ソース／ドレイン領域１４ａ、１４ｂと、チャネル領域１２と、電荷をトラップできる電荷トラップ膜２０と、磁化の向きが固定された第１のハーフメタル強磁性金属からなるソース／ドレイン電極４０_１とを有し、各電荷トラップ膜上に設けられ、第２のハーフメタル強磁性金属からなるゲート電極３０_ａ１、３０_ａ２であって、前記ゲート電極は、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略平行な第１の領域と、磁化の向きが略反平行な第２領域から構成され、前記第１の領域が、前記ゲート電極に電流を印加することにより、前記電荷トラップ膜上から前記絶縁膜上へ、及び前記絶縁膜上から前記電荷トラップ膜上へと、可逆的に移動可能となっているゲート電極と、を備える。 （もっと読む）

【課題】小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性の良いメモリセルアレイを提供する。
【解決手段】複数のメモリセル１００をアレイ状に配置したメモリセルアレイ１０において、メモリセル１００はＭＯＳトランジスタ１１０とＭＯＳトランジスタ１１０の一方の拡散層１１２ａに接続する第１電極１１３を有するコンタクトホール１０１ａ内に形成されたナノギャップ素子１２０とを有し、ナノギャップ素子１２０は第１導電体１２１と第１導電体１２１の上方に設けられた第２導電体１２２との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙を有し、ワード線ＷＬはＭＯＳトランジスタ１１０のゲート領域１１５と接続し、第１ビット線ＢＬ１はＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続し、第２ビット線ＢＬ２は第２導電体１２２と接続していることを特徴とする。 （もっと読む）

集積されたhigh-k誘電層と金属制御ゲートを有する半導体デバイスが記載されている。当該半導体デバイスの製造方法が記載されている。当該半導体デバイスの実施例は、浮遊ゲート上に設けられたhigh-k誘電層を有する。前記high-k誘電層は凹部を画定する。前記凹部内に金属制御ゲートが形成される。
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【課題】キャパシタを含むメモリ素子において面積の縮小とジャンクション漏洩電流を抑制できるスイッチ及びその形成方法を提供する。
【解決手段】メモリセルを含むメモリ素子において、メモリセルは、ストレージノード１０９ａ，１０９ｂ、第１電極１２４ａ及び第２電極１１４ａ，１１４ｂを含む。前記ストレージノード１０９ａ，１０９ｂは電荷を保存し、前記第１電極１２４ａは前記第２電極１１４ａ，１１４ｂに電圧が加わるとき、前記ストレージノード１０９ａ，１０９ｂと接続するように移動するメモリ素子。 （もっと読む）

可逆的に抵抗を切り換える金属−絶縁物−金属（ＭＩＭ）スタックを形成する方法が提供される。この方法は、縮退ドープされた半導体材料を含む第１の導電層を形成することと、第１の導電層上に炭素系可逆抵抗スイッチング材料を形成することと、を含む。また、他の態様も提供される。
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【課題】ＯＮＯ膜とシリサイド膜との短絡を起こさないようにし、ＯＮＯ膜での電荷の不安定や電解分布の不均一、ＯＮＯ膜の膜質低下などを防止する。
【解決手段】不揮発性半導体記憶装置はワードゲート２２とコントロールゲート２４と電荷蓄積層１４とを具備する。ワードゲート２２は半導体基板１０のチャネル領域上方に絶縁層１２を介して設けられている。コントロールゲート２４はワードゲート２２の側方に設けられている。電荷蓄積層１４はチャネル領域とコントロールゲート２４との間、及び、ワードゲート２２とコントロールゲート２４との間にＯＮＯ膜で設けられている。コントロールゲート２４は、シリサイド層２４ａと、非シリサイド層２４ｂ、２４ｃとを備える。シリサイド層２４ａはニッケルを含むシリサイドで設けられている。非シリサイド層２４ｂ、２４ｃはシリサイド層２４ａと電荷蓄積層１４との間に設けられている。 （もっと読む）

【課題】半導体層と絶縁膜との間の界面の特性を改善した不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１０１は、チャネル１ａとチャネル１ａの両側に設けられたソース領域及びドレイン領域２とを有する半導体層１と、チャネル１ａの上に設けられた第１絶縁膜３Ａと、第１絶縁膜３Ａの上に設けられた電荷保持層３Ｂと、電荷保持層３Ｂの上に設けられた第２絶縁膜３Ｃと、第２絶縁膜３Ｃの上に設けられたゲート電極４と、を有するメモリセルと、ゲート電極４と半導体層１との間に、一定の振幅と一定の周波数とを有するバースト信号を印加し、電荷保持層に電荷の書き込み及び消去の少なくともいずれかの処理を行う駆動部２０と、を備える。 （もっと読む）

【課題】 書き換え及び読み出しがランダムかつ無制限に可能で、安価で高性能な不揮発性メモリを提供する。
【解決手段】 単位メモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つＭＩＳＦＥＴ１０８と、ＭＩＳＦＥＴのドレインと一方端が電気的に接続セル二端子構造の抵抗変化素子１１３で構成されている。ＭＩＳＦＥＴ１０８が揮発性メモリ素子、抵抗変化素子１１３が不揮発性メモリ素子として機能し、電源ＯＦＦ前にはＭＩＳＦＥＴ１０８に記憶されている情報を抵抗変化素子１１３に複製し、電源ＯＮ時には抵抗変化素子に記憶されている情報をＭＩＳＦＥＴ１０８に転送して、ＭＩＳＦＥＴ１０８をランダム書き換え・読み出しが可能な揮発性メモリとして使用する。 （もっと読む）

【課題】メモリセル間の短絡を防ぐことで、リーク電流を低減する、抵抗変化型不揮発性メモリセルを備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１の絶縁層１１上に設けられ、かつ第１の方向に延在する第１の配線層１３と、第１の配線層１３上に柱状に設けられ、かつ直列に接続された非オーミック素子１８と可変抵抗素子１４とを含む不揮発性メモリセルＭＣと、メモリセルＭＣ上に設けられ、かつ面内方向に単一の層で構成されたバリア層２１と、バリア層２１上に設けられ、かつ面内方向に単一の層で構成された導電層３０と、第１の絶縁層１１上に設けられ、かつメモリセルＭＣ、バリア層２１及び導電層３０の側面を覆う第２の絶縁層２０と、導電層３０上に設けられ、かつ第２の方向に延在する第２の配線層２２とを含む。 （もっと読む）

【課題】低電圧で書き込み、読み出しを行うことができる、消費電力の小さい安価な記憶素子と、その製造方法を提供する。
【解決手段】絶縁性基板１００上の第１の導電体１０１上に、０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、溶媒及び樹脂を含む導電性ペースト１０２を配置し、溶媒を気化させて導電性ペースト１０２中に含まれる導電性を有する粒子１０３同士を接触させ、導電性ペースト１０２の導電性を向上させる。一方、第１の導電体１０１と導電性を有する粒子１０３の間には、薄い樹脂の層１０５が残存し、樹脂の層１０５は、電圧印加によって絶縁破壊させることが可能である。そのため、樹脂の層１０５は、メモリ層として機能させることが可能である。このように、メモリ層を有する第２の導電体１０６を形成することができる。 （もっと読む）

【課題】大容量化、低電圧化を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体基板１の表面層のチャネル領域４の両側に、ソース２及びドレイン３が形成されている。半導体基板１のチャネル領域４上に、トンネル絶縁膜５が形成されている。トンネル絶縁膜５の上に、フローティングゲート電極６が、ソース２及びドレイン３のいずれにも重ならないように配置されている。フローティングゲート電極６を覆うように、チャネル領域４の上方にゲート絶縁膜７が形成されている。ゲート絶縁膜７の上に、ソース２及びドレイン３に接するかまたは部分的に重なるようにコントロールゲート電極８が配置されている。フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。 （もっと読む）

【課題】高い電流密度を持つカーボンナノチューブを利用した半導体素子の配線形成方法、およびその方法により製造される超高集積度の半導体素子を提供する。
【解決手段】半導体素子の電極１２０表面を前処理して活性化させる段階と、電極の活性化した表面１２２上に絶縁層１３０を形成した後、電極の活性化した表面の一部を露出させるために絶縁層を貫通するコンタクトホール１３２を形成する段階と、コンタクトホールを通じて電極の活性化した表面に炭素が含まれているガスを供給して前記電極の活性化した表面からカーボンナノチューブ１４０を成長させて配線を形成する段階と、を具備する半導体素子の配線形成方法およびその方法により製造された半導体素子。 （もっと読む）

【課題】従来構成よりも書き込み時（消去時）の消費電流を更に低減することができる可変抵抗素子及びその製造方法を提供する。
【解決手段】第１電極１１と第２電極１３の間に可変抵抗体１２が狭持され、第１電極１１と第２電極１３の間に電圧パルスが印加されることで両電極間の電気抵抗が変化する可変抵抗素子であって、可変抵抗体１２が、遷移金属又はその窒化物からなる第１材料の酸化物で構成される第１領域３６と、第１材料の酸化物よりもエネルギーバンドギャップが大きい材料で構成される第２領域３７と、を有する構成である。第１領域３６は、例えばＴｉの酸化物で構成され、第２領域３７は、例えばＳｉの酸化物で構成される。 （もっと読む）

【課題】良好な動作特性を有するとともに加工が容易な多層型の相変化型、あるいは抵抗変化型の不揮発性記憶装置、及びその製造方法を提供する。
【解決手段】複数の単位メモリ層２Ａを積層した不揮発性記憶装置において、単位メモリ層２Ａのそれぞれは、第１の方向に延在する第１の配線１０と、第１の方向に対して非平行な第２の方向に延在する第２の配線４０と、第１の配線１０と第２の配線４０との間に挟持され、第１の配線１０と第２の配線２０間の電圧により特性が変化する相変化層や可変抵抗層などによる記録部３０と、を有し、隣接する単位メモリ層２Ａの境界において、絶縁層５０と、絶縁層５０を上下方向から挟持する、第１の配線１０及び第２の配線４０から選択される一対の配線と、を有する境界部２Ｔを有する。境界部２Ｔに含まれる絶縁層５０、並びに第１の配線１０及び第２の配線４０から選択される２つの配線は、一括して加工される。 （もっと読む）