電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法に対する様々な実施例が与えられる。一実施例では、半導体デバイスは、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層を含む。ソース層は電気的浸透性及びパーフォレーションを有する。半導体チャネル層はソース層及びメモリ層と接触する。ソース層及び半導体チャネル層は、ゲート電圧チューナブル電荷注入バリアを形成する。
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炭素／トンネル障壁／炭素・ダイオード及び炭素／トンネル障壁／炭素・ダイオードの形成方法を開示する。炭素／トンネル障壁／炭素はメモリアレイ内でステアリング素子として用いられてもよい。メモリアレイ内の各メモリセルは可逆的抵抗性スイッチング素子、及びステアリング素子として炭素／トンネル障壁／炭素・ダイオードを含んでいてもよい。トンネル障壁は半導体又は絶縁体を含んでいてもよい。従って、ダイオードは炭素／半導体／炭素・ダイオードであってもよい。ダイオード内の半導体は真性であってもよいし、ドープされていてもよい。ダイオードが平衡状態にある場合は、半導体が空乏化されることがある。例えば、空乏領域が半導体領域の一端から他端まで延びるように、半導体が低濃度にドープされてもよい。ダイオードは炭素／絶縁体／炭素・ダイオードであってもよい。 （もっと読む）

発明は、小分子有機機能性材料を含む乳濁液及び分散液、それらの調製のため方法、小分子有機機能性材料と、任意にさらなる有機機能性材料とを含むエレクトロニクス素子及びエレクトロニクス素子の調製のためのそれらの使用に関する。 （もっと読む）

【課題】相変化物質膜を有する可変抵抗メモリ装置の加熱電極の形成方法とこれを利用する可変抵抗メモリ装置を提供する。
【解決手段】可変抵抗メモリ装置の製造方法は、加熱電極を形成し、加熱電極上に可変抵抗の物質膜を形成し、そして、可変抵抗の物質膜上に上部電極を形成する。加熱電極はチタニウムより原子の半径が大きい金属窒化物を含み、プラズマを利用しない熱化学蒸着（ｔｈｅｒｍａｌ ＣＶＤ）法で形成される。 （もっと読む）

【課題】素子特性の劣化を可及的に防止することのできる半導体装置を提供する。
【解決手段】半導体基板５１と、半導体基板上に設けられたゲート絶縁膜５３と、ゲート絶縁膜上に設けられた第１ゲート電極５４ａと、第１ゲート電極上に設けられ金属および酸素を含む電極間絶縁膜５５と、電極間絶縁膜上に設けられた第２ゲート電極５４ｂと、第１および第２ゲート電極の両側の半導体基板に設けられたソース／ドレイン領域５８ａ、５８ｂと、を備え、電極間絶縁膜５５は、リン、砒素、アンチモン、ビスマスのうちから選択された少なくとも１つの添加元素を含み、その含有量が０．１ａｔ％以上３ａｔ％以下である。 （もっと読む）

【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。 （もっと読む）

本発明は、４倍ハーフピッチレリーフパターニングのための双側壁パターニングを用いてメモリ線および構造を製作する装置、方法およびシステムを提供する。本発明は、基板の上方に配される第１のテンプレート層からフィーチャを形成することと、フィーチャに隣接してハーフピッチの側壁スペーサを形成することと、ハーフピッチの側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内により小さいフィーチャを形成することと、より小さいフィーチャに隣接して４分の１ピッチの側壁スペーサを形成することと、４分の１ピッチの側壁スペーサをハードマスクとして用いることによって導体層から導体フィーチャを形成することとを含む。多数の追加の態様が開示される。
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【課題】製造工程の簡略化および製造時間短縮を目的とする、メモリセルと周辺回路を備える半導体装置と製造方法を提供する。
【解決手段】トランジスタ形成層３０上に、内部に配線１０ｂを備え、かつ、表面に容量パッド１４ａ，１４ｂを有する絶縁層３２を形成する工程と、絶縁層３２を層間絶縁膜１６で覆い、層間絶縁膜１６を貫通する第一のホール１６ａと、第一のホール１６ａよりも大きい直径を有する第二のホール１６ｂおよび第三のホール１６ｃを、それぞれメモリセル部と周辺回路部に同時に形成する工程と、各ホール内を覆う下部電極１８と容量絶縁膜１９と上部電極２０と容量サポート２１を形成することにより第一のホール１６ａを充填するとともに、第二のホール１６ｂと第三のホール１６ｃ内側に空洞を形成する工程と、空洞内に、配線１０ｂと容量パッド１４ｂにそれぞれ接続するコンタクト１６ｄ，１６ｅを形成する工程と、を具備している。 （もっと読む）

塩素、臭素又はヨウ素と反応しやすい誘電体材料にフッ素を含むパッシベーション層を堆積する方法が本明細書に開示される。パッシベーション層は、反応しやすい誘電体層を保護することができ、それにより、パッシベーション層に塩素、臭素又はヨウ素を含む前駆体を用いて堆積が可能となる。 （もっと読む）

有機メモリデバイスは、第１のゲート電極（４）と、第１のゲート誘電体（６）と、有機半導体材料（２）と、第２のゲート誘電体（７）と、第２のゲート電極（８）とを備えるデュアルゲートトランジスタである。ソース・ドレイン電極（５）が、有機半導体材料（２）中に配置されるとともに、電極間表面を規定する。捕捉領域（９）が、有機半導体材料（２）とゲート電極（４，８）のうちの一方との間に配置されるとともに、ゲート電極（４，８）のうちの一方または有機半導体材料（２）と電気的に接触する。捕捉領域（９）は少なくとも電極間表面と対向する。
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半導体ｐ−ｉ−ｎダイオードおよび半導体ｐ−ｉ−ｎダイオードを形成する方法を開示する。一形態において、一の導電型（ｐ＋またはｎ＋の一方）を有するようにドープされた領域と、ｐ−ｉ−ｎダイオードへの電気コンタクトの間に、ＳｉＧｅ領域が形成される。ＳｉＧｅ領域は、コンタクト抵抗を低減する働きをすることができ、順バイアス電流を増加させることができる。ドープされた領域は、ドープされた領域がＳｉＧｅ領域とダイオードの真性領域との間に存在するように、ＳｉＧｅ領域の下方を伸びている。ｐ−ｉ−ｎダイオードは、シリコンから形成することができる。ＳｉＧｅ領域の下方のドープされた領域は、付加されたＳｉＧｅ領域によって逆バイアス電流が増加することを防止する働きをすることができる。一実施形態では、メモリアレイ内の上向きのｐ−ｉ−ｎダイオードの順バイアス電流が、下向きのｐ−ｉ−ｎダイオードの順バイアス電流に実質的に一致するように、ＳｉＧｅは形成される。これらのダイオードが３Ｄメモリアレイの読み出し／書き込み材料に用いられた場合に、より良いスイッチング結果を達成することができる。
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【課題】浮遊ゲート電極を有するメモリセルの高集積化を実現する半導体装置の製造方法を提供する。
【解決手段】半導体層１１の表面にトンネル絶縁膜１２を介してシリコンを含む第１の導電体層を形成する工程と、第１の導電体層の表面から半導体層１１に至る分離溝９を形成し、第１の導電体層が所定幅で分離された、浮遊ゲート電極となる複数の導電板１３ｂを形成する工程と、導電板１３ｂ側面の中間部まで、分離溝９を素子間絶縁膜１５で埋め込む工程と、複数の導電板１３ｂの間隔を所定幅と同等以上の幅に維持しながら、導電板１３ｂの露出面にシリコン窒化膜１６ａを形成する工程と、制御ゲート電極１９ａとなる第２の導電体層を形成して分離溝９の上部を埋め込む工程と、を備え、シリコン窒化膜１６ａは、窒素元素を含む原料ガスを励起させて生成する窒素ラジカルによって、導電板１３ｂに含まれるシリコンを窒化して形成される。 （もっと読む）

【課題】消費電力を低減させ且つ誤動作を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】可変抵抗層６３は、炭素Ｃ、及び元素群Ａから選ばれる少なくともいずれか１種類以上の元素を含む第１化合物６３１と、化合物群Ｇ２から選ばれる少なくともいずれか１種類以上の第２化合物６３２とを含む混合体にて構成されている。可変抵抗層６３中での第１化合物６３１の濃度は、３０ｖｏｌ．％以上であり且つ７０ｖｏｌ．％以下である。元素群Ｇ１は、水素、ボロン、窒素、シリコン、及びチタンを含む。化合物群Ｇ２は、酸化シリコン、酸窒化シリコン、窒化シリコン、窒化炭素、窒化ホウ素、窒化アルミニウム、アルミニウム酸化物、炭化珪素を含む。 （もっと読む）

【課題】ＤＲＡＭセルの密度を向上させ、製造工程を簡素化し、リフレッシュレートを下げることができるＤＲＡＭセルを提供する。
【解決手段】ＤＲＡＭセルは、半導体材料からなり、主表面１０２を有する基板１００と、主表面１０２に形成されたトランジスタ１２０と、トランジスタ１２０の上方に設けた金属層に形成した磁器コンデンサ１４０とを備える。磁器コンデンサ１４０は、第１の磁性層１４２と、第１の磁性層１４２上に形成した誘電体層１４４と、誘電体層１４４上に形成した第２の磁性層１４６とを有する。誘電体層１４４が非導電性材料からなり、第１の磁性層１４２及び第２の磁性層１４６がＣｏＮｉＦｅ合金からなる。 （もっと読む）

【課題】相変化メモリにおいて、相変化物質と下部電極との接触面積を画期的に減らして、低電力で動作可能であり、かつ、集積度をさらに向上させることができる炭素ナノチューブを利用した相変化メモリ及びその製造方法を提供すること。
【解決手段】外部電流を供給する電流源電極と、少なくとも２つの異なる状態を有する相変化物質層と、電流源電極と相変化物質層との間に複数配列した炭素ナノチューブ電極と、炭素ナノチューブ電極の外側に形成される絶縁体と、炭素ナノチューブ電極と相変化物質層との間に位置し、炭素ナノチューブ電極と接触する熱生成抵抗層とを備えることを特徴とする炭素ナノチューブを利用した相変化メモリ。 （もっと読む）

可逆抵抗切替素子を使用する記憶システムと、その記憶システムを動作させる方法が記載される。ここでは、メモリセルが有する様々な抵抗を考慮して、書き込み条件を変更する技術が開示される。これらの技術は、少数回の試行によってメモリセルへの書き込みが可能であり、時間及び／又は電力を節約することができる。また、電流／電力の最大時の消費量を抑制しつつ、高い書き込み帯域幅を実現するための技術が開示される。一実施形態では、電流／電力の最大時の消費量を削減するべく、複数のメモリセルに同時に書き込みを行うためのページマッピング方式が提供される。
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【課題】隣接セルとの容量を低減し、カップリング比を向上させる。
【解決手段】半導体記憶装置は、半導体基板１０１と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜１０３と、前記第１の絶縁膜間にビット線方向に沿って設けられた素子分離領域１０２と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜１０４ａ、前記第１の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜１０４ｂ、及び前記第２の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜１０４ｃを有する電荷蓄積層１０４と、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜１０７と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜１０５と、前記第３の絶縁膜上に設けられた制御ゲート電極１０６と、を備える。 （もっと読む）

【課題】
形状に限定されることなく、柔軟性ないし可撓性を有し、任意の形状の各種装置を作成することが可能な素子を用いた集積装置を提供すること。
【解決手段】
回路素子が長手方向に連続的又は間欠的に形成されている素子、回路を形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている素子を複数複数束ね、撚り合せ、織り込み又は編み込み、接合し、組み合わせて成形加工し又は不織状に成形したことを特徴とする。 （もっと読む）