【課題】メモリ層の積層数を増大しても、メモリ層からの引き出しが複雑化しない高記憶容量を可能とする不揮発性記憶装置及びその製造方法を提供する。
【解決手段】第１配線と、前記第１配線に対して非平行に設けられた第２配線と、前記第１配線と前記第２配線との間に設けられた記録層と、を含む単位メモリ層を、前記単位メモリ層の層面に垂直な方向に複数積み重ねてなる不揮発性記憶装置であって、前記単位メモリ層のそれぞれの前記第１配線及び前記第２配線の少なくともいずれかに接続され、同一平面上の前記少なくともいずれかを一括して選択するレイヤー選択トランジスタを備えたことを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【目的】ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化し、過電流となった主電流を確実に遮断できて、電気経路を確実に開放できるヒューズ素子を半導体基板内に形成した半導体装置およびその製造方法を提供する。
【解決手段】ｐ半導体基板１に形成したトレンチ１８の内壁にシリコン酸化膜２１を介してヒューズ素子２２を形成し、トレンチ１８の開口部を塞ぐようにポリイミド膜２３を被覆することで、溶断したヒューズ素子２２が再度固化したときに、固化したヒューズ材で第１表面端子ａと第２表面端子ｂの間を短絡しないようにする。半導体装置内にヒューズ素子２２を有することで、ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化できる。 （もっと読む）

いくつかの態様において、メモリセルを形成する方法が提供され、この方法は、（１）基板の上方に第１の導体を形成することと、（２）（ａ）シリコンゲルマニウム（「Ｓｉ／Ｇｅ」）を含むカーボンナノチューブ（「ＣＮＴ」）シード層を第１の導体上に形成し、（ｂ）堆積されたＣＮＴシード層の表面を平坦化し、（ｃ）ＣＮＴシード層上にＣＮＴ材料を選択的に形成することによって、第１の導体の上方にＣＮＴ材料を選択的に形成することと、（３）ＣＮＴ材料の上方にダイオードを形成することと、（４）ダイオードの上方に第２の導体を形成することと、を含む。多数の他の態様も提供される。
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金属炭化物膜を形成する方法が提供される。いくつかの実施形態では、基体は、遷移金属種およびアルミニウム炭化水素化合物（ＴＭＡ、ＤＭＡＨ、またはＴＥＡなど）の交互のパルスに曝露される。このアルミニウム炭化水素化合物は、アルミニウム濃度、抵抗率、接着および耐酸化性などのその金属炭化物膜の所望の特性を達成するように選択される。いくつかの実施形態では、この方法は、フラッシュメモリにおける制御ゲートの仕事関数を決定する金属炭化物層を形成するために使用される。 （もっと読む）

バーチカル（垂直）型相変化メモリセル（２）は相変化メモリ材料の活性領域（２４）を有し、この活性領域（２４）は、相変化メモリ材料の一部上にのみ延在する接点を設ける、または相変化メモリ材料の一部のみを露出させる絶縁層を設けることのいずれかで画定する。１個のセルには１個以上の活性領域（２４）が存在し、各セルに１ビット以上のデータを格納することができる。
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【課題】隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供することを目的としている。
【解決手段】フラッシュメモリの隣接ワードライン間を埋め込む絶縁膜としてＯ_３−ＴＥＯＳ膜が埋め込まれており、特にビットライン上の隣接ワードライン間が下地依存性を有するＯ_３−ＴＥＯＳ膜１０９によってシームレスに埋め込まれていることを特徴としている。 （もっと読む）

【課題】サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするＳＲＡＭ型の半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成されたサイリスタ形成領域２１を分離する素子分離領域１２と、サイリスタ形成領域２１に形成されていて、ｐ型の第１領域（第１ｐ型領域）ｐ１と、ｎ型の第２領域（第１ｎ型領域）ｎ１と、ｐ型の第３領域（第２ｐ型領域）ｐ２と、ｎ型の第４領域（第２ｎ型領域）ｎ２とが順に接合されたサイリスタＴ１、Ｔ２と、第２ｐ型領域ｐ２の下部に形成されたｎ型の第５領域（第１ウエル領域）３１を有する半導体装置１において、第５領域３１の底部および素子分離領域１２の下部に接合するｐ型の第６領域（第２ウエル領域）３２を有する。 （もっと読む）

【課題】所望の特性の層をより良好に確保できる多層浮遊ゲート不揮発性メモリデバイスを提供する。
【解決手段】本発明は、異なる導電性または半導電性の材料で構築された少なくとも２つの層（１ａ，１ｂ）を含む浮遊ゲートを持つ浮遊ゲート不揮発性メモリセルに関する。浮遊ゲートの少なくとも２つの層は、層間の直接トンネル電流を可能にする所定の厚さを有する中間誘電体層によって分離している。 （もっと読む）

【課題】記録材料と選択素子の両方を薄膜で形成する場合、書換え動作等の熱により、記録材料層と隣接する層からの記録材料への原子拡散を防止し、安定な書換え条件を保つ相変化メモリを提供する。
【解決手段】相変化メモリは、第一金属配線層１０２上に、第一ポリシリコン層１０７、第二ポリシリコン層１０６、半導体層１０５、不揮発性記録材料層１０４、第二金属配線層１０３、第三金属配線層１０１を順に積層した構造である。不揮発性記録材料層１０４と第一、第二ポリシリコン層１０７、１０６との間に、５ｎｍ以上２００ｎｍ以下の膜厚の半導体層１０５が設けられているので、書換え動作の際に発生する熱によりｐｎポリシリコンダイオード内に不純物としてドーピングされている原子が不揮発性記録材料層１０４まで拡散することを抑制することができる。 （もっと読む）

【課題】 相互に異なるしきい値電圧要件を有する複数のトランジスタを結合するための技法を提供する。
【解決手段】 一態様では、半導体デバイスは、第１および第２のｎＦＥＴ領域と第１および第２のｐＦＥＴ領域とを有する基板と、第１のｎＦＥＴ領域の上の基板上のロジックｎＦＥＴと、第１のｐＦＥＴ領域の上の基板上のロジックｐＦＥＴと、第２のｎＦＥＴ領域の上の基板上のＳＲＡＭ ｎＦＥＴと、第２のｐＦＥＴ領域の上の基板上のＳＲＡＭ ｐＦＥＴとを含み、そのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含む。ロジックｎＦＥＴゲート・スタックは、高Ｋ層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックｐＦＥＴ、ＳＲＡＭ ｎＦＥＴ、およびＳＲＡＭ ｐＦＥＴのうちの１つまたは複数のしきい値電圧に対してロジックｎＦＥＴのしきい値電圧をシフトするようにさらに構成される。 （もっと読む）

【課題】抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子を提供する。
【解決手段】基板１０と、基板１０上に配置された第１の電極１１および第２の電極１３と、第１および第２の電極の間に配置された抵抗変化部１２とを含み、第１および第２の電極の間の電気抵抗値が異なる２以上の状態が存在し、第１および第２の電極を介して抵抗変化部１２に駆動電圧または電流を印加することにより、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子１であって、第１の電極１１と絶縁膜１４との積層構造を有する積層体１５が基板１０上に配置され、抵抗変化部１２は、その側面が第１の電極１１および絶縁膜１４の双方の側面に接するように積層体１５と接しており、抵抗変化部１２と第２の電極１３とが、各々の側面において互いに接している素子とする。 （もっと読む）

【課題】相変化メモリ素子を提供する。
【解決手段】基板上に一方向に延伸しているワードラインと、ワードライン上に位置する第１半導体パターンと、第１半導体パターン上に位置するノード電極と、第１半導体パターンとノード電極との間に形成されたショットキーダイオードと、ノード電極上に位置する相変化抵抗体と、を備える半導体メモリ素子。 （もっと読む）

【課題】メモリセルをプログラムするための電力量を最小限に抑えるため、メモリセルの相変化材料と少なくとも１つの電極との界面領域を最小にできる、より密度の高い相変化メモリを提供する。
【解決手段】相変化メモリセル２００ａは、第１の電極２０２、誘電体材料層２０４、スペーサ材料層２０６、相変化材料層２０８、および第２の電極２１０を有している。第１の電極２０２は、誘電体材料層２０４、スペーサ材料層２０６、および相変化材料層２０８に接触している。相変化材料層２０８は、スペーサ材料層２０６および第２の電極２１０に接触している。誘電体材料層２０４およびスペーサ材料層２０６は、内部に相変化材料が堆積される孔２０９を形成している。孔２０９は、第１の電極２０２と相変化材料層２０８との界面が、サブリソグラフィック断面を有している。 （もっと読む）

【課題】シリコンピラーを用いた縦型トランジスタを有する改良されたＤＲＡＭや相変化メモリ等の半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、シリコンピラー１０によってセルトランジスタＴｒが構成され、シリコンピラー１０の下部に位置する第１の拡散層１１が基準電位配線ＰＬに共通接続されている。ワード線方向に隣接するシリコンピラー１０を覆うゲート電極１４は互いに接触している。また、ゲート電極１４は、ダミーゲート電極と補助ワード線を介して上層の配線に接続されている。層間絶縁膜６１と層間絶縁膜６２との間には、空洞６０が形成されている。隣り合うキャパシタＣｐの大部分は、空洞６０を介して隣接することから、キャパシタ間の容量が大幅に低減する。 （もっと読む）

可変調な注入障壁およびこれを備えた半導体素子が開示されている。更に具体的には、本発明は２端子で不揮発のプログラマブル抵抗器に関する。このような抵抗器は不揮発性のメモリデバイスに適用され、例えばディスプレイにおける能動スイッチとして用いられる。本デバイスは、電極層の間に強誘電体物質と半導体物質の混合物を備えた記録層を備える。好ましくはこの混合物の物質は両方ともポリマーである。 （もっと読む）

【課題】フローティングゲート構造を有し、駆動電圧を低減可能な半導体素子を提供する。
【解決手段】半導体素子１０は、ｎ型Ｓｉからなる基板１上に形成したＳｉＯ_２層４上に、電荷蓄積層５，６を順次積層したフローティングゲート構造からなる。電荷蓄積層５は、アンドープのＳｉからなる量子ドット５１ａ〜５１ｃと、それを被覆する酸化層５２とからなる。電荷蓄積層６は、ｎ^＋Ｓｉからなる量子ドット６１ａ〜６１ｃと、それを被覆する酸化層６２とからなる。そして、量子ドット６１ａ〜６１ｃ中に元来的に存在する電子は、パッド１２，１３からゲート電極９に印加される電圧に応じて、トンネル接合を介して量子ドット６１ａ〜６１ｃと量子ドット５１ａ〜５１ｃとの間を移動し、量子ドット５１ａ〜５１ｃおよび／または量子ドット６１ａ〜６１ｃ中に分布する。この分布状態は、電流Ｉ_ＳＤによって検出される。 （もっと読む）

【課題】歩留まりが高く、簡便かつ安価に記憶素子を提供することを課題とする。
【解決手段】第１の導電層を形成し、第１の導電層上に、有機物に被覆された導電性材料よりなるナノ粒子が溶媒に分散された組成物を吐出し、組成物を乾燥し、第１の導電層上に残存した有機物に被覆されたナノ粒子のうち、表面側に位置するナノ粒子を被覆する有機物を分解する前処理を施した後焼成する。このようにして、表面側に位置するナノ粒子の焼結により第２の導電層を形成する。なお、前処理が施されていない有機物に被覆されたナノ粒子よりメモリ層が形成される。よって、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層に挟持されたメモリ層とを有する記憶素子を、前処理を行うことで簡便に作製することができる。以上のことから、歩留まり良く、簡便かつ安価に記憶素子を提供することが可能となる。 （もっと読む）

【課題】本発明はフィントランジスタを含む半導体素子及びその製造方法に関する。
【解決手段】半導体素子は、素子分離構造を備えた半導体基板に画成されたフィン型活性領域と、フィン型活性領域の上部に形成されたリセスと、フィン型活性領域の上部に形成され、前記リセスを埋め込むシリコンゲルマニウム層を含むゲート電極とを含む。 （もっと読む）

【課題】書き込み時の消費電力が小さく、読み出し専用の記憶装置のメモリ素子に用いられるアンチヒューズを提供する。
【解決手段】アンチヒューズは、第１導電層１１と、第１導電層１１上に非晶質シリコン膜１３と絶縁膜１４とを交互に積層した２層以上の多層膜２０と、多層膜２０上に第２導電層１２を有する。第１導電層１１と第２導電層１２の間に電圧を印加して、多層膜２０の抵抗を低下させることで、メモリ素子にデータを書き込む。第１導電層１１と第２導電層１２の間に非晶質シリコン１３よりも抵抗が高い絶縁膜１４を形成することで、書き込み時にアンチヒューズに流れる電流が低減される。 （もっと読む）

【課題】書き込み／消去及びリテンションに関して優れた特性を有するＭＯＮＯＳ型メモリセルを提供する。
【解決手段】本発明の例に係るメモリセルは、ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ｏ，Ｎである電荷蓄積層と、電荷蓄積層上に形成され、第１絶縁膜より高い誘電率を持つ第２絶縁膜と、第２絶縁膜上に形成された制御ゲート電極とを備える。また、第１絶縁膜の組成と電荷蓄積層の組成との関係は、(A) 第１絶縁膜の価電子帯バンドオフセットが電荷蓄積層の価電子帯バンドオフセットよりも大きく、かつ、(B) 電荷蓄積層内の酸素空孔によるトラップエネルギー準位が電荷蓄積層のバンドギャップ内に存在する、ことを条件に決定される。 （もっと読む）