【課題】ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。 （もっと読む）

【課題】ＣＯ含有プラズマの条件によらず、安定してクリーニングプラズマを生成する方法を提供する。
【解決手段】被エッチングウェハ８０２上に形成された磁性膜を、真空容器８０１内に導入されたＣとＯの元素を含むＣＯ含有ガスにソース電力を印加することでＣＯ含有ガスをプラズマ化し、生成したＣＯ含有プラズマを用い加工する際に、該ＣＯ含有プラズマにて被エッチングウェハ８０２上に形成された磁性膜に所定の加工を施した後、ソース電力８０６を印加したまま、クリーニングガスを導入し、その後ＣＯ含有ガスの導入を停止することで、所定のクリーニングガスを用いたクリーニングプラズマを生成する。 （もっと読む）

【課題】磁気センサ等の半導体素子の特性検査から梱包までの一連の作業をトレイを使用することなく効率的に行う。
【解決手段】各半導体素子１０をダイシングテープ３１上でマトリクス状に並べられた状態に分離する工程と、各半導体素子１０をダイシングテープ３１毎載置して水平方向及び垂直方向に移動しながらプローブに接触させて検査するプローブ検査工程と、プローブ検査工程を経た後の各半導体素子１０をダイシングテープ３１上から少なくとも１個ずつピックアップして搬送テーブル３２上に搭載し、搬送テーブル３２により順次搬送される半導体素子１０の第１の主面１０ａを外観検査する第１の主面検査工程と、第１の主面検査工程を経た後の半導体素子１０を把持して反転し、半導体素子１０の第２の主面１０ｂを外観検査する第２の主面検査工程と、第２の主面検査工程を経た後の半導体素子１０を順次ピックアップして梱包する梱包工程とを備える。 （もっと読む）

【課題】難エッチング材料を、高速、高精度及び低ダメージでエッチングする。
【解決手段】実施形態に係わるエッチング装置は、上面側に披処理基板１９が搭載されるステージ１１と、ステージ１１の上面側を覆うチャンバー１２と、ステージ１１の下面側に付加され、開口部を有する下部電極１３ａと、チャンバー１２内にエッチングガスを供給するガス供給部１４と、下部電極１３ａに高周波を印加することにより、チャンバー１２内のエッチングガスをプラズマ化する高周波電源部１７と、下部電極１３ａの開口部を介して被処理基板１９にマイクロ波を印加することにより、披処理基板１９の温度を最適範囲内に設定するマイクロ波発生部１５と、ガス供給部１４、高周波電源部１７及びマイクロ波発生部１５を制御する制御部１８とを備える。 （もっと読む）

【課題】ＴＡＴの短縮及び製造コストの低下を図る。
【解決手段】実施形態に係わる半導体装置の製造方法は、下地層上にピラーを形成する工程と、ＧＣＩＢ法を用いて、下地層上に、ピラーを覆い、かつ、上面の最も低い部分がピラーの上面よりも下にある絶縁層を形成する工程と、ＣＭＰ法を用いて、絶縁層及びピラーを、絶縁層の上面の最も低い部分まで研磨する工程とを備える。 （もっと読む）

【課題】素子特性の劣化なしにリデポ現象による電気的ショートを防止する。
【解決手段】実施形態に係わる磁気抵抗効果素子は、磁化方向が可変の記憶層１１と、記憶層１１上のトンネルバリア層１２と、トンネルバリア層１２上の磁化方向が不変の参照層１３と、参照層１３上のハードマスク層１４と、参照層１３及びハードマスク層１４の側壁上の側壁スペーサ層１７とを備える。記憶層１１及び参照層１３は、垂直磁化を有し、参照層１３の平面サイズは、記憶層１１の平面サイズよりも小さい。記憶層１１及び参照層１３のサイズ差は、２ｎｍ以下であり、側壁スペーサ層１７は、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ_４Ｃ、Ａｌ_２Ｏ_３及びＡｌＮのうちの１つを備える。 （もっと読む）

【課題】基板の反射率に依存せず、アライメントマークの識別性を確保することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、シリコン基板２４と、シリコン基板２４上に少なくともＮｉＣｏパターン３１とアルミ電極３０とを含んで形成される回路部３と、シリコン基板２４上に回路部３のＮｉＣｏパターン３１と同工程において形成される低反射パターンとしてのＮｉＣｏパターン２２と、ＮｉＣｏパターン２２上に形成され、回路部３のアルミ電極３０と同工程において形成される高反射パターンとしてのアルミパターン２０とを有する。 （もっと読む）

【課題】磁気抵抗効果素子のスピン注入磁化反転特性の劣化が抑制され、製造歩留まりが高い不揮発性記憶装置の製造方法を提供する。
【解決手段】実施形態によれば、複数のメモリセルを有する不揮発性記憶装置の製造方法であって、前記メモリセルのそれぞれは、第１電極を含む下地層と、前記下地層の上に設けられた磁気抵抗効果素子と、前記磁気抵抗効果素子の上に設けられた第２電極と、を有する。前記磁気抵抗効果素子は、記憶層である第１磁性層と、前記第１磁性層の上に設けられたトンネルバリア層と、前記トンネルバリア層の上に設けられ、参照層である第２磁性層と、を含む。前記第２磁性層の表面の一部もしくは前記第１磁性層の表面の一部にイオン化されたガスクラスタを照射して、前記第２磁性層の一部および前記第１磁性層の一部をエッチングする。 （もっと読む）

【課題】安定して動作可能な磁気抵抗効果素子およびその製造方法を提供する。
【解決手段】実施形態の磁気抵抗効果素子は、下部電極と、第１の磁性層と、第１の界面磁性層と、第２の界面磁性層と、第２の磁性層と、上部電極とを持つ。前記第１の磁性層は前記下部電極上に設けられる。前記第１の界面磁性層は、前記第１の磁性層上に設けられる。前記非磁性層は、前記第１の界面磁性層上に設けられる。前記第２の磁性層は前記第２の界面磁性層上に設けられる。前記上部電極は、前記第２の磁性層上に設けられる。前記第１および第２の磁性層は、それぞれ磁化記憶層および磁化参照層の一方および他方である。前記上部電極は、貴金属と遷移元素もしくは希土類元素の合金層もしくは混合物層、または導電性酸化物層を含む。 （もっと読む）

【課題】抵抗変化メモリの製造プロセスにおけるＰＥＰ数を削減する。
【解決手段】実施形態に係わる抵抗変化メモリは、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０と、複数の抵抗変化素子ＭＴＪの側壁上に配置される複数の側壁絶縁層ＰＬとを備える。複数の抵抗変化素子ＭＴＪは、一定ピッチで格子状に配置され、複数の側壁絶縁層ＰＬの側壁に垂直な方向の厚さは、複数の側壁絶縁層ＰＬが互いに部分的に接触し、複数の側壁絶縁層ＰＬ間に複数のホールが形成される値に設定される。複数のビアＶ０は、これら複数のホール内に配置される。 （もっと読む）

【課題】単純な方式で集積度が向上し電気的特性が改善された３次元ダブルクロスポイントアレイを有する半導体メモリ素子及びその製造方法を提供する。
【解決手段】本発明の半導体メモリ素子は、互いに異なるレベルに配置され、２つの交差点を定義する第１、第２、及び第３導線と、２つの交差点の各々に配置される２つのメモリセルを備え、第１及び第２導線は互いに平行に延長され、第３導線は延長されて第１及び第２導線と交差し、第１及び第２導線は垂直断面で見た時に第３導線の長さに沿って交互に配列され、第３導線は第１及び第２導線から垂直に離隔される。 （もっと読む）

【課題】コンパクトな構成でありながら磁場の検出性能に優れ、かつ容易に製造可能な磁気センサを提供する。
【解決手段】磁化固着層６３と介在層６２と磁化自由層６１とを順にそれぞれ含むと共に、信号磁場によって互いに反対向きの抵抗変化を示す第１および第２のＭＲ素子を備える。ここで、第１のＭＲ素子における磁化固着層６３は、介在層６２の側から順にピンド層６３１と、結合層６３２と、ピンド層６３１と反強磁性結合するピンド層６３３とを含むシンセティック構造を有する。このシンセティック構造は、ピンド層６３３の総磁気モーメントがピンド層６３１の総磁気モーメントよりも大きなものである。一方、第２のＭＲ素子における磁化固着層６３は、単一もしくは複数の強磁性材料層からなる。 （もっと読む）

【課題】３軸センサ・チップパッケージためのシステムと方法を提供する。
【解決手段】センサパッケージは、ベース１０５と、第１のセンサダイ１１０が、第１のアクティブセンサ回路１１２および、第１のアクティブセンサ回路に電気的に結合された複数の金属パッド１１４とを備え、ベースに取り付けられた第２のセンサダイ１２０が、第１の表面１２８の上に配置された第２のアクティブセンサ回路１２２と、第２の表面の上に配置された第２のアクティブセンサ回路に電気的に結合された第２の複数の金属パッド１２２とを備え、第２のアクティブセンサ回路は、第１のアクティブセンサ回路に対して直交に方位付けされ、ベースに垂直であるように、第２のセンサダイが配置される。第２の表面は、第１の表面に隣接し、第１の表面の面に対して角度がつけられている。 （もっと読む）

【課題】エッチングに用いられるハロゲン系成分による素子の腐食を防止することが可能な磁気抵抗素子の製造装置及び製造方法を提供すること
【解決手段】本発明の磁気抵抗素子１０の製造方法は、基板上に強磁性材料からなる第１の強磁性層１３を形成する。酸化マグネシウムからなる絶縁層１４は、第１の強磁性層１３上に形成される。Ｆｅ及びＣｏの少なくとも一方を含有する第２の強磁性層１５は、絶縁層１４上に形成される。ハロゲン系元素を含むプラズマによるエッチングは、基板１１上に第１の強磁性層１３、絶縁層１４及び第２の強磁性層１５が積層された積層体に対して施される。積層体は、Ｈ_２Ｏを含むプラズマであるＨ_２Ｏプラズマに曝露される。 （もっと読む）

【課題】積層構造の中にスピネルフェライト薄膜を配置したスピンフィルタ効果素子において、スピネルフェライト薄膜下部の金属電極層の酸化および下部界面の熱拡散を抑制し、上部界面の大気成分による汚染を排除しつつ、（１００）優先配向したスピネルフェライト薄膜を製造する方法を提供する。
【解決手段】基板上に（１００）優先配向のスピネルフェライト薄膜を製造する方法であって、前記製造方法は、スパッタリング法でスピネルフェライト薄膜もしくはその前駆体となる薄膜を基板上に形成するスパッタ成膜ステップと、その基板を真空中で加熱する真空加熱ステップとを有することを特徴とするスピネルフェライト薄膜の製造方法。 （もっと読む）

【課題】より良質な膜を形成する。
【解決手段】実施形態の膜形成方法は、下地の上に設けられた酸素及び窒素の少なくともいずれかを含む膜の表面に、酸素及び窒素の少なくともいずれかを含むイオン化されたガスクラスタを照射して、前記ガスクラスタを照射した後の前記膜の密度を前記ガスクラスタを照射する前の前記膜の密度よりも高くする。 （もっと読む）

【課題】 信号量の低減を抑制できる磁気抵抗効果によるメモリ素子を具備する半導体装置の製造方法を提供すること。
【解決手段】 コバルト、鉄およびニッケルの少なくとも一つを含む磁性材料を用いた磁気抵抗効果素子を形成する工程を含む半導体装置の製造方法であって、前記磁気抵抗効果素子を形成する工程は、半導体基板１上に、前記磁性材料を含む複数の層４，５，８を具備する積層体３−１０を形成する工程と、真空雰囲気中で、塩素を含むガスを用いたプラズマエッチングにより、前記積層体３−１０を加工する工程と、前記積層体３−１０を加工した後、前記積層体３−１０を真空雰囲気中に保持したまま、前記積層体３−１０に対してアミノ基を含むガスを用いガス処理を施す工程とを含む。 （もっと読む）

【課題】 界面磁性層が十分に結晶化された磁気ランダムアクセスメモリ及びその製造方法を提供する。
【解決手段】 実施形態に係る磁気ランダムアクセスメモリは、第１の磁性層、第１の界面磁性層、非磁性層、第２の界面磁性層、及び第２の磁性層が順に積層された磁気抵抗効果素子を有する。前記第１の磁性層の下層、前記第１の磁性層と前記第１の界面磁性層との間、前記第２の界面磁性層と前記第２の磁性層との間、及び前記第２の磁性層上のいずれかに第１の金属原子、第２の金属原子、及びB原子を含む金属層が設けられる。 （もっと読む）

【課題】磁化反転に必要とされる電流密度のマージンを広げる。
【解決手段】実施形態に係わる磁気メモリの製造方法は、磁化方向が可変である第１の磁性層１６を形成する工程と、第１の磁性層１６上にトンネルバリア層１７を形成する工程と、トンネルバリア層１７上に、磁化方向が不変である第２の磁性層１９を形成する工程と、第２の磁性層１９上にハードマスク層２０を形成する工程と、ハードマスク層２０をマスクにして第２の磁性層１９のパターニングを行なう工程と、第２の磁性層１９のパターニング後に、ハードマスク層２０をマスクにしてＧＣＩＢ照射を行うことにより、少なくとも第１の磁性層１６内に磁気的及び電気的に不活性な領域Ｎｏｎを形成する工程とを備える。 （もっと読む）

【課題】積層ハードマスクを部分的に残存させつつ、配線層用のビアプラグのアスペクト比を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】基板上に第１の配線層１０２を形成し、第１の配線層１０２上に、半導体素子材料１０３、第１の絶縁膜１０４、及び第２の絶縁膜１０５を順に形成し、半導体素子材料１０３、第１の絶縁膜１０４、及び第２の絶縁膜１０５を含むピラー状の構造体を形成する。第１の配線層１０２上に、構造体の上面及び側面を覆うように、第３及び第４の絶縁膜１０９，１０６を形成し、第４の絶縁膜１０６を、第２の絶縁膜１０５が露出するように、部分的に除去する。第１及び第２の絶縁膜内に、半導体素子材料に接続された第１のビアプラグ１０７を形成し、第３及び第４の絶縁膜内に、第１の配線層１０２に接続された第２のビアプラグ１０８を形成し、第１及び第２のビアプラグ上に第２の配線層１１１を形成する。 （もっと読む）