【課題】ゲートメタル電極とＨｉｇｈ−ｋ膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を調整できるようにする。
【解決手段】半導体装置は、Ｎウェル１０２の上に形成された第１のゲート絶縁膜１０９と、該第１のゲート絶縁膜１０９の上に形成された第１のゲート電極とを備えている。第１のゲート絶縁膜１０９は、第１の高誘電体膜１０９ｂを含み、第１のゲート電極は、第１の高誘電体膜１０９ｂの上に形成され、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとが交互に積層された第１の実効仕事関数調整層１１０を含む。ＴｉＮ層１１０ａはＡｌＮ層１１０ｂよりも抵抗が小さく、且つ、ＡｌＮ層１１０ｂはＴｉＮ層１１０ａよりも実効仕事関数の調整量が大きい。 （もっと読む）

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】 収率が低下することなくＣＭＯＳ集積回路の特性を最適可能な半導体素子の製造方法を提供する。
【解決手段】 半導体基板１の上の第１領域Ａ内及び第２領域Ｂ内に各々形成された第１グルーブ１５ａ及び第２グルーブ１５ｂを有する層間絶縁膜１５を形成する。次に、半導体基板１上に積層金属膜２２を形成し、積層金属膜２２上に非感光性を有する平坦化膜２３を第１グルーブ１５ａ及び第２グルーブ１５ｂを充填するように形成する。第１領域Ａ内の平坦化膜２３を乾式エッチングによって選択的に除去し、第１領域Ａ内の積層金属膜２２を露出させ、第２領域Ｂ内の積層金属膜２２を覆う平坦化膜パターン２３ｐを形成する。これにより、第１領域Ａ内の最上部金属膜を容易に除去することができるので、収率が低下することなく異なる仕事関数を有する第１金属ゲート電極及び第２金属ゲート電極を形成できる。 （もっと読む）

【課題】本発明は、ゲート電極の幅を十分に確保して、ゲート電極の抵抗値を小さくすることが可能で、かつゲート電極間の容量を小さくすることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板に設けられ、Ｙ方向に延在する第１の溝１５と、半導体基板に設けられ、第１の溝１５と交差するＸの方向に延在する第２の溝２５と、第１及び第２の溝１５，２５に囲まれ、第２の溝２５に露出された対向する第１及び第２の側面２６ａ，２６ｂを有するピラー２６と、ゲート絶縁膜２８を介して、ピラー２６の第２の側面２６ｂに接触するように、第２の溝２５の下部に設けられた１つのゲート電極２９と、ゲート電極２９の側面とピラーの第１の側面２６ａとの間に配置された空隙と、を有する。 （もっと読む）

【課題】半導体デバイスを提供する。
【解決手段】理論的な金属：酸素化学量論比を有する高kゲート誘電体、前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がM_xAl_yで表されるアルミナイドを含むNMOS金属ゲート電極、および前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、を有するCMOS半導体デバイス。 （もっと読む）

【課題】ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧（Ｖｔ）を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。
【解決手段】半導体基板に第１の側面に反対される第２の側面を有して突出した壁体）を形成し、壁体の第１の側面の一部を選択的に開口する開口部を有する片側コンタクトマスクを形成した後、開口部に露出した第１の側面部分に互いに拡散度が異なる不純物を拡散させて第１の不純物層及び該第１の不純物層を覆う第２の不純物層を形成することを特徴とする。 （もっと読む）

【課題】Ｇｅ半導体層に、極浅かつ高濃度のキャリアからなるｎ型不純物領域を形成する。
【解決手段】ｎ型とｐ型のうちの一方の導電型の半導体基板と、半導体基板表面に選択的に設けられ、一方の導電型と異なる導電型の一対の不純物拡散領域と、一対の不純物拡散領域により挟まれた半導体基板上に設けられたゲート絶縁層と、ゲート絶縁層の上に設けられたゲート電極とを備え、不純物拡散領域の少なくとも一部は、基板に含まれる不純物と同じ導電型で、かつ基板の不純物濃度より高い不純物濃度を有する。 （もっと読む）

【課題】複雑な工程を回避すると共に、高い有効仕事関数値を得ることにより、高歩留まり及び高性能の半導体装置を実現できるようにする。
【解決手段】ダミー電極２２をマスクとして、ｎ型活性領域１３にｐ型の不純物イオンを導入することにより、ｎ型活性領域１３におけるダミー電極２２の両側方にｐ型のソースドレイン領域２５ｐを形成し、形成されたソースドレイン領域２５ｐに熱処理を施す。熱処理を施した後に、ｎ型活性領域１３の上に、ダミー電極２２を覆うように層間絶縁膜２６を形成し、形成された層間絶縁膜２６からダミー電極２２を露出し、露出したダミー電極２２を除去する。続いて、層間絶縁膜２６におけるダミー電極２２が除去された凹部２６ａに、第２の金属電極２７を選択的に形成する。 （もっと読む）

【課題】Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することを可能にする。
【解決手段】Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。 （もっと読む）

【課題】ゲート絶縁膜の形成を１０００℃以上で行う場合に、Ｇｒｏｗ−ｉｎ欠陥の発生の抑制と、ＢＭＤを用いたゲッタリング効果の向上を両立させる。
【解決手段】初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の半導体基板に素子分離領域３を形成し、ゲート絶縁膜５ａを１０００℃以上の熱酸化により形成した後、酸素をイオン注入して熱処理することで、ＢＭＤ層３０を素子分離領域３の底面よりも下方に形成する。 （もっと読む）

【課題】金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、金属電極とシリコン電極との界面に生じる界面抵抗を低減できるようにする。
【解決手段】半導体装置は、半導体基板１００における第１の活性領域１０３ａに形成されたＰ型の電界効果型トランジスタを備えている。第１の電界効果型トランジスタは、第１の活性領域１０３ａの上に形成された第１のゲート絶縁膜１０６ａと、第１のゲート絶縁膜１０６ａの上に形成された第１のゲート電極１１５ａとを有している。第１のゲート電極１１５ａは、第１のゲート絶縁膜１０６ａの上に形成された第１の金属電極１０７ａと、該第１の金属電極１０７ａの上に形成された第１の界面層１１０ａと、該第１の界面層１１０ａの上に形成された第１のシリコン電極１１１ａとを有している。 （もっと読む）

【課題】高品質な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、１×１０^１９ａｔｏｍｓ／ｃｍ^２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、及び界面酸化層上に形成され、実質的に界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層を有するＭＯＳ（metal-oxide-semiconductor）トランジスタを備え、少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的にｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置する。 （もっと読む）

【課題】フラットバンド電圧を制御できるとともに、半導体デバイス製造プロセスで使用される高温に曝されても特性の劣化が少ない、ｎＭＯＳＦＥＴのゲート電極を与える。
【解決手段】炭化タンタルにイットリウムを添加した材料でゲート電極を作成する。このゲート電極はイットリウムの添加量に従ってフラットバンド電圧を調節できるとともに、６００℃程度の熱処理を受けても特性の劣化が少ない。 （もっと読む）

【課題】本発明は、ゲート電極と半導体基板との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層を形成可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂに設けられたゲート電極６１，６２と、ピラー２６の上端２６−１に形成されたシリサイド層３８と、ゲート電極６１，６２を覆うと共に、ピラー２６の側面を囲むように配置され、かつシリサイド層３８の側面を露出する絶縁膜と、シリサイド層３８の側面を覆うように設けられ、かつピラー２６の上端２６−１に含まれるシリコンをシリサイド化させる金属膜３９と、シリサイド層３８の下面３８ｂと接触するように、ピラー２６に形成された上部不純物拡散領域３６と、シリサイド層３８の上面３８ａに設けられたキャパシタ５２と、を有する。 （もっと読む）

【課題】導電材料のゲートトレンチへの埋め込みが容易な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上の絶縁膜と、絶縁膜に設けられた凹部と、凹部の底部であって半導体基板上に設けられたゲート絶縁膜とを形成する工程と、凹部の内壁面上と絶縁膜の上面上に、第１金属を含む導電材料で第１ゲート電極膜を形成する工程と、第１ゲート電極膜上に、凹部の側面部分の一部は覆わないように、導電材料の融点よりも高い融点を持つ材料でカバー膜を形成する工程と、カバー膜が形成された状態で、熱処理を行って、第１ゲート電極膜をリフローさせる工程とを有する。 （もっと読む）

【課題】自己整列リセス・ゲート構造及び形成方法の提供。
【解決手段】最初に，絶縁用のフィールド酸化物領域２０を半導体基板１０内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。 （もっと読む）

【課題】ゲート絶縁膜にＨＫ絶縁膜を用いたＭＩＳ構造の半導体装置において、ＨＫ絶縁膜端部近傍における酸素過剰領域の発生に起因するトランジスタ特性の劣化を防止する。
【解決手段】半導体基板１００上にゲート絶縁膜１０８ａ、１０８ｂを介してゲート電極１０９ａ、１０９ｂが形成されている。ゲート電極１０９ａ、１０９ｂの側面上に導電性酸化物からなるサイドウォールスペーサ１１１ａ、１１１ｂが形成されている。 （もっと読む）

【課題】選択的酸化工程を含む金属ゲートパターンを有する半導体素子を提供する。
【解決手段】半導体素子は、半導体基板、半導体基板上に形成されたポリシリコン層、ポリシリコン層上に形成されたバリヤ金属層、及びバリヤ金属層上に形成されたタングステン層を含み、側壁を有する金属ゲートパターンと、金属ゲートパターンの側壁上に形成されたシリコンオキサイド層と、金属ゲートパターンの側壁のシリコンオキサイド層上に形成されたシリコンナイトライド層と、を含む半導体素子であって、金属ゲートパターンは、９０ｎｍ未満のゲート長を有し、シリコンオキサイド層は、ポリシリコン層の側壁に接触し、シリコンオキサイド層は、第１部分及び第２部分を含むが、第１部分は、ポリシリコン層の側壁の直接上に位置し、第２部分は、タングステン層の側壁上に位置し、第１部分は、第２部分よりさらに厚いことを特徴とする。 （もっと読む）

【課題】工程を増加することなく、エクステンション領域をゲート端から遠ざけ、実効ゲート長の拡大を図ると同時に、狭ピッチ化に対応する。
【解決手段】裾引き状のオフセットサイドウォール６ａをマスクにエクステンション注入を行い、エクステンション領域７を形成し、オフセットサイドウォール６ａ上にソース・ドレイン注入用のサイドウォール９を形成し、ソース・ドレイン領域１０を形成する。 （もっと読む）