【課題】メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性を向上できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を介在させてゲート電極４を形成する。その後、半導体基板１にゲート電極４をマスクとしてソース・ドレイン領域を形成する。続いて、ゲート電極４を覆うように半導体基板１上の全面に第１の酸化シリコン膜１０を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第１の酸化シリコン膜１０を平坦化する。続いて、ゲート電極４を含む第１の酸化シリコン膜１０の上に、第２の酸化シリコン膜１１を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第２の酸化シリコン膜１０を平坦化する。さらに、ゲート電極４を含む第２の酸化シリコン膜１０の上に、第３の酸化シリコン膜１２を形成する。 （もっと読む）

【課題】半導体基板上に形成されたＦＥＴのソース側のエクステンション領域の抵抗値を低減し、半導体装置の動作速度を向上することができる技術を提供する。
【解決手段】ゲート電極４ｄの側壁に、ゲート電極４ｄのゲート長方向の幅が異なる第１サイドウォール６ｗおよび第２サイドウォール６ｎをそれぞれ形成する。これにより、第１サイドウォール６ｗおよび第２サイドウォール６ｎの形状によって第１サイドウォール６ｗおよび第２サイドウォール６ｎの下部に自己整合的に形成されるエクステンション領域３７、３８の半導体基板ＳＢの上面の幅をそれぞれ異なる長さで形成する。 （もっと読む）

【課題】製造工程を簡略化することの可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上に、ダミーゲート電極及びダミーコンタクトプラグの側面を覆う層間絶縁膜１６を形成後、ダミーゲート電極、ダミーコンタクトプラグを選択的に除去して、ゲート電極形成用溝１７及びコンタクト孔１８を同時に形成し、次いで、ゲート電極形成用溝１７内、コンタクト孔１８内、及び層間絶縁膜１６の上面を覆う高誘電率絶縁膜４２を成膜し、次いで、斜めイオン注入法により、ゲート電極形成用溝１７の下部１７Ａに形成された高誘電率絶縁膜４２にイオン注入しないように、高誘電率絶縁膜４２を介して、半導体基板に不純物拡散領域１５を形成し、次いで、イオン注入された高誘電率絶縁膜４２を選択的に除去することで、ゲート電極形成用溝の下部にゲート絶縁膜を形成し、かつコンタクト孔から不純物拡散領域１５の上面を露出させる。 （もっと読む）

【課題】ゲートリセスの深さの制御を安定的に行なえるようにして、ノーマリオフ動作のデバイスを安定的に作製できるようにする。
【解決手段】半導体装置を、基板１の上方に設けられたＧａＮ電子走行層２と、ＧａＮ電子走行層２上に設けられた第１ＡｌＧａＮ電子供給層３と、第１ＡｌＧａＮ電子供給層３上に設けられたＡｌＮ電子供給層４と、ＡｌＮ電子供給層４上に設けられた第２ＡｌＧａＮ電子供給層５と、第２ＡｌＧａＮ電子供給層５及びＡｌＮ電子供給層４に設けられたゲートリセス９と、ゲートリセス９に設けられたゲート電極１２とを備えるものとする。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させる。
【解決手段】所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）およびｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成することにより、ｎＭＩＳのソース／ドレインにおいて最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを得る。また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】イオン注入により半導体基板１にエクステンション領域ＥＸを形成してから、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷを形成し、その後、イオン注入により半導体基板１にソース・ドレイン領域ＳＤを形成する。サイドウォールスペーサＳＷを形成するには、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜６を形成してから、この絶縁膜６を異方性エッチングし、その後、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜７を形成してから、この絶縁膜７を異方性エッチングすることで、ゲート電極ＧＥの側壁上に残存する絶縁膜６，７からなるサイドウォールスペーサＳＷを形成する。絶縁膜６のエッチング工程では、絶縁膜６をアンダーエッチングまたはジャストエッチングし、絶縁膜７のエッチング工程では、絶縁膜７をオーバーエッチングする。 （もっと読む）

【課題】半導体素子を提供すること。
【解決手段】半導体素子であって、基板と、該基板内に形成された井戸領域と、該基板の表面の上方に形成されたゲート構造と、該ゲート構造に隣接して基板内に形成されたソース領域と、該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、該ソース領域を通して形成されたトレンチと、該トレンチを通して形成されたプラグと、該トレンチを通して該プラグの上方に形成されたソースタイと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造とを備える、半導体素子。 （もっと読む）

【課題】リークパスを確実に防止することができる、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、ゲート絶縁膜を介して半導体基板上に設けられたゲート電極と、前記ゲート電極の側部に設けられた側壁絶縁膜と、前記半導体基板内における前記ゲート絶縁膜を挟むような位置に形成され、前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とを有する、ソース又はドレイン領域と、前記ゲート電極及び前記側壁絶縁膜を覆うように形成された、エッチングストッパ膜と、前記半導体基板上に、前記エッチングストッパ膜を埋め込むように設けられた、層間絶縁膜と、前記層間絶縁膜を貫通するように設けられ、前記露出領域に接続される、第１セルコンタクトプラグとを具備する。前記エッチングストッパ膜は、前記被覆領域と前記露出領域との境界部分が完全に覆われるように、前記露出領域の一部を覆っている。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】 拡散防止膜の形成方法及び半導体装置の製造方法に関し、閾値調整元素の拡散等による閾値電圧の変動の防止と製造工程の簡素化を両立する。
【解決手段】 Ｓｉを含有しない高誘電率酸化膜に窒素を導入したのち第１加熱処理を行う工程と、前記窒素を導入したＳｉを含有しない高誘電率酸化膜の上にＳｉ含有半導体層を堆積させる工程と、第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを前記窒素を導入したＳｉを含有しない高誘電率酸化膜中に拡散する工程とを設ける。 （もっと読む）

【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）

【課題】チャネル形成領域に印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させる半導体装置を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上層にゲート電極２１が形成され、ゲート電極２１の上層にチャネル形成領域に応力を印加する第１応力導入層２２が形成されており、ゲート電極２１及び第１応力導入層２２の両側部における半導体基板１０の表層部にソースドレイン領域１３が形成されており、少なくとも第１応力導入層２２の領域を除き、ソースドレイン領域１３の上層に、チャネル形成領域に第１応力導入層２２と異なる応力を印加する第２応力導入層２６が形成されている構成とする。 （もっと読む）

【課題】保護膜としてＳｉＮ膜が使用されている場合であっても、素子動作特性の変動を軽減することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置２は、ドレインドリフト領域１２を有する半導体基板１１と、ドレインドリフト領域１２上に形成されたフィールド酸化膜１７と、ゲート電極１８と、中間絶縁膜１７と、メタル層２１，２２と、これらを覆うＳｉＮ膜２３と、ＳｉＮ膜２３上にＯ３−ＴＥＯＳを用いたＣＶＤ法により形成され、カーボンを含有するＰＳＧ膜２４とを有する。 （もっと読む）

【課題】希土類金属を含有するHigh-ｋ膜のエッチング残渣を抑制するための半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に絶縁膜４を形成する工程と、絶縁膜４の上に希土類元素含有酸化膜７、１２を形成する工程と、フッ酸、塩酸、硫酸を含む薬液により希土類元素含有酸化膜７、１２をエッチングする工程とを有し、これにより希土類元素含有酸化膜７、１２のエッチングを良好に行う。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】素子分離領域１３は、溝１１に埋め込まれた酸化シリコン膜からなり、上部が半導体基板１から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１が形成されている。ＭＩＳＦＥＴのゲート絶縁膜は、ハフニウムと酸素と低しきい値化用の元素とを主成分として含有するＨｆ含有絶縁膜５からなり、メタルゲート電極であるゲート電極ＧＥは、活性領域１４、側壁絶縁膜ＳＷ１および素子分離領域１３上に延在している。低しきい値化用の元素は、ｎチャネル型ＭＩＳＦＥＴの場合は希土類またはＭｇであり、ｐチャネル型ＭＩＳＦＥＴの場合は、Ａｌ、ＴｉまたはＴａである。 （もっと読む）

【課題】溝部を絶縁膜で埋設する際に、溝部のアスペクト比が大きい場合であっても、内部にボイドを残存させることなく、溝部内に絶縁膜を充填する。これにより微細化した半導体装置の製造を容易に行うことを可能とする。
【解決手段】隣り合う凸部の間に形成される溝部の上端部においてオーバーハング形状を有すると共に、溝部の上部にボイドを有するように溝部内に溝部用絶縁膜を形成する。凸部の高さ方向に対して斜め方向から、溝部用絶縁膜に不純物をイオン注入することにより、溝部内に形成された溝部用絶縁膜の一部に不純物をドープする。溝部用絶縁膜の不純物がドープされた部分を除去した後、溝部内に溝部用絶縁膜を充填する。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、チャネル形成領域を含む半導体層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）