半導体装置の製造方法
【課題】溝部を絶縁膜で埋設する際に、溝部のアスペクト比が大きい場合であっても、内部にボイドを残存させることなく、溝部内に絶縁膜を充填する。これにより微細化した半導体装置の製造を容易に行うことを可能とする。
【解決手段】隣り合う凸部の間に形成される溝部の上端部においてオーバーハング形状を有すると共に、溝部の上部にボイドを有するように溝部内に溝部用絶縁膜を形成する。凸部の高さ方向に対して斜め方向から、溝部用絶縁膜に不純物をイオン注入することにより、溝部内に形成された溝部用絶縁膜の一部に不純物をドープする。溝部用絶縁膜の不純物がドープされた部分を除去した後、溝部内に溝部用絶縁膜を充填する。
【解決手段】隣り合う凸部の間に形成される溝部の上端部においてオーバーハング形状を有すると共に、溝部の上部にボイドを有するように溝部内に溝部用絶縁膜を形成する。凸部の高さ方向に対して斜め方向から、溝部用絶縁膜に不純物をイオン注入することにより、溝部内に形成された溝部用絶縁膜の一部に不純物をドープする。溝部用絶縁膜の不純物がドープされた部分を除去した後、溝部内に溝部用絶縁膜を充填する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置において、素子分離用の溝部や隣接する配線間のスペース部を埋設して平坦化するために、ＣＶＤ法で形成した絶縁膜を溝部（スペース部）に充填する方法が知られている（特許文献１）。
【０００３】
微細化が進むに従い、このような溝部のアスペクト比（縦横比）が大きくなっており、溝部に絶縁膜を充填する際のボイド（空洞）の発生が問題となっている。溝部に充填した絶縁膜にボイドが残存した場合、後の工程でボイドを介した導電層間の短絡等が起きやすく、製造歩留まり低下の原因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１７６９３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
溝部に充填した絶縁膜中にボイドを残存させないための方法として、例えば特許文献１では、絶縁膜の埋設途中にドライエッチングを行う方法が提案されている。しかしながら、この方法ではドライエッチングによって除去する絶縁膜の量や範囲の制御が十分ではなく、ボイドを残存させずに絶縁膜を段差部に完全に充填することが困難であった。
【課題を解決するための手段】
【０００６】
一実施形態は、
複数の凸部を設ける工程と、
隣り合う凸部の間に形成される溝部の上端部において前記凸部の幅方向に溝部用絶縁膜が突出したオーバーハング形状を有すると共に、前記溝部の上部にボイドを有するように、前記溝部内に溝部用絶縁膜を形成する工程と、
前記凸部の高さ方向に対して斜め方向から、前記溝部用絶縁膜に不純物をイオン注入することにより、前記溝部内に形成された溝部用絶縁膜の一部に不純物をドープする工程と、
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程と、
前記溝部内に溝部用絶縁膜を充填する工程と、
を有する半導体装置の製造方法に関する。
【０００７】
他の実施形態は、
複数の凸部を設ける工程と、
隣り合う凸部の間に形成される溝部の上部においてボイド頂部の幅方向の長さがボイド底部の幅方向の長さよりも短いボイドを有するように、前記溝部内に溝部用絶縁膜を形成する工程と、
前記凸部の高さ方向に対して斜め方向から、前記溝部用絶縁膜に不純物をイオン注入することにより、前記溝部内に形成された溝部用絶縁膜の一部に不純物をドープする工程と、
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程と、
前記溝部内に溝部用絶縁膜を充填する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【０００８】
溝部を絶縁膜で埋設する際に、溝部のアスペクト比が大きい場合であっても、内部にボイドを残存させることなく、溝部内に絶縁膜を充填することができる。これにより微細化した半導体装置の製造を容易に行うことが可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１０】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１１】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１２】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１３】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【発明を実施するための形態】
【００１０】
半導体装置の製造方法では、隣り合う凸部の間に形成される溝部内に溝部用絶縁膜を形成する。この際、溝部の上端部において凸部の幅方向に溝部用絶縁膜が突出したオーバーハング形状を有すると共に、溝部の上部にボイドを有するように溝部内に溝部用絶縁膜を形成する。このオーバーハング形状によって、溝部内のボイドは、ボイド頂部の幅方向の長さがボイド底部の幅方向の長さよりも短くなる。凸部の高さ方向に対して斜め方向から、溝部内の溝部用絶縁膜に不純物をイオン注入することにより、溝部内に形成された溝部用絶縁膜の一部に不純物をドープする。次に、溝部用絶縁膜の不純物がドープされた部分を選択的に除去した後、溝部内に溝部用絶縁膜を充填する。
【００１１】
半導体装置の製造方法では、不純物をドープすることでボイド発生の原因である開口付近のオーバーハング形状を、選択的に除去することが可能となる。隣り合う凸部の間に形成される溝部のアスペクト比が高い場合であっても、オーバーハング形状を選択的に除去した後の溝部のアスペクト比は低くなり、ボイドを生じることなく溝部内に絶縁膜を充填することができる。この結果、アスペクト比が高い溝部を絶縁膜で埋設する場合においても、内部にボイドを有さない構造を容易に形成することができる。
【００１２】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１３】
（第１実施例）
本実施例は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて、素子分離領域形成のための溝部をボイドなしに絶縁膜で埋設する方法に関するものである。以下、図１〜図６の断面模式図を参照して、本実施例を説明する。
【００１４】
図１に示したように、シリコン（Ｓｉ）からなる半導体基板４００上に酸化シリコン膜（ＳｉＯ2）４０１を熱酸化等で形成した後に、シリコン窒化膜（Ｓｉ3Ｎ4）を用いてマスク膜４０２を形成し、パターニングを行う。
【００１５】
次に、マスク膜４０２をマスクとして半導体基板４００のドライエッチングを行い、高さ３００ｎｍ程度の複数の凸部３００と、隣り合う凸部３００の間に深さ３００ｎｍ程度の溝部４０３を形成する。この場合、溝部４０３の幅に対する、溝部底面からマスク膜４０２の上面までの高さのアスペクト比は３〜１０となる。
【００１６】
次に、図２に示したように、溝部４０３の内部に露出しているシリコン表面を熱酸化することで、膜厚５〜８ｎｍ程度の酸化シリコン４１０を形成する。この後に、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、不純物を含有しない第１の酸化シリコン４０４（溝部用絶縁膜に相当する）を２００ｎｍ程度、堆積する。この際、第１の酸化シリコン４０４は、溝部４０３の内部及びマスク膜４０２の上面を覆う。マスク膜４０２の上部については、ＨＤＰ−ＣＶＤ法の周知の特性によって、図２に示したようにテーパー形状に第１の酸化シリコン４０４が堆積される。
【００１７】
ここで、溝部４０３のアスペクト比が３以上と大きい場合には、溝部４０３の内部が完全に充填されるよりも早く溝部４０３の開口付近において閉塞が始まるため、開口付近（溝部の上端部）は凸部の幅方向３０２に酸化シリコン４０４が突出したオーバーハング形状（図２中の点線で囲まれた部分４０４ｂ）となる。これにより、溝部４０３の上部にはボイドＶが形成される。このとき、溝部内の上部に形成されるボイド頂部の幅方向３０２の長さＬ1は、ボイド底部の幅方向３０２の長さＬ2よりも小さくなる。第１の酸化シリコン４０４の膜厚は、ボイドＶの上端部分がオーバーハング部分によって完全に閉ざされてしまわない程度に設定することが好ましい。
【００１８】
次に、図３に示したように、オーバーハング部分を含むマスク膜上の第１の酸化シリコン４０４に、リン（Ｐ）またはボロン（Ｂ）などの不純物を導入して、不純物を含有する酸化シリコン４０４ａを形成する。具体的には、斜めイオン注入法を用いて、イオン打ち込みの半導体基板４００の主面（凸部の高さ方向）３０１に対する注入角度を３〜７０°、好ましくは５〜４５°に設定し、溝部４０３の底部の酸化シリコン４０４を除く部分に不純物をドープすることで、不純物を含有する酸化シリコン４０４ａを形成する。不純物の種類（導電型）はＮ型、またはＰ型のいずれでもよい。斜めイオン注入法を用いることによって、溝部４０３の内部に位置する第１の酸化シリコンの上面部Ｓに不純物が導入されることを最小限に抑制することができる。
【００１９】
ドープする不純物の濃度は１×１０10ａｔｏｍｓ／ｃｍ2以上、エネルギーは５Ｋｅｖ〜１００Ｋｅｖに設定する。不純物の濃度が高い程、後述する湿式エッチングのレートおよび、不純物を含有する酸化シリコン４０４ａと、不純物を含有しない酸化シリコン４０４とのエッチングレート比（不純物を含有する酸化シリコンのエッチングレート／不純物を含有しない酸化シリコンのエッチングレート）が高くなり、好ましい。エネルギーは第１の酸化シリコン４０４の膜厚および導入する不純物元素の質量数に応じて適宜、選択されるが、マスク膜４０２へドープされる不純物の量をできるだけ少なくするように設定することが好ましい。これは、マスク膜４０２の不純物がドープされた部分は、後述する湿式エッチングにてエッチングが多少進行し、マスク膜４０２の形状が変化してしまうためである。
【００２０】
図４に示すように、湿式エッチングにより、不純物を含有する酸化シリコン４０４ａを選択的に除去する。この際に、不純物を含有する酸化シリコン４０４ａの、不純物を含有しない酸化シリコン４０４に対するエッチングレート比（エッチング速度比）が１０以上であるエッチング液を用いて湿式エッチングを行う。このようなエッチング液としては、イソプロピルアルコール（ＩＰＡ）にフッ酸（ＨＦ）を１０質量％の割合で混合させたもの（１０質量％のフッ酸を含むイソプロピルアルコール）を例示できる。このようなエッチング液を用いることで、不純物を含有する酸化シリコン４０４ａを容易に選択的に除去できる。また、不純物を含有しない酸化シリコン４０４は、エッチング液に対するエッチング耐性を備えているため、エッチングは進行せずに、そのまま残存する。
【００２１】
次に、図５に示したように、ＨＤＰ−ＣＶＤ法を用いて第２の酸化シリコン膜４０５を溝部４０３の上部に埋め込む（第１の酸化シリコン膜４０４とは一体となって形成されるため境界線は記載していない）。第１の酸化シリコン４０４が溝部４０３の下層部分を充填しているため、第１の酸化シリコン４０４上部の溝部はアスペクト比が３未満となっている。また、図４の工程で実施した湿式エッチングによってオーバーハング状の部分が除去されているため、溝部４０３の開口付近は広く開放された状態となっている。このため第２の酸化シリコン膜４０５はボイドが発生することなく容易に溝部４０３の上層部分を埋め込むことができる。
【００２２】
引き続き、ＣＭＰ法による平坦化を行った後に、残存しているマスク膜４０２を、加熱したリン酸（Ｈ3ＰＯ4）を薬液として用いた湿式エッチングにより除去する。引き続き、フッ酸を含有した薬液を用いて湿式エッチングを行って、酸化シリコン４０４の上面の位置が、半導体基板４００の表面と概略同程度になるように形成すれば、図６に示したように素子分離領域が完成する。
【００２３】
また、埋め込み用の第１の酸化シリコン膜４０４と酸化シリコン膜４１０との間に、窒化シリコン等を用いたライナー膜を挟んだ構造としてもよい。
【００２４】
本実施例では、素子分離領域形成のための溝部内に絶縁膜を充填する際に、ボイド発生の原因である開口付近のオーバーハング形状を、選択的に除去することが可能となる。また、オーバーハング形状を除去した後の溝部のアスペクト比は３未満となっている。このため、アスペクト比が３以上の溝部を絶縁膜で埋設する場合においても、内部にボイドを有さない構造を容易に形成することができる。
【００２５】
（第２実施例）
本実施例は、配線間の層間絶縁膜をボイドなしに形成する方法に関するものである。以下、図７〜図１３を参照して、本実施例を説明する。
【００２６】
図７に示したように、Ｐ型のシリコンからなる半導体基板２００に、シリコン酸化膜等の絶縁膜を用いて素子分離領域２０３が形成されている。素子分離領域２０３で区画された領域が活性領域２０４となる。ＭＯＳトランジスタのゲート電極２０６は、不純物を導入した多結晶シリコン膜２０６ａと、タングステン等の高融点金属膜２０６ｂの積層膜によって形成されている。多結晶シリコン膜の下層部分は、活性領域２０４内の半導体基板２００を除去して形成した凹部を充填するように設けられている。
【００２７】
ゲート電極２０６と半導体基板２００の界面部分には、シリコン酸化膜等のゲート絶縁膜２０２が設けられている。また、ゲート電極２０６の上面を保護するためのキャップ絶縁膜２０７がシリコン窒化膜を用いて設けられている。キャップ絶縁膜２０７はゲート電極２０６と同時にパターニングすることにより形成されている。ゲート電極２０６の両側には、リン等のＮ型不純物をイオン注入することでＮ型不純物層２０５が形成されており、ＭＯＳトランジスタ２０１のソース／ドレイン電極として機能する。
【００２８】
次に、図８に示したように、ゲート電極２０６とキャップ絶縁膜２０７の側面部分を覆うように、シリコン窒化膜でサイドウォール２０８を形成する。この後に、半導体基板２００の全面を覆うようにシリコン窒化膜２２０を３〜６ｎｍの膜厚に形成する。本実施例では、凸部３００は、半導体基板２００からその上方に突出したゲート電極の部分、キャップ絶縁膜２０７、サイドウォール２０８、及びシリコン窒化膜２２０から構成されている。溝部２４０は隣り合う溝部の間のスペース部であり、本実施例では溝部２４０の深さ（ゲート電極２０６の高さとキャップ絶縁膜２０７の高さの合計）は約３００ｎｍ、アスペクト比３〜１０となる。
【００２９】
次に、図９に示したように、ＨＤＰ−ＣＶＤ法を用いて、不純物を含有しない第１の酸化シリコン２３０を２００ｎｍ程度、堆積する。ここで、溝部２４０のアスペクト比が３以上と大きい場合には、溝部２４０の内部が完全に充填されるよりも早く溝部２４０の開口付近において閉塞が始まるため、開口付近（溝部の上端部）は凸部の幅方向３０２に酸化シリコン４０４が突出したオーバーハング形状（図９中の点線で囲まれた部分４０４ｂ）となる。これにより、溝部２４０の上部にはボイドＶが形成される。このとき、溝部内の上部に形成されるボイド頂部の幅方向３０２の長さＬ1は、ボイド底部の幅方向３０２の長さＬ2よりも小さくなる。第１の酸化シリコン２３０の膜厚は、ボイドＶの上端部分がオーバーハング部分によって完全に閉ざされてしまわない程度に設定することが好ましい。
【００３０】
次に、図１０に示したように、斜めイオン注入法を用いて、リンまたはボロンなどの不純物を導入し、不純物を含有する酸化シリコン２３０ａを形成する。斜めイオン注入法での、半導体基板４００の主面（凸部の高さ方向）３０１に対するイオン打ち込みの角度を、３〜７０°、好ましくは５〜４５°に設定することで、溝部２４０内部の酸化シリコン２３０の上面へ不純物のドープを抑制した状態で、不純物を含有する酸化シリコン２３０ａを形成することができる。
【００３１】
次に、図１１に示すように、湿式エッチングにより、不純物を含有する酸化シリコン２３０ａを選択的に除去する。この際に、不純物を含有する酸化シリコン２３０ａの、不純物を含有しない酸化シリコン２３０に対するエッチングレート比が１０以上であるエッチング液を用いて湿式エッチングを行う。このようなエッチング液としては、イソプロピルアルコール（ＩＰＡ）にフッ酸（ＨＦ）を１０質量％の割合で混合させたもの（１０質量％のフッ酸を含むイソプロピルアルコール）を例示できる。このようなエッチング液を用いることで、不純物を含有する酸化シリコン２３０ａを容易に選択的に除去できる。また、不純物を含有しない酸化シリコン２３０は、エッチング液に対するエッチング耐性を備えているため、エッチングは進行せずに、そのまま残存する。
【００３２】
次に、図１２に示したように、ＨＤＰ−ＣＶＤ法を用いて第２の酸化シリコン膜２５０を溝部２４０の上部に埋め込む（第１の酸化シリコン膜２３０とは一体となって形成されるため境界線は記載せず）。
【００３３】
第１の酸化シリコン２３０が溝部２４０の内部を充填しているため、第１の酸化シリコン２３０の上に位置する溝部はアスペクト比が３未満となっている。また、図１１の工程で実施した湿式エッチングによってオーバーハング状の部分が除去されているため、溝部２４０の開口付近は広く開放された状態となっている。このため第２の酸化シリコン膜２５０はボイドが発生することなく容易に溝部２４０の上層部分を埋め込むことができる。
【００３４】
次に、図１３に示したように、ＣＭＰ法にて上面を平坦化すれば酸化シリコンを用いた層間絶縁膜の埋設が完了する。この際に、キャップ絶縁膜２０７、サイドウォール２０８の上端一部が研磨によって除去されても問題は無い。
【００３５】
本実施例では、層間絶縁膜を配線間のスペース部に充填する際に、ボイド発生の原因である開口付近のオーバーハング形状を、選択的に除去することが可能となる。また、オーバーハング形状を除去した後の溝部のアスペクト比は３未満となっている。このため、アスペクト比が３以上の溝部を絶縁膜で埋設する場合においても、内部にボイドを有さない構造を容易に形成することができる。
【００３６】
本実施例では、微細化の進展によってゲート電極２０６の配線間隔が６０ｎｍ以下となったような場合でも、層間絶縁膜として従来から一般的に使用されてきたＨＤＰ−ＣＶＤ法により形成した絶縁膜を用いることが可能となる。これにより、ポリシラザン等のスピンナー法で形成する高価な埋め込み材料を使用すること無く、かつ従来の製造装置を有効利用することができるので、半導体装置の製造を低コストで行うことが可能となる。
【００３７】
本実施例では、ゲート電極のレイアウトは特に限定されないが、ＤＲＡＭ素子等のメモリセルのように、ゲート電極（ワード配線）が所定の方向に長く延在して配置される場合に本発明を適用すると、特に効果的である。
【００３８】
なお、本実施例では配線としてゲート電極を配置した場合について説明したが、ゲート電極以外の配線を覆う層間絶縁膜を形成する場合にも、本発明は適用可能である。
【符号の説明】
【００３９】
２００、４００ 半導体基板
２０１ ＭＯＳトランジスタ
２０２ ゲート絶縁膜
２０３ 素子分離領域
２０４ 活性領域
２０５ Ｎ型不純物層
２０６ ゲート電極
２０６ａ 多結晶シリコン膜
２０６ｂ 高融点金属膜
２０７ キャップ絶縁膜
２０８ サイドウォール
２２０ シリコン窒化膜
２３０、４０４ 第１の酸化シリコン
２３０ａ、４０４ａ 不純物を含有する酸化シリコン
２４０、４０３ 溝部
２５０、４０５ 第２の酸化シリコン膜
３００ 凸部
３０１ 凸部の高さ方向
３０２ 幅方向
４０１ 酸化シリコン膜
４０２ マスク膜
４０４ｂ オーバーハング形状
４１０ 酸化シリコン
Ｓ 上面部
Ｖ ボイド
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置において、素子分離用の溝部や隣接する配線間のスペース部を埋設して平坦化するために、ＣＶＤ法で形成した絶縁膜を溝部（スペース部）に充填する方法が知られている（特許文献１）。
【０００３】
微細化が進むに従い、このような溝部のアスペクト比（縦横比）が大きくなっており、溝部に絶縁膜を充填する際のボイド（空洞）の発生が問題となっている。溝部に充填した絶縁膜にボイドが残存した場合、後の工程でボイドを介した導電層間の短絡等が起きやすく、製造歩留まり低下の原因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１７６９３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
溝部に充填した絶縁膜中にボイドを残存させないための方法として、例えば特許文献１では、絶縁膜の埋設途中にドライエッチングを行う方法が提案されている。しかしながら、この方法ではドライエッチングによって除去する絶縁膜の量や範囲の制御が十分ではなく、ボイドを残存させずに絶縁膜を段差部に完全に充填することが困難であった。
【課題を解決するための手段】
【０００６】
一実施形態は、
複数の凸部を設ける工程と、
隣り合う凸部の間に形成される溝部の上端部において前記凸部の幅方向に溝部用絶縁膜が突出したオーバーハング形状を有すると共に、前記溝部の上部にボイドを有するように、前記溝部内に溝部用絶縁膜を形成する工程と、
前記凸部の高さ方向に対して斜め方向から、前記溝部用絶縁膜に不純物をイオン注入することにより、前記溝部内に形成された溝部用絶縁膜の一部に不純物をドープする工程と、
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程と、
前記溝部内に溝部用絶縁膜を充填する工程と、
を有する半導体装置の製造方法に関する。
【０００７】
他の実施形態は、
複数の凸部を設ける工程と、
隣り合う凸部の間に形成される溝部の上部においてボイド頂部の幅方向の長さがボイド底部の幅方向の長さよりも短いボイドを有するように、前記溝部内に溝部用絶縁膜を形成する工程と、
前記凸部の高さ方向に対して斜め方向から、前記溝部用絶縁膜に不純物をイオン注入することにより、前記溝部内に形成された溝部用絶縁膜の一部に不純物をドープする工程と、
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程と、
前記溝部内に溝部用絶縁膜を充填する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【０００８】
溝部を絶縁膜で埋設する際に、溝部のアスペクト比が大きい場合であっても、内部にボイドを残存させることなく、溝部内に絶縁膜を充填することができる。これにより微細化した半導体装置の製造を容易に行うことが可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１０】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１１】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１２】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１３】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【発明を実施するための形態】
【００１０】
半導体装置の製造方法では、隣り合う凸部の間に形成される溝部内に溝部用絶縁膜を形成する。この際、溝部の上端部において凸部の幅方向に溝部用絶縁膜が突出したオーバーハング形状を有すると共に、溝部の上部にボイドを有するように溝部内に溝部用絶縁膜を形成する。このオーバーハング形状によって、溝部内のボイドは、ボイド頂部の幅方向の長さがボイド底部の幅方向の長さよりも短くなる。凸部の高さ方向に対して斜め方向から、溝部内の溝部用絶縁膜に不純物をイオン注入することにより、溝部内に形成された溝部用絶縁膜の一部に不純物をドープする。次に、溝部用絶縁膜の不純物がドープされた部分を選択的に除去した後、溝部内に溝部用絶縁膜を充填する。
【００１１】
半導体装置の製造方法では、不純物をドープすることでボイド発生の原因である開口付近のオーバーハング形状を、選択的に除去することが可能となる。隣り合う凸部の間に形成される溝部のアスペクト比が高い場合であっても、オーバーハング形状を選択的に除去した後の溝部のアスペクト比は低くなり、ボイドを生じることなく溝部内に絶縁膜を充填することができる。この結果、アスペクト比が高い溝部を絶縁膜で埋設する場合においても、内部にボイドを有さない構造を容易に形成することができる。
【００１２】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１３】
（第１実施例）
本実施例は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて、素子分離領域形成のための溝部をボイドなしに絶縁膜で埋設する方法に関するものである。以下、図１〜図６の断面模式図を参照して、本実施例を説明する。
【００１４】
図１に示したように、シリコン（Ｓｉ）からなる半導体基板４００上に酸化シリコン膜（ＳｉＯ2）４０１を熱酸化等で形成した後に、シリコン窒化膜（Ｓｉ3Ｎ4）を用いてマスク膜４０２を形成し、パターニングを行う。
【００１５】
次に、マスク膜４０２をマスクとして半導体基板４００のドライエッチングを行い、高さ３００ｎｍ程度の複数の凸部３００と、隣り合う凸部３００の間に深さ３００ｎｍ程度の溝部４０３を形成する。この場合、溝部４０３の幅に対する、溝部底面からマスク膜４０２の上面までの高さのアスペクト比は３〜１０となる。
【００１６】
次に、図２に示したように、溝部４０３の内部に露出しているシリコン表面を熱酸化することで、膜厚５〜８ｎｍ程度の酸化シリコン４１０を形成する。この後に、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、不純物を含有しない第１の酸化シリコン４０４（溝部用絶縁膜に相当する）を２００ｎｍ程度、堆積する。この際、第１の酸化シリコン４０４は、溝部４０３の内部及びマスク膜４０２の上面を覆う。マスク膜４０２の上部については、ＨＤＰ−ＣＶＤ法の周知の特性によって、図２に示したようにテーパー形状に第１の酸化シリコン４０４が堆積される。
【００１７】
ここで、溝部４０３のアスペクト比が３以上と大きい場合には、溝部４０３の内部が完全に充填されるよりも早く溝部４０３の開口付近において閉塞が始まるため、開口付近（溝部の上端部）は凸部の幅方向３０２に酸化シリコン４０４が突出したオーバーハング形状（図２中の点線で囲まれた部分４０４ｂ）となる。これにより、溝部４０３の上部にはボイドＶが形成される。このとき、溝部内の上部に形成されるボイド頂部の幅方向３０２の長さＬ1は、ボイド底部の幅方向３０２の長さＬ2よりも小さくなる。第１の酸化シリコン４０４の膜厚は、ボイドＶの上端部分がオーバーハング部分によって完全に閉ざされてしまわない程度に設定することが好ましい。
【００１８】
次に、図３に示したように、オーバーハング部分を含むマスク膜上の第１の酸化シリコン４０４に、リン（Ｐ）またはボロン（Ｂ）などの不純物を導入して、不純物を含有する酸化シリコン４０４ａを形成する。具体的には、斜めイオン注入法を用いて、イオン打ち込みの半導体基板４００の主面（凸部の高さ方向）３０１に対する注入角度を３〜７０°、好ましくは５〜４５°に設定し、溝部４０３の底部の酸化シリコン４０４を除く部分に不純物をドープすることで、不純物を含有する酸化シリコン４０４ａを形成する。不純物の種類（導電型）はＮ型、またはＰ型のいずれでもよい。斜めイオン注入法を用いることによって、溝部４０３の内部に位置する第１の酸化シリコンの上面部Ｓに不純物が導入されることを最小限に抑制することができる。
【００１９】
ドープする不純物の濃度は１×１０10ａｔｏｍｓ／ｃｍ2以上、エネルギーは５Ｋｅｖ〜１００Ｋｅｖに設定する。不純物の濃度が高い程、後述する湿式エッチングのレートおよび、不純物を含有する酸化シリコン４０４ａと、不純物を含有しない酸化シリコン４０４とのエッチングレート比（不純物を含有する酸化シリコンのエッチングレート／不純物を含有しない酸化シリコンのエッチングレート）が高くなり、好ましい。エネルギーは第１の酸化シリコン４０４の膜厚および導入する不純物元素の質量数に応じて適宜、選択されるが、マスク膜４０２へドープされる不純物の量をできるだけ少なくするように設定することが好ましい。これは、マスク膜４０２の不純物がドープされた部分は、後述する湿式エッチングにてエッチングが多少進行し、マスク膜４０２の形状が変化してしまうためである。
【００２０】
図４に示すように、湿式エッチングにより、不純物を含有する酸化シリコン４０４ａを選択的に除去する。この際に、不純物を含有する酸化シリコン４０４ａの、不純物を含有しない酸化シリコン４０４に対するエッチングレート比（エッチング速度比）が１０以上であるエッチング液を用いて湿式エッチングを行う。このようなエッチング液としては、イソプロピルアルコール（ＩＰＡ）にフッ酸（ＨＦ）を１０質量％の割合で混合させたもの（１０質量％のフッ酸を含むイソプロピルアルコール）を例示できる。このようなエッチング液を用いることで、不純物を含有する酸化シリコン４０４ａを容易に選択的に除去できる。また、不純物を含有しない酸化シリコン４０４は、エッチング液に対するエッチング耐性を備えているため、エッチングは進行せずに、そのまま残存する。
【００２１】
次に、図５に示したように、ＨＤＰ−ＣＶＤ法を用いて第２の酸化シリコン膜４０５を溝部４０３の上部に埋め込む（第１の酸化シリコン膜４０４とは一体となって形成されるため境界線は記載していない）。第１の酸化シリコン４０４が溝部４０３の下層部分を充填しているため、第１の酸化シリコン４０４上部の溝部はアスペクト比が３未満となっている。また、図４の工程で実施した湿式エッチングによってオーバーハング状の部分が除去されているため、溝部４０３の開口付近は広く開放された状態となっている。このため第２の酸化シリコン膜４０５はボイドが発生することなく容易に溝部４０３の上層部分を埋め込むことができる。
【００２２】
引き続き、ＣＭＰ法による平坦化を行った後に、残存しているマスク膜４０２を、加熱したリン酸（Ｈ3ＰＯ4）を薬液として用いた湿式エッチングにより除去する。引き続き、フッ酸を含有した薬液を用いて湿式エッチングを行って、酸化シリコン４０４の上面の位置が、半導体基板４００の表面と概略同程度になるように形成すれば、図６に示したように素子分離領域が完成する。
【００２３】
また、埋め込み用の第１の酸化シリコン膜４０４と酸化シリコン膜４１０との間に、窒化シリコン等を用いたライナー膜を挟んだ構造としてもよい。
【００２４】
本実施例では、素子分離領域形成のための溝部内に絶縁膜を充填する際に、ボイド発生の原因である開口付近のオーバーハング形状を、選択的に除去することが可能となる。また、オーバーハング形状を除去した後の溝部のアスペクト比は３未満となっている。このため、アスペクト比が３以上の溝部を絶縁膜で埋設する場合においても、内部にボイドを有さない構造を容易に形成することができる。
【００２５】
（第２実施例）
本実施例は、配線間の層間絶縁膜をボイドなしに形成する方法に関するものである。以下、図７〜図１３を参照して、本実施例を説明する。
【００２６】
図７に示したように、Ｐ型のシリコンからなる半導体基板２００に、シリコン酸化膜等の絶縁膜を用いて素子分離領域２０３が形成されている。素子分離領域２０３で区画された領域が活性領域２０４となる。ＭＯＳトランジスタのゲート電極２０６は、不純物を導入した多結晶シリコン膜２０６ａと、タングステン等の高融点金属膜２０６ｂの積層膜によって形成されている。多結晶シリコン膜の下層部分は、活性領域２０４内の半導体基板２００を除去して形成した凹部を充填するように設けられている。
【００２７】
ゲート電極２０６と半導体基板２００の界面部分には、シリコン酸化膜等のゲート絶縁膜２０２が設けられている。また、ゲート電極２０６の上面を保護するためのキャップ絶縁膜２０７がシリコン窒化膜を用いて設けられている。キャップ絶縁膜２０７はゲート電極２０６と同時にパターニングすることにより形成されている。ゲート電極２０６の両側には、リン等のＮ型不純物をイオン注入することでＮ型不純物層２０５が形成されており、ＭＯＳトランジスタ２０１のソース／ドレイン電極として機能する。
【００２８】
次に、図８に示したように、ゲート電極２０６とキャップ絶縁膜２０７の側面部分を覆うように、シリコン窒化膜でサイドウォール２０８を形成する。この後に、半導体基板２００の全面を覆うようにシリコン窒化膜２２０を３〜６ｎｍの膜厚に形成する。本実施例では、凸部３００は、半導体基板２００からその上方に突出したゲート電極の部分、キャップ絶縁膜２０７、サイドウォール２０８、及びシリコン窒化膜２２０から構成されている。溝部２４０は隣り合う溝部の間のスペース部であり、本実施例では溝部２４０の深さ（ゲート電極２０６の高さとキャップ絶縁膜２０７の高さの合計）は約３００ｎｍ、アスペクト比３〜１０となる。
【００２９】
次に、図９に示したように、ＨＤＰ−ＣＶＤ法を用いて、不純物を含有しない第１の酸化シリコン２３０を２００ｎｍ程度、堆積する。ここで、溝部２４０のアスペクト比が３以上と大きい場合には、溝部２４０の内部が完全に充填されるよりも早く溝部２４０の開口付近において閉塞が始まるため、開口付近（溝部の上端部）は凸部の幅方向３０２に酸化シリコン４０４が突出したオーバーハング形状（図９中の点線で囲まれた部分４０４ｂ）となる。これにより、溝部２４０の上部にはボイドＶが形成される。このとき、溝部内の上部に形成されるボイド頂部の幅方向３０２の長さＬ1は、ボイド底部の幅方向３０２の長さＬ2よりも小さくなる。第１の酸化シリコン２３０の膜厚は、ボイドＶの上端部分がオーバーハング部分によって完全に閉ざされてしまわない程度に設定することが好ましい。
【００３０】
次に、図１０に示したように、斜めイオン注入法を用いて、リンまたはボロンなどの不純物を導入し、不純物を含有する酸化シリコン２３０ａを形成する。斜めイオン注入法での、半導体基板４００の主面（凸部の高さ方向）３０１に対するイオン打ち込みの角度を、３〜７０°、好ましくは５〜４５°に設定することで、溝部２４０内部の酸化シリコン２３０の上面へ不純物のドープを抑制した状態で、不純物を含有する酸化シリコン２３０ａを形成することができる。
【００３１】
次に、図１１に示すように、湿式エッチングにより、不純物を含有する酸化シリコン２３０ａを選択的に除去する。この際に、不純物を含有する酸化シリコン２３０ａの、不純物を含有しない酸化シリコン２３０に対するエッチングレート比が１０以上であるエッチング液を用いて湿式エッチングを行う。このようなエッチング液としては、イソプロピルアルコール（ＩＰＡ）にフッ酸（ＨＦ）を１０質量％の割合で混合させたもの（１０質量％のフッ酸を含むイソプロピルアルコール）を例示できる。このようなエッチング液を用いることで、不純物を含有する酸化シリコン２３０ａを容易に選択的に除去できる。また、不純物を含有しない酸化シリコン２３０は、エッチング液に対するエッチング耐性を備えているため、エッチングは進行せずに、そのまま残存する。
【００３２】
次に、図１２に示したように、ＨＤＰ−ＣＶＤ法を用いて第２の酸化シリコン膜２５０を溝部２４０の上部に埋め込む（第１の酸化シリコン膜２３０とは一体となって形成されるため境界線は記載せず）。
【００３３】
第１の酸化シリコン２３０が溝部２４０の内部を充填しているため、第１の酸化シリコン２３０の上に位置する溝部はアスペクト比が３未満となっている。また、図１１の工程で実施した湿式エッチングによってオーバーハング状の部分が除去されているため、溝部２４０の開口付近は広く開放された状態となっている。このため第２の酸化シリコン膜２５０はボイドが発生することなく容易に溝部２４０の上層部分を埋め込むことができる。
【００３４】
次に、図１３に示したように、ＣＭＰ法にて上面を平坦化すれば酸化シリコンを用いた層間絶縁膜の埋設が完了する。この際に、キャップ絶縁膜２０７、サイドウォール２０８の上端一部が研磨によって除去されても問題は無い。
【００３５】
本実施例では、層間絶縁膜を配線間のスペース部に充填する際に、ボイド発生の原因である開口付近のオーバーハング形状を、選択的に除去することが可能となる。また、オーバーハング形状を除去した後の溝部のアスペクト比は３未満となっている。このため、アスペクト比が３以上の溝部を絶縁膜で埋設する場合においても、内部にボイドを有さない構造を容易に形成することができる。
【００３６】
本実施例では、微細化の進展によってゲート電極２０６の配線間隔が６０ｎｍ以下となったような場合でも、層間絶縁膜として従来から一般的に使用されてきたＨＤＰ−ＣＶＤ法により形成した絶縁膜を用いることが可能となる。これにより、ポリシラザン等のスピンナー法で形成する高価な埋め込み材料を使用すること無く、かつ従来の製造装置を有効利用することができるので、半導体装置の製造を低コストで行うことが可能となる。
【００３７】
本実施例では、ゲート電極のレイアウトは特に限定されないが、ＤＲＡＭ素子等のメモリセルのように、ゲート電極（ワード配線）が所定の方向に長く延在して配置される場合に本発明を適用すると、特に効果的である。
【００３８】
なお、本実施例では配線としてゲート電極を配置した場合について説明したが、ゲート電極以外の配線を覆う層間絶縁膜を形成する場合にも、本発明は適用可能である。
【符号の説明】
【００３９】
２００、４００ 半導体基板
２０１ ＭＯＳトランジスタ
２０２ ゲート絶縁膜
２０３ 素子分離領域
２０４ 活性領域
２０５ Ｎ型不純物層
２０６ ゲート電極
２０６ａ 多結晶シリコン膜
２０６ｂ 高融点金属膜
２０７ キャップ絶縁膜
２０８ サイドウォール
２２０ シリコン窒化膜
２３０、４０４ 第１の酸化シリコン
２３０ａ、４０４ａ 不純物を含有する酸化シリコン
２４０、４０３ 溝部
２５０、４０５ 第２の酸化シリコン膜
３００ 凸部
３０１ 凸部の高さ方向
３０２ 幅方向
４０１ 酸化シリコン膜
４０２ マスク膜
４０４ｂ オーバーハング形状
４１０ 酸化シリコン
Ｓ 上面部
Ｖ ボイド
【特許請求の範囲】
【請求項１】
複数の凸部を設ける工程と、
隣り合う凸部の間に形成される溝部の上端部において前記凸部の幅方向に溝部用絶縁膜が突出したオーバーハング形状を有すると共に、前記溝部の上部にボイドを有するように、前記溝部内に溝部用絶縁膜を形成する工程と、
前記凸部の高さ方向に対して斜め方向から、前記溝部用絶縁膜に不純物をイオン注入することにより、前記溝部内に形成された溝部用絶縁膜の一部に不純物をドープする工程と、
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程と、
前記溝部内に溝部用絶縁膜を充填する工程と、
を有する半導体装置の製造方法。
【請求項２】
複数の凸部を設ける工程と、
隣り合う凸部の間に形成される溝部の上部においてボイド頂部の幅方向の長さがボイド底部の幅方向の長さよりも短いボイドを有するように、前記溝部内に溝部用絶縁膜を形成する工程と、
前記凸部の高さ方向に対して斜め方向から、前記溝部用絶縁膜に不純物をイオン注入することにより、前記溝部内に形成された溝部用絶縁膜の一部に不純物をドープする工程と、
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程と、
前記溝部内に溝部用絶縁膜を充填する工程と、
を有する半導体装置の製造方法。
【請求項３】
前記複数の凸部を設ける工程において、
隣り合う凸部の間に形成される溝部のアスペクト比は３以上である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程において、
前記溝部用絶縁膜の不純物がドープされた部分を除去した後の、前記溝部のアスペクト比が３未満となるように、前記溝部用絶縁膜の不純物がドープされた部分を除去する、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記複数の凸部を設ける工程は、
マスクパターンを用いて半導体基板をエッチングすることにより、複数の凸部を有する前記半導体基板を形成する工程であり、
前記溝部内に溝部用絶縁膜を充填する工程において、
前記溝部内に充填された溝部用絶縁膜を有する素子分離領域を形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記複数の凸部を設ける工程は、
半導体基板の表面に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜上にマスクパターンを設ける工程と、
前記マスクパターンを用いて半導体基板及び酸化シリコン膜をエッチングすることにより、半導体基板の主面の法線方向に突出した半導体基板の部分、並びに前記突出した半導体基板の部分上の酸化シリコン膜及びマスクパターンから構成される凸部を形成する工程と、
を有し、
前記溝部内に溝部用絶縁膜を充填する工程において、
前記溝部内に充填された溝部用絶縁膜を有する素子分離領域を形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記複数の凸部を設ける工程は、
半導体基板内に複数の凹部を形成する工程と、
各凹部の内壁上にゲート絶縁膜を形成する工程と、
各凹部の内部から前記半導体基板上にまで突出するように、ゲート電極を形成する工程と、
を有し、
前記凸部は半導体基板からその上方に突出した前記ゲート電極の部分から構成され、
前記溝部内に溝部用絶縁膜を充填する工程において、
前記溝部内に充填された溝部用絶縁膜を有する層間絶縁膜を形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記複数の凸部を設ける工程は、前記ゲート電極を形成する工程の後に更に、
各ゲート電極上にキャップ絶縁膜を形成する工程と、
各ゲート電極及び各キャップ絶縁膜の側面に、サイドウォールを形成する工程と、
を有し、
前記凸部は半導体基板からその上方に突出した前記ゲート電極の部分、キャップ絶縁膜、及びサイドウォールから構成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記溝部用絶縁膜は、酸化シリコン膜である、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記溝部内に溝部用絶縁膜を形成する工程において、
ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、前記溝部用絶縁膜を形成する、請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記不純物をドープする工程において、
前記凸部の高さ方向に対して３〜７０°の角度で、不純物をイオン注入する、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記不純物をドープする工程において、
不純物濃度１×１０10ａｔｏｍｓ／ｃｍ2以上、エネルギー５Ｋｅｖ〜１００Ｋｅｖの条件で、不純物をイオン注入する、請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程において、
溝部用絶縁膜の不純物がドープされていない部分に対する溝部用絶縁膜の不純物がドープされた部分のエッチング速度比が１０以上となる条件で、前記溝部用絶縁膜の不純物がドープされた部分を除去する、請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程において、
１０質量％のフッ酸を含むイソプロピルアルコールを用いたウェットエッチングにより、前記溝部用絶縁膜の不純物がドープされた部分を除去する、請求項１３に記載の半導体装置の製造方法。
【請求項１】
複数の凸部を設ける工程と、
隣り合う凸部の間に形成される溝部の上端部において前記凸部の幅方向に溝部用絶縁膜が突出したオーバーハング形状を有すると共に、前記溝部の上部にボイドを有するように、前記溝部内に溝部用絶縁膜を形成する工程と、
前記凸部の高さ方向に対して斜め方向から、前記溝部用絶縁膜に不純物をイオン注入することにより、前記溝部内に形成された溝部用絶縁膜の一部に不純物をドープする工程と、
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程と、
前記溝部内に溝部用絶縁膜を充填する工程と、
を有する半導体装置の製造方法。
【請求項２】
複数の凸部を設ける工程と、
隣り合う凸部の間に形成される溝部の上部においてボイド頂部の幅方向の長さがボイド底部の幅方向の長さよりも短いボイドを有するように、前記溝部内に溝部用絶縁膜を形成する工程と、
前記凸部の高さ方向に対して斜め方向から、前記溝部用絶縁膜に不純物をイオン注入することにより、前記溝部内に形成された溝部用絶縁膜の一部に不純物をドープする工程と、
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程と、
前記溝部内に溝部用絶縁膜を充填する工程と、
を有する半導体装置の製造方法。
【請求項３】
前記複数の凸部を設ける工程において、
隣り合う凸部の間に形成される溝部のアスペクト比は３以上である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程において、
前記溝部用絶縁膜の不純物がドープされた部分を除去した後の、前記溝部のアスペクト比が３未満となるように、前記溝部用絶縁膜の不純物がドープされた部分を除去する、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記複数の凸部を設ける工程は、
マスクパターンを用いて半導体基板をエッチングすることにより、複数の凸部を有する前記半導体基板を形成する工程であり、
前記溝部内に溝部用絶縁膜を充填する工程において、
前記溝部内に充填された溝部用絶縁膜を有する素子分離領域を形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記複数の凸部を設ける工程は、
半導体基板の表面に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜上にマスクパターンを設ける工程と、
前記マスクパターンを用いて半導体基板及び酸化シリコン膜をエッチングすることにより、半導体基板の主面の法線方向に突出した半導体基板の部分、並びに前記突出した半導体基板の部分上の酸化シリコン膜及びマスクパターンから構成される凸部を形成する工程と、
を有し、
前記溝部内に溝部用絶縁膜を充填する工程において、
前記溝部内に充填された溝部用絶縁膜を有する素子分離領域を形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記複数の凸部を設ける工程は、
半導体基板内に複数の凹部を形成する工程と、
各凹部の内壁上にゲート絶縁膜を形成する工程と、
各凹部の内部から前記半導体基板上にまで突出するように、ゲート電極を形成する工程と、
を有し、
前記凸部は半導体基板からその上方に突出した前記ゲート電極の部分から構成され、
前記溝部内に溝部用絶縁膜を充填する工程において、
前記溝部内に充填された溝部用絶縁膜を有する層間絶縁膜を形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記複数の凸部を設ける工程は、前記ゲート電極を形成する工程の後に更に、
各ゲート電極上にキャップ絶縁膜を形成する工程と、
各ゲート電極及び各キャップ絶縁膜の側面に、サイドウォールを形成する工程と、
を有し、
前記凸部は半導体基板からその上方に突出した前記ゲート電極の部分、キャップ絶縁膜、及びサイドウォールから構成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記溝部用絶縁膜は、酸化シリコン膜である、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記溝部内に溝部用絶縁膜を形成する工程において、
ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、前記溝部用絶縁膜を形成する、請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記不純物をドープする工程において、
前記凸部の高さ方向に対して３〜７０°の角度で、不純物をイオン注入する、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記不純物をドープする工程において、
不純物濃度１×１０10ａｔｏｍｓ／ｃｍ2以上、エネルギー５Ｋｅｖ〜１００Ｋｅｖの条件で、不純物をイオン注入する、請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程において、
溝部用絶縁膜の不純物がドープされていない部分に対する溝部用絶縁膜の不純物がドープされた部分のエッチング速度比が１０以上となる条件で、前記溝部用絶縁膜の不純物がドープされた部分を除去する、請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記溝部用絶縁膜の不純物がドープされた部分を選択的に除去する工程において、
１０質量％のフッ酸を含むイソプロピルアルコールを用いたウェットエッチングにより、前記溝部用絶縁膜の不純物がドープされた部分を除去する、請求項１３に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１８９６８（Ｐ２０１２−１８９６８Ａ）
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願番号】特願２０１０−１５３８７４（Ｐ２０１０−１５３８７４）
【出願日】平成２２年７月６日（２０１０．７．６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願日】平成２２年７月６日（２０１０．７．６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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