【課題】厚膜化が可能で、反りが小さく、かつリーク電流が小さい半導体素子を提供する。
【解決手段】基板と、基板の上方に形成された第１のバッファ領域と、第１のバッファ領域上に形成された第２のバッファ領域と、第２のバッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、第１のバッファ領域は、第１半導体層と、第２半導体層とが順に積層した複合層を少なくとも一層有し、第２のバッファ領域は、第３半導体層と、第４半導体層と、第５半導体層とが順に積層した複合層を少なくとも一層有し、第４半導体層の格子定数は、第３半導体層と第５半導体層の間の格子定数を有する半導体素子。 （もっと読む）

【課題】転位密度を低減させるバッファ層を有する半導体素子を提供する。
【解決手段】基板と、基板の上方に形成されたバッファ領域と、バッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、バッファ領域は、第１の格子定数を有する第１半導体層と、第１の格子定数と異なる第２の格子定数を有する第２半導体層と、第１の格子定数と第２の格子定数との間の第３の格子定数を有する第３半導体層とが順に積層した複合層を少なくとも一層有する半導体素子。 （もっと読む）

【課題】電子のトラッピング現象を緩和すると共に、ヘキサゴナル欠陥の発生を抑制可能な窒化物半導体エピタキシャルウェハの製造方法を提供する。
【解決手段】基板１上に核生成層２を形成し、その核生成層２上に第一の窒化物半導体層３を形成し、その第一の窒化物半導体層３上に、前記第一の窒化物半導体層３よりも電子親和力の小さい第二の窒化物半導体層４を形成する窒化物半導体エピタキシャルウェハ１０の製造方法において、前記第一の窒化物半導体層３を形成する際の成長温度が、前記第二の窒化物半導体層４を形成する際の成長温度よりも低くするものである。 （もっと読む）

【課題】加工性に優れていて品質が高いIII族窒化物結晶を提供すること。
【解決手段】III族窒化物単結晶を１０００℃以上で熱処理することによりIII族元素を含む化合物からなる被膜を形成し、その被膜を除去することによりIII族窒化物結晶を製造する。 （もっと読む）

【課題】ｐｎ接合のＩ−Ｖ特性を向上させる半導体材料を提供すること。
【解決手段】本発明に係る半導体材料は、酸化亜鉛の結晶を含有する粒子を備え、酸化亜鉛の結晶子の大きさが５〜５０ｎｍであり、酸化亜鉛の結晶における窒素の含有率が５００〜１００００質量ｐｐｍである。 （もっと読む）

【課題】デバイス作製に供用可能なウェハ面積部分を増大し、かつ大口径化に伴って増大する加工負荷を回避できる炭化珪素単結晶ウェハを提供する。
【解決手段】ウェハの特定の方位端に総面積の小さい加工欠損部、あるいは非対称な形状を有するノッチ状の加工欠損部を有する炭化珪素単結晶ウェハ。 （もっと読む）

【課題】半導体デバイスを効率よく製造するために、基体の種類の如何を問わずに効率よく半導体ウエハを製造することができる半導体ウエハの製造方法、ならびにかかる製造方法に好適に用いられる複合基体および複合基板を提供する。
【解決手段】本半導体ウエハの製造方法は、基体１０上に、表面のＲＭＳ粗さが１０ｎｍ以下の基体表面平坦化層１２を形成して複合基体１を得る工程と、複合基体１の基体表面平坦化層１２側に半導体結晶層２０ａを貼り合わせて複合基板３Ａ，３Ｂ，３Ｃを得る工程と、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に少なくとも１層の半導体層３０を成長させる工程と、基体表面平坦化層１２をウェットエッチングで除去することにより、基体１０から半導体結晶層２０ａを分離して、半導体結晶層２０ａおよび半導体層３０を含む半導体ウエハ５を得る工程と、を含む。 （もっと読む）

【課題】量産に用い得る厚さと面積を確保しながら、容易な生産方法でかけやわれの発生を抑制してオリエンテーションフラットを形成することを目的とする。
【解決手段】窒化ガリウム結晶体２７から、ファセット１５を有する硬質の立体構造物１４を陵線等に平行に除去することで、欠けや割れの発生を抑制した窒化ガリウム基板を提供できる。しかも、ファセット１５を有する硬質の立体構造物１４の陵線等は特有の結晶方位を有し、かつ、明瞭であるので、立体構造物１４の陵線等に平行に切断加工した窒化ガリウム結晶体２７の切断線２１をデバイス加工の基準線となるオリエンテーションフラットに用いることができる。 （もっと読む）

【課題】シリコン基板を下地基板とし、基板サイズに比して問題ない程度に反りが抑制され、半導体素子の作製に好適なエピタキシャル基板を提供する。
【解決手段】エピタキシャル基板１０が、シリコン単結晶からなる下地基板１と、下地基板１の上に形成された複数のIII族窒化物層２，３，４からなるIII族窒化物層群と、を備えており、下地基板１が、ボロンが添加されてなることでｐ型の導電性を有し、かつ、比抵抗が０．０１Ω・ｃｍ以上０．１Ω・ｃｍ以下であり、複数のIII族窒化物層２，３，４がそれぞれ、少なくともＡｌまたはＧａを含み、エピタキシャル基板の反り量をＳＲ（単位：μｍ）、窒化物層群の総膜厚をｔｅ（単位：μｍ）、下地基板１の膜厚をｔｓ（単位：ｍｍ）、下地基板１の直径をｄｓ（単位：ｍｍ）とするときに、規格化反り指数ＫがＫ＝｛（ＳＲ／ｔｅ）×（ｔｓ／ｄｓ）²｝≦１×１０^-3なる関係式をみたすようにする。 （もっと読む）

【課題】シリコンなどの基板上に形成した高品質な結晶を有する半導体装置を提供する。
【解決手段】実施形態によれば、ＧａＮを含む下地層と、窒化物半導体を含む機能部と、前記下地層と前記機能部との間に設けられ、ＡｌＮを含む層を含む中間層と、を備えた半導体装置が提供される。前記下地層のうちの前記中間層とは反対側の第１領域におけるシリコン原子の濃度は、前記下地層のうちの前記中間層の側の第２領域におけるシリコン原子の濃度よりも高く、前記下地層の前記中間層とは反対側の第１面は、複数の凹部を有する。 （もっと読む）

【課題】内部の欠陥数がより少なく且つ／又は減少したＩＩＩ／Ｖ族半導体材料を形成する方法、並びに欠陥数がより少なく且つ／又は減少したそのようなＩＩＩ／Ｖ族半導体材料を含む半導体構造体及び素子が必要である。
【解決手段】三元ＩＩＩ族窒化物材料を形成する方法は、チャンバー内で基板上に三元ＩＩＩ族窒化物材料をエピタキシャル成長させるステップを含む。エピタキシャル成長は、チャンバー中の窒素前駆体の分圧と１つ又は複数のＩＩＩ族前駆体の分圧との比較的に高い比を含む前駆体ガス混合物をチャンバー内に準備するステップを含む。少なくとも一部は比較的に高い比のため、三元ＩＩＩ族窒化物材料の層は、小さいＶピット欠陥をその中に含む高い最終厚さに成長させることができる。そのような三元ＩＩＩ族窒化物材料の層を含む半導体構造体をそのような方法を用いて作製する。 （もっと読む）

【課題】トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置及び化合物半導体装置の製造方法を提供する。
【解決手段】半導体基板１０と、キャリア走行層２１とキャリア供給層２２を有し、半導体基板上に配置された窒化物半導体層２０と、上端部がキャリア走行層とキャリア供給層との界面よりも上方に位置する空洞４０を内部に有する、窒化物半導体層の周囲を囲んで配置された素子分離絶縁膜３０とを備える。 （もっと読む）

【課題】生産性を向上させることや製造コストを低減することが可能な、光電変換素子の製造方法を提供する。
【解決手段】基板の表面に第１剥離層を形成する工程と、第１剥離層の、基板とは反対側に第１光電変換素子層を形成する工程と、第１光電変換素子部の、第１剥離層とは反対側に、第１剥離層とは異なる形態の第２剥離層を形成する工程と、第２剥離層の、第１光電変換素子部とは反対側に、第２光電変換素子部を形成する工程と、第２光電変換素子部と第１光電変換素子部とを分離する分離工程と、第１光電変換素子部を基板から剥離する剥離工程と、を有し、分離工程と剥離工程とが別々に行われる、光電変換素子の製造方法とする。 （もっと読む）

【課題】ＧａＮ系半導体は、面方位が（１１１）のシリコン基板上にエピタキシャル成長される。ＧａＮの格子定数と、とシリコン（１１１）面の格子定数の差が、約１７％と大きいのでめ、成長されたＧａＮには１０^１０ｃｍ^−２を超える転位が導入される。転位により、ＧａＮを用いたトランジスタのリーク電流が増大する。また、トランジスタの移動度が低下する。
【解決手段】シリコン基板と、シリコン基板の（１５０）面上に、エピタキシャル成長された窒化物半導体層と、を備える半導体基板を提供する。 （もっと読む）

【課題】窒化ガリウム系半導体のドライエッチングに、塩素系ガスを用いたＩＣＰ−ＲＩＥを用いると、誘電結合型プラズマは、温度が高いので、エッチングされた面に凹凸ができ、半導体にダメージを与え、塩素が残留する。
【解決手段】窒化ガリウム系半導体からなる第１の半導体層を形成する第１半導体層形成工程と、第１の半導体層の一部を、臭素系ガスを用いて、マイクロ波プラズマプロセスでドライエッチングして、リセス部を形成するリセス部形成工程と、を備え、窒化ガリウム系半導体装置を製造する半導体装置の製造方法を提供する。 （もっと読む）

【課題】クラックが少なく表面の平坦性が良好な半導体ウエーハ及び半導体装置及びその製造方法を提供する。
【解決手段】半導体ウエーハは、基板２と、基板２の一方の主面上に配置され且つ化合物半導体で形成されたバッファ領域３と、バッファ領域３の上に配置され且つ化合物半導体で形成された主半導体領域４とを有する半導体ウエーハであって、バッファ領域３は、第１の多層構造バッファ領域５と、基板と第１の多層構造バッファ領域５との間に配置された第２の多層構造バッファ領域８とから成る。 （もっと読む）

【課題】単純な単結晶シリコン基板を出発基板として窒化ガリウム膜を形成することができ、反りやクラックが抑制された半導体基板及びその製造方法を提供する。
【解決手段】半導体基板１０は、単結晶シリコン基板１１と、前記単結晶シリコン基板１１の最表面を除く表層領域に形成された転位層１２と、前記単結晶シリコン基板１１の前記最表面に形成されたバッファ層１３と、前記バッファ層１３の表面に形成された窒化ガリウム層１４とを備えている。転位層１２は、窒化ガリウム層１４が形成された単結晶シリコン基板１４の表層領域に転位が発生し且つ単結晶シリコン基板１１の最表面には転位が発生しない条件下でイオン注入することにより形成される。イオン注入では、ドーズ量が５Ｅ＋１４ａｔｏｍｓ／ｃｍ^２以上５Ｅ＋１７ａｔｏｍｓ／ｃｍ^２以下のアルゴンイオンを注入する。 （もっと読む）

【課題】単純な単結晶シリコン基板を出発基板として窒化ガリウム膜を形成することができ、反りやクラックが抑制された半導体基板及びその製造方法を提供する。
【解決手段】半導体基板１０は、単結晶シリコン基板１１と、単結晶シリコン基板１１の表面に形成された炭素含有シリコン層１２と、炭素含有シリコン層１２の表面に形成されたバッファ層１３と、バッファ層１３の表面に形成された窒化ガリウム膜１４とを備えている。炭素含有シリコン層１２に含まれる炭素の濃度は１Ｅ＋１８ａｔｏｍｓ／ｃｍ^３以上１Ｅ＋２１ａｔｏｍｓ／ｃｍ^３以下であり、例えば単結晶シリコン基板１１をプロパンガス雰囲気下で熱処理することにより形成される。 （もっと読む）

【課題】電子及び正孔の移動度を向上させたＳＯＩ構造のＣＭＯＳの提供
【解決手段】Ｓｉ基板１上にシリコン窒化膜２及びシリコン酸化膜３を介して貼り合わせられ、島状に絶縁分離されたＧｅ層８（第２の半導体層）が設けられ、このＧｅ層８に高濃度のソースドレイン領域（１４、１５）が形成されたＰチャネルのＭＩＳＦＥＴと、Ｓｉ基板１上にシリコン窒化膜２及び一部に空孔５を有するシリコン酸化膜３を介して、空孔５直上の歪みＳｉ層７を挟み、左右にＳｉＧｅ層６を有する構造からなるエピタキシャル半導体層（第１の半導体層）が島状に絶縁分離されて設けられ、歪みＳｉ層７には概略チャネル領域が形成され、ＳｉＧｅ層６には概略高濃度及び低濃度のソースドレイン領域（１０、１１、１２，１３）が形成されたＮチャネルのＭＩＳＦＥＴとから構成したＣＭＯＳ。 （もっと読む）

【課題】埋込み部を形成する際のエッチングにより埋込みゲートが損傷をきたし、ゲート領域劣化が生じ得る。
【解決手段】ショットキーコンタクトなどのゲートコンタクトを形成する前にゲート埋込み部のアニーリングを行うことにより、ゲートリークが低減され、かつ／またはトランジスタなどの半導体デバイス内に高品質のゲートコンタクトを提供することができる。アニーリング中に封入層を使用することで、トランジスタのゲート埋込み部内の半導体への損傷がさらに低減される。アニーリングを、例えばデバイスのオーミックコンタクトのアニーリングによって提供することができる。 （もっと読む）