半導体ウエハの製造方法、複合基体および複合基板
【課題】半導体デバイスを効率よく製造するために、基体の種類の如何を問わずに効率よく半導体ウエハを製造することができる半導体ウエハの製造方法、ならびにかかる製造方法に好適に用いられる複合基体および複合基板を提供する。
【解決手段】本半導体ウエハの製造方法は、基体１０上に、表面のＲＭＳ粗さが１０ｎｍ以下の基体表面平坦化層１２を形成して複合基体１を得る工程と、複合基体１の基体表面平坦化層１２側に半導体結晶層２０ａを貼り合わせて複合基板３Ａ，３Ｂ，３Ｃを得る工程と、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に少なくとも１層の半導体層３０を成長させる工程と、基体表面平坦化層１２をウェットエッチングで除去することにより、基体１０から半導体結晶層２０ａを分離して、半導体結晶層２０ａおよび半導体層３０を含む半導体ウエハ５を得る工程と、を含む。
【解決手段】本半導体ウエハの製造方法は、基体１０上に、表面のＲＭＳ粗さが１０ｎｍ以下の基体表面平坦化層１２を形成して複合基体１を得る工程と、複合基体１の基体表面平坦化層１２側に半導体結晶層２０ａを貼り合わせて複合基板３Ａ，３Ｂ，３Ｃを得る工程と、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に少なくとも１層の半導体層３０を成長させる工程と、基体表面平坦化層１２をウェットエッチングで除去することにより、基体１０から半導体結晶層２０ａを分離して、半導体結晶層２０ａおよび半導体層３０を含む半導体ウエハ５を得る工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハの製造方法、ならびにかかる製造方法に用いられる複合基体および複合基板に関する。
【背景技術】
【０００２】
半導体デバイスを効率よく製造するために、半導体結晶層と、その半導体結晶層とは化学組成が異なる異組成基体とを貼り合わせた複合基板を形成し、その複合基板の半導体結晶層上に半導体層を成長させた後、異組成基体を除去することにより、半導体結晶層および半導体層を含むウエハを製造することが提案されている。
【０００３】
たとえば、特開２００３−１６５７９８号公報（特許文献１）は、基体に単結晶サファイア基板を貼り付けてサファイア複合基板を形成し、サファイア複合基板のサファイア面上に窒化ガリウム単結晶をエピタキシャル成長させた後、ウェットエッチングにより基体を除去することにより、単結晶サファイア基板および窒化ガリウム単結晶を含むウエハを製造することを開示する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１６５７９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特開２００３−１６５７９８号公報（特許文献１）に開示された方法は、基体をウェットエッチングにより除去しているため、基体を除去するのに長時間を必要とすることから効率が低下し、また、ウェットエッチングが困難な基体には適用できないという問題がある。
【０００６】
本発明は、上記問題を解決して、半導体デバイスを効率よく製造するために、基体の種類の如何を問わずに効率よく半導体ウエハを製造することができる半導体ウエハの製造方法、ならびにかかる製造方法に好適に用いられる複合基体および複合基板を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、基体上に、表面のＲＭＳ粗さが１０ｎｍ以下の基体表面平坦化層を形成して複合基体を得る工程と、複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、複合基板の半導体結晶層上に少なくとも１層の半導体層を成長させる工程と、基体表面平坦化層をウェットエッチングで除去することにより、基体から半導体結晶層を分離して、半導体結晶層および半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法である。
【０００８】
本発明にかかる半導体ウエハの製造方法において、基体表面平坦化層の厚さを０．１μｍ以上５０μｍ以下とすることができる。また、基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことができる。また、基体の熱膨張係数と半導体結晶層の熱膨張係数との差を４．５×１０-6Ｋ-1以下とすることができる。また、基体は、焼結体および金属からなる群から選ばれる少なくとも１つを含むことができる。また、半導体結晶層は、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことができる。
【０００９】
また、本発明にかかる半導体ウエハの製造方法における複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて前記複合基板を得る工程において、基体表面平坦化層と半導体結晶層との間に接合層を介在させて、基体表面平坦化層と前記半導体結晶層とを貼り合わせることができる。さらに、半導体結晶層と接合層との間にかつ半導体結晶層に接して形成された結晶表面平坦化層をさらに介在させて、基体表面平坦化層と半導体結晶層とを貼り合わせることができる。ここで、結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことができる。
【００１０】
また、本発明は、基体と、基体上に配置された基体表面平坦化層と、を含み、基体表面平坦化層は、表面のＲＭＳ粗さが１０ｎｍ以下であり、厚さが０．１μｍ以上５０μｍ以下である複合基体である。本発明にかかる複合基体において、基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことができる。また、基体は、焼結体および金属からなる群から選ばれる少なくとも１つを含むことができる。
【００１１】
また、本発明は、上記の複合基体と、複合基体の基体表面平坦化層側に配置された半導体結晶層と、を含み、基体の熱膨張係数と半導体結晶層の熱膨張係数との差が４．５×１０-6Ｋ-1以下である複合基板である。
【００１２】
本発明にかかる複合基板において、基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことができる。また、基体は、焼結体および金属からなる群から選ばれる少なくとも１つを含むことができる。また、半導体結晶層は、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことができる。
【００１３】
また、本発明にかかる複合基板は、基体表面平坦化層と半導体結晶層との間に配置された接合層をさらに含むことができる。さらに、半導体結晶層と接合層との間にかつ半導体結晶層に接して配置された結晶表面平坦化層をさらに含むことができる。ここで、結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことができる。
【発明の効果】
【００１４】
本発明によれば、半導体デバイスを効率よく製造するために、基体の種類の如何を問わずに効率よく半導体ウエハを製造することができる半導体ウエハの製造方法、ならびにかかる製造方法に好適に用いられる複合基体および複合基板を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明にかかる半導体ウエハの製造方法の例を示す概略断面図である。
【図２】本発明にかかる複合基板を得る工程の例を示す概略断面工程図である。
【図３】本発明にかかる複合基体の一例を示す概略断面図である。
【図４】本発明にかかる複合基板の一例を示す概略断面図である。
【図５】本発明にかかる複合基板の別の例を示す概略断面図である。
【図６】本発明にかかる複合基板のさらに別の例を示す概略断面図である。
【発明を実施するための形態】
【００１６】
［実施形態１］
図１を参照して、本発明の一実施形態である半導体ウエハの製造方法は、基体１０上に、表面のＲＭＳ粗さが１０ｎｍ以下の基体表面平坦化層１２を形成して複合基体１を得る工程（図１（Ａ））と、複合基体１の基体表面平坦化層１２側に半導体結晶層２０ａを貼り合わせて複合基板３Ａ，３Ｂ，３Ｃを得る工程（図１（Ｂ１）、（Ｂ２）および（Ｂ３））と、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に少なくとも１層の半導体層３０を成長させる工程（図１（Ｃ１）、（Ｃ２）および（Ｃ３））と、基体表面平坦化層１２をウェットエッチングで除去することにより、基体１０から半導体結晶層２０ａを分離して、半導体結晶層２０ａおよび半導体層３０を含む半導体ウエハ５を得る工程（図１（Ｄ１）、（Ｄ２）および（Ｄ３））と、を含む。本実施形態の半導体ウエハの製造方法によれば、基体１０の種類の如何を問わずに効率よく半導体ウエハ５を製造することができる。
【００１７】
｛複合基体を得る工程｝
図１（Ａ）を参照して、複合基体１を得る工程は、基体１０を準備するサブ工程と、基体１０上に基体表面平坦化層１２を形成するサブ工程とを含み、さらに基体表面平坦化層１２の表面を研磨するサブ工程を含むことができる。
【００１８】
（基体の準備サブ工程）
基体１０を準備する工程において、準備される基体１０は、特に制限はないが、その熱膨張係数の調整が容易な観点から、焼結体および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。焼結体は、特に制限はないが、ケイ素酸化物および金属酸化物からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。焼結体においては、焼結体の化学組成を変えることにより、その熱膨張係数を容易に調整することができる。金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてＭｏ、Ｔａ、Ｎｉ、Ｐｔなどが好適に挙げられ、合金としてＭｏ−Ｃｕ、Ｃｕ−Ｗ、Ｎｉ−Ｃｒ−Ｆｅなどが好適に挙げられる。
【００１９】
（基体表面平坦化層の形成サブ工程）
基体表面平坦化層１２を形成するサブ工程において、基体表面平坦化層１２を形成する方法は、特に制限はないが、表面のＲＭＳ粗さが１０ｎｍ程度またはそれ以下と細かい基体表面平坦化層を形成する観点から、ＣＶＤ（化学気相堆積）法、スパッタ法、蒸着法などの気相法、スピンコート法、溶射法などの液相法などが好ましい。特に、表面のＲＭＳ粗さが１．０ｎｍ程度またはそれ以下と極めて細かい基体表面平坦化層を形成する観点から、スピンコート法、ＣＶＤ法、蒸着法などが好ましい。
【００２０】
基体表面平坦化層１２は、後工程において、その上に半導体結晶層を貼り合わせることができる観点、または、その上に均一で平坦な表面を有する接合層を形成しさらにその接合層に半導体結晶層を貼り合わせることができる観点から、その表面のＲＭＳ粗さが、１０ｎｍ以下が必要であり、１．０ｎｍ以下が好ましく、０．７ｎｍ以下がより好ましく、０．５ｎｍ以下がさらに好ましい。ここで、表面のＲＭＳ（二乗平均平方根）粗さとは、粗さ曲面において、その平均面の方向に基準面積だけ抜き取り、この抜き取り部分の平均線面から測定曲面までの偏差の２乗を平均した値の平方根をいい、ＪＩＳ Ｂ０６０１−２００１に規定するＲｑに相当する。表面のＲＭＳ粗さは、ＡＦＭ（原子間力顕微鏡）で測定することができる。
【００２１】
また、基体表面平坦化層１２の厚さは、特に制限はないが、後工程における基体表面平坦化層１２のウェットエッチングを容易にする観点、および基体１０が焼結体である場合には基体１０上に配置される基体表面平坦化層１２の表面のＲＭＳ粗さを１０ｎｍ以下好ましくは１．０ｎｍ以下に細かくする観点から、０．１μｍ以上が好ましく、０．５μｍ以上がより好ましい。また、基体表面平坦化層１２の形成コストを低減する観点から、５０μｍ以下が好ましく、２０μｍ以下がより好ましい。
【００２２】
また、基体表面平坦化層１２は、特に制限はないが、後工程における基体表面平坦化層１２のウェットエッチングを容易にする観点、およびその表面の平坦性が高く半導体結晶層および接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、ケイ素窒化物としてＳｉ3Ｎ4などが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。また、金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてＭｏ、Ｐｔ、Ｎｉ、Ａｌ、Ｗ、Ｔａなどが好適に挙げられ、合金としてＭｏ−Ｃｕ、Ｃｕ−Ｗ、Ｎｉ−Ｃｒ−Ｆｅなどが好適に挙げられる。
【００２３】
（基体表面平坦化層の表面の研磨サブ工程）
基体表面平坦化層１２の表面を研磨するサブ工程により、基体１０上に形成された基体表面平坦化層１２の表面のＲＭＳ粗さを確実に１０ｎｍ以下好ましくは１．０ｎｍ以下にすることができる。基体表面平坦化層１２の表面を研磨する方法には、表面のＲＭＳ粗さを１０ｎｍ以下好ましくは１．０ｎｍ以下にできるものであれば特に制限はなく、機械的研磨、化学機械的研磨（ＣＭＰ）、化学研磨などの方法が好適に挙げられる。
【００２４】
｛複合基板を得る工程｝
図１（Ｂ１）、（Ｂ２）および（Ｂ３）を参照して、複合基板３Ａ，３Ｂ，３Ｃを得る工程は、複合基体１の基体表面平坦化層１２側に半導体結晶層２０ａを貼り合わせることにより行なわれる。かかる工程によれば、結晶性の高い半導体結晶層２０ａを有する複合基板３Ａ，３Ｂ，３Ｃが効率よく得られる。ここで、複合基板３Ａ、複合基板３Ｂおよび複合基板３Ｃは、複合基体１と半導体結晶層２０ａとの接合形態がそれぞれ互いに異なっており、それぞれ異なる以下のサブ工程により製造される。
【００２５】
（複合基板３Ａを得る工程）
図２および図４を参照して、複合基板３Ａは、複合基体１と、複合基体１の基体表面平坦化層１２上に配置されている半導体結晶層２０ａと、を含む。たとえば、複合基板３Ａは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとが直接接合された形態を有する。
【００２６】
図２（Ａ１）、（Ｂ１）、（Ｃ１）および（Ｄ１）を参照して、複合基板３Ａを得る工程は、複合基体１の基体表面平坦化層１２に直接半導体結晶層２０ａを貼り合わせることにより行なわれる。
【００２７】
具体的には、複合基板３Ａを得る工程は、複合基体１を準備するサブ工程（図２（Ａ１））、表面から所定の深さにイオン注入領域２０ｉが形成された半導体結晶体２０を準備するサブ工程（図２（Ｂ１））、複合基体１の基体表面平坦化層１２の表面と上記の半導体結晶体２０のイオン注入領域２０ｉ側の表面とを貼り合わせるサブ工程（図２（Ｃ１））、および半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程（図２（Ｄ１））と、を含む。
【００２８】
図２（Ａ１）を参照して、複合基体１を準備するサブ工程は、上記の複合基体１を得る工程と同様であり、ここでは繰り返さない。
【００２９】
図２（Ｂ１）を参照して、イオン注入領域２０ｉが形成された半導体結晶体２０を準備するサブ工程は、半導体結晶体２０の表面から所定の深さの領域にイオンＩを注入することにより行われる。注入されるイオンＩは、特に制限はないが、半導体結晶体２０のイオン注入による結晶性の低下を低減する観点から、質量数の小さいイオン、たとえば水素イオン、ヘリウムイオンなどが好ましい。半導体結晶体２０のイオン注入領域２０ｉは、イオン注入により、他の領域に比べて脆化する。
【００３０】
図２（Ｃ１）を参照して、複合基体１の基体表面平坦化層１２の表面と上記の半導体結晶体２０のイオン注入領域２０ｉ側の表面とを貼り合わせる工程における貼り合わせ方法は、特に制限はなく、互いに貼り合わせる表面を洗浄して直接貼り合わせその後３０℃〜１０００℃に昇温して接合する直接接合法、互いに貼り合わせる表面をプラズマやイオンなどで活性化させて接合する表面活性化法、などが好適に用いられる。こうして、複合基体１の基体表面平坦化層１２に直接半導体結晶体２０を接合させた基体結晶接合体２Ａが得られる。
【００３１】
図２（Ｄ１）を参照して、半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程における分離方法は、特に制限はなく、貼り合わされた基体結晶接合体２Ａに熱および／または応力を加える方法が好適に用いられる。かかる方法によれば、半導体結晶体２０を、その脆化されたイオン注入領域２０ｉで、複合基体１の基体表面平坦化層１２に接合した半導体結晶層２０ａと残りの半導体結晶体２０ｂとに分離して、複合基体１と複合基体１の基体表面平坦化層１２に接合した半導体結晶層２０ａとを含む複合基板３Ａが効率よく得られる。
【００３２】
（複合基板３Ｂを得る工程）
図２および図５を参照して、複合基板３Ｂは、複合基板３Ａ（図２および図４）の基体表面平坦化層１２と半導体結晶層２０ａとの間に配置された接合層１４をさらに含む。たとえば、複合基板３Ｂは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとが接合層１４を介在させて接合された形態を有する。
【００３３】
図２（Ａ２）、（Ｂ２）、（Ｃ２）および（Ｄ２）を参照して、複合基板３Ｂを得る工程は、基体表面平坦化層１２と半導体結晶層２０ａとの間に接合層１４を介在させて、基体表面平坦化層１２と半導体結晶層２０ａとを貼り合わせることにより行われる。
【００３４】
具体的には、複合基板３Ｂを得る工程は、基体表面平坦化層１２に接合層１４ａが形成された複合基体１を準備するサブ工程（図２（Ａ２））、表面に接合層１４ｂが形成され半導体結晶体２０と接合層１４との界面から所定の深さにイオン注入領域２０ｉが形成された半導体結晶体２０を準備するサブ工程（図２（Ｂ２））、複合基体１の基体表面平坦化層１２に形成された接合層１４ａの表面と上記の半導体結晶体２０に形成された接合層１４ｂの表面とを貼り合わせるサブ工程（図２（Ｃ２））、および半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程（図２（Ｄ２））と、を含む。なお、半導体結晶体２０に形成する接合層１４ｂは省略することもできる。
【００３５】
図２（Ａ２）を参照して、上記の複合基体１を準備するサブ工程において、複合基体１の基体表面平坦化層１２上に接合層１４ａを形成する方法には、特に制限はなく、スパッタ法、ＣＶＤ法、蒸着法などが好適に用いられる。
【００３６】
図２（Ｂ２）を参照して、上記の半導体結晶体２０を準備するサブ工程において、半導体結晶体２０の表面に接合層１４ｂを形成する方法には、特に制限はなく、スパッタ法、ＣＶＤ法、蒸着法などが好適に用いられる。また、半導体結晶体２０と接合層１４との界面から所定の深さにイオン注入領域２０ｉが形成する方法は、上記界面から半導体結晶体２０の所定の深さの領域にイオンＩを注入することにより行われる。注入されるイオンＩは、質量数の小さいイオン、たとえば水素イオン、ヘリウムイオンなどが好ましい。半導体結晶体２０のイオン注入領域２０ｉは、イオン注入により、他の領域に比べて脆化する。
【００３７】
図２（Ｃ２）を参照して、複合基体１の基体表面平坦化層１２に形成された接合層１４ａの表面と上記の半導体結晶体２０に形成された接合層１４ｂの表面とを貼り合わせるサブ工程における貼り合わせ方法は、上記と同様に、直接接合法、表面活性化法などが好適に用いられる。かかる貼り合わせにおいては、接合性を高める観点から、接合層１４ａと接合層１４ｂとは同じまたは近似する化学組成を有することが好ましい。同じ化学組成を有する接合層１４ａと接合層１４ｂとを接合すると一体化して接合層１４が形成される。こうして、複合基体１の基体表面平坦化層１２に接合層１４を介在させて半導体結晶体２０を接合させた基体結晶接合体２Ｂが得られる。
【００３８】
図２（Ｄ２）を参照して、半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程における分離方法は、複合基板３Ａの製造方法の場合と同様であるので、ここでは繰り返さない。こうして、複合基体１と複合基体１の基体表面平坦化層１２に接合した接合層１４と、接合層１４に接合した半導体結晶層２０ａとを含む複合基板３Ｂが効率よく得られる。
【００３９】
ここで、接合層１４は、特に制限はないが、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとの接合性を向上させる効果が高い観点から、ケイ素酸化物、金属酸化物、金属窒化物、金属酸窒化物などが好ましい。また、接合層１４の厚さは、特に制限はないが、基体表面平坦化層１２と半導体結晶層２０ａとの接合性を向上させる効果が高い観点から、１０ｎｍ以上１００００ｎｍ以下が好ましく、２００ｎｍ以上２０００ｎｍ以下がより好ましい。
【００４０】
（複合基板３Ｃを得る工程）
図２および図６を参照して、複合基板３Ｂ（図２および図５）の半導体結晶層２０ａと接合層１４との間にかつ半導体結晶層２０ａに接して配置された結晶表面平坦化層２２をさらに含む。たとえば、複合基板３Ｃは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａに接する結晶表面平坦化層２２とが接合層１４を介在させて接合された形態を有する。
【００４１】
図２（Ａ２）、（Ｂ３）、（Ｃ３）および（Ｄ３）を参照して、複合基板３Ｃを得る工程は、基体表面平坦化層１２と半導体結晶層２０ａとの間に接合層１４を介在させ、さらに半導体結晶層２０ａと接合層１４との間にかつ半導体結晶層２０ａに接して形成された結晶表面平坦化層２２を介在させて、基体表面平坦化層１２と半導体結晶層２０ａとを貼り合わせることにより行われる。
【００４２】
具体的には、複合基板３Ｃを得る工程は、基体表面平坦化層１２に接合層１４ａが形成された複合基体１を準備するサブ工程（図２（Ａ２））、表面に結晶表面平坦化層２２および接合層１４ｂがこの順に形成され半導体結晶体２０と結晶表面平坦化層２２との界面から所定の深さにイオン注入領域２０ｉが形成された半導体結晶体２０を準備するサブ工程（図２（Ｂ３））、複合基体１の基体表面平坦化層１２に形成された接合層１４ａの表面と上記の半導体結晶体２０に形成された結晶表面平坦化層２２に形成された接合層１４ｂの表面とを貼り合わせるサブ工程（図２（Ｃ３））、および半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程（図２（Ｄ３））と、を含む。なお、半導体結晶体２０に形成する接合層１４ｂは省略することもできる。
【００４３】
図２（Ａ２）を参照して、上記の複合基体１を準備するサブ工程は、複合基板３Ｂを得る工程の場合と同様であるので、ここでは繰り返さない。
【００４４】
図２（Ｂ３）を参照して、上記の半導体結晶体２０を準備するサブ工程において、半導体結晶体２０の表面に結晶表面平坦化層２２を形成する方法には、特に制限はなく、特に制限はないが、表面のＲＭＳ粗さが１０ｎｍ程度またはそれ以下と細かい基体表面平坦化層を形成する観点から、ＣＶＤ法、スパッタ法、蒸着法などの気相法、スピンコート法、溶射法などの液相法などが好ましい。特に、表面のＲＭＳ粗さが１．０ｎｍ程度またはそれ以下と極めて細かい基体表面平坦化層を形成する観点から、スピンコート法、ＣＶＤ法、蒸着法が好ましい。また、結晶表面平坦化層２２の表面に接合層１４ｂを形成する方法には、特に制限はなく、スパッタ法、ＣＶＤ法、蒸着法などが好適に用いられる。また、半導体結晶体２０と結晶表面平坦化層２２との界面から所定の深さにイオン注入領域２０ｉが形成する方法は、上記界面から半導体結晶体２０の所定の深さの領域にイオンＩを注入することにより行われる。注入されるイオンＩは、質量数の小さいイオン、たとえば水素イオン、ヘリウムイオンなどが好ましい。半導体結晶体２０のイオン注入領域２０ｉは、イオン注入により、他の領域に比べて脆化する。
【００４５】
ここで、結晶表面平坦化層２２は、特に制限はないが、その表面の平坦性が高く接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、ケイ素窒化物としてＳｉ3Ｎ4などが好適に挙げられ、ケイ素酸窒化物（酸窒化シリコン）としてＳｉＯＮなどが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。金属窒化物としてＴｉＮ、ＧａＮ、ＡｌＮ、ＨｆＮなどが好適に挙げられる。金属酸窒化物としてＡｌＯＮなどの酸窒化アルミニウム、ＴａＯＮなどの酸窒化タンタルなどが好適に挙げられる。金属として、Ｍｏ、Ｗ、Ｃｕ、Ｔａなどが好適に挙げられる。
【００４６】
また、結晶表面平坦化層２２の厚さは、特に制限はないが、半導体結晶層２０ａに接して配置される結晶表面平坦化層２２の表面のＲＭＳ粗さを１０ｎｍ以下好ましくは１．０ｎｍ以下に細かくする観点から、０．１μｍ以上が好ましく、０．５μｍ以上がより好ましい。また、基体表面平坦化層１２の形成コストを低減する観点から、５０μｍ以下が好ましく、２０μｍ以下がより好ましい。
【００４７】
図２（Ｃ３）を参照して、複合基体１の基体表面平坦化層１２に形成された接合層１４ａの表面と上記の半導体結晶体２０に形成された結晶表面平坦化層２２に形成された接合層１４ｂの表面とを貼り合わせるサブ工程における貼り合わせ方法は、上記と同様に、直接接合法、表面活性化法などが好適に用いられる。かかる貼り合わせにおいては、接合性を高める観点から、接合層１４ａと接合層１４ｂとは同じまたは近似する化学組成を有することが好ましい。同じ化学組成を有する接合層１４ａと接合層１４ｂとを接合すると一体化して接合層１４が形成される。こうして、複合基体１の基体表面平坦化層１２に接合層１４を介在させて結晶表面平坦化層２２が形成された半導体結晶体２０を接合させた基体結晶接合体２Ｃが得られる。
【００４８】
図２（Ｄ３）を参照して、半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程における分離方法は、複合基板３Ａ，３Ｂを得る工程の場合と同様であるので、ここでは繰り返さない。こうして、複合基体１と複合基体１の基体表面平坦化層１２に接合した接合層１４と、接合層１４に接合した結晶表面平坦化層２２と、結晶表面平坦化層２２に接合した半導体結晶層２０ａとを含む複合基板３Ｃが効率よく得られる。
【００４９】
上記のようにして得られる複合基板３Ａ，３Ｂ，３Ｃは、特に制限はないが、後工程において複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に、結晶性の高い半導体層を、クラックを発生させることなく成長させる観点から、基体１０の熱膨張係数と半導体結晶層の熱膨張係数との差が４．５×１０-6Ｋ-1以下であることが好ましく、２．０×１０-6Ｋ-1以下であることがより好ましい。
【００５０】
また、複合基板３Ａ，３Ｂ，３Ｃにおいて、半導体結晶層２０ａは、特に制限はないが、複合化により高価な結晶の使用量を削減し省資源およびコスト低減の効果が大きい観点から、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ＩＩＩ−Ｖ族化合物半導体結晶としては、ＧａＡｓ結晶、ＧａＮ結晶、ＡｌＮ結晶、ＡｌxＧａ1-xＮ結晶（０＜ｘ＜１）、ＩｎyＧａ1-yＮ結晶（０＜ｙ≦１）などが好適に挙げられる。ＩＩ−ＶＩ族化合物半導体結晶にはＣｄＳｅ結晶、ＺｎＳ結晶などが好適に挙げられる。酸化物半導体結晶には、ＺｎＯ結晶、ＩＴＯ（インジウムスズ酸化物）結晶、ＴｉＯ2結晶などが好適に挙げられる。
【００５１】
｛半導体層の成長工程｝
図１（Ｃ１）、（Ｃ２）および（Ｃ３）を参照して、半導体層３０を成長させる工程は、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に少なくとも１層の半導体層３０を成長させることにより行なわれる。半導体層３０を成長させる方法は、特に制限はないが、結晶性の高い半導体層３０を成長させる観点から、ＭＯＣＶＤ（有機金属化学気相堆積）法、ＭＢＥ（分子線成長）法、ＨＶＰＥ（ハイドライド気相成長）法、昇華法、スパッタ法、ＥＢ（電子線）蒸着法、ＰＬＤ（パルスレーザ堆積）法などの気相法、ＬＰＥ（液相成長）法、フラックス法、ゾルゲル法などの液相法などが、好適に用いられる。こうして、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に少なくとも１層の半導体層３０が配置された基板半導体層接合体４Ａ，４Ｂ，４Ｃが得られる。
【００５２】
｛半導体ウエハを得る工程｝
図１（Ｄ１）、（Ｄ２）および（Ｄ３）を参照して、半導体ウエハ５を得る工程は、基板半導体層接合体４Ａ，４Ｂ，４Ｃの基体表面平坦化層１２をウェットエッチングで除去することにより、基体１０から半導体結晶層２０ａを分離することにより行なわれる。こうして、半導体結晶層２０ａおよび半導体層３０を含む半導体ウエハ５が効率よく得られる。
【００５３】
ここで、基体表面平坦化層１２をウェットエッチングするエッチング液は、基体表面平坦化層１２の化学組成により適宜選択することができる。たとえば、基体表面平坦化層１２が、ＳｉＯ2などのケイ素酸化物、Ｓｉ3Ｎ4などのケイ素窒化物などを含む場合は、エッチング液としてＨＦ溶液などが好適に用いられる。基体表面平坦化層１２が、Ｍｏなどの金属、Ｍｏ−Ｃｕなどの合金を含む場合は、エッチング液としてＨＦ−ＮＮＯ3の混合溶液などが好適に用いられる。基体表面平坦化層１２が、Ｐｔなどの金属を含む場合は、エッチング液として王水などが好適に用いられる。基体表面平坦化層１２が、Ｎｉなどの金属を含む場合は、エッチング液としてＨＣｌ溶液などが好適に用いられる。基体表面平坦化層１２が、Ａｌなどの金属を含む場合は、エッチング液としてＮａＯＨ溶液などが好適に用いられる。基体表面平坦化層１２が、Ｗなどの金属を含む場合は、エッチング液としてＨ2Ｏ2溶液などが好適に用いられる。
【００５４】
なお、得られた基板半導体層接合体４Ａ，４Ｂ，４Ｃにおいて、半導体結晶層２０ａおよび半導体結晶層２０ａ上に形成された少なくとも１層の半導体層３０が薄くて機械的強度が弱い場合には、基体表面平坦化層１２をウェットエッチングで除去することにより得られる半導体ウエハ（かかる半導体ウエハは、半導体結晶層２０ａおよび半導体層３０で形成される）の機械的強度を補強するために、基体表面平坦化層１２をウェットエッチングで除去する前に、半導体層３０に支持基板（図示せず）を貼り合わせることなどにより、半導体層３０を補強することが好ましい。
【００５５】
［実施形態２］
｛複合基体｝
図３を参照して、本発明にかかる別の実施形態である複合基体１は、基体１０と、基体１０上に配置された基体表面平坦化層１２と、を含み、基体表面平坦化層１２は、表面のＲＭＳ粗さが１０ｎｍ以下であり、厚さが０．１μｍ以上５０μｍ以下である。本実施形態の複合基体１は、基体１０上に基体表面平坦化層１２が配置され、かつ、その基体表面平坦化層１２の表面のＲＭＳ粗さが１０ｎｍ以下であるため、その基体表面平坦化層１２に半導体結晶層を貼り合わせて複合基板を得ることができる。また、本実施形態の複合基体１は、厚さが０．１μｍ以上５０μｍ以下であるため、ウェットエッチングにより容易に除去することができる。
【００５６】
（基体）
本実施形態の複合基体１における基体１０は、特に制限はないが、その熱膨張係数を調整が容易な観点から、焼結体および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。焼結体は、特に制限はないが、ケイ素酸化物および金属酸化物からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。焼結体においては、焼結体の化学組成を変えることにより、その熱膨張係数を容易に調整することができる。金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてＭｏ、Ｔａ、Ｎｉ、Ｐｔなどが好適に挙げられ、合金としてＭｏ−Ｃｕ、Ｃｕ−Ｗ、Ｎｉ−Ｃｒ−Ｆｅなどが好適に挙げられる。
【００５７】
（基体表面平坦化層）
本実施形態の複合基体１における基体表面平坦化層１２は、特に制限はないが、後工程における基体表面平坦化層１２のウェットエッチングを容易にする観点、およびその表面の平坦性が高く半導体結晶層および接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、ケイ素窒化物としてＳｉ3Ｎ4などが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。また、金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてＭｏ、Ｐｔ、Ｎｉ、Ａｌ、Ｗ、Ｔａなどが好適に挙げられ、合金としてＭｏ−Ｃｕ、Ｃｕ−Ｗ、Ｎｉ−Ｃｒ−Ｆｅなどが好適に挙げられる。
【００５８】
本実施形態の複合基体１における基体表面平坦化層１２の表面のＲＭＳ粗さは、後工程において、その上に半導体結晶層を貼り合わせることができる観点、または、その上に均一で平坦な表面を有する接合層を形成しさらにその接合層に半導体結晶層を貼り合わせることができる観点から、１０ｎｍ以下が必要であり、１．０ｎｍ以下が好ましく、０．７ｎｍ以下がより好ましく、０．５ｎｍ以下がさらに好ましい。
【００５９】
また、基体表面平坦化層１２の厚さは、特に制限はないが、後工程における基体表面平坦化層１２のウェットエッチングを容易にする観点、および基体１０が焼結体である場合には基体１０上に配置される基体表面平坦化層１２の表面のＲＭＳ粗さを１０ｎｍ以下好ましくは１．０ｎｍ以下に細かくする観点から、０．１μｍ以上が好ましく、０．５μｍ以上がより好ましい。また、基体表面平坦化層１２の形成コストを低減する観点から、５０μｍ以下が好ましく、２０μｍ以下がより好ましい。
【００６０】
［実施形態３］
｛複合基板｝
図４〜図６を参照して、本発明のさらに別の実施形態である複合基板３Ａ，３Ｂ，３Ｃは、実施形態２の複合基体１と、複合基体１の基体表面平坦化層１２側に配置された半導体結晶層２０ａと、を含み、基体１０の熱膨張係数と半導体結晶層の熱膨張係数との差が４．５×１０-6Ｋ-1以下である。
【００６１】
本実施形態の複合基板３Ａ，３Ｂ，３Ｃは、複合基体１と半導体結晶層２０ａとの接合性が高く、複合基体１中の基体１０の熱膨張係数と半導体結晶層２０ａの熱膨張係数との差が４．５×１０-6Ｋ-1以下と小さいため、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に、結晶性の高い半導体層を、クラックを発生させることなくエピタキシャル成長させて、特性の高い半導体デバイスを形成することができる。
【００６２】
本実施形態の複合基板３Ａ，３Ｂ，３Ｃにおいては、複合基体１と半導体結晶層２０ａとの接合形態の違いにより、いくつかの異なる具体的形態をとる。それらの具体的形態をそれぞれ以下に説明する。
【００６３】
（複合基板３Ａ）
図４を参照して、複合基板３Ａは、複合基体１と、複合基体１の基体表面平坦化層１２上に配置されている半導体結晶層２０ａと、を含む。たとえば、複合基板３Ａは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとが直接接合された形態を有する。かかる複合基板３Ａは、基体１０が研磨によっても表面のＲＭＳ粗さの低減が困難な焼結体で形成されている場合においても、基体１０上に配置された基体表面平坦化層１２により、基体１０と半導体結晶層２０ａとの接合が可能となったものである。
【００６４】
（複合基板３Ｂ）
図５を参照して、複合基板３Ｂは、複合基板３Ａ（図３）の基体表面平坦化層１２と半導体結晶層２０ａとの間に配置された接合層１４をさらに含む。たとえば、複合基板３Ｂは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとが接合層１４を介在させて接合された形態を有する。かかる複合基板３Ｂは、接合層１４により、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとの接合性が向上したものである。
【００６５】
ここで、接合層１４は、特に制限はないが、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとの接合性を向上させる効果が高い観点から、ケイ素酸化物、金属酸化物、金属窒化物、金属酸窒化物などが好ましい。また、接合層１４の厚さは、特に制限はないが、基体表面平坦化層１２と半導体結晶層２０ａとの接合性を向上させる効果が高い観点から、１０ｎｍ以上１００００ｎｍ以下が好ましく、２００ｎｍ以上２０００ｎｍ以下がより好ましい。
【００６６】
（複合基板３Ｃ）
図６を参照して、複合基板３Ｃは、複合基板３Ｂ（図５）の半導体結晶層２０ａと接合層１４との間にかつ半導体結晶層２０ａに接して配置された結晶表面平坦化層２２をさらに含む。たとえば、複合基板３Ｃは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａに接する結晶表面平坦化層２２とが接合層１４を介在させて接合された形態を有する。かかる複合基板３Ｃは、接合層１４および結晶表面平坦化層２２により、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとの接合性がさらに向上したものである。
【００６７】
ここで、結晶表面平坦化層２２は、特に制限はないが、その表面の平坦性が高く接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、ケイ素窒化物としてＳｉ3Ｎ4などが好適に挙げられ、ケイ素酸窒化物（酸窒化シリコン）としてＳｉＯＮなどが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。金属窒化物としてＴｉＮ、ＧａＮ、ＡｌＮ、ＨｆＮなどが好適に挙げられる。金属酸窒化物としてＡｌＯＮなどの酸窒化アルミニウム、ＴａＯＮなどの酸窒化タンタルなどが好適に挙げられる。金属としてＭｏ、Ｗ、Ｃｕ、Ｔａなどが好適に挙げられる。
【００６８】
また、結晶表面平坦化層２２の厚さは、特に制限はないが、半導体結晶層２０ａに接して配置される結晶表面平坦化層２２の表面のＲＭＳ粗さを１０ｎｍ以下好ましくは１．０ｎｍ以下に細かくする観点から、０．１μｍ以上が好ましく、０．５μｍ以上がより好ましい。また、基体表面平坦化層１２の形成コストを低減する観点から、５０μｍ以下が好ましく、２０μｍ以下がより好ましい。
【００６９】
また、複合基板３Ａ，３Ｂ，３Ｃにおいて、半導体結晶層２０ａは、特に制限はないが、複合化により高価な結晶の使用量を削減し省資源およびコスト低減の効果が大きい観点から、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ＩＩＩ−Ｖ族化合物半導体結晶としては、ＧａＡｓ結晶、ＧａＮ結晶、ＡｌＮ結晶、ＡｌxＧａ1-xＮ結晶（０＜ｘ＜１）、ＩｎyＧａ1-yＮ結晶（０＜ｙ≦１）などが好適に挙げられる。ＩＩ−ＶＩ族化合物半導体結晶にはＣｄＳｅ結晶、ＺｎＳ結晶などが好適に挙げられる。酸化物半導体結晶には、ＺｎＯ結晶、ＩＴＯ（インジウムスズ酸化物）結晶、ＴｉＯ2結晶などが好適に挙げられる。
【実施例】
【００７０】
（実施例１）
１．複合基体の作製
図１（Ａ）を参照して、基体１０として、直径が４インチ（１０１．６ｍｍ）で厚さが５００μｍの高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（相対密度９８質量％）を準備した。この高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを２０ｎｍとした。ここで、表面のＲＭＳ粗さは、ＡＦＭを用いて測定した。
【００７１】
次に、ＣＶＤ（化学気相堆積）法により、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に、基体表面平坦化層１２として厚さ２０μｍのＳｉＯ2層を形成することにより、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に配置された厚さ２０μｍのＳｉＯ2層（基体表面平坦化層１２）を含む複合基体１を得た。ＳｉＯ2層の原料としては、ＴＥＯＳ（テトラエトキシシラン）を用いた。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００７２】
２．複合基板の作製
次に、図２（Ａ１）および（Ａ２）を参照して、複合基体１のＳｉＯ2層（基体表面平坦化層１２）上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ａ）を形成した。
【００７３】
また、図２（Ｂ２）を参照して、半導体結晶体２０として直径４インチで厚さが５００μｍのＧａＮ結晶体の表面上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ｂ）を形成し、さらに、ＧａＮ結晶体（半導体結晶体２０）とＳｉＯ2層（接合層１４ｂ）との界面から約１５０ｎｍの深さのＧａＮ結晶体（半導体結晶体２０）中に、水素イオンを注入した。
【００７４】
次に、図２（Ｃ２）を参照して、上記のＳｉＯ2層（接合層１４ｂ）およびＳｉＯ2層（接合層１４ｂ）の表面をＣＭＰ（化学機械的研磨）によりＲＭＳ粗さを０．５ｎｍとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより貼り合わせて、基体結晶接合体２Ｂを得た。得られた基体結晶接合体２Ｂを室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により２つのＳｉＯ2層（接合層１４ａ，１４ｂ）が一体化して厚さ２００ｎｍのＳｉＯ2層（接合層１４）が形成された。
【００７５】
次に、図２（Ｄ２）を参照して、基体結晶接合体２Ｂを５００℃に加熱して、応力をかけることにより、ＧａＮ結晶体（半導体結晶体２０）をそのイオン注入領域２０ｉにおいてＧａＮ結晶層（半導体結晶層２０ａ）と残りのＧａＮ結晶体（残りの半導体結晶体２０ｂ）とに分離させて、複合基体１の厚さ２０μｍのＳｉＯ2層（基体表面平坦化層１２）上に厚さ２００ｎｍのＳｉＯ2層（接合層１４）を介在させて厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）が接合された複合基板３Ｂを得た（図１（Ｂ２）を参照）。
【００７６】
３．半導体ウエハの作製
次に、図１（Ｃ２）を参照して、複合基板３ＢのＧａＮ結晶層（半導体結晶層２０ａ）上に、ＨＶＰＥ（ハイドライド気相成長）法により、少なくとも１層の半導体層３０として厚さ１００μｍのＧａＮ層をエピタキシャル成長させて、基板半導体層接合体４Ｂを得た。
【００７７】
次に、図１（Ｄ２）を参照して、基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、２１分後に、厚さ２０μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【００７８】
（実施例２）
基体表面平坦化層１２として、スピンコート法により、厚さ２０μｍのＳｉＯ2層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。ここで、ＳｉＯ2層（基体表面平坦化層１２）の形成は、具体的には、ＳｉＯ2層の原料としてのＳｉアルコキシド（メチルシロキサンポリマー）をスピンコートにより高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に塗布し、４００℃で熱処理することにより行なった。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００７９】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００８０】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、２２分後に、厚さ２０μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【００８１】
（実施例３）
基体表面平坦化層１２として、プラズマ・パウダー・スプレー法による溶射（プラズマ溶射）法により、厚さ２０μｍのＳｉＯ2層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００８２】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００８３】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、１８分後に、厚さ２０μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【００８４】
（実施例４）
基体表面平坦化層１２として、溶射法により、厚さ１５μｍのＭｏ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．５ｎｍと細かくできた。
【００８５】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００８６】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦおよび１０質量％のＨＮＯ3を含む水溶液に浸漬したところ、３５分後に、厚さ１５μｍのＭｏ層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【００８７】
（実施例５）
基体表面平坦化層１２として、溶射法により、厚さ１５μｍのＭｏ−Ｃｕ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ−Ｃｕ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００８８】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００８９】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦおよび１０質量％のＨＮＯ3を含む水溶液に浸漬したところ、３２分後に、厚さ１５μｍのＭｏ−Ｃｕ層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【００９０】
（実施例６）
基体表面平坦化層１２として、蒸着法により、厚さ１５μｍのＰｔ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＰｔ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００９１】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００９２】
得られた基板半導体層接合体４Ｂを、王水に浸漬したところ、１７分後に、厚さ２０μｍのＰｔ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表１にまとめた。
【００９３】
（実施例７）
基体表面平坦化層１２として、蒸着法により、厚さ１５μｍのＮｉ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＮｉ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００９４】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００９５】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＣｌ水溶液に浸漬したところ、１８分後に、厚さ１５μｍのＮｉ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表１にまとめた。
【００９６】
（実施例８）
基体表面平坦化層１２として、蒸着法により、厚さ１５μｍのＡｌ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＡｌ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．３ｎｍと細かくできた。
【００９７】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００９８】
得られた基板半導体層接合体４Ｂを、１０質量％のＮａＯＨ水溶液に浸漬したところ、２０分後に、厚さ１５μｍのＡｌ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表１にまとめた。
【００９９】
（実施例９）
基体表面平坦化層１２として、蒸着法により、厚さ１５μｍのＷ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＷ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１００】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１０１】
得られた基板半導体層接合体４Ｂを、３０質量％のＨ2Ｏ2水溶液に浸漬したところ、３５分後に、厚さ１５μｍのＷ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表１にまとめた。
【０１０２】
（実施例１０）
基体１０としての高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを８．３ｎｍとしたこと、ならびに、基体表面平坦化層１２として、実施例２と同様のスピンコート法により、厚さ０．５μｍのＳｉＯ2層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１０３】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１０４】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、６８分後に、厚さ０．５μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１０５】
（実施例１１）
基体表面平坦化層１２として、実施例２と同様のスピンコート法により、厚さ１μｍのＳｉＯ2層を形成したこと以外は、実施例１０と同様にして、複合基体１を作製した。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１０６】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１０７】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、６３分後に、厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１０８】
（実施例１２）
基体表面平坦化層１２として、実施例２と同様のスピンコート法により、厚さ１０μｍのＳｉＯ2層を形成したこと以外は、実施例１０と同様にして、複合基体１を作製した。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１０９】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１１０】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、４３分後に、厚さ１０μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１１１】
（実施例１３）
基体表面平坦化層１２として、ＣＶＤ法により、厚さ１．５μｍのＳｉ3Ｎ4層を形成したこと以外は、実施例１０と同様にして、複合基体１を作製した。得られた複合基体１のＳｉ3Ｎ4層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．５ｎｍと細かくできた。
【０１１２】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１１３】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、５８分後に、厚さ１．５μｍのＳｉ3Ｎ4層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１１４】
（実施例１４）
１．複合基体の作製
図１（Ａ）および図２（Ａ１）を参照して、基体１０として、直径が４インチ（１０１．６ｍｍ）で厚さが５００μｍの高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（相対密度９８質量％）を準備した。この高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを８．３ｎｍとした。
【０１１５】
次に、実施例２と同様のスピンコート法により、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に、基体表面平坦化層１２として厚さ１μｍのＳｉＯ2層を形成することにより、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に配置された厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）を含む複合基体１を得た。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１１６】
２．複合基板の作製
次に、図２（Ｂ１）を参照して、半導体結晶体２０として直径４インチで厚さが５００μｍのＧａＮ結晶体の表面から約１５０ｎｍの深さのＧａＮ結晶体（半導体結晶体２０）中に、水素イオンを注入した。
【０１１７】
次に、図２（Ｃ１）を参照して、上記のＳｉＯ2層（基体表面平坦化層１２）の表面および半導体結晶体２０のイオン注入側の表面をＣＭＰ（化学機械的研磨）によりＲＭＳ粗さを０．５ｎｍとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより貼り合わせて、基体結晶接合体２Ａを得た。得られた基体結晶接合体２Ｂを室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合強度を高めた。
【０１１８】
次に、図２（Ｄ１）を参照して、基体結晶接合体２Ａを５００℃に加熱して、応力をかけることにより、ＧａＮ結晶体（半導体結晶体２０）をそのイオン注入領域２０ｉにおいてＧａＮ結晶層（半導体結晶層２０ａ）と残りのＧａＮ結晶体（残りの半導体結晶体２０ｂ）とに分離させて、複合基体１の厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）上に直接厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）が接合された複合基板３Ａを得た（図１（Ｂ１）を参照）。
【０１１９】
３．半導体ウエハの作製
次に、図１（Ｃ１）を参照して、複合基板３ＡのＧａＮ結晶層（半導体結晶層２０ａ）上に、ＨＶＰＥ（ハイドライド気相成長）法により、少なくとも１層の半導体層３０として厚さ１００μｍのＧａＮ層をエピタキシャル成長させて、基板半導体層接合体４Ａを得た。
【０１２０】
次に、図１（Ｄ１）を参照して、基板半導体層接合体４Ａを、２５質量％のＨＦ水溶液に浸漬したところ、６５分後に、厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１２１】
（実施例１５）
１．複合基体の作製
図１（Ａ）を参照して、基体１０として、直径が４インチ（１０１．６ｍｍ）で厚さが５００μｍの高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（相対密度９８質量％）を準備した。この高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを８．３ｎｍとした。
【０１２２】
次に、実施例２と同様のスピンコート法により、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に、基体表面平坦化層１２として厚さ１μｍのＳｉＯ2層を形成することにより、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に配置された厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）を含む複合基体１を得た。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１２３】
２．複合基板の作製
次に、図２（Ａ１）および（Ａ２）を参照して、複合基体１のＳｉＯ2層（基体表面平坦化層１２）上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ａ）を形成した。
【０１２４】
また、図２（Ｂ３）を参照して、半導体結晶体２０として直径４インチで厚さが５００μｍのＧａＮ結晶体の表面上に、実施例２と同様のスピンコート法により、結晶表面平坦化層２２として厚さ１μｍのＳｉＯ2層を形成した。次いで、結晶表面平坦化層２２上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ｂ）を形成した。次いで、ＧａＮ結晶体（半導体結晶体２０）とＳｉＯ2層（結晶表面平坦化層２２）との界面から約１５０ｎｍの深さのＧａＮ結晶体（半導体結晶体２０）中に、水素イオンを注入した。
【０１２５】
次に、図２（Ｃ３）を参照して、上記のＳｉＯ2層（接合層１４ｂ）およびＳｉＯ2層（接合層１４ｂ）の表面をＣＭＰ（化学機械的研磨）によりＲＭＳ粗さを０．５ｎｍとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより貼り合わせて、基体結晶接合体２Ｂを得た。得られた基体結晶接合体２Ｃを室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により２つのＳｉＯ2層（接合層１４ａ，１４ｂ）が一体化して厚さ２００ｎｍのＳｉＯ2層（接合層１４）が形成された。
【０１２６】
次に、図２（Ｄ３）を参照して、基体結晶接合体２Ｃを５００℃に加熱して、応力をかけることにより、ＧａＮ結晶体（半導体結晶体２０）をそのイオン注入領域２０ｉにおいてＧａＮ結晶層（半導体結晶層２０ａ）と残りのＧａＮ結晶体（残りの半導体結晶体２０ｂ）とに分離させて、複合基体１の厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）上に厚さ２００ｎｍのＳｉＯ2層（接合層１４）を介在させて厚さ１μｍのＳｉＯ2層（結晶表面平坦化層２２）が形成された厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）が接合された複合基板３Ｃを得た（図１（Ｂ３）を参照）。
【０１２７】
３．半導体ウエハの作製
次に、図１（Ｃ３）を参照して、複合基板３ＣのＧａＮ結晶層（半導体結晶層２０ａ）上に、ＨＶＰＥ（ハイドライド気相成長）法により、少なくとも１層の半導体層３０として厚さ１００μｍのＧａＮ層をエピタキシャル成長させて、基板半導体層接合体４Ｃを得た。
【０１２８】
次に、図１（Ｄ２）を参照して、基板半導体層接合体４Ｃを、２５質量％のＨＦ水溶液に浸漬したところ、６５分後に、厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）、厚さ２００ｎｍのＳｉＯ2層（接合層１４）および厚さ１μｍのＳｉＯ2層（結晶表面平坦化層２２）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１２９】
【表１】
【０１３０】
表１から明らかなように、基体上に、表面のＲＭＳ粗さが１．０ｎｍ以下で厚さが０．１μｍ以上５０μｍ以下の基体表面平坦化層を形成して複合基体を得る工程と、複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、複合基板の半導体結晶層上に少なくとも１層の半導体層を成長させる工程と、基体表面平坦化層をウェットエッチングで除去することにより、基体から半導体結晶層を分離して、半導体結晶層および半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法によれば、好適な複合基板を作製することができ、また、ウェットエッチングにより効率的に基体表面平坦化層を除去して、効率よく半導体デバイスを作製することができた。
【０１３１】
（実施例２１）
１．複合基体の作製
図１（Ａ）を参照して、基体１０として、直径が４インチ（１０１．６ｍｍ）で厚さが５００μｍの高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（相対密度９８質量％）を準備した。この高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを２０ｎｍとした。
【０１３２】
次に、スパッタ法により、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に、基体表面平坦化層１２として厚さ１．５μｍのＳｉＯ2層を形成することにより、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に配置された厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）を含む複合基体１を得た。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを８．５ｎｍとした。
【０１３３】
２．複合基板の作製
次に、図２（Ａ１）および（Ａ２）を参照して、複合基体１のＳｉＯ2層（基体表面平坦化層１２）上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ａ）を形成した。
【０１３４】
また、図２（Ｂ２）を参照して、半導体結晶体２０として直径４インチで厚さが５００μｍのＧａＮ結晶体の表面上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ｂ）を形成し、さらに、ＧａＮ結晶体（半導体結晶体２０）とＳｉＯ2層（接合層１４ｂ）との界面から約１５０ｎｍの深さのＧａＮ結晶体（半導体結晶体２０）中に、水素イオンを注入した。
【０１３５】
次に、図２（Ｃ２）を参照して、上記のＳｉＯ2層（接合層１４ｂ）およびＳｉＯ2層（接合層１４ｂ）の表面を、ＣＭＰ（化学機械的研磨）によりＲＭＳ粗さを０．５ｎｍとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより貼り合わせて、基体結晶接合体２Ｂを得た。得られた基体結晶接合体２Ｂを室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により２つのＳｉＯ2層（接合層１４ａ，１４ｂ）が一体化して厚さ２００ｎｍのＳｉＯ2層（接合層１４）が形成された。
【０１３６】
次に、図２（Ｄ２）を参照して、基体結晶接合体２Ｂを５００℃に加熱して、応力をかけることにより、ＧａＮ結晶体（半導体結晶体２０）をそのイオン注入領域２０ｉにおいてＧａＮ結晶層（半導体結晶層２０ａ）と残りのＧａＮ結晶体（残りの半導体結晶体２０ｂ）とに分離させて、複合基体１の厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）上に厚さ２００ｎｍのＳｉＯ2層（接合層１４）を介在させて厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）が接合された複合基板３Ｂを得た（図１（Ｂ２）を参照）。
【０１３７】
３．半導体ウエハの作製
次に、図１（Ｃ２）を参照して、複合基板３ＢのＧａＮ結晶層（半導体結晶層２０ａ）上に、ＨＶＰＥ（ハイドライド気相成長）法により、少なくとも１層の半導体層３０として厚さ１００μｍのＧａＮ層をエピタキシャル成長させて、基板半導体層接合体４Ｂを得た。
【０１３８】
次に、図１（Ｄ２）を参照して、基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、６５分後に、厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１３９】
（実施例２２）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＭｏ層を形成したこと以外は、実施例２１と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．３ｎｍとした。
【０１４０】
次に、実施例２１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１４１】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦおよび１０質量％のＨＮＯ3を含む水溶液に浸漬したところ、３０分後に、厚さ１．５μｍのＭｏ層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１４２】
（実施例２３）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＮｉ層を形成したこと以外は、実施例２１と同様にして、複合基体１を作製した。得られた複合基体１のＮｉ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．７ｎｍとした。
【０１４３】
次に、実施例２１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１４４】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＣｌ水溶液に浸漬したところ、３０分後に、厚さ１．５μｍのＮｉ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１４５】
（実施例２４）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＡｌ層を形成したこと以外は、実施例２１と同様にして、複合基体１を作製した。得られた複合基体１のＡｌ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．１ｎｍとした。
【０１４６】
次に、実施例２１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１４７】
得られた基板半導体層接合体４Ｂを、１０質量％のＮａＯＨ水溶液に浸漬したところ、５０分後に、厚さ１．５μｍのＡｌ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１４８】
（実施例２５）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＷ層を形成したこと以外は、実施例２１と同様にして、複合基体１を作製した。得られた複合基体１のＷ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．５ｎｍとした。
【０１４９】
次に、実施例２１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１５０】
得られた基板半導体層接合体４Ｂを、３０質量％のＨ2Ｏ2水溶液に浸漬したところ、６０分後に、厚さ１．５μｍのＷ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１５１】
（実施例２６）
１．複合基体の作製
図１（Ａ）を参照して、基体１０として、直径が４インチ（１０１．６ｍｍ）で厚さが５００μｍの高密度ＺｒＯ2−ＳｉＯ2焼結基体（相対密度９８質量％）を準備した。この高密度ＺｒＯ2−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを１５ｎｍとした。
【０１５２】
次に、スパッタ法により、高密度ＺｒＯ2−ＳｉＯ2焼結基体（基体１０）上に、基体表面平坦化層１２として厚さ１．５μｍのＳｉＯ2層を形成することにより、密度ＺｒＯ2−ＳｉＯ2焼結基体（基体１０）上に配置された厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）を含む複合基体１を得た。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを８．５ｎｍとした。
【０１５３】
２．複合基板の作製
次に、図２（Ａ１）および（Ａ２）を参照して、複合基体１のＳｉＯ2層（基体表面平坦化層１２）上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ａ）を形成した。
【０１５４】
また、図２（Ｂ２）を参照して、半導体結晶体２０として直径４インチで厚さが５００μｍのＧａＮ結晶体の表面上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ｂ）を形成し、さらに、ＧａＮ結晶体（半導体結晶体２０）とＳｉＯ2層（接合層１４ｂ）との界面から約１５０ｎｍの深さのＧａＮ結晶体（半導体結晶体２０）中に、水素イオンを注入した。
【０１５５】
次に、図２（Ｃ２）を参照して、上記のＳｉＯ2層（接合層１４ｂ）およびＳｉＯ2層（接合層１４ｂ）の表面を、ＣＭＰ（化学機械的研磨）によりＲＭＳ粗さを０．５ｎｍとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより貼り合わせて、基体結晶接合体２Ｂを得た。得られた基体結晶接合体２Ｂを室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により２つのＳｉＯ2層（接合層１４ａ，１４ｂ）が一体化して厚さ２００ｎｍのＳｉＯ2層（接合層１４）が形成された。
【０１５６】
次に、図２（Ｄ２）を参照して、基体結晶接合体２Ｂを５００℃に加熱して、応力をかけることにより、ＧａＮ結晶体（半導体結晶体２０）をそのイオン注入領域２０ｉにおいてＧａＮ結晶層（半導体結晶層２０ａ）と残りのＧａＮ結晶体（残りの半導体結晶体２０ｂ）とに分離させて、複合基体１の厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）上に厚さ２００ｎｍのＳｉＯ2層（接合層１４）を介在させて厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）が接合された複合基板３Ｂを得た（図１（Ｂ２）を参照）。
【０１５７】
３．半導体ウエハの作製
次に、図１（Ｃ２）を参照して、複合基板３ＢのＧａＮ結晶層（半導体結晶層２０ａ）上に、ＨＶＰＥ（ハイドライド気相成長）法により、少なくとも１層の半導体層３０として厚さ１００μｍのＧａＮ層をエピタキシャル成長させて、基板半導体層接合体４Ｂを得た。
【０１５８】
次に、図１（Ｄ２）を参照して、基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、６５分後に、厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１５９】
（実施例２７）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＭｏ層を形成したこと以外は、実施例２６と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．３ｎｍとした。
【０１６０】
次に、実施例２６と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１６１】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦおよび１０質量％のＨＮＯ3を含む水溶液に浸漬したところ、３０分後に、厚さ１．５μｍのＭｏ層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１６２】
（実施例２８）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＮｉ層を形成したこと以外は、実施例２６と同様にして、複合基体１を作製した。得られた複合基体１のＮｉ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．７ｎｍとした。
【０１６３】
次に、実施例２６と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１６４】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＣｌ水溶液に浸漬したところ、３０分後に、厚さ１．５μｍのＮｉ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１６５】
（実施例２９）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＡｌ層を形成したこと以外は、実施例２６と同様にして、複合基体１を作製した。得られた複合基体１のＡｌ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．１ｎｍとした。
【０１６６】
次に、実施例２６と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１６７】
得られた基板半導体層接合体４Ｂを、１０質量％のＮａＯＨ水溶液に浸漬したところ、５０分後に、厚さ１．５μｍのＡｌ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１６８】
（実施例３０）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＷ層を形成したこと以外は、実施例２６と同様にして、複合基体１を作製した。得られた複合基体１のＷ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．５ｎｍとした。
【０１６９】
次に、実施例２６と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１７０】
得られた基板半導体層接合体４Ｂを、３０質量％のＨ2Ｏ2水溶液に浸漬したところ、６０分後に、厚さ１．５μｍのＷ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１７１】
（実施例３１）
基体表面平坦化層１２として、ＣＶＤ法により、厚さ１．０μｍのＳｉＯ2層を形成したこと以外は、実施例２１と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを８．３ｎｍとした。
【０１７２】
次に、実施例２１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１７３】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦを含む水溶液に浸漬したところ、６５分後に、厚さ１．０μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１７４】
（実施例３２）
基体表面平坦化層１２として、溶射法により、厚さ１００μｍのＳｉＯ2層を形成したこと以外は、実施例２６と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．８ｎｍとした。
【０１７５】
次に、実施例２６と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１７６】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦを含む水溶液に浸漬したところ、４０分後に、厚さ１００μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１７７】
【表２】
【０１７８】
表２から明らかなように、基体上に、表面のＲＭＳ粗さが１０ｎｍ以下で厚さが０．１μｍ以上５０μｍ以下の基体表面平坦化層を形成して複合基体を得る工程と、複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、複合基板の半導体結晶層上に少なくとも１層の半導体層を成長させる工程と、基体表面平坦化層をウェットエッチングで除去することにより、基体から半導体結晶層を分離して、半導体結晶層および半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法によれば、好適な複合基板を作製することができ、また、ウェットエッチングにより効率的に基体表面平坦化層を除去して、効率よく半導体デバイスを作製することができた。
【０１７９】
今回開示された実施形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
【符号の説明】
【０１８０】
１ 複合基体、２Ａ，２Ｂ，２Ｃ 基体結晶接合体、３Ａ，３Ｂ，３Ｃ 複合基板、４Ａ，４Ｂ，４Ｃ 基板半導体層接合体、５ 半導体ウエハ、１０ 基体、１２ 基体表面平坦化層、１４，１４ａ，１４ｂ 接合層、２０，２０ｂ 半導体結晶体、２０ａ 半導体結晶層、２０ｉ イオン注入領域、２２ 結晶表面平坦化層、３０ 半導体層。
【技術分野】
【０００１】
本発明は、半導体ウエハの製造方法、ならびにかかる製造方法に用いられる複合基体および複合基板に関する。
【背景技術】
【０００２】
半導体デバイスを効率よく製造するために、半導体結晶層と、その半導体結晶層とは化学組成が異なる異組成基体とを貼り合わせた複合基板を形成し、その複合基板の半導体結晶層上に半導体層を成長させた後、異組成基体を除去することにより、半導体結晶層および半導体層を含むウエハを製造することが提案されている。
【０００３】
たとえば、特開２００３−１６５７９８号公報（特許文献１）は、基体に単結晶サファイア基板を貼り付けてサファイア複合基板を形成し、サファイア複合基板のサファイア面上に窒化ガリウム単結晶をエピタキシャル成長させた後、ウェットエッチングにより基体を除去することにより、単結晶サファイア基板および窒化ガリウム単結晶を含むウエハを製造することを開示する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１６５７９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特開２００３−１６５７９８号公報（特許文献１）に開示された方法は、基体をウェットエッチングにより除去しているため、基体を除去するのに長時間を必要とすることから効率が低下し、また、ウェットエッチングが困難な基体には適用できないという問題がある。
【０００６】
本発明は、上記問題を解決して、半導体デバイスを効率よく製造するために、基体の種類の如何を問わずに効率よく半導体ウエハを製造することができる半導体ウエハの製造方法、ならびにかかる製造方法に好適に用いられる複合基体および複合基板を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、基体上に、表面のＲＭＳ粗さが１０ｎｍ以下の基体表面平坦化層を形成して複合基体を得る工程と、複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、複合基板の半導体結晶層上に少なくとも１層の半導体層を成長させる工程と、基体表面平坦化層をウェットエッチングで除去することにより、基体から半導体結晶層を分離して、半導体結晶層および半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法である。
【０００８】
本発明にかかる半導体ウエハの製造方法において、基体表面平坦化層の厚さを０．１μｍ以上５０μｍ以下とすることができる。また、基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことができる。また、基体の熱膨張係数と半導体結晶層の熱膨張係数との差を４．５×１０-6Ｋ-1以下とすることができる。また、基体は、焼結体および金属からなる群から選ばれる少なくとも１つを含むことができる。また、半導体結晶層は、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことができる。
【０００９】
また、本発明にかかる半導体ウエハの製造方法における複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて前記複合基板を得る工程において、基体表面平坦化層と半導体結晶層との間に接合層を介在させて、基体表面平坦化層と前記半導体結晶層とを貼り合わせることができる。さらに、半導体結晶層と接合層との間にかつ半導体結晶層に接して形成された結晶表面平坦化層をさらに介在させて、基体表面平坦化層と半導体結晶層とを貼り合わせることができる。ここで、結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことができる。
【００１０】
また、本発明は、基体と、基体上に配置された基体表面平坦化層と、を含み、基体表面平坦化層は、表面のＲＭＳ粗さが１０ｎｍ以下であり、厚さが０．１μｍ以上５０μｍ以下である複合基体である。本発明にかかる複合基体において、基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことができる。また、基体は、焼結体および金属からなる群から選ばれる少なくとも１つを含むことができる。
【００１１】
また、本発明は、上記の複合基体と、複合基体の基体表面平坦化層側に配置された半導体結晶層と、を含み、基体の熱膨張係数と半導体結晶層の熱膨張係数との差が４．５×１０-6Ｋ-1以下である複合基板である。
【００１２】
本発明にかかる複合基板において、基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことができる。また、基体は、焼結体および金属からなる群から選ばれる少なくとも１つを含むことができる。また、半導体結晶層は、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことができる。
【００１３】
また、本発明にかかる複合基板は、基体表面平坦化層と半導体結晶層との間に配置された接合層をさらに含むことができる。さらに、半導体結晶層と接合層との間にかつ半導体結晶層に接して配置された結晶表面平坦化層をさらに含むことができる。ここで、結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことができる。
【発明の効果】
【００１４】
本発明によれば、半導体デバイスを効率よく製造するために、基体の種類の如何を問わずに効率よく半導体ウエハを製造することができる半導体ウエハの製造方法、ならびにかかる製造方法に好適に用いられる複合基体および複合基板を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明にかかる半導体ウエハの製造方法の例を示す概略断面図である。
【図２】本発明にかかる複合基板を得る工程の例を示す概略断面工程図である。
【図３】本発明にかかる複合基体の一例を示す概略断面図である。
【図４】本発明にかかる複合基板の一例を示す概略断面図である。
【図５】本発明にかかる複合基板の別の例を示す概略断面図である。
【図６】本発明にかかる複合基板のさらに別の例を示す概略断面図である。
【発明を実施するための形態】
【００１６】
［実施形態１］
図１を参照して、本発明の一実施形態である半導体ウエハの製造方法は、基体１０上に、表面のＲＭＳ粗さが１０ｎｍ以下の基体表面平坦化層１２を形成して複合基体１を得る工程（図１（Ａ））と、複合基体１の基体表面平坦化層１２側に半導体結晶層２０ａを貼り合わせて複合基板３Ａ，３Ｂ，３Ｃを得る工程（図１（Ｂ１）、（Ｂ２）および（Ｂ３））と、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に少なくとも１層の半導体層３０を成長させる工程（図１（Ｃ１）、（Ｃ２）および（Ｃ３））と、基体表面平坦化層１２をウェットエッチングで除去することにより、基体１０から半導体結晶層２０ａを分離して、半導体結晶層２０ａおよび半導体層３０を含む半導体ウエハ５を得る工程（図１（Ｄ１）、（Ｄ２）および（Ｄ３））と、を含む。本実施形態の半導体ウエハの製造方法によれば、基体１０の種類の如何を問わずに効率よく半導体ウエハ５を製造することができる。
【００１７】
｛複合基体を得る工程｝
図１（Ａ）を参照して、複合基体１を得る工程は、基体１０を準備するサブ工程と、基体１０上に基体表面平坦化層１２を形成するサブ工程とを含み、さらに基体表面平坦化層１２の表面を研磨するサブ工程を含むことができる。
【００１８】
（基体の準備サブ工程）
基体１０を準備する工程において、準備される基体１０は、特に制限はないが、その熱膨張係数の調整が容易な観点から、焼結体および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。焼結体は、特に制限はないが、ケイ素酸化物および金属酸化物からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。焼結体においては、焼結体の化学組成を変えることにより、その熱膨張係数を容易に調整することができる。金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてＭｏ、Ｔａ、Ｎｉ、Ｐｔなどが好適に挙げられ、合金としてＭｏ−Ｃｕ、Ｃｕ−Ｗ、Ｎｉ−Ｃｒ−Ｆｅなどが好適に挙げられる。
【００１９】
（基体表面平坦化層の形成サブ工程）
基体表面平坦化層１２を形成するサブ工程において、基体表面平坦化層１２を形成する方法は、特に制限はないが、表面のＲＭＳ粗さが１０ｎｍ程度またはそれ以下と細かい基体表面平坦化層を形成する観点から、ＣＶＤ（化学気相堆積）法、スパッタ法、蒸着法などの気相法、スピンコート法、溶射法などの液相法などが好ましい。特に、表面のＲＭＳ粗さが１．０ｎｍ程度またはそれ以下と極めて細かい基体表面平坦化層を形成する観点から、スピンコート法、ＣＶＤ法、蒸着法などが好ましい。
【００２０】
基体表面平坦化層１２は、後工程において、その上に半導体結晶層を貼り合わせることができる観点、または、その上に均一で平坦な表面を有する接合層を形成しさらにその接合層に半導体結晶層を貼り合わせることができる観点から、その表面のＲＭＳ粗さが、１０ｎｍ以下が必要であり、１．０ｎｍ以下が好ましく、０．７ｎｍ以下がより好ましく、０．５ｎｍ以下がさらに好ましい。ここで、表面のＲＭＳ（二乗平均平方根）粗さとは、粗さ曲面において、その平均面の方向に基準面積だけ抜き取り、この抜き取り部分の平均線面から測定曲面までの偏差の２乗を平均した値の平方根をいい、ＪＩＳ Ｂ０６０１−２００１に規定するＲｑに相当する。表面のＲＭＳ粗さは、ＡＦＭ（原子間力顕微鏡）で測定することができる。
【００２１】
また、基体表面平坦化層１２の厚さは、特に制限はないが、後工程における基体表面平坦化層１２のウェットエッチングを容易にする観点、および基体１０が焼結体である場合には基体１０上に配置される基体表面平坦化層１２の表面のＲＭＳ粗さを１０ｎｍ以下好ましくは１．０ｎｍ以下に細かくする観点から、０．１μｍ以上が好ましく、０．５μｍ以上がより好ましい。また、基体表面平坦化層１２の形成コストを低減する観点から、５０μｍ以下が好ましく、２０μｍ以下がより好ましい。
【００２２】
また、基体表面平坦化層１２は、特に制限はないが、後工程における基体表面平坦化層１２のウェットエッチングを容易にする観点、およびその表面の平坦性が高く半導体結晶層および接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、ケイ素窒化物としてＳｉ3Ｎ4などが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。また、金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてＭｏ、Ｐｔ、Ｎｉ、Ａｌ、Ｗ、Ｔａなどが好適に挙げられ、合金としてＭｏ−Ｃｕ、Ｃｕ−Ｗ、Ｎｉ−Ｃｒ−Ｆｅなどが好適に挙げられる。
【００２３】
（基体表面平坦化層の表面の研磨サブ工程）
基体表面平坦化層１２の表面を研磨するサブ工程により、基体１０上に形成された基体表面平坦化層１２の表面のＲＭＳ粗さを確実に１０ｎｍ以下好ましくは１．０ｎｍ以下にすることができる。基体表面平坦化層１２の表面を研磨する方法には、表面のＲＭＳ粗さを１０ｎｍ以下好ましくは１．０ｎｍ以下にできるものであれば特に制限はなく、機械的研磨、化学機械的研磨（ＣＭＰ）、化学研磨などの方法が好適に挙げられる。
【００２４】
｛複合基板を得る工程｝
図１（Ｂ１）、（Ｂ２）および（Ｂ３）を参照して、複合基板３Ａ，３Ｂ，３Ｃを得る工程は、複合基体１の基体表面平坦化層１２側に半導体結晶層２０ａを貼り合わせることにより行なわれる。かかる工程によれば、結晶性の高い半導体結晶層２０ａを有する複合基板３Ａ，３Ｂ，３Ｃが効率よく得られる。ここで、複合基板３Ａ、複合基板３Ｂおよび複合基板３Ｃは、複合基体１と半導体結晶層２０ａとの接合形態がそれぞれ互いに異なっており、それぞれ異なる以下のサブ工程により製造される。
【００２５】
（複合基板３Ａを得る工程）
図２および図４を参照して、複合基板３Ａは、複合基体１と、複合基体１の基体表面平坦化層１２上に配置されている半導体結晶層２０ａと、を含む。たとえば、複合基板３Ａは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとが直接接合された形態を有する。
【００２６】
図２（Ａ１）、（Ｂ１）、（Ｃ１）および（Ｄ１）を参照して、複合基板３Ａを得る工程は、複合基体１の基体表面平坦化層１２に直接半導体結晶層２０ａを貼り合わせることにより行なわれる。
【００２７】
具体的には、複合基板３Ａを得る工程は、複合基体１を準備するサブ工程（図２（Ａ１））、表面から所定の深さにイオン注入領域２０ｉが形成された半導体結晶体２０を準備するサブ工程（図２（Ｂ１））、複合基体１の基体表面平坦化層１２の表面と上記の半導体結晶体２０のイオン注入領域２０ｉ側の表面とを貼り合わせるサブ工程（図２（Ｃ１））、および半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程（図２（Ｄ１））と、を含む。
【００２８】
図２（Ａ１）を参照して、複合基体１を準備するサブ工程は、上記の複合基体１を得る工程と同様であり、ここでは繰り返さない。
【００２９】
図２（Ｂ１）を参照して、イオン注入領域２０ｉが形成された半導体結晶体２０を準備するサブ工程は、半導体結晶体２０の表面から所定の深さの領域にイオンＩを注入することにより行われる。注入されるイオンＩは、特に制限はないが、半導体結晶体２０のイオン注入による結晶性の低下を低減する観点から、質量数の小さいイオン、たとえば水素イオン、ヘリウムイオンなどが好ましい。半導体結晶体２０のイオン注入領域２０ｉは、イオン注入により、他の領域に比べて脆化する。
【００３０】
図２（Ｃ１）を参照して、複合基体１の基体表面平坦化層１２の表面と上記の半導体結晶体２０のイオン注入領域２０ｉ側の表面とを貼り合わせる工程における貼り合わせ方法は、特に制限はなく、互いに貼り合わせる表面を洗浄して直接貼り合わせその後３０℃〜１０００℃に昇温して接合する直接接合法、互いに貼り合わせる表面をプラズマやイオンなどで活性化させて接合する表面活性化法、などが好適に用いられる。こうして、複合基体１の基体表面平坦化層１２に直接半導体結晶体２０を接合させた基体結晶接合体２Ａが得られる。
【００３１】
図２（Ｄ１）を参照して、半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程における分離方法は、特に制限はなく、貼り合わされた基体結晶接合体２Ａに熱および／または応力を加える方法が好適に用いられる。かかる方法によれば、半導体結晶体２０を、その脆化されたイオン注入領域２０ｉで、複合基体１の基体表面平坦化層１２に接合した半導体結晶層２０ａと残りの半導体結晶体２０ｂとに分離して、複合基体１と複合基体１の基体表面平坦化層１２に接合した半導体結晶層２０ａとを含む複合基板３Ａが効率よく得られる。
【００３２】
（複合基板３Ｂを得る工程）
図２および図５を参照して、複合基板３Ｂは、複合基板３Ａ（図２および図４）の基体表面平坦化層１２と半導体結晶層２０ａとの間に配置された接合層１４をさらに含む。たとえば、複合基板３Ｂは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとが接合層１４を介在させて接合された形態を有する。
【００３３】
図２（Ａ２）、（Ｂ２）、（Ｃ２）および（Ｄ２）を参照して、複合基板３Ｂを得る工程は、基体表面平坦化層１２と半導体結晶層２０ａとの間に接合層１４を介在させて、基体表面平坦化層１２と半導体結晶層２０ａとを貼り合わせることにより行われる。
【００３４】
具体的には、複合基板３Ｂを得る工程は、基体表面平坦化層１２に接合層１４ａが形成された複合基体１を準備するサブ工程（図２（Ａ２））、表面に接合層１４ｂが形成され半導体結晶体２０と接合層１４との界面から所定の深さにイオン注入領域２０ｉが形成された半導体結晶体２０を準備するサブ工程（図２（Ｂ２））、複合基体１の基体表面平坦化層１２に形成された接合層１４ａの表面と上記の半導体結晶体２０に形成された接合層１４ｂの表面とを貼り合わせるサブ工程（図２（Ｃ２））、および半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程（図２（Ｄ２））と、を含む。なお、半導体結晶体２０に形成する接合層１４ｂは省略することもできる。
【００３５】
図２（Ａ２）を参照して、上記の複合基体１を準備するサブ工程において、複合基体１の基体表面平坦化層１２上に接合層１４ａを形成する方法には、特に制限はなく、スパッタ法、ＣＶＤ法、蒸着法などが好適に用いられる。
【００３６】
図２（Ｂ２）を参照して、上記の半導体結晶体２０を準備するサブ工程において、半導体結晶体２０の表面に接合層１４ｂを形成する方法には、特に制限はなく、スパッタ法、ＣＶＤ法、蒸着法などが好適に用いられる。また、半導体結晶体２０と接合層１４との界面から所定の深さにイオン注入領域２０ｉが形成する方法は、上記界面から半導体結晶体２０の所定の深さの領域にイオンＩを注入することにより行われる。注入されるイオンＩは、質量数の小さいイオン、たとえば水素イオン、ヘリウムイオンなどが好ましい。半導体結晶体２０のイオン注入領域２０ｉは、イオン注入により、他の領域に比べて脆化する。
【００３７】
図２（Ｃ２）を参照して、複合基体１の基体表面平坦化層１２に形成された接合層１４ａの表面と上記の半導体結晶体２０に形成された接合層１４ｂの表面とを貼り合わせるサブ工程における貼り合わせ方法は、上記と同様に、直接接合法、表面活性化法などが好適に用いられる。かかる貼り合わせにおいては、接合性を高める観点から、接合層１４ａと接合層１４ｂとは同じまたは近似する化学組成を有することが好ましい。同じ化学組成を有する接合層１４ａと接合層１４ｂとを接合すると一体化して接合層１４が形成される。こうして、複合基体１の基体表面平坦化層１２に接合層１４を介在させて半導体結晶体２０を接合させた基体結晶接合体２Ｂが得られる。
【００３８】
図２（Ｄ２）を参照して、半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程における分離方法は、複合基板３Ａの製造方法の場合と同様であるので、ここでは繰り返さない。こうして、複合基体１と複合基体１の基体表面平坦化層１２に接合した接合層１４と、接合層１４に接合した半導体結晶層２０ａとを含む複合基板３Ｂが効率よく得られる。
【００３９】
ここで、接合層１４は、特に制限はないが、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとの接合性を向上させる効果が高い観点から、ケイ素酸化物、金属酸化物、金属窒化物、金属酸窒化物などが好ましい。また、接合層１４の厚さは、特に制限はないが、基体表面平坦化層１２と半導体結晶層２０ａとの接合性を向上させる効果が高い観点から、１０ｎｍ以上１００００ｎｍ以下が好ましく、２００ｎｍ以上２０００ｎｍ以下がより好ましい。
【００４０】
（複合基板３Ｃを得る工程）
図２および図６を参照して、複合基板３Ｂ（図２および図５）の半導体結晶層２０ａと接合層１４との間にかつ半導体結晶層２０ａに接して配置された結晶表面平坦化層２２をさらに含む。たとえば、複合基板３Ｃは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａに接する結晶表面平坦化層２２とが接合層１４を介在させて接合された形態を有する。
【００４１】
図２（Ａ２）、（Ｂ３）、（Ｃ３）および（Ｄ３）を参照して、複合基板３Ｃを得る工程は、基体表面平坦化層１２と半導体結晶層２０ａとの間に接合層１４を介在させ、さらに半導体結晶層２０ａと接合層１４との間にかつ半導体結晶層２０ａに接して形成された結晶表面平坦化層２２を介在させて、基体表面平坦化層１２と半導体結晶層２０ａとを貼り合わせることにより行われる。
【００４２】
具体的には、複合基板３Ｃを得る工程は、基体表面平坦化層１２に接合層１４ａが形成された複合基体１を準備するサブ工程（図２（Ａ２））、表面に結晶表面平坦化層２２および接合層１４ｂがこの順に形成され半導体結晶体２０と結晶表面平坦化層２２との界面から所定の深さにイオン注入領域２０ｉが形成された半導体結晶体２０を準備するサブ工程（図２（Ｂ３））、複合基体１の基体表面平坦化層１２に形成された接合層１４ａの表面と上記の半導体結晶体２０に形成された結晶表面平坦化層２２に形成された接合層１４ｂの表面とを貼り合わせるサブ工程（図２（Ｃ３））、および半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程（図２（Ｄ３））と、を含む。なお、半導体結晶体２０に形成する接合層１４ｂは省略することもできる。
【００４３】
図２（Ａ２）を参照して、上記の複合基体１を準備するサブ工程は、複合基板３Ｂを得る工程の場合と同様であるので、ここでは繰り返さない。
【００４４】
図２（Ｂ３）を参照して、上記の半導体結晶体２０を準備するサブ工程において、半導体結晶体２０の表面に結晶表面平坦化層２２を形成する方法には、特に制限はなく、特に制限はないが、表面のＲＭＳ粗さが１０ｎｍ程度またはそれ以下と細かい基体表面平坦化層を形成する観点から、ＣＶＤ法、スパッタ法、蒸着法などの気相法、スピンコート法、溶射法などの液相法などが好ましい。特に、表面のＲＭＳ粗さが１．０ｎｍ程度またはそれ以下と極めて細かい基体表面平坦化層を形成する観点から、スピンコート法、ＣＶＤ法、蒸着法が好ましい。また、結晶表面平坦化層２２の表面に接合層１４ｂを形成する方法には、特に制限はなく、スパッタ法、ＣＶＤ法、蒸着法などが好適に用いられる。また、半導体結晶体２０と結晶表面平坦化層２２との界面から所定の深さにイオン注入領域２０ｉが形成する方法は、上記界面から半導体結晶体２０の所定の深さの領域にイオンＩを注入することにより行われる。注入されるイオンＩは、質量数の小さいイオン、たとえば水素イオン、ヘリウムイオンなどが好ましい。半導体結晶体２０のイオン注入領域２０ｉは、イオン注入により、他の領域に比べて脆化する。
【００４５】
ここで、結晶表面平坦化層２２は、特に制限はないが、その表面の平坦性が高く接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、ケイ素窒化物としてＳｉ3Ｎ4などが好適に挙げられ、ケイ素酸窒化物（酸窒化シリコン）としてＳｉＯＮなどが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。金属窒化物としてＴｉＮ、ＧａＮ、ＡｌＮ、ＨｆＮなどが好適に挙げられる。金属酸窒化物としてＡｌＯＮなどの酸窒化アルミニウム、ＴａＯＮなどの酸窒化タンタルなどが好適に挙げられる。金属として、Ｍｏ、Ｗ、Ｃｕ、Ｔａなどが好適に挙げられる。
【００４６】
また、結晶表面平坦化層２２の厚さは、特に制限はないが、半導体結晶層２０ａに接して配置される結晶表面平坦化層２２の表面のＲＭＳ粗さを１０ｎｍ以下好ましくは１．０ｎｍ以下に細かくする観点から、０．１μｍ以上が好ましく、０．５μｍ以上がより好ましい。また、基体表面平坦化層１２の形成コストを低減する観点から、５０μｍ以下が好ましく、２０μｍ以下がより好ましい。
【００４７】
図２（Ｃ３）を参照して、複合基体１の基体表面平坦化層１２に形成された接合層１４ａの表面と上記の半導体結晶体２０に形成された結晶表面平坦化層２２に形成された接合層１４ｂの表面とを貼り合わせるサブ工程における貼り合わせ方法は、上記と同様に、直接接合法、表面活性化法などが好適に用いられる。かかる貼り合わせにおいては、接合性を高める観点から、接合層１４ａと接合層１４ｂとは同じまたは近似する化学組成を有することが好ましい。同じ化学組成を有する接合層１４ａと接合層１４ｂとを接合すると一体化して接合層１４が形成される。こうして、複合基体１の基体表面平坦化層１２に接合層１４を介在させて結晶表面平坦化層２２が形成された半導体結晶体２０を接合させた基体結晶接合体２Ｃが得られる。
【００４８】
図２（Ｄ３）を参照して、半導体結晶体２０をイオン注入領域２０ｉで分離するサブ工程における分離方法は、複合基板３Ａ，３Ｂを得る工程の場合と同様であるので、ここでは繰り返さない。こうして、複合基体１と複合基体１の基体表面平坦化層１２に接合した接合層１４と、接合層１４に接合した結晶表面平坦化層２２と、結晶表面平坦化層２２に接合した半導体結晶層２０ａとを含む複合基板３Ｃが効率よく得られる。
【００４９】
上記のようにして得られる複合基板３Ａ，３Ｂ，３Ｃは、特に制限はないが、後工程において複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に、結晶性の高い半導体層を、クラックを発生させることなく成長させる観点から、基体１０の熱膨張係数と半導体結晶層の熱膨張係数との差が４．５×１０-6Ｋ-1以下であることが好ましく、２．０×１０-6Ｋ-1以下であることがより好ましい。
【００５０】
また、複合基板３Ａ，３Ｂ，３Ｃにおいて、半導体結晶層２０ａは、特に制限はないが、複合化により高価な結晶の使用量を削減し省資源およびコスト低減の効果が大きい観点から、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ＩＩＩ−Ｖ族化合物半導体結晶としては、ＧａＡｓ結晶、ＧａＮ結晶、ＡｌＮ結晶、ＡｌxＧａ1-xＮ結晶（０＜ｘ＜１）、ＩｎyＧａ1-yＮ結晶（０＜ｙ≦１）などが好適に挙げられる。ＩＩ−ＶＩ族化合物半導体結晶にはＣｄＳｅ結晶、ＺｎＳ結晶などが好適に挙げられる。酸化物半導体結晶には、ＺｎＯ結晶、ＩＴＯ（インジウムスズ酸化物）結晶、ＴｉＯ2結晶などが好適に挙げられる。
【００５１】
｛半導体層の成長工程｝
図１（Ｃ１）、（Ｃ２）および（Ｃ３）を参照して、半導体層３０を成長させる工程は、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に少なくとも１層の半導体層３０を成長させることにより行なわれる。半導体層３０を成長させる方法は、特に制限はないが、結晶性の高い半導体層３０を成長させる観点から、ＭＯＣＶＤ（有機金属化学気相堆積）法、ＭＢＥ（分子線成長）法、ＨＶＰＥ（ハイドライド気相成長）法、昇華法、スパッタ法、ＥＢ（電子線）蒸着法、ＰＬＤ（パルスレーザ堆積）法などの気相法、ＬＰＥ（液相成長）法、フラックス法、ゾルゲル法などの液相法などが、好適に用いられる。こうして、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に少なくとも１層の半導体層３０が配置された基板半導体層接合体４Ａ，４Ｂ，４Ｃが得られる。
【００５２】
｛半導体ウエハを得る工程｝
図１（Ｄ１）、（Ｄ２）および（Ｄ３）を参照して、半導体ウエハ５を得る工程は、基板半導体層接合体４Ａ，４Ｂ，４Ｃの基体表面平坦化層１２をウェットエッチングで除去することにより、基体１０から半導体結晶層２０ａを分離することにより行なわれる。こうして、半導体結晶層２０ａおよび半導体層３０を含む半導体ウエハ５が効率よく得られる。
【００５３】
ここで、基体表面平坦化層１２をウェットエッチングするエッチング液は、基体表面平坦化層１２の化学組成により適宜選択することができる。たとえば、基体表面平坦化層１２が、ＳｉＯ2などのケイ素酸化物、Ｓｉ3Ｎ4などのケイ素窒化物などを含む場合は、エッチング液としてＨＦ溶液などが好適に用いられる。基体表面平坦化層１２が、Ｍｏなどの金属、Ｍｏ−Ｃｕなどの合金を含む場合は、エッチング液としてＨＦ−ＮＮＯ3の混合溶液などが好適に用いられる。基体表面平坦化層１２が、Ｐｔなどの金属を含む場合は、エッチング液として王水などが好適に用いられる。基体表面平坦化層１２が、Ｎｉなどの金属を含む場合は、エッチング液としてＨＣｌ溶液などが好適に用いられる。基体表面平坦化層１２が、Ａｌなどの金属を含む場合は、エッチング液としてＮａＯＨ溶液などが好適に用いられる。基体表面平坦化層１２が、Ｗなどの金属を含む場合は、エッチング液としてＨ2Ｏ2溶液などが好適に用いられる。
【００５４】
なお、得られた基板半導体層接合体４Ａ，４Ｂ，４Ｃにおいて、半導体結晶層２０ａおよび半導体結晶層２０ａ上に形成された少なくとも１層の半導体層３０が薄くて機械的強度が弱い場合には、基体表面平坦化層１２をウェットエッチングで除去することにより得られる半導体ウエハ（かかる半導体ウエハは、半導体結晶層２０ａおよび半導体層３０で形成される）の機械的強度を補強するために、基体表面平坦化層１２をウェットエッチングで除去する前に、半導体層３０に支持基板（図示せず）を貼り合わせることなどにより、半導体層３０を補強することが好ましい。
【００５５】
［実施形態２］
｛複合基体｝
図３を参照して、本発明にかかる別の実施形態である複合基体１は、基体１０と、基体１０上に配置された基体表面平坦化層１２と、を含み、基体表面平坦化層１２は、表面のＲＭＳ粗さが１０ｎｍ以下であり、厚さが０．１μｍ以上５０μｍ以下である。本実施形態の複合基体１は、基体１０上に基体表面平坦化層１２が配置され、かつ、その基体表面平坦化層１２の表面のＲＭＳ粗さが１０ｎｍ以下であるため、その基体表面平坦化層１２に半導体結晶層を貼り合わせて複合基板を得ることができる。また、本実施形態の複合基体１は、厚さが０．１μｍ以上５０μｍ以下であるため、ウェットエッチングにより容易に除去することができる。
【００５６】
（基体）
本実施形態の複合基体１における基体１０は、特に制限はないが、その熱膨張係数を調整が容易な観点から、焼結体および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。焼結体は、特に制限はないが、ケイ素酸化物および金属酸化物からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。焼結体においては、焼結体の化学組成を変えることにより、その熱膨張係数を容易に調整することができる。金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてＭｏ、Ｔａ、Ｎｉ、Ｐｔなどが好適に挙げられ、合金としてＭｏ−Ｃｕ、Ｃｕ−Ｗ、Ｎｉ−Ｃｒ−Ｆｅなどが好適に挙げられる。
【００５７】
（基体表面平坦化層）
本実施形態の複合基体１における基体表面平坦化層１２は、特に制限はないが、後工程における基体表面平坦化層１２のウェットエッチングを容易にする観点、およびその表面の平坦性が高く半導体結晶層および接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、ケイ素窒化物としてＳｉ3Ｎ4などが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。また、金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてＭｏ、Ｐｔ、Ｎｉ、Ａｌ、Ｗ、Ｔａなどが好適に挙げられ、合金としてＭｏ−Ｃｕ、Ｃｕ−Ｗ、Ｎｉ−Ｃｒ−Ｆｅなどが好適に挙げられる。
【００５８】
本実施形態の複合基体１における基体表面平坦化層１２の表面のＲＭＳ粗さは、後工程において、その上に半導体結晶層を貼り合わせることができる観点、または、その上に均一で平坦な表面を有する接合層を形成しさらにその接合層に半導体結晶層を貼り合わせることができる観点から、１０ｎｍ以下が必要であり、１．０ｎｍ以下が好ましく、０．７ｎｍ以下がより好ましく、０．５ｎｍ以下がさらに好ましい。
【００５９】
また、基体表面平坦化層１２の厚さは、特に制限はないが、後工程における基体表面平坦化層１２のウェットエッチングを容易にする観点、および基体１０が焼結体である場合には基体１０上に配置される基体表面平坦化層１２の表面のＲＭＳ粗さを１０ｎｍ以下好ましくは１．０ｎｍ以下に細かくする観点から、０．１μｍ以上が好ましく、０．５μｍ以上がより好ましい。また、基体表面平坦化層１２の形成コストを低減する観点から、５０μｍ以下が好ましく、２０μｍ以下がより好ましい。
【００６０】
［実施形態３］
｛複合基板｝
図４〜図６を参照して、本発明のさらに別の実施形態である複合基板３Ａ，３Ｂ，３Ｃは、実施形態２の複合基体１と、複合基体１の基体表面平坦化層１２側に配置された半導体結晶層２０ａと、を含み、基体１０の熱膨張係数と半導体結晶層の熱膨張係数との差が４．５×１０-6Ｋ-1以下である。
【００６１】
本実施形態の複合基板３Ａ，３Ｂ，３Ｃは、複合基体１と半導体結晶層２０ａとの接合性が高く、複合基体１中の基体１０の熱膨張係数と半導体結晶層２０ａの熱膨張係数との差が４．５×１０-6Ｋ-1以下と小さいため、複合基板３Ａ，３Ｂ，３Ｃの半導体結晶層２０ａ上に、結晶性の高い半導体層を、クラックを発生させることなくエピタキシャル成長させて、特性の高い半導体デバイスを形成することができる。
【００６２】
本実施形態の複合基板３Ａ，３Ｂ，３Ｃにおいては、複合基体１と半導体結晶層２０ａとの接合形態の違いにより、いくつかの異なる具体的形態をとる。それらの具体的形態をそれぞれ以下に説明する。
【００６３】
（複合基板３Ａ）
図４を参照して、複合基板３Ａは、複合基体１と、複合基体１の基体表面平坦化層１２上に配置されている半導体結晶層２０ａと、を含む。たとえば、複合基板３Ａは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとが直接接合された形態を有する。かかる複合基板３Ａは、基体１０が研磨によっても表面のＲＭＳ粗さの低減が困難な焼結体で形成されている場合においても、基体１０上に配置された基体表面平坦化層１２により、基体１０と半導体結晶層２０ａとの接合が可能となったものである。
【００６４】
（複合基板３Ｂ）
図５を参照して、複合基板３Ｂは、複合基板３Ａ（図３）の基体表面平坦化層１２と半導体結晶層２０ａとの間に配置された接合層１４をさらに含む。たとえば、複合基板３Ｂは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとが接合層１４を介在させて接合された形態を有する。かかる複合基板３Ｂは、接合層１４により、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとの接合性が向上したものである。
【００６５】
ここで、接合層１４は、特に制限はないが、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとの接合性を向上させる効果が高い観点から、ケイ素酸化物、金属酸化物、金属窒化物、金属酸窒化物などが好ましい。また、接合層１４の厚さは、特に制限はないが、基体表面平坦化層１２と半導体結晶層２０ａとの接合性を向上させる効果が高い観点から、１０ｎｍ以上１００００ｎｍ以下が好ましく、２００ｎｍ以上２０００ｎｍ以下がより好ましい。
【００６６】
（複合基板３Ｃ）
図６を参照して、複合基板３Ｃは、複合基板３Ｂ（図５）の半導体結晶層２０ａと接合層１４との間にかつ半導体結晶層２０ａに接して配置された結晶表面平坦化層２２をさらに含む。たとえば、複合基板３Ｃは、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａに接する結晶表面平坦化層２２とが接合層１４を介在させて接合された形態を有する。かかる複合基板３Ｃは、接合層１４および結晶表面平坦化層２２により、複合基体１の基体表面平坦化層１２と半導体結晶層２０ａとの接合性がさらに向上したものである。
【００６７】
ここで、結晶表面平坦化層２２は、特に制限はないが、その表面の平坦性が高く接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ケイ素酸化物としてＳｉＯ2などが好適に挙げられ、ケイ素窒化物としてＳｉ3Ｎ4などが好適に挙げられ、ケイ素酸窒化物（酸窒化シリコン）としてＳｉＯＮなどが好適に挙げられ、金属酸化物としてＭｇＯ、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3、ＺｒＯ2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてＭｇＯ−ＳｉＯ2、Ａｌ2Ｏ3−ＳｉＯ2、ＴｉＯ2−ＳｉＯ2、ＺｒＯ2−ＳｉＯ2などが好適に挙げられる。金属窒化物としてＴｉＮ、ＧａＮ、ＡｌＮ、ＨｆＮなどが好適に挙げられる。金属酸窒化物としてＡｌＯＮなどの酸窒化アルミニウム、ＴａＯＮなどの酸窒化タンタルなどが好適に挙げられる。金属としてＭｏ、Ｗ、Ｃｕ、Ｔａなどが好適に挙げられる。
【００６８】
また、結晶表面平坦化層２２の厚さは、特に制限はないが、半導体結晶層２０ａに接して配置される結晶表面平坦化層２２の表面のＲＭＳ粗さを１０ｎｍ以下好ましくは１．０ｎｍ以下に細かくする観点から、０．１μｍ以上が好ましく、０．５μｍ以上がより好ましい。また、基体表面平坦化層１２の形成コストを低減する観点から、５０μｍ以下が好ましく、２０μｍ以下がより好ましい。
【００６９】
また、複合基板３Ａ，３Ｂ，３Ｃにおいて、半導体結晶層２０ａは、特に制限はないが、複合化により高価な結晶の使用量を削減し省資源およびコスト低減の効果が大きい観点から、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ＩＩＩ−Ｖ族化合物半導体結晶としては、ＧａＡｓ結晶、ＧａＮ結晶、ＡｌＮ結晶、ＡｌxＧａ1-xＮ結晶（０＜ｘ＜１）、ＩｎyＧａ1-yＮ結晶（０＜ｙ≦１）などが好適に挙げられる。ＩＩ−ＶＩ族化合物半導体結晶にはＣｄＳｅ結晶、ＺｎＳ結晶などが好適に挙げられる。酸化物半導体結晶には、ＺｎＯ結晶、ＩＴＯ（インジウムスズ酸化物）結晶、ＴｉＯ2結晶などが好適に挙げられる。
【実施例】
【００７０】
（実施例１）
１．複合基体の作製
図１（Ａ）を参照して、基体１０として、直径が４インチ（１０１．６ｍｍ）で厚さが５００μｍの高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（相対密度９８質量％）を準備した。この高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを２０ｎｍとした。ここで、表面のＲＭＳ粗さは、ＡＦＭを用いて測定した。
【００７１】
次に、ＣＶＤ（化学気相堆積）法により、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に、基体表面平坦化層１２として厚さ２０μｍのＳｉＯ2層を形成することにより、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に配置された厚さ２０μｍのＳｉＯ2層（基体表面平坦化層１２）を含む複合基体１を得た。ＳｉＯ2層の原料としては、ＴＥＯＳ（テトラエトキシシラン）を用いた。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００７２】
２．複合基板の作製
次に、図２（Ａ１）および（Ａ２）を参照して、複合基体１のＳｉＯ2層（基体表面平坦化層１２）上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ａ）を形成した。
【００７３】
また、図２（Ｂ２）を参照して、半導体結晶体２０として直径４インチで厚さが５００μｍのＧａＮ結晶体の表面上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ｂ）を形成し、さらに、ＧａＮ結晶体（半導体結晶体２０）とＳｉＯ2層（接合層１４ｂ）との界面から約１５０ｎｍの深さのＧａＮ結晶体（半導体結晶体２０）中に、水素イオンを注入した。
【００７４】
次に、図２（Ｃ２）を参照して、上記のＳｉＯ2層（接合層１４ｂ）およびＳｉＯ2層（接合層１４ｂ）の表面をＣＭＰ（化学機械的研磨）によりＲＭＳ粗さを０．５ｎｍとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより貼り合わせて、基体結晶接合体２Ｂを得た。得られた基体結晶接合体２Ｂを室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により２つのＳｉＯ2層（接合層１４ａ，１４ｂ）が一体化して厚さ２００ｎｍのＳｉＯ2層（接合層１４）が形成された。
【００７５】
次に、図２（Ｄ２）を参照して、基体結晶接合体２Ｂを５００℃に加熱して、応力をかけることにより、ＧａＮ結晶体（半導体結晶体２０）をそのイオン注入領域２０ｉにおいてＧａＮ結晶層（半導体結晶層２０ａ）と残りのＧａＮ結晶体（残りの半導体結晶体２０ｂ）とに分離させて、複合基体１の厚さ２０μｍのＳｉＯ2層（基体表面平坦化層１２）上に厚さ２００ｎｍのＳｉＯ2層（接合層１４）を介在させて厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）が接合された複合基板３Ｂを得た（図１（Ｂ２）を参照）。
【００７６】
３．半導体ウエハの作製
次に、図１（Ｃ２）を参照して、複合基板３ＢのＧａＮ結晶層（半導体結晶層２０ａ）上に、ＨＶＰＥ（ハイドライド気相成長）法により、少なくとも１層の半導体層３０として厚さ１００μｍのＧａＮ層をエピタキシャル成長させて、基板半導体層接合体４Ｂを得た。
【００７７】
次に、図１（Ｄ２）を参照して、基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、２１分後に、厚さ２０μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【００７８】
（実施例２）
基体表面平坦化層１２として、スピンコート法により、厚さ２０μｍのＳｉＯ2層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。ここで、ＳｉＯ2層（基体表面平坦化層１２）の形成は、具体的には、ＳｉＯ2層の原料としてのＳｉアルコキシド（メチルシロキサンポリマー）をスピンコートにより高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に塗布し、４００℃で熱処理することにより行なった。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００７９】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００８０】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、２２分後に、厚さ２０μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【００８１】
（実施例３）
基体表面平坦化層１２として、プラズマ・パウダー・スプレー法による溶射（プラズマ溶射）法により、厚さ２０μｍのＳｉＯ2層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００８２】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００８３】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、１８分後に、厚さ２０μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【００８４】
（実施例４）
基体表面平坦化層１２として、溶射法により、厚さ１５μｍのＭｏ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．５ｎｍと細かくできた。
【００８５】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００８６】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦおよび１０質量％のＨＮＯ3を含む水溶液に浸漬したところ、３５分後に、厚さ１５μｍのＭｏ層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【００８７】
（実施例５）
基体表面平坦化層１２として、溶射法により、厚さ１５μｍのＭｏ−Ｃｕ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ−Ｃｕ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００８８】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００８９】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦおよび１０質量％のＨＮＯ3を含む水溶液に浸漬したところ、３２分後に、厚さ１５μｍのＭｏ−Ｃｕ層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【００９０】
（実施例６）
基体表面平坦化層１２として、蒸着法により、厚さ１５μｍのＰｔ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＰｔ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００９１】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００９２】
得られた基板半導体層接合体４Ｂを、王水に浸漬したところ、１７分後に、厚さ２０μｍのＰｔ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表１にまとめた。
【００９３】
（実施例７）
基体表面平坦化層１２として、蒸着法により、厚さ１５μｍのＮｉ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＮｉ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【００９４】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００９５】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＣｌ水溶液に浸漬したところ、１８分後に、厚さ１５μｍのＮｉ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表１にまとめた。
【００９６】
（実施例８）
基体表面平坦化層１２として、蒸着法により、厚さ１５μｍのＡｌ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＡｌ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．３ｎｍと細かくできた。
【００９７】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【００９８】
得られた基板半導体層接合体４Ｂを、１０質量％のＮａＯＨ水溶液に浸漬したところ、２０分後に、厚さ１５μｍのＡｌ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表１にまとめた。
【００９９】
（実施例９）
基体表面平坦化層１２として、蒸着法により、厚さ１５μｍのＷ層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＷ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１００】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１０１】
得られた基板半導体層接合体４Ｂを、３０質量％のＨ2Ｏ2水溶液に浸漬したところ、３５分後に、厚さ１５μｍのＷ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表１にまとめた。
【０１０２】
（実施例１０）
基体１０としての高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを８．３ｎｍとしたこと、ならびに、基体表面平坦化層１２として、実施例２と同様のスピンコート法により、厚さ０．５μｍのＳｉＯ2層を形成したこと以外は、実施例１と同様にして、複合基体１を作製した。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１０３】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１０４】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、６８分後に、厚さ０．５μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１０５】
（実施例１１）
基体表面平坦化層１２として、実施例２と同様のスピンコート法により、厚さ１μｍのＳｉＯ2層を形成したこと以外は、実施例１０と同様にして、複合基体１を作製した。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１０６】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１０７】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、６３分後に、厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１０８】
（実施例１２）
基体表面平坦化層１２として、実施例２と同様のスピンコート法により、厚さ１０μｍのＳｉＯ2層を形成したこと以外は、実施例１０と同様にして、複合基体１を作製した。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１０９】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１１０】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、４３分後に、厚さ１０μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１１１】
（実施例１３）
基体表面平坦化層１２として、ＣＶＤ法により、厚さ１．５μｍのＳｉ3Ｎ4層を形成したこと以外は、実施例１０と同様にして、複合基体１を作製した。得られた複合基体１のＳｉ3Ｎ4層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．５ｎｍと細かくできた。
【０１１２】
次に、実施例１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１１３】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、５８分後に、厚さ１．５μｍのＳｉ3Ｎ4層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１１４】
（実施例１４）
１．複合基体の作製
図１（Ａ）および図２（Ａ１）を参照して、基体１０として、直径が４インチ（１０１．６ｍｍ）で厚さが５００μｍの高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（相対密度９８質量％）を準備した。この高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを８．３ｎｍとした。
【０１１５】
次に、実施例２と同様のスピンコート法により、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に、基体表面平坦化層１２として厚さ１μｍのＳｉＯ2層を形成することにより、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に配置された厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）を含む複合基体１を得た。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１１６】
２．複合基板の作製
次に、図２（Ｂ１）を参照して、半導体結晶体２０として直径４インチで厚さが５００μｍのＧａＮ結晶体の表面から約１５０ｎｍの深さのＧａＮ結晶体（半導体結晶体２０）中に、水素イオンを注入した。
【０１１７】
次に、図２（Ｃ１）を参照して、上記のＳｉＯ2層（基体表面平坦化層１２）の表面および半導体結晶体２０のイオン注入側の表面をＣＭＰ（化学機械的研磨）によりＲＭＳ粗さを０．５ｎｍとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより貼り合わせて、基体結晶接合体２Ａを得た。得られた基体結晶接合体２Ｂを室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合強度を高めた。
【０１１８】
次に、図２（Ｄ１）を参照して、基体結晶接合体２Ａを５００℃に加熱して、応力をかけることにより、ＧａＮ結晶体（半導体結晶体２０）をそのイオン注入領域２０ｉにおいてＧａＮ結晶層（半導体結晶層２０ａ）と残りのＧａＮ結晶体（残りの半導体結晶体２０ｂ）とに分離させて、複合基体１の厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）上に直接厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）が接合された複合基板３Ａを得た（図１（Ｂ１）を参照）。
【０１１９】
３．半導体ウエハの作製
次に、図１（Ｃ１）を参照して、複合基板３ＡのＧａＮ結晶層（半導体結晶層２０ａ）上に、ＨＶＰＥ（ハイドライド気相成長）法により、少なくとも１層の半導体層３０として厚さ１００μｍのＧａＮ層をエピタキシャル成長させて、基板半導体層接合体４Ａを得た。
【０１２０】
次に、図１（Ｄ１）を参照して、基板半導体層接合体４Ａを、２５質量％のＨＦ水溶液に浸漬したところ、６５分後に、厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１２１】
（実施例１５）
１．複合基体の作製
図１（Ａ）を参照して、基体１０として、直径が４インチ（１０１．６ｍｍ）で厚さが５００μｍの高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（相対密度９８質量％）を準備した。この高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを８．３ｎｍとした。
【０１２２】
次に、実施例２と同様のスピンコート法により、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に、基体表面平坦化層１２として厚さ１μｍのＳｉＯ2層を形成することにより、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に配置された厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）を含む複合基体１を得た。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを０．６ｎｍと細かくできた。
【０１２３】
２．複合基板の作製
次に、図２（Ａ１）および（Ａ２）を参照して、複合基体１のＳｉＯ2層（基体表面平坦化層１２）上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ａ）を形成した。
【０１２４】
また、図２（Ｂ３）を参照して、半導体結晶体２０として直径４インチで厚さが５００μｍのＧａＮ結晶体の表面上に、実施例２と同様のスピンコート法により、結晶表面平坦化層２２として厚さ１μｍのＳｉＯ2層を形成した。次いで、結晶表面平坦化層２２上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ｂ）を形成した。次いで、ＧａＮ結晶体（半導体結晶体２０）とＳｉＯ2層（結晶表面平坦化層２２）との界面から約１５０ｎｍの深さのＧａＮ結晶体（半導体結晶体２０）中に、水素イオンを注入した。
【０１２５】
次に、図２（Ｃ３）を参照して、上記のＳｉＯ2層（接合層１４ｂ）およびＳｉＯ2層（接合層１４ｂ）の表面をＣＭＰ（化学機械的研磨）によりＲＭＳ粗さを０．５ｎｍとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより貼り合わせて、基体結晶接合体２Ｂを得た。得られた基体結晶接合体２Ｃを室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により２つのＳｉＯ2層（接合層１４ａ，１４ｂ）が一体化して厚さ２００ｎｍのＳｉＯ2層（接合層１４）が形成された。
【０１２６】
次に、図２（Ｄ３）を参照して、基体結晶接合体２Ｃを５００℃に加熱して、応力をかけることにより、ＧａＮ結晶体（半導体結晶体２０）をそのイオン注入領域２０ｉにおいてＧａＮ結晶層（半導体結晶層２０ａ）と残りのＧａＮ結晶体（残りの半導体結晶体２０ｂ）とに分離させて、複合基体１の厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）上に厚さ２００ｎｍのＳｉＯ2層（接合層１４）を介在させて厚さ１μｍのＳｉＯ2層（結晶表面平坦化層２２）が形成された厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）が接合された複合基板３Ｃを得た（図１（Ｂ３）を参照）。
【０１２７】
３．半導体ウエハの作製
次に、図１（Ｃ３）を参照して、複合基板３ＣのＧａＮ結晶層（半導体結晶層２０ａ）上に、ＨＶＰＥ（ハイドライド気相成長）法により、少なくとも１層の半導体層３０として厚さ１００μｍのＧａＮ層をエピタキシャル成長させて、基板半導体層接合体４Ｃを得た。
【０１２８】
次に、図１（Ｄ２）を参照して、基板半導体層接合体４Ｃを、２５質量％のＨＦ水溶液に浸漬したところ、６５分後に、厚さ１μｍのＳｉＯ2層（基体表面平坦化層１２）、厚さ２００ｎｍのＳｉＯ2層（接合層１４）および厚さ１μｍのＳｉＯ2層（結晶表面平坦化層２２）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表１にまとめた。
【０１２９】
【表１】
【０１３０】
表１から明らかなように、基体上に、表面のＲＭＳ粗さが１．０ｎｍ以下で厚さが０．１μｍ以上５０μｍ以下の基体表面平坦化層を形成して複合基体を得る工程と、複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、複合基板の半導体結晶層上に少なくとも１層の半導体層を成長させる工程と、基体表面平坦化層をウェットエッチングで除去することにより、基体から半導体結晶層を分離して、半導体結晶層および半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法によれば、好適な複合基板を作製することができ、また、ウェットエッチングにより効率的に基体表面平坦化層を除去して、効率よく半導体デバイスを作製することができた。
【０１３１】
（実施例２１）
１．複合基体の作製
図１（Ａ）を参照して、基体１０として、直径が４インチ（１０１．６ｍｍ）で厚さが５００μｍの高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（相対密度９８質量％）を準備した。この高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを２０ｎｍとした。
【０１３２】
次に、スパッタ法により、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に、基体表面平坦化層１２として厚さ１．５μｍのＳｉＯ2層を形成することにより、高密度Ａｌ2Ｏ3−ＳｉＯ2焼結基体（基体１０）上に配置された厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）を含む複合基体１を得た。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを８．５ｎｍとした。
【０１３３】
２．複合基板の作製
次に、図２（Ａ１）および（Ａ２）を参照して、複合基体１のＳｉＯ2層（基体表面平坦化層１２）上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ａ）を形成した。
【０１３４】
また、図２（Ｂ２）を参照して、半導体結晶体２０として直径４インチで厚さが５００μｍのＧａＮ結晶体の表面上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ｂ）を形成し、さらに、ＧａＮ結晶体（半導体結晶体２０）とＳｉＯ2層（接合層１４ｂ）との界面から約１５０ｎｍの深さのＧａＮ結晶体（半導体結晶体２０）中に、水素イオンを注入した。
【０１３５】
次に、図２（Ｃ２）を参照して、上記のＳｉＯ2層（接合層１４ｂ）およびＳｉＯ2層（接合層１４ｂ）の表面を、ＣＭＰ（化学機械的研磨）によりＲＭＳ粗さを０．５ｎｍとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより貼り合わせて、基体結晶接合体２Ｂを得た。得られた基体結晶接合体２Ｂを室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により２つのＳｉＯ2層（接合層１４ａ，１４ｂ）が一体化して厚さ２００ｎｍのＳｉＯ2層（接合層１４）が形成された。
【０１３６】
次に、図２（Ｄ２）を参照して、基体結晶接合体２Ｂを５００℃に加熱して、応力をかけることにより、ＧａＮ結晶体（半導体結晶体２０）をそのイオン注入領域２０ｉにおいてＧａＮ結晶層（半導体結晶層２０ａ）と残りのＧａＮ結晶体（残りの半導体結晶体２０ｂ）とに分離させて、複合基体１の厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）上に厚さ２００ｎｍのＳｉＯ2層（接合層１４）を介在させて厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）が接合された複合基板３Ｂを得た（図１（Ｂ２）を参照）。
【０１３７】
３．半導体ウエハの作製
次に、図１（Ｃ２）を参照して、複合基板３ＢのＧａＮ結晶層（半導体結晶層２０ａ）上に、ＨＶＰＥ（ハイドライド気相成長）法により、少なくとも１層の半導体層３０として厚さ１００μｍのＧａＮ層をエピタキシャル成長させて、基板半導体層接合体４Ｂを得た。
【０１３８】
次に、図１（Ｄ２）を参照して、基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、６５分後に、厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１３９】
（実施例２２）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＭｏ層を形成したこと以外は、実施例２１と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．３ｎｍとした。
【０１４０】
次に、実施例２１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１４１】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦおよび１０質量％のＨＮＯ3を含む水溶液に浸漬したところ、３０分後に、厚さ１．５μｍのＭｏ層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１４２】
（実施例２３）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＮｉ層を形成したこと以外は、実施例２１と同様にして、複合基体１を作製した。得られた複合基体１のＮｉ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．７ｎｍとした。
【０１４３】
次に、実施例２１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１４４】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＣｌ水溶液に浸漬したところ、３０分後に、厚さ１．５μｍのＮｉ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１４５】
（実施例２４）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＡｌ層を形成したこと以外は、実施例２１と同様にして、複合基体１を作製した。得られた複合基体１のＡｌ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．１ｎｍとした。
【０１４６】
次に、実施例２１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１４７】
得られた基板半導体層接合体４Ｂを、１０質量％のＮａＯＨ水溶液に浸漬したところ、５０分後に、厚さ１．５μｍのＡｌ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１４８】
（実施例２５）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＷ層を形成したこと以外は、実施例２１と同様にして、複合基体１を作製した。得られた複合基体１のＷ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．５ｎｍとした。
【０１４９】
次に、実施例２１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１５０】
得られた基板半導体層接合体４Ｂを、３０質量％のＨ2Ｏ2水溶液に浸漬したところ、６０分後に、厚さ１．５μｍのＷ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１５１】
（実施例２６）
１．複合基体の作製
図１（Ａ）を参照して、基体１０として、直径が４インチ（１０１．６ｍｍ）で厚さが５００μｍの高密度ＺｒＯ2−ＳｉＯ2焼結基体（相対密度９８質量％）を準備した。この高密度ＺｒＯ2−ＳｉＯ2焼結基体の表面を、機械研磨（ダイヤモンド砥粒）することにより、表面のＲＭＳ粗さを１５ｎｍとした。
【０１５２】
次に、スパッタ法により、高密度ＺｒＯ2−ＳｉＯ2焼結基体（基体１０）上に、基体表面平坦化層１２として厚さ１．５μｍのＳｉＯ2層を形成することにより、密度ＺｒＯ2−ＳｉＯ2焼結基体（基体１０）上に配置された厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）を含む複合基体１を得た。得られた複合基体１のＳｉＯ2層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを８．５ｎｍとした。
【０１５３】
２．複合基板の作製
次に、図２（Ａ１）および（Ａ２）を参照して、複合基体１のＳｉＯ2層（基体表面平坦化層１２）上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ａ）を形成した。
【０１５４】
また、図２（Ｂ２）を参照して、半導体結晶体２０として直径４インチで厚さが５００μｍのＧａＮ結晶体の表面上に、ＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層（接合層１４ｂ）を形成し、さらに、ＧａＮ結晶体（半導体結晶体２０）とＳｉＯ2層（接合層１４ｂ）との界面から約１５０ｎｍの深さのＧａＮ結晶体（半導体結晶体２０）中に、水素イオンを注入した。
【０１５５】
次に、図２（Ｃ２）を参照して、上記のＳｉＯ2層（接合層１４ｂ）およびＳｉＯ2層（接合層１４ｂ）の表面を、ＣＭＰ（化学機械的研磨）によりＲＭＳ粗さを０．５ｎｍとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより貼り合わせて、基体結晶接合体２Ｂを得た。得られた基体結晶接合体２Ｂを室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により２つのＳｉＯ2層（接合層１４ａ，１４ｂ）が一体化して厚さ２００ｎｍのＳｉＯ2層（接合層１４）が形成された。
【０１５６】
次に、図２（Ｄ２）を参照して、基体結晶接合体２Ｂを５００℃に加熱して、応力をかけることにより、ＧａＮ結晶体（半導体結晶体２０）をそのイオン注入領域２０ｉにおいてＧａＮ結晶層（半導体結晶層２０ａ）と残りのＧａＮ結晶体（残りの半導体結晶体２０ｂ）とに分離させて、複合基体１の厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）上に厚さ２００ｎｍのＳｉＯ2層（接合層１４）を介在させて厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）が接合された複合基板３Ｂを得た（図１（Ｂ２）を参照）。
【０１５７】
３．半導体ウエハの作製
次に、図１（Ｃ２）を参照して、複合基板３ＢのＧａＮ結晶層（半導体結晶層２０ａ）上に、ＨＶＰＥ（ハイドライド気相成長）法により、少なくとも１層の半導体層３０として厚さ１００μｍのＧａＮ層をエピタキシャル成長させて、基板半導体層接合体４Ｂを得た。
【０１５８】
次に、図１（Ｄ２）を参照して、基板半導体層接合体４Ｂを、２５質量％のＨＦ水溶液に浸漬したところ、６５分後に、厚さ１．５μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１５９】
（実施例２７）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＭｏ層を形成したこと以外は、実施例２６と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．３ｎｍとした。
【０１６０】
次に、実施例２６と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１６１】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦおよび１０質量％のＨＮＯ3を含む水溶液に浸漬したところ、３０分後に、厚さ１．５μｍのＭｏ層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１６２】
（実施例２８）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＮｉ層を形成したこと以外は、実施例２６と同様にして、複合基体１を作製した。得られた複合基体１のＮｉ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．７ｎｍとした。
【０１６３】
次に、実施例２６と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１６４】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＣｌ水溶液に浸漬したところ、３０分後に、厚さ１．５μｍのＮｉ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１６５】
（実施例２９）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＡｌ層を形成したこと以外は、実施例２６と同様にして、複合基体１を作製した。得られた複合基体１のＡｌ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．１ｎｍとした。
【０１６６】
次に、実施例２６と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１６７】
得られた基板半導体層接合体４Ｂを、１０質量％のＮａＯＨ水溶液に浸漬したところ、５０分後に、厚さ１．５μｍのＡｌ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１６８】
（実施例３０）
基体表面平坦化層１２として、スパッタ法により、厚さ１．５μｍのＷ層を形成したこと以外は、実施例２６と同様にして、複合基体１を作製した。得られた複合基体１のＷ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．５ｎｍとした。
【０１６９】
次に、実施例２６と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１７０】
得られた基板半導体層接合体４Ｂを、３０質量％のＨ2Ｏ2水溶液に浸漬したところ、６０分後に、厚さ１．５μｍのＷ層（基体表面平坦化層１２）がウェットエッチングにより除去されて、厚さ２００ｎｍのＳｉＯ2層（接合層１４）、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層したウエハが得られた。かかるウエハを２５質量％のＨＦ水溶液に浸漬することにより、厚さ２００ｎｍのＳｉＯ2層（接合層１４）を除去して、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５を得た。結果を表２にまとめた。
【０１７１】
（実施例３１）
基体表面平坦化層１２として、ＣＶＤ法により、厚さ１．０μｍのＳｉＯ2層を形成したこと以外は、実施例２１と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを８．３ｎｍとした。
【０１７２】
次に、実施例２１と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１７３】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦを含む水溶液に浸漬したところ、６５分後に、厚さ１．０μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１７４】
（実施例３２）
基体表面平坦化層１２として、溶射法により、厚さ１００μｍのＳｉＯ2層を形成したこと以外は、実施例２６と同様にして、複合基体１を作製した。得られた複合基体１のＭｏ層（基体表面平坦化層１２）の表面を、機械研磨およびＣＭＰ（化学機械的研磨）することにより、表面のＲＭＳ粗さを９．８ｎｍとした。
【０１７５】
次に、実施例２６と同様にして、複合基板３Ｂを経て、基板半導体層接合体４Ｂを作製した。
【０１７６】
得られた基板半導体層接合体４Ｂを、２５質量％のＨＦを含む水溶液に浸漬したところ、４０分後に、厚さ１００μｍのＳｉＯ2層（基体表面平坦化層１２）および厚さ２００ｎｍのＳｉＯ2層（接合層１４）がウェットエッチングにより除去されて、厚さ１５０ｎｍのＧａＮ結晶層（半導体結晶層２０ａ）および厚さ１００μｍのＧａＮ層が積層した半導体ウエハ５が得られた。結果を表２にまとめた。
【０１７７】
【表２】
【０１７８】
表２から明らかなように、基体上に、表面のＲＭＳ粗さが１０ｎｍ以下で厚さが０．１μｍ以上５０μｍ以下の基体表面平坦化層を形成して複合基体を得る工程と、複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、複合基板の半導体結晶層上に少なくとも１層の半導体層を成長させる工程と、基体表面平坦化層をウェットエッチングで除去することにより、基体から半導体結晶層を分離して、半導体結晶層および半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法によれば、好適な複合基板を作製することができ、また、ウェットエッチングにより効率的に基体表面平坦化層を除去して、効率よく半導体デバイスを作製することができた。
【０１７９】
今回開示された実施形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
【符号の説明】
【０１８０】
１ 複合基体、２Ａ，２Ｂ，２Ｃ 基体結晶接合体、３Ａ，３Ｂ，３Ｃ 複合基板、４Ａ，４Ｂ，４Ｃ 基板半導体層接合体、５ 半導体ウエハ、１０ 基体、１２ 基体表面平坦化層、１４，１４ａ，１４ｂ 接合層、２０，２０ｂ 半導体結晶体、２０ａ 半導体結晶層、２０ｉ イオン注入領域、２２ 結晶表面平坦化層、３０ 半導体層。
【特許請求の範囲】
【請求項１】
基体上に、表面のＲＭＳ粗さが１０ｎｍ以下の基体表面平坦化層を形成して複合基体を得る工程と、
前記複合基体の前記基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、
前記複合基板の前記半導体結晶層上に少なくとも１層の半導体層を成長させる工程と、
前記基体表面平坦化層をウェットエッチングで除去することにより、前記基体から前記半導体結晶層を分離して、前記半導体結晶層および前記半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法。
【請求項２】
前記基体表面平坦化層の厚さが０．１μｍ以上５０μｍ以下である請求項１に記載の半導体ウエハの製造方法。
【請求項３】
前記基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含む請求項１または請求項２に記載の半導体ウエハの製造方法。
【請求項４】
前記基体の熱膨張係数と前記半導体結晶層の熱膨張係数との差が４．５×１０-6Ｋ-1以下である請求項１から請求項３のいずれかに記載の半導体ウエハの製造方法。
【請求項５】
前記基体は、焼結体および金属からなる群から選ばれる少なくともひとつを含む請求項１から請求項４のいずれかに記載の半導体ウエハの製造方法。
【請求項６】
前記半導体結晶層は、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含む請求項１から請求項５のいずれかに記載の半導体ウエハの製造方法。
【請求項７】
前記複合基体の前記基体表面平坦化層側に前記半導体結晶層を貼り合わせて前記複合基板を得る工程において、前記基体表面平坦化層と前記半導体結晶層との間に接合層を介在させて、前記基体表面平坦化層と前記半導体結晶層とを貼り合わせる請求項１から請求項６のいずれかに記載の半導体ウエハの製造方法。
【請求項８】
前記複合基体の前記基体表面平坦化層側に前記半導体結晶層を貼り合わせて前記複合基板を得る工程において、前記半導体結晶層と前記接合層との間にかつ前記半導体結晶層に接して形成された結晶表面平坦化層をさらに介在させて、前記基体表面平坦化層と前記半導体結晶層とを貼り合わせる請求項７に記載の半導体ウエハの製造方法。
【請求項９】
前記結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含む請求項８に記載の半導体ウエハの製造方法。
【請求項１０】
基体と、前記基体上に配置された基体表面平坦化層と、を含み、
前記基体表面平坦化層は、表面のＲＭＳ粗さが１０ｎｍ以下であり、厚さが０．１μｍ以上５０μｍ以下である複合基体。
【請求項１１】
前記基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含む請求項１０に記載の複合基体。
【請求項１２】
前記基体は、焼結体および金属からなる群から選ばれる少なくとも１つを含む請求項１０または請求項１１に記載の複合基体。
【請求項１３】
請求項１０に記載の複合基体と、前記複合基体の前記基体表面平坦化層側に配置された半導体結晶層と、を含み、
前記基体の熱膨張係数と前記半導体結晶層の熱膨張係数との差が４．５×１０-6Ｋ-1以下である複合基板。
【請求項１４】
前記基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含む請求項１３に記載の複合基板。
【請求項１５】
前記基体は、焼結体および金属からなる群から選ばれる少なくとも１つを含む請求項１３または請求項１４に記載の複合基板。
【請求項１６】
前記半導体結晶層は、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含む請求項１３から請求項１５のいずれかに記載の複合基板。
【請求項１７】
前記基体表面平坦化層と前記半導体結晶層との間に配置された接合層をさらに含む請求項１３から請求項１６のいずれかに記載の複合基板。
【請求項１８】
前記半導体結晶層と前記接合層との間にかつ前記半導体結晶層に接して配置された結晶表面平坦化層をさらに含む請求項１７に記載の複合基板。
【請求項１９】
前記結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含む請求項１８に記載の複合基板。
【請求項１】
基体上に、表面のＲＭＳ粗さが１０ｎｍ以下の基体表面平坦化層を形成して複合基体を得る工程と、
前記複合基体の前記基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、
前記複合基板の前記半導体結晶層上に少なくとも１層の半導体層を成長させる工程と、
前記基体表面平坦化層をウェットエッチングで除去することにより、前記基体から前記半導体結晶層を分離して、前記半導体結晶層および前記半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法。
【請求項２】
前記基体表面平坦化層の厚さが０．１μｍ以上５０μｍ以下である請求項１に記載の半導体ウエハの製造方法。
【請求項３】
前記基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含む請求項１または請求項２に記載の半導体ウエハの製造方法。
【請求項４】
前記基体の熱膨張係数と前記半導体結晶層の熱膨張係数との差が４．５×１０-6Ｋ-1以下である請求項１から請求項３のいずれかに記載の半導体ウエハの製造方法。
【請求項５】
前記基体は、焼結体および金属からなる群から選ばれる少なくともひとつを含む請求項１から請求項４のいずれかに記載の半導体ウエハの製造方法。
【請求項６】
前記半導体結晶層は、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含む請求項１から請求項５のいずれかに記載の半導体ウエハの製造方法。
【請求項７】
前記複合基体の前記基体表面平坦化層側に前記半導体結晶層を貼り合わせて前記複合基板を得る工程において、前記基体表面平坦化層と前記半導体結晶層との間に接合層を介在させて、前記基体表面平坦化層と前記半導体結晶層とを貼り合わせる請求項１から請求項６のいずれかに記載の半導体ウエハの製造方法。
【請求項８】
前記複合基体の前記基体表面平坦化層側に前記半導体結晶層を貼り合わせて前記複合基板を得る工程において、前記半導体結晶層と前記接合層との間にかつ前記半導体結晶層に接して形成された結晶表面平坦化層をさらに介在させて、前記基体表面平坦化層と前記半導体結晶層とを貼り合わせる請求項７に記載の半導体ウエハの製造方法。
【請求項９】
前記結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含む請求項８に記載の半導体ウエハの製造方法。
【請求項１０】
基体と、前記基体上に配置された基体表面平坦化層と、を含み、
前記基体表面平坦化層は、表面のＲＭＳ粗さが１０ｎｍ以下であり、厚さが０．１μｍ以上５０μｍ以下である複合基体。
【請求項１１】
前記基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含む請求項１０に記載の複合基体。
【請求項１２】
前記基体は、焼結体および金属からなる群から選ばれる少なくとも１つを含む請求項１０または請求項１１に記載の複合基体。
【請求項１３】
請求項１０に記載の複合基体と、前記複合基体の前記基体表面平坦化層側に配置された半導体結晶層と、を含み、
前記基体の熱膨張係数と前記半導体結晶層の熱膨張係数との差が４．５×１０-6Ｋ-1以下である複合基板。
【請求項１４】
前記基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含む請求項１３に記載の複合基板。
【請求項１５】
前記基体は、焼結体および金属からなる群から選ばれる少なくとも１つを含む請求項１３または請求項１４に記載の複合基板。
【請求項１６】
前記半導体結晶層は、ＩＩＩ−Ｖ族化合物半導体結晶、ＩＩ−ＶＩ族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含む請求項１３から請求項１５のいずれかに記載の複合基板。
【請求項１７】
前記基体表面平坦化層と前記半導体結晶層との間に配置された接合層をさらに含む請求項１３から請求項１６のいずれかに記載の複合基板。
【請求項１８】
前記半導体結晶層と前記接合層との間にかつ前記半導体結晶層に接して配置された結晶表面平坦化層をさらに含む請求項１７に記載の複合基板。
【請求項１９】
前記結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含む請求項１８に記載の複合基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１９７２１３（Ｐ２０１２−１９７２１３Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−２１０７０８（Ｐ２０１１−２１０７０８）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
[ Back to top ]