キャップ層および埋込みゲートを有する窒化物ベースのトランジスタを作製する方法
【課題】埋込み部を形成する際のエッチングにより埋込みゲートが損傷をきたし、ゲート領域劣化が生じ得る。
【解決手段】ショットキーコンタクトなどのゲートコンタクトを形成する前にゲート埋込み部のアニーリングを行うことにより、ゲートリークが低減され、かつ／またはトランジスタなどの半導体デバイス内に高品質のゲートコンタクトを提供することができる。アニーリング中に封入層を使用することで、トランジスタのゲート埋込み部内の半導体への損傷がさらに低減される。アニーリングを、例えばデバイスのオーミックコンタクトのアニーリングによって提供することができる。
【解決手段】ショットキーコンタクトなどのゲートコンタクトを形成する前にゲート埋込み部のアニーリングを行うことにより、ゲートリークが低減され、かつ／またはトランジスタなどの半導体デバイス内に高品質のゲートコンタクトを提供することができる。アニーリング中に封入層を使用することで、トランジスタのゲート埋込み部内の半導体への損傷がさらに低減される。アニーリングを、例えばデバイスのオーミックコンタクトのアニーリングによって提供することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、より詳細には、窒化物ベースの活性層を組み込んだトランジスタに関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）およびヒ化ガリウム（ＧａＡｓ）などの材料は、より低電力で（Ｓｉの場合）より低周波の用途の半導体デバイスにおいて広く応用されている。しかし、よく知られたこれらの半導体材料は、バンドギャップが比較的小さく（例えば、室温でＳｉの場合１．１２ｅＶ、またＧａＡｓの場合１．４２ｅＶ）、かつ／または絶縁破壊電圧が比較的小さいため、より高電力および／または高周波の用途には十分適さない場合がある。
【０００３】
ＳｉおよびＧａＡｓによってもたらされる問題点に鑑み、高電力、高温および／または高周波の用途およびデバイスに関心が集められ、その関心がさらに炭化ケイ素（αＳｉＣの場合室温で２．９９６ｅＶ）やＩＩＩ族窒化物（例えば、ＧａＮの場合室温で３．３６ｅＶ）など広バンドギャップの半導体材料に向けられている。こうした材料は、一般にヒ化ガリウムおよびシリコンに比べ、電界絶縁破壊力が大きく、電子飽和速度が速い。
【０００４】
高電力および／または高周波用途の場合、特に関心が持たれるデバイスは、高電子移動度トランジスタ（ＨＥＭＴ）であるが、これはある場合において変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）としても知られている。こうしたデバイスは、互いに異なるバンドギャップエネルギーを有する２つの半導体材料のヘテロ接合部に２次元電子ガス（２ＤＥＧ）が形成され、そこではバンドギャップが小さい方の材料の電子親和力が大きいため、様々な状況下で動作上の利点を提供することができる。２ＤＥＧは、非ドープ（「偶発ドープ」）かつバンドギャップが小さい方の材料内の蓄積層であり、例えば１０１３キャリア／ｃｍ２を超える非常に高いシート電子濃度を含むことができる。さらに、バンドギャップが広い方の半導体内から生じる電子は、２ＤＥＧへ移動し、イオン化不純物散乱が低減されるため、高電子移動度を可能にする。
【０００５】
この高キャリア濃度および高キャリア移動度の組合せによって、ＨＥＭＴに非常に大きなトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）を付与することができ、高周波用途の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を超える強力な性能的利点を提供することができる。
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系において作製された高電子移動度トランジスタは、先に述べたように絶縁破壊電界が高いこと、そのバンドギャップが広いこと、伝導帯のずれが大きいこと、および／または飽和電子のドリフト速度が速いことなどの材料特性が組み合わさるため、大量のＲＦ電力を発生する能力を有する。２ＤＥＧ内の電子の大部分は、ＡｌＧａＮ内での分極によって生じる。ＧａＮ／ＡｌＧａＮ系におけるＨＥＭＴは、既に実用化されている。特許文献１および２は、ＡｌＧａＮ／ＧａＮのＨＥＭＴ構造および製造方法を記載している。特許文献３（Ｓｈｅｐｐａｒｄらに付与され、同一出願人に譲渡）は、半絶縁炭化ケイ素の基板と、基板上の窒化アルミニウムのバッファ層と、バッファ層上の絶縁窒化ガリウム層と、窒化ガリウム層上の窒化アルミニウムガリウムのバリア層と、窒化アルミニウムガリウムの活性構造上の保護層とを有するＨＥＭＴデバイスを記載している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５，１９２，９８７号明細書
【特許文献２】米国特許第５，２９６，３９５号明細書
【特許文献３】米国特許第６，３１６，７９３号明細書
【特許文献４】米国特許出願第１０／７５８，８７１号明細書
【特許文献５】米国特許出願公開第２００２／００６６９０８Ａ１号明細書
【特許文献６】米国特許仮出願第６０／２９０，１９５号明細書
【特許文献７】米国特許出願公開第２００２／０１６７０２３Ａ１号明細書
【特許文献８】米国特許出願第１０／６１７，８４３号明細書
【特許文献９】米国特許出願公開第２００３／００２００９２号明細書
【特許文献１０】米国特許出願公開第２００３／０１０２４８２Ａ１号明細書
【特許文献１１】米国特許仮出願第６０／３３７，６８７号明細書
【特許文献１２】米国特許出願第Ｒｅ．３４，８６１号明細書
【特許文献１３】米国特許第４，９４６，５４７号明細書
【特許文献１４】米国特許第５，２００，０２２号明細書
【特許文献１５】米国特許第６，２１８，６８０号明細書
【特許文献１６】米国特許第５，２１０，０５１号明細書
【特許文献１７】米国特許第５，３９３，９９３号明細書
【特許文献１８】米国特許第５，５２３，５８９号明細書
【特許文献１９】米国特許第５，５９２，５０１号明細書
【非特許文献】
【０００７】
【非特許文献１】Shen et al., "High-Power Polarization-Engineered GaN/AlGaN/GaN HEMTs Without Surface Passivation," IEEE Electron Device Letters, Vol. 25, No. 1, pp. 7-9, January 2004
【非特許文献２】Yu et al., "Schottky barrier engineering in III-V nitrides via the piezoelectric effect," Applied Physics Letters, Vol. 73, No. 13, 1998
【発明の概要】
【発明が解決しようとする課題】
【０００８】
窒化物ベースのトランジスタを作製する際の一段階として、埋込み部内でのゲートコンタクト形成がある。大電流能力および低分散を達成する上で、トランジスタのキャップ構造は厚いことが好ましいであろう。しかし、高周波性能と同時に高絶縁破壊電圧、低ＲＦ分散および／または高トランスコンダクタンスを達成するには、ゲート埋込み部がキャップ層を貫通することが好ましい。一方、埋込みゲート構造を形成するために使用されるエッチングプロセスは、電子が生じる下位のバリア層を損傷する場合がある。２００４年１月１６日出願、「NITRIDE-BASED TRANSISTORS WITH A CAP LAYER AND A LOW-DAMAGE RECESS AND METHODS OF FABRICATION THEREOF」という名称の特許文献４は、ＳｉＮの保護部を貫通する低損傷埋込み部を提供するためのデバイスおよび技術を記載している。
【０００９】
エッチングされたＧａＮおよびＡｌＧａＮ表面での高リーク率を和らげる他の試みとして、ショットキー金属を堆積させた後、高温アニーリングが使用されている。このような試みでは、４００〜６００℃のアニーリング温度が利用されている。ショットキー後に高温アニーリングを行うことは、高リーク率のショットキー／ＡｌＧａＮコンタクトを中程度リークのショットキー／ＡｌＧａＮコンタクトに改善するように思われる。
【課題を解決するための手段】
【００１０】
本発明のいくつかの実施形態は、チャネル層を形成する段階と、チャネル層上にバリア層を形成する段階と、バリア層上にキャップ層を形成する段階と、バリア層に延びるキャップ層内にゲート埋込み部を形成する段階とを含む、高電子移動度トランジスタ（ＨＥＭＴ）を作製する方法を提供する。バリア層と、チャネル層と、ゲート埋込み部を有するキャップ層とがアニーリングされ、次いでアニーリングされたゲート埋込み部内にゲートコンタクトが形成される。ゲートコンタクトはショットキーコンタクトでよい。
【００１１】
本発明のさらなる諸実施形態では、バリア層と、チャネル層と、ゲート埋込み部を有するキャップ層とをアニーリングする段階が、バリア層と、チャネル層と、ゲート埋込み部を有するキャップ層とを、少なくとも約７００℃の温度でアニーリングする段階を含む。アニーリングに先行して、キャップ層上およびゲート埋込み部内に封入層を形成することができる。アニーリングに続いて、封入層を除去することができ、ショットキーゲートコンタクトの形成に先行して封入層を除去することができる。封入層は、ＡｌＮを含むことができる。
【００１２】
本発明のさらなる諸実施形態では、こうした方法が、ゲート埋込み部両側のキャップ層内にオーミックコンタクト埋込み部を形成する段階と、オーミックコンタクト埋込み部内にオーミックコンタクト材料パターンを形成する段階とをさらに含む。いくつかの実施形態では、バリア層と、チャネル層と、ゲート埋込み部を有するキャップ層とをアニーリングする段階が、バリア層と、チャネル層と、オーミックコンタクト材料パターンと、ゲート埋込み部を有するキャップ層とをアニーリングする段階を含む。さらに、オーミックコンタクト材料パターンの形成に続き、またアニーリングに先行して、キャップ層上、オーミックコンタクト材料パターン上、およびゲート埋込み部内に封入層を形成することができる。アニーリングに続き、またゲートコンタクトの形成に先行して、封入層を除去することができる。封入層はＡｌＮを含むことができる。
【００１３】
本発明のさらなる諸実施形態では、ゲート埋込み部を形成する段階が、ゲート埋込み部に対応する開口を有するようにキャップ層上のマスク層をパターニングする段階と、ゲート埋込み部を提供するためにエッチングマスクとして、パターニングされたマスク層を使用してキャップ層をエッチングする段階とを含む。アニーリングに先行して、パターニングされたマスク層およびゲート埋込み部上に封入層を形成することができる。封入層は、ＡｌＮを含むことができる。アニーリングに続いて、ゲート埋込み部内に残る封入層の一部を提供するために、自己整合型リフトオフ技術を利用してマスク層および封入層を除去することができる。ゲート埋込み部内の封入層の一部は、ゲートコンタクトの形成前に除去することができる。
【００１４】
本発明のいくつかの実施形態では、キャップ層上およびゲート埋込み部内に絶縁層が形成される。ゲート埋込み部内の絶縁層上にゲートコンタクトを形成することができる。ゲートコンタクトは、キャップ層上の絶縁層上に延びていてもよい。
【００１５】
本発明のいくつかの実施形態では、キャップ層を形成する段階が、バリア層上にＧａＮ層を形成する段階を含む。例えば、ＧａＮ層は、非ドープのＧａＮ層、ＧａＮに傾斜したＡｌＧａＮ層、ＧａＮに傾斜したＡｌＧａＮ層、およびドープされたＧａＮ層、ならびに／あるいはドープされたＧａＮ層でよい。キャップ層を形成する段階は、バリア層上にＧａＮ層を形成する段階とＧａＮ層上にＳｉＮ層を形成する段階とを含むこともできる。さらに、ゲート埋込み部を形成する段階は、キャップ層を貫通して延びバリア層を貫通せずその内部に延びるゲート埋込み部を形成する段階を含むことができる。本発明の特定のいくつかの実施形態では、キャップ層はＧａＮベースの半導体材料を含む。
【００１６】
本発明のさらなる諸実施形態では、高電子移動度トランジスタを作製するいくつかの方法は、基板上にＧａＮベースの半導体材料からなる第１の層を形成する段階と、第１の層上にＡｌＧａＮベースの半導体材料からなる第２の層を形成する段階であって、第２の層が、第１の層と第２の層との界面付近において２次元電子ガスを誘発するように構成される段階と、ＧａＮベースの半導体材料からなる第２の層上にＧａＮベースの半導体材料からなる第３の層を形成する段階とを含む。これらの方法は、第２の層に延びる第３の層内にゲート埋込み部を形成する段階と、第１の層と第２の層とゲート埋込み部を有する第３の層とをアニーリングする段階と、次いでアニーリングされたゲート埋込み部内にゲートコンタクトを形成する段階とを含む。ゲートコンタクトは、ショットキーゲートコンタクトでよい。
【００１７】
本発明のさらなる諸実施形態では、アニーリングに先行して、ＧａＮベースの半導体材料からなる第３の層上およびゲート埋込み部内に封入層が形成される。アニーリングに続いて、封入層を除去することができる。ゲートコンタクトを形成する段階に先行して、封入層を除去することができる。
【００１８】
本発明のさらなる諸実施形態では、これらの方法は、ゲート埋込み部両側のＧａＮベースの半導体材料からなる第３の層内に、オーミックコンタクト埋込み部を形成する段階と、オーミックコンタクト埋込み部内にオーミックコンタクト材料パターンを形成する段階とをさらに含む。このような場合、第１の層と、第２の層と、ゲート埋込み部を有する第３の層とをアニーリングする段階は、第１の層と、第２の層と、オーミックコンタクト材料パターンと、ゲート埋込み部を有する第３の層とをアニーリングする段階を含む。
【００１９】
本発明のさらなる諸実施形態では、ゲート埋込み部を形成する段階は、ゲート埋込み部に対応する開口を有するようにＧａＮベースの半導体材料からなる第３の層上にマスク層をパターニングする段階と、ゲート埋込み部を提供するために、パターニングされたマスク層をエッチングマスクとして使用して、ＧａＮベースの半導体材料からなる第３の層をエッチングする段階とを含む。このような場合、アニーリングに先行して、パターニングされたマスク層およびゲート埋込み部上に封入層を形成し、アニーリングに続いて、ゲート埋込み部内に残る封入層の一部を提供するように、自己整合型リフトオフ技術を利用してマスク層および封入層を除去する。封入層は、ＡｌＮ、ＳｉＯ２および酸窒化物、ＯＮＯ構造ならびに／あるいはＳｉＮを含むことができる。
本発明のいくつかの実施形態では、ゲート埋込み部内に残る封入層の一部は、ゲートコンタクト形成前に除去される。さらに、絶縁層を、ＧａＮベースの材料からなる第３の層上および埋込み部内に形成することができ、ゲートコンタクトを埋込み部内の絶縁層上に形成することができる。ゲートコンタクトは、ＧａＮベースの材料からなる第３の層上の絶縁層上にも形成することができる。
本図面および本明細書では、本発明の典型的な諸実施形態を開示してきた。特定の用語を使用してきたが、こうした用語は単に包括的かつ説明的意味で使用しているのであって、限定のためのものではない。
【図面の簡単な説明】
【００２０】
【図１Ａ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図１Ｂ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図１Ｃ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図１Ｄ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図１Ｅ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図１Ｆ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図２Ａ】本発明のさらなる実施形態によるトランジスタ作製を示す概略図である。
【図２Ｂ】本発明のさらなる実施形態によるトランジスタ作製を示す概略図である。
【図３】本発明のさらなる実施形態によるトランジスタ作製を示す概略図である。
【発明を実施するための形態】
【００２１】
以下、本発明の諸実施形態を示す添付の図面を参照して、本発明をより完全に説明する。ただし、本発明を、本明細書に示す諸実施形態に限定するものとして理解すべきではない。むしろ、この開示が徹底的かつ完全であり、当業者に本発明の範囲が十分に伝わるように、これらの実施形態を提示する。分かりやすくするために、図面では各層の厚さおよび各領域を誇張してある。全体を通して、同様の番号は同様の要素を意味する。本明細書で使用するように、「および／または」という用語は、リストに記載された関連する事項のうち１つまたは複数のありとあらゆる組合せを含む。
【００２２】
本明細書で使用する専門用語は、単に特定の諸実施形態を説明するためのものであって、本発明を限定するものではない。本明細書で使用するように、単数形を示す「１つの」および特定の単数形を示す「その」は、文脈がはっきりとそうでないことを示さない限り複数形も含むものとする。さらに当然のことながら、「含む」および／または「含んでいる」という用語が本明細書で使用される場合、述べられたいくつかの特徴、整数、段階、動作、要素および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、整数、段階、動作、要素、構成要素および／またはこれらの群の存在あるいはこれらの追加を除外するものではない。
【００２３】
当然のことながら、層、領域または基板などの要素を、別の要素の「上に」存在する、または別の要素の「上に」延びているものとして述べる場合、その要素は、他の要素の上に直に存在し得るし、他の要素の上に直接延び得るし、介在する要素も存在し得る。これに対し、１つの要素を、別の要素の「上に直接」存在する、または「上に直接」延びるとものとして述べる場合、介在する要素は存在しない。当然のことながら、１つの要素を、別の要素に「接続される」または「結合される」ものとして述べる場合、その要素は他の要素に直接接続または結合され得るし、介在する要素もあり得る。これに対し、１つの要素を、別の要素に「直接接続される」または「直接結合される」ものとして述べる場合、介在する要素は存在しない。明細書全体を通して同様の番号は同様の要素を意味する。
【００２４】
当然のことながら、本明細書では、様々な要素、構成要素、領域、層および／または区画を説明するために「第１の」や「第２の」などの用語を使用することがあるが、これらの要素、構成要素、領域、層および／または区画は、こうした用語によって限定されるべきものではない。こうした用語は単に、１つの要素、構成要素、領域、層または区画を、別の領域、層または区画から区別するために使用する。したがって、以下に論ずる第１の要素、構成要素、領域、層または区画を、本発明の教示から逸脱することなく、第２の要素、構成要素、領域、層または区画と呼ぶことができる。
【００２５】
さらに、本明細書では、各図に示す１つの要素と別の要素との関係を説明するために「下の」または「下部」ならびに「上の」または「上部」などの相対語を使用する場合がある。当然のことながら、相対語は、各図に表すデバイスの向きに加え、そのデバイスの別の様々な向きも包含するものとする。例えば、各図内のデバイスの上下を逆にした場合、他の要素の「下」側にあると説明している要素はその時他の要素の「上」側にくる。したがって、例示的用語である「下の」は、図の特定の向きに応じて「下の」向きおよび「上の」向きのどちらをも包含する。同様に、図のうちの１つに示すデバイスの上下を逆にした場合、他の要素の「下に」または「下方に」と説明している要素は、その時他の要素の「上に」くる。したがって、例示的用語である「下に」または「下方に」は、「上に」向く、または「下に」向く、のどちらをも包含する。
【００２６】
本発明の理想的実施形態の概略断面図を参照して、本発明の実施形態を説明する。その上で、例えば製造技術および／または交差によって、図示する形状とは異なることが考えられる。したがって、本発明の諸実施形態は、本図面に示す各領域の特定形状に限定するものと解釈すべきではなく、例えば製造過程で生じる形状のずれも含むものとする。例えば、方形として示すエッチング領域は通常、先細りの形体、丸みのある形体または湾曲した形体を有する。したがって、図に示す各領域は性質上概略的なものであり、その形状はデバイスの領域の正確な形状を示すものではないし、本発明の範囲を限定するものでもない。
【００２７】
定義されない限り、本明細書で使用する用語はすべて（技術的および科学的用語も含めて）この発明が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。さらに当然のことながら、一般に使用される様々な辞書で定義される用語などの用語は、関連技術に即して、その意味に一貫した意味もつものとして解釈されるべきであり、本明細書ではっきりと定義しない限り、理想的または過度に形式的なものとして解釈されるものではない。
【００２８】
さらに、当業者には当然のことながら、別の形体に「隣接して」積層される構造または形体を述べる場合、その構造または形体は、隣接形体に重複する部分またはその下位に位置する部分を有し得る。
【００２９】
本発明のいくつかの実施形態は、ショットキーコンタクトの形成前に埋込み部のアニーリングを利用してゲートリークを低減し、かつ／またはトランジスタなどの半導体デバイス内に高品質のショットキーコンタクトを設ける。本発明のいくつかの実施形態では、埋込み部をアニーリングすることでも、エッチングされた領域下方の２ＤＥＧチャネルに導電性を保持することができる。アニーリングの間中、封入層を使用することにより、トランジスタのゲート埋込み部内の半導体へのさらなる損傷を防止することができる。アニーリングは、例えばデバイスのオーミックコンタクトをアニーリングすることによって行うことができる。したがって、高品質のゲートおよびオーミックコンタクトを設けることができ、埋込み部を形成する際にエッチングによる損傷をきたした埋込みゲート構造を設けた結果生じるゲート領域の劣化が低減される。
【００３０】
本発明の諸実施形態は、ＩＩＩ族窒化物ベースのデバイスなど、窒化物ベースのＨＥＭＴ内での使用に特に適している。本明細書で使用するように、「ＩＩＩ族窒化物」という用語は、窒素と、通例アルミニウム（Ａｌ）、ガリウム（Ｇａ）および／またはインジウム（Ｉｎ）である、周期表のＩＩＩ族内元素との間に形成される半導体性化合物を意味する。この用語は、ＡｌＧａＮやＡｌＩｎＧａＮなど、３元化合物や４元化合物も意味する。当業者にはよく知られているように、ＩＩＩ族元素は窒素と結合して２元化合物（例えば、ＧａＮ）、３元化合物（例えば、ＡｌＧａＮ、ＡｌＩｎＧａＮ）および４元化合物（例えば、ＡｌＩｎＧａＮ）を形成する。これらの化合物はすべて、１モルの窒素と合計が１モルのＩＩＩ族元素とが結合する実験式を有する。したがって、こうした化合物を表すのに、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）などの式がよく使用される。
【００３１】
本発明の実施形態を利用することのできるＧａＮベースの適切な構造は、特許文献３、および２００１年７月１２日出願、２００２年６月６日公開、「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」という名称の特許文献５、２００１年５月１１日出願、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の特許文献６、Ｓｍｏｒｃｈｋｏｖａらに付与、２００２年１１月１４日公開、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の特許文献７、２００３年７月１１日出願、「NITRIDE-BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON-ETCHED CONTACT RECESSES」という名称の特許文献８、２００２年７月２３日出願、２００３年１月３０日公開、「INSULATING GATE ALGAN/GAN HEMT」という名称の特許文献９に記載されている。
【００３２】
本発明のいくつかの実施形態による作製方法を図１Ａ〜図１Ｆに概略的に示す。図１Ａに見られるように、基板１０を設け、その上に窒化物ベースのデバイスを形成することができる。本発明のいくつかの特定の実施形態では、基板１０は、半絶縁性炭化ケイ素（ＳｉＣ）の基板でよく、例えば４Ｈポリタイプの炭化ケイ素でよい。炭化ケイ素の他のポリタイプ候補として、３Ｃ、６Ｈおよび１５Ｒポリタイプがある。「半絶縁性」という用語は、絶対的な意味ではなく説明的に使用する。本発明のいくつかの特定の実施形態では、炭化ケイ素のバルク結晶は、室温で約１×１０５Ω−ｃｍ以上の抵抗力を有する。
【００３３】
基板１０上に任選択でバッファ、核生成層および／または転位層（図示せず）を設けることができる。例えば、ＡｌＮバッファ層を設けて、炭化ケイ素基板とデバイスの残り部分との間に適切な結晶構造転位をもたらすことができる。加えて、２００２年７月１９日出願、２００３年６月５日公開、「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS」という名称で同一出願人に譲渡された特許文献１０、および２００１年１２月３日出願、「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTOR」という名称の特許文献１１に記載されているように、歪みを均衡化する１つまたは複数の転位層を設けることができる。
【００３４】
適切なＳｉＣ基板は、例えば本発明の譲受人である、ノースキャロライナ州ダーラムのクリー社（Ｃｒｅｅ，Ｉｎｃ．）によって製造されており、生成方法は、特許文献１２、１３、１４および１５に記載されている。同様に、ＩＩＩ族窒化物のエピタキシャル成長の技術は、特許文献１６、１７、１８および１９に記載されている。
【００３５】
基板材料として炭化ケイ素を使用することはできるが、本発明の諸実施形態では、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯおよびＩｎＰなど、適切な材料なら何でも利用することができる。いくつかの実施形態では、適切なバッファ層も形成することができる。
【００３６】
図１Ａに戻り、基板１０上にチャネル層２０を設ける。先に述べたバッファ層、転位層、および／または核生成層を使用して、チャネル層２０を基板１０上に積層することができる。チャネル層２０は、圧縮歪みの状態にあり得る。さらに、チャネル層ならびに／あるいはバッファ層、核生成層および／または転位層を、ＭＯＣＶＤあるいはＭＢＥまたはＨＶＰＥなど当業者に知られた他の技術によって積層することができる。
【００３７】
本発明のいくつかの実施形態では、チャネル２０はＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）などのＩＩＩ族窒化物である。ただし、チャネル層２０の伝導帯域端エネルギーは、チャネル層とバリア層との間の界面のところのバリア層２２の伝導帯域端エネルギーより小さい。本発明のあるいくつかの実施形態では、ｘ＝０なのでチャネル層２０はＧａＮである。チャネル層２０は、ＩｎＧａＮやＡｌＩｎＧａＮなど他のＩＩＩ族窒化物でもよい。チャネル２０は、非ドープ（「偶発ドープ」）でよく、約２０Åを超える厚さに成長させることができる。チャネル層２０は、規則格子構造あるいはＧａＮやＡｌＧａＮなどを組み合わせた構造など、多層構造でもよい。
【００３８】
チャネル層２０上にバリア層２２を設ける。チャネル層２０は、バリア層２２のバンドギャップより小さいバンドギャップを有することができ、またチャネル層２０は、バリア層２２よりも大きい電子親和力を有することもできる。バリア層２２を、チャネル層２０上に積層させることができる。本発明のあるいくつかの実施形態では、バリア層２２は、厚さが約０．１ｎｍから約４０ｎｍのＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮまたはＡｌＩｎＧａＮである。本発明のあるいくつかの実施形態による様々な層の例は、Ｓｍｏｒｃｈｋｏｖａらに付与、２００２年１１月１４日公開、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の特許文献７に記載されている。本発明のいくつかの特定の実施形態では、バリア層２２は、十分に厚く十分に高いＡｌ組成およびドーピングを有するので、分極効果によりチャネル層２０とバリア層２２との間の界面に相当なキャリア集中を起こさせる。また、バリア層２２は、バリア層２２とキャップ層２４（図１Ｂ）との間の界面のところに堆積されるイオン化不純物または不完全部が原因で起こる、チャネル内電子の散乱を低減または最小限に抑えられるほど十分に厚くなければならない。
【００３９】
バリア層２２は、ＩＩＩ族窒化物でよく、バンドギャップはチャネル層２０より大きく、電子親和力はチャネル層２０より小さい。したがって、本発明のあるいくつかの実施形態では、バリア層２２は、ＡｌＧａＮ、ＡｌＩｎＧａＮおよび／またはＡｌＮあるいはこれらの層の組合せである。バリア層２２は、例えば厚さが約０．１ｎｍから約４０ｎｍでよいが内部にひび割れまたは実質的な欠陥形成を起こすほど厚くはない。本発明のあるいくつかの実施形態では、バリア層２２は非ドープ、またはｎ型ドーパントで約１０１９ｃｍ−３未満の濃度にドープされる。本発明のいくつかの実施形態では、バリア層２２はＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）である。特定のいくつかの実施形態では、アルミニウム濃度は約２５％である。ただし、本発明の他のいくつかの実施形態では、バリア層２２は、アルミニウム濃度が約５％から約１００％のＡｌＧａＮを含む。本発明の特定のいくつかの実施形態では、アルミニウム濃度は約１０％を超える。
【００４０】
図１Ｂは、バリア層２２上での比較的厚いキャップ層２４の構造を示す。キャップ層２４は、ＩＩＩ族窒化物でよく、いくつかの実施形態では、ＧａＮ、ＡｌＧＡＮおよび／またはＩｎＧａＮなど、ＧａＮベースの半導体材料である。本発明の特定のいくつかの実施形態では、キャップ層はＧａＮである。さらに、キャップ層２４は、組成および／または厚さが均一および／または不均一な単層または多層でよい。本発明のいくつかの実施形態では、非特許文献１に記載されているように、キャップ層２４は、傾斜ＡｌＧａＮ層およびＧａＮ層でよい。例えば、本発明のいくつかの実施形態では、キャップ層２４は、その上にＳｉＮ層を有するＧａＮ層でよい。キャップ層２４は、デバイスの上面をチャネルから物理的に離れて移動し、それにより表面効果を低減することができる。
【００４１】
キャップ層２４は、バリア層２２上に一括形成することができ、堆積によってまたエピタキシャル成長および／または形成させることもできる。例えば、キャップ層を、ＧａＮキャップ層上にＳｉＮをインサンチュ（ｉｎ−ｓｉｔｕ）に成長させることによって、またはＧａＮキャップ層の上部上にＳｉＮまたはＳｉＯ２をイクサイチュ（ｅｘ−ｓｉｔｕ）にＰＥＣＶＤすることによって形成することができる。一般に、キャップ層２４の厚さは約２ｎｍから約５００ｎｍでよい。例えば、ＳｉＮおよびＧａＮからなるキャップ層２４は厚さが約３００ｎｍでよい。本発明のいくつかの実施形態によるキャップ層の例は、Ｓｍｏｒｃｈｋｏｖａらに付与され、２００２年１１月１４日公開された、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の特許文献７に記載されている。
【００４２】
図１Ｃに示すように、マスク層に窓をいくつか開けて第１のマスクパターン４０を設け、オーミックコンタクト３０を形成する。本発明のいくつかの実施形態では、第１のマスク層は従来のフォトリソグラフィのマスク材料でよい。本発明のいくつかの実施形態では、マスク材料はＳｉＮやＳｉＯ２などでよい。パターニングされたマスクおよびエッチングプロセスを利用して窓を形成して、下位のバリア層２２を露出させることができる。本発明のいくつかの実施形態では、エッチングは低損傷性エッチングでよい。本発明のいくつかの実施形態では、エッチングは、ＵＶ照射とともにＫＯＨなどの強塩基により行うウェットエッチングである。他のいくつかの実施形態では、エッチングは、ドライエッチングである。ＩＩＩ族窒化物の場合の低損傷性エッチング技術の例には、反応性イオンエッチング以外のエッチング技術があり、例えばプラズマに対し直流成分を持たない、Ｃｌ２、ＢＣｌ３、ＣＣｌ２Ｆ２および／または他の塩素化した種を使用した誘導結合プラズマによるエッチング、あるいは電子サイクロトロン共鳴（ＥＣＲ）プラズマによるエッチングおよび／またはダウンストリームプラズマによるエッチングがある。ＳｉＮの場合の低損傷エッチング技術の例には、反応性イオンエッチング以外のエッチング技術があり、例えばプラズマに対し直流成分を持たない、ＣＦ４／Ｏ２、ＮＦ３／Ｏ２および／または他のフッ化した種を使用した誘導結合プラズマによるエッチング、あるいは電子サイクロトロン共鳴（ＥＣＲ）プラズマによるエッチングおよび／またはダウンストリームプラズマによるエッチングがある。
【００４３】
図１Ｃにさらに示すように、例えば、後のフォトリソグラフィの段階および蒸着とともに、オーミック金属をパターニングし、それによりアニーリングした時にオーミックコンタクト３０を提供するオーミックコンタクト材料パターンを設ける。キャップ層２４内にＳｉＮおよび／またはＳｉＯ２を使用する本発明のいくつかの実施形態では、オーミックコンタクト３０は、キャップ層２４のＳｉＮおよび／またはＳｉＯ２部分から相隔たり、その距離は、オーミックコンタクト金属を形成およびパターニングする際に不整合許容度を得るに足るほど大きい。オーミックコンタクト金属が、キャップ層２４のＳｉＮおよび／またはＳｉＯ２部分に接触した場合、その金属は、続く加熱の段階の間にキャップ層２４内に拡散することがあり、それによりゲートコンタクトとオーミックコンタクト３０との間に短絡を起こすことがある。
【００４４】
図１Ｄは、ゲート埋込み部の形成を示す。図１Ｄに見られるように、オーミックコンタクトおよびキャップ層２４上に第２のマスクパターン４２を形成し、パターニングしてキャップ層２４の一部を露出する窓を形成する。本発明のいくつかの実施形態では、第２のマスクパターン４２は、従来のフォトリソグラフィのマスク材料でよい。本発明のいくつかの実施形態では、マスク材料は、窒化ケイ素や二酸化ケイ素などでよい。次いで、キャップ層２４を貫通して埋込み部３６を形成して、バリア層２２の一部を露出させる。本発明のいくつかの実施形態では、埋込み部３６を形成してバリア層２２の内部まで延ばす。埋込み部３６をバリア層２２内まで延ばして、例えば閾電圧や周波数性のなど、デバイスの性能特性を調整することができる。マスク４２および先に述べたエッチングプロセスを使用して埋込み部を形成することができる。オーミックコンタクト３０がソースコンタクトおよびドレインコンタクトを提供する特定のいくつかの実施形態では、ソースコンタクトとドレインコンタクトとの間で埋込み部をずらし、それにより埋込み部、および後にゲートコンタクト３２を、ドレインコンタクトに対してよりもソースコンタクトに対し接近させる。
【００４５】
図１Ｅは、第２のマスク４２を除去後の、任選択による封入層４４の形成を示す。封入層４４を、キャップ層２４上および埋込み部３６内に形成することができる。封入層４４は、窒化ケイ素（ＳｉｘＮｙ）、窒化アルミニウム（ＡｌＮ）、ＯＮＯ構造、ならびに／あるいは二酸化ケイ素（ＳｉＯ２）および／または酸窒化物など他の適切な保護材料でよい。下位のバリア層２２をひどく損傷させずに材料を除去することができる限り、他の材料も封入層４４に利用することができる。例えば、封入層４４は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウムおよび／または酸窒化アルミニウムも含むことができる。さらに、封入層４４は、均一および／または不均一組成の単層または多層でよい。
【００４６】
本発明の特定のいくつかの実施形態では、封入層４４はＳｉＮ，ＡｌＮ，ＯＮＯ構造および／またはＳｉＯ２でよい。ＳｉＮ、ＡｌＮおよび／またはＳｉＯ２は、ＰＶＤおよび／またはＣＶＤで形成することができ、非化学量論的組成でよい。適切な封入材料について、２００４年１月１６日出願、「NITRIDE-BASED TRANSISTORS WITH A CAP LAYER AND A LOW-DAMAGE RECESS AND METHODS OF FABRICATION THEREOF」という名称の特許文献４を参照して、さらに詳細に述べる。
【００４７】
封入層４４は、埋込み部３６においてバリア層２２上に配置されるように、キャップ層２４上および埋込み部３６内に一括形成することができ、堆積により形成することができる。例えば、高品質のスパッタリングおよび／またはＰＥＣＶＤにより窒化ケイ素層を形成することができる。一般に、封入層４４は、約３０ｎｍの厚さを有することができるが、他の厚さの層も利用することがきる。例えば、封入層は、後にオーミックコンタクトをアニーリングする間、下位の各層を保護するに足るほど厚くなければならない。このためには、単一層を２枚または３枚重ねたくらいの薄さの層で十分であろう。ただし、一般に、封入層４４は約１０ｎｍから約５００ｎｍの厚さを有することができる。また、ＩＩＩ族窒化物層をＭＯＣＶＤ成長させることにより、高品質のＳｉＮ保護層をインサイチュで成長させることができる。
【００４８】
ゲート埋込み部３６、および封入層４４があればそれも形成した後、ゲートコンタクトの形成前に、オーミックコンタクト材料をアニーリングしてオーミックコンタクト３０を設ける。アニーリングは高温アニーリングでよい。例えば、アニーリングは、約７００℃から約９００℃の温度でよく、いくつかの実施形態では、約９００℃超でよい。例えば、ウェハを保持するサセプタ内に埋め込まれた熱伝対を使用して、かつ／または高温測定法により光学的にといった、急速熱アニーリング法における従来の測定技術を使用して測定される、約７００℃から約９００℃の環境温度においてアニーリングを約３０秒から約５分行うことができる。オーミックコンタクトのアニーリングを行うことによって、オーミックコンタクトの抵抗を高抵抗値から約１Ω−ｍｍ未満に低減することができる。したがって、本明細書で使用するように、「オーミックコンタクト」という用語は、コンタクト抵抗が約１Ω−ｍｍ未満の非整流性コンタクトを意味する。エッチングされたゲート埋込み部３６をアニーリングすることによって、ゲート埋込み部３６の作製過程によって生じ得るバリア層２２への損傷を取り去ることができる。したがって、例えば、オーミックコンタクトを高温アニーリングした後のゲート埋込み部３６近辺におけるバリア層２２領域のシート抵抗を、残りのエッチングされていないバリア層を反応炉内で成長させた場合の領域のシート抵抗とほぼ同様とすることができる。
【００４９】
図１Ｆに見られるように、封入層４４があればそれを除去し、ゲートコンタクト３２を埋込み部内に形成し、バリア層２２の露出部に接触させる。ゲートコンタクトは、図１Ｆに示すように「Ｔ」字状のゲートでよく、従来の作製技術を使用して作製することができる。適切なゲート材料はバリア層の組成に応じて決まるが、あるいくつかの実施形態では、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗおよび／またはＷＳｉＮなど、窒化物ベースの半導体材料に対してショットキーコンタクトを作ることの可能な従来の材料を使用することができる。例えば、ゲート埋込み部のエッチング異方性によって、キャップ層２４とゲートコンタクト３２との間に小さなギャップが生じる可能性があり、その結果、保護層２４とゲートコンタクト３２との間のバリア層２２の表面が露出されることがある。このギャップは、意図的に形成することができる。
【００５０】
図１Ｆの構造上に保護層も設けることができる。保護層を図１Ｆの構造上に一括堆積させることができる。特定のいくつかの実施形態では、キャップ層２４と各オーミックコンタクト３０との間のギャップがあればそのギャップ、およびキャップ層２４とゲートコンタクト３２との間にギャップが存在すればそれもほぼ充填されるように保護層を堆積させることができる。本発明のあるいくつかの実施形態では、保護層は窒化ケイ素、窒化アルミニウム、二酸化ケイ素、ＯＮＯ構図および／または酸窒化物でよい。さらに、保護層は、均一および／または不均一組成の単層または多層でよい。
【００５１】
図２Ａおよび図２Ｂは、本発明のさらなるいくつかの実施形態によるトランジスタの作製を示す。図２Ａおよび図２Ｂのトランジスタの作製は、図１Ａ〜図１Ｄを参照して先に説明したのと同じ方法で提供することができる。ただし、図２Ａに見られるように、第２のマスクパターン４２を除去するのではなく、マスク４２上および埋込み部３６内に封入層４６を設ける。封入層４６は、例えば封入層４４に関して先に説明したのと同じ材料で形成することができる。本発明の特定のいくつかの実施形態では、封入層４６はＡｌＮである。本発明のさらなるいくつかの実施形態では、封入層４６はいかなる不活性セラミック材料でもよい。さらに、第２のマスク４２はＳｉＮでよい。
【００５２】
第２のマスク４２が、後のアニーリングによって実質的に損傷を受け得るフォトレジストまたは他の材料である、本発明のいくつかの実施形態では、第２のマスク４２と封入層４６の一部とを、例えば自己整合型リフトオフ技術を使用して除去して、ゲート埋込み部内の封入層４６の一部２６を提供する。次いで、図２Ａの構造を先に述べたようにアニーリングする。本発明のいくつかの実施形態では、封入層４６の厚さは約１ｎｍから約５００ｎｍでよい。
【００５３】
図２Ｂに見られるように、例えば自己整合型リフトオフ技術を使用して、第２のマスク４２と封入層４６の一部とを除去して、ゲート埋込み部内に封入層４６の一部２６を提供する。次いで、ゲート埋込み部内に残っているこの封入層４６の一部２６上にゲートコンタクト３２を形成する。いくつかの実施形態では、ゲートコンタクト３２の形成前に封入層４６の一部２６を除去する。図２Ｂに示す実施形態では、上述の材料でゲートコンタクトを形成することができる。
【００５４】
図３は、本発明のさらにいくつかの実施形態によるトランジスタの形成を示す。図３に見られるように、図２Ｂの構造から封入層４６の一部２６を除去し、その結果得られた埋込み部を含む構造上にゲート絶縁層１３０を形成することができる。次いで、絶縁層１３０上にゲートコンタクト３２を形成することができる。絶縁層１３０は１つまたは複数の層でよく、例えばＳｉＮ、ＡｌＮ、ＳｉＯ２および／またはＯＮＯ構造を含むことができる。したがって、本発明のいくつかの実施形態では、２００２年７月２３日出願、２００３年１月３０日公開、「INSULATING GATE ALGAN/GAN HEMT」）という名称の特許文献９に記載されているように、絶縁ゲートＨＥＭＴを設けることができる。
【００５５】
本発明の諸実施形態を、特定の作業順序に関して説明してきたが、本発明の教示から利益を得る限りは、その順序に修正を加えてもよいし、他の作業を含めてもよい。例えば、オーミック金属を堆積させる前のキャップ層２４の形成を省いて、オーミック金属をバリア層２２上に堆積させパターニングして、バリア層２２上にオーミックコンタクト材料領域３０を設けてもよい。オーミックコンタクト材料を堆積しパターニングした後、次いでキャップ層を形成することができる。次いで、キャップ層をエッチングしてゲート埋込み部を設け、ゲートコンタクト形成前にオーミックコンタクトをアニーリングすることができる。
【００５６】
単一段階において行うものとして先に説明した作業を、多段階で行うことができ、同様に、多段階として先に説明した作業を、単一段階に統合することができる。例えば、ゲート埋込み部のエッチングによる損傷を除去するためのアニーリングを、オーミックコンタクトのアニーリングによって行うと説明したが、アニーリングを別途行うこともできる。別途行うアニーリングとしてアニーリングを施す場合、そのアニーリングを例えば、約６００℃から約９００℃の温度で、約２０分から約３０秒の間行うことができる。加えて、オーミックコンタクト埋込み部およびゲート埋込み部のエッチングを、先に述べた２つの別々のマスクではなく単一のマスクを使用して行ってもよい。
【００５７】
本明細書では、本発明の諸実施形態を特定のＨＥＭＴ構造に関して説明してきたが、本発明をこのような構造に限定するものと解釈すべきではない。例えば、本発明の教示から利益を得る限りは、ＨＥＭＴデバイス内に追加の層をいくつか含めてもよい。このような追加の層には、非特許文献２、および２００１年７月１２日出願、２００２年６月６日公開、「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」という名称の特許文献５に記載されているように、ＧａＮキャップ層がある。いくつかの実施形態では、ＳｉＮ、ＯＮＯ構造または比較的高品質のＡｌＮなどの絶縁層をいくつか堆積させて、ＭＩＳＨＥＭＴを作ることができ、かつ／あるいは表面を不働態化することができる。こうした追加の層は、組成的に傾斜された１つまたは複数の転位層も含むことができる。
【００５８】
さらに、Ｓｍｏｒｃｈｋｏｖａらに付与され、２００２年１１月１４日公開された、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の特許文献７に記載されているように、多層のバリア層２２を設けてもよい。したがって、バリア層を単層に限定するものとして本発明の諸実施形態を解釈すべきではなく、こうした実施形態は例えば、ＧａＮ、ＡｌＧａＮおよび／またはＡｌＮの各層を組み合わせたバリア層を含むことができる。例えば、ＧａＮおよびＡｌＮの構造を利用して、合金の拡散を低減または防止することができる。したがって、本発明の諸実施形態は、窒化物ベースのバリア層を含むことができ、このような窒化物ベースのバリア層は、ＡｌＧａＮベースのバリア層、ＡｌＮベースのバリア層、およびこれらの組合せを含むことができる。
【技術分野】
【０００１】
本発明は、半導体デバイス、より詳細には、窒化物ベースの活性層を組み込んだトランジスタに関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）およびヒ化ガリウム（ＧａＡｓ）などの材料は、より低電力で（Ｓｉの場合）より低周波の用途の半導体デバイスにおいて広く応用されている。しかし、よく知られたこれらの半導体材料は、バンドギャップが比較的小さく（例えば、室温でＳｉの場合１．１２ｅＶ、またＧａＡｓの場合１．４２ｅＶ）、かつ／または絶縁破壊電圧が比較的小さいため、より高電力および／または高周波の用途には十分適さない場合がある。
【０００３】
ＳｉおよびＧａＡｓによってもたらされる問題点に鑑み、高電力、高温および／または高周波の用途およびデバイスに関心が集められ、その関心がさらに炭化ケイ素（αＳｉＣの場合室温で２．９９６ｅＶ）やＩＩＩ族窒化物（例えば、ＧａＮの場合室温で３．３６ｅＶ）など広バンドギャップの半導体材料に向けられている。こうした材料は、一般にヒ化ガリウムおよびシリコンに比べ、電界絶縁破壊力が大きく、電子飽和速度が速い。
【０００４】
高電力および／または高周波用途の場合、特に関心が持たれるデバイスは、高電子移動度トランジスタ（ＨＥＭＴ）であるが、これはある場合において変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）としても知られている。こうしたデバイスは、互いに異なるバンドギャップエネルギーを有する２つの半導体材料のヘテロ接合部に２次元電子ガス（２ＤＥＧ）が形成され、そこではバンドギャップが小さい方の材料の電子親和力が大きいため、様々な状況下で動作上の利点を提供することができる。２ＤＥＧは、非ドープ（「偶発ドープ」）かつバンドギャップが小さい方の材料内の蓄積層であり、例えば１０１３キャリア／ｃｍ２を超える非常に高いシート電子濃度を含むことができる。さらに、バンドギャップが広い方の半導体内から生じる電子は、２ＤＥＧへ移動し、イオン化不純物散乱が低減されるため、高電子移動度を可能にする。
【０００５】
この高キャリア濃度および高キャリア移動度の組合せによって、ＨＥＭＴに非常に大きなトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）を付与することができ、高周波用途の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を超える強力な性能的利点を提供することができる。
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系において作製された高電子移動度トランジスタは、先に述べたように絶縁破壊電界が高いこと、そのバンドギャップが広いこと、伝導帯のずれが大きいこと、および／または飽和電子のドリフト速度が速いことなどの材料特性が組み合わさるため、大量のＲＦ電力を発生する能力を有する。２ＤＥＧ内の電子の大部分は、ＡｌＧａＮ内での分極によって生じる。ＧａＮ／ＡｌＧａＮ系におけるＨＥＭＴは、既に実用化されている。特許文献１および２は、ＡｌＧａＮ／ＧａＮのＨＥＭＴ構造および製造方法を記載している。特許文献３（Ｓｈｅｐｐａｒｄらに付与され、同一出願人に譲渡）は、半絶縁炭化ケイ素の基板と、基板上の窒化アルミニウムのバッファ層と、バッファ層上の絶縁窒化ガリウム層と、窒化ガリウム層上の窒化アルミニウムガリウムのバリア層と、窒化アルミニウムガリウムの活性構造上の保護層とを有するＨＥＭＴデバイスを記載している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５，１９２，９８７号明細書
【特許文献２】米国特許第５，２９６，３９５号明細書
【特許文献３】米国特許第６，３１６，７９３号明細書
【特許文献４】米国特許出願第１０／７５８，８７１号明細書
【特許文献５】米国特許出願公開第２００２／００６６９０８Ａ１号明細書
【特許文献６】米国特許仮出願第６０／２９０，１９５号明細書
【特許文献７】米国特許出願公開第２００２／０１６７０２３Ａ１号明細書
【特許文献８】米国特許出願第１０／６１７，８４３号明細書
【特許文献９】米国特許出願公開第２００３／００２００９２号明細書
【特許文献１０】米国特許出願公開第２００３／０１０２４８２Ａ１号明細書
【特許文献１１】米国特許仮出願第６０／３３７，６８７号明細書
【特許文献１２】米国特許出願第Ｒｅ．３４，８６１号明細書
【特許文献１３】米国特許第４，９４６，５４７号明細書
【特許文献１４】米国特許第５，２００，０２２号明細書
【特許文献１５】米国特許第６，２１８，６８０号明細書
【特許文献１６】米国特許第５，２１０，０５１号明細書
【特許文献１７】米国特許第５，３９３，９９３号明細書
【特許文献１８】米国特許第５，５２３，５８９号明細書
【特許文献１９】米国特許第５，５９２，５０１号明細書
【非特許文献】
【０００７】
【非特許文献１】Shen et al., "High-Power Polarization-Engineered GaN/AlGaN/GaN HEMTs Without Surface Passivation," IEEE Electron Device Letters, Vol. 25, No. 1, pp. 7-9, January 2004
【非特許文献２】Yu et al., "Schottky barrier engineering in III-V nitrides via the piezoelectric effect," Applied Physics Letters, Vol. 73, No. 13, 1998
【発明の概要】
【発明が解決しようとする課題】
【０００８】
窒化物ベースのトランジスタを作製する際の一段階として、埋込み部内でのゲートコンタクト形成がある。大電流能力および低分散を達成する上で、トランジスタのキャップ構造は厚いことが好ましいであろう。しかし、高周波性能と同時に高絶縁破壊電圧、低ＲＦ分散および／または高トランスコンダクタンスを達成するには、ゲート埋込み部がキャップ層を貫通することが好ましい。一方、埋込みゲート構造を形成するために使用されるエッチングプロセスは、電子が生じる下位のバリア層を損傷する場合がある。２００４年１月１６日出願、「NITRIDE-BASED TRANSISTORS WITH A CAP LAYER AND A LOW-DAMAGE RECESS AND METHODS OF FABRICATION THEREOF」という名称の特許文献４は、ＳｉＮの保護部を貫通する低損傷埋込み部を提供するためのデバイスおよび技術を記載している。
【０００９】
エッチングされたＧａＮおよびＡｌＧａＮ表面での高リーク率を和らげる他の試みとして、ショットキー金属を堆積させた後、高温アニーリングが使用されている。このような試みでは、４００〜６００℃のアニーリング温度が利用されている。ショットキー後に高温アニーリングを行うことは、高リーク率のショットキー／ＡｌＧａＮコンタクトを中程度リークのショットキー／ＡｌＧａＮコンタクトに改善するように思われる。
【課題を解決するための手段】
【００１０】
本発明のいくつかの実施形態は、チャネル層を形成する段階と、チャネル層上にバリア層を形成する段階と、バリア層上にキャップ層を形成する段階と、バリア層に延びるキャップ層内にゲート埋込み部を形成する段階とを含む、高電子移動度トランジスタ（ＨＥＭＴ）を作製する方法を提供する。バリア層と、チャネル層と、ゲート埋込み部を有するキャップ層とがアニーリングされ、次いでアニーリングされたゲート埋込み部内にゲートコンタクトが形成される。ゲートコンタクトはショットキーコンタクトでよい。
【００１１】
本発明のさらなる諸実施形態では、バリア層と、チャネル層と、ゲート埋込み部を有するキャップ層とをアニーリングする段階が、バリア層と、チャネル層と、ゲート埋込み部を有するキャップ層とを、少なくとも約７００℃の温度でアニーリングする段階を含む。アニーリングに先行して、キャップ層上およびゲート埋込み部内に封入層を形成することができる。アニーリングに続いて、封入層を除去することができ、ショットキーゲートコンタクトの形成に先行して封入層を除去することができる。封入層は、ＡｌＮを含むことができる。
【００１２】
本発明のさらなる諸実施形態では、こうした方法が、ゲート埋込み部両側のキャップ層内にオーミックコンタクト埋込み部を形成する段階と、オーミックコンタクト埋込み部内にオーミックコンタクト材料パターンを形成する段階とをさらに含む。いくつかの実施形態では、バリア層と、チャネル層と、ゲート埋込み部を有するキャップ層とをアニーリングする段階が、バリア層と、チャネル層と、オーミックコンタクト材料パターンと、ゲート埋込み部を有するキャップ層とをアニーリングする段階を含む。さらに、オーミックコンタクト材料パターンの形成に続き、またアニーリングに先行して、キャップ層上、オーミックコンタクト材料パターン上、およびゲート埋込み部内に封入層を形成することができる。アニーリングに続き、またゲートコンタクトの形成に先行して、封入層を除去することができる。封入層はＡｌＮを含むことができる。
【００１３】
本発明のさらなる諸実施形態では、ゲート埋込み部を形成する段階が、ゲート埋込み部に対応する開口を有するようにキャップ層上のマスク層をパターニングする段階と、ゲート埋込み部を提供するためにエッチングマスクとして、パターニングされたマスク層を使用してキャップ層をエッチングする段階とを含む。アニーリングに先行して、パターニングされたマスク層およびゲート埋込み部上に封入層を形成することができる。封入層は、ＡｌＮを含むことができる。アニーリングに続いて、ゲート埋込み部内に残る封入層の一部を提供するために、自己整合型リフトオフ技術を利用してマスク層および封入層を除去することができる。ゲート埋込み部内の封入層の一部は、ゲートコンタクトの形成前に除去することができる。
【００１４】
本発明のいくつかの実施形態では、キャップ層上およびゲート埋込み部内に絶縁層が形成される。ゲート埋込み部内の絶縁層上にゲートコンタクトを形成することができる。ゲートコンタクトは、キャップ層上の絶縁層上に延びていてもよい。
【００１５】
本発明のいくつかの実施形態では、キャップ層を形成する段階が、バリア層上にＧａＮ層を形成する段階を含む。例えば、ＧａＮ層は、非ドープのＧａＮ層、ＧａＮに傾斜したＡｌＧａＮ層、ＧａＮに傾斜したＡｌＧａＮ層、およびドープされたＧａＮ層、ならびに／あるいはドープされたＧａＮ層でよい。キャップ層を形成する段階は、バリア層上にＧａＮ層を形成する段階とＧａＮ層上にＳｉＮ層を形成する段階とを含むこともできる。さらに、ゲート埋込み部を形成する段階は、キャップ層を貫通して延びバリア層を貫通せずその内部に延びるゲート埋込み部を形成する段階を含むことができる。本発明の特定のいくつかの実施形態では、キャップ層はＧａＮベースの半導体材料を含む。
【００１６】
本発明のさらなる諸実施形態では、高電子移動度トランジスタを作製するいくつかの方法は、基板上にＧａＮベースの半導体材料からなる第１の層を形成する段階と、第１の層上にＡｌＧａＮベースの半導体材料からなる第２の層を形成する段階であって、第２の層が、第１の層と第２の層との界面付近において２次元電子ガスを誘発するように構成される段階と、ＧａＮベースの半導体材料からなる第２の層上にＧａＮベースの半導体材料からなる第３の層を形成する段階とを含む。これらの方法は、第２の層に延びる第３の層内にゲート埋込み部を形成する段階と、第１の層と第２の層とゲート埋込み部を有する第３の層とをアニーリングする段階と、次いでアニーリングされたゲート埋込み部内にゲートコンタクトを形成する段階とを含む。ゲートコンタクトは、ショットキーゲートコンタクトでよい。
【００１７】
本発明のさらなる諸実施形態では、アニーリングに先行して、ＧａＮベースの半導体材料からなる第３の層上およびゲート埋込み部内に封入層が形成される。アニーリングに続いて、封入層を除去することができる。ゲートコンタクトを形成する段階に先行して、封入層を除去することができる。
【００１８】
本発明のさらなる諸実施形態では、これらの方法は、ゲート埋込み部両側のＧａＮベースの半導体材料からなる第３の層内に、オーミックコンタクト埋込み部を形成する段階と、オーミックコンタクト埋込み部内にオーミックコンタクト材料パターンを形成する段階とをさらに含む。このような場合、第１の層と、第２の層と、ゲート埋込み部を有する第３の層とをアニーリングする段階は、第１の層と、第２の層と、オーミックコンタクト材料パターンと、ゲート埋込み部を有する第３の層とをアニーリングする段階を含む。
【００１９】
本発明のさらなる諸実施形態では、ゲート埋込み部を形成する段階は、ゲート埋込み部に対応する開口を有するようにＧａＮベースの半導体材料からなる第３の層上にマスク層をパターニングする段階と、ゲート埋込み部を提供するために、パターニングされたマスク層をエッチングマスクとして使用して、ＧａＮベースの半導体材料からなる第３の層をエッチングする段階とを含む。このような場合、アニーリングに先行して、パターニングされたマスク層およびゲート埋込み部上に封入層を形成し、アニーリングに続いて、ゲート埋込み部内に残る封入層の一部を提供するように、自己整合型リフトオフ技術を利用してマスク層および封入層を除去する。封入層は、ＡｌＮ、ＳｉＯ２および酸窒化物、ＯＮＯ構造ならびに／あるいはＳｉＮを含むことができる。
本発明のいくつかの実施形態では、ゲート埋込み部内に残る封入層の一部は、ゲートコンタクト形成前に除去される。さらに、絶縁層を、ＧａＮベースの材料からなる第３の層上および埋込み部内に形成することができ、ゲートコンタクトを埋込み部内の絶縁層上に形成することができる。ゲートコンタクトは、ＧａＮベースの材料からなる第３の層上の絶縁層上にも形成することができる。
本図面および本明細書では、本発明の典型的な諸実施形態を開示してきた。特定の用語を使用してきたが、こうした用語は単に包括的かつ説明的意味で使用しているのであって、限定のためのものではない。
【図面の簡単な説明】
【００２０】
【図１Ａ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図１Ｂ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図１Ｃ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図１Ｄ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図１Ｅ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図１Ｆ】本発明の実施形態によるトランジスタ作製を示す概略図である。
【図２Ａ】本発明のさらなる実施形態によるトランジスタ作製を示す概略図である。
【図２Ｂ】本発明のさらなる実施形態によるトランジスタ作製を示す概略図である。
【図３】本発明のさらなる実施形態によるトランジスタ作製を示す概略図である。
【発明を実施するための形態】
【００２１】
以下、本発明の諸実施形態を示す添付の図面を参照して、本発明をより完全に説明する。ただし、本発明を、本明細書に示す諸実施形態に限定するものとして理解すべきではない。むしろ、この開示が徹底的かつ完全であり、当業者に本発明の範囲が十分に伝わるように、これらの実施形態を提示する。分かりやすくするために、図面では各層の厚さおよび各領域を誇張してある。全体を通して、同様の番号は同様の要素を意味する。本明細書で使用するように、「および／または」という用語は、リストに記載された関連する事項のうち１つまたは複数のありとあらゆる組合せを含む。
【００２２】
本明細書で使用する専門用語は、単に特定の諸実施形態を説明するためのものであって、本発明を限定するものではない。本明細書で使用するように、単数形を示す「１つの」および特定の単数形を示す「その」は、文脈がはっきりとそうでないことを示さない限り複数形も含むものとする。さらに当然のことながら、「含む」および／または「含んでいる」という用語が本明細書で使用される場合、述べられたいくつかの特徴、整数、段階、動作、要素および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、整数、段階、動作、要素、構成要素および／またはこれらの群の存在あるいはこれらの追加を除外するものではない。
【００２３】
当然のことながら、層、領域または基板などの要素を、別の要素の「上に」存在する、または別の要素の「上に」延びているものとして述べる場合、その要素は、他の要素の上に直に存在し得るし、他の要素の上に直接延び得るし、介在する要素も存在し得る。これに対し、１つの要素を、別の要素の「上に直接」存在する、または「上に直接」延びるとものとして述べる場合、介在する要素は存在しない。当然のことながら、１つの要素を、別の要素に「接続される」または「結合される」ものとして述べる場合、その要素は他の要素に直接接続または結合され得るし、介在する要素もあり得る。これに対し、１つの要素を、別の要素に「直接接続される」または「直接結合される」ものとして述べる場合、介在する要素は存在しない。明細書全体を通して同様の番号は同様の要素を意味する。
【００２４】
当然のことながら、本明細書では、様々な要素、構成要素、領域、層および／または区画を説明するために「第１の」や「第２の」などの用語を使用することがあるが、これらの要素、構成要素、領域、層および／または区画は、こうした用語によって限定されるべきものではない。こうした用語は単に、１つの要素、構成要素、領域、層または区画を、別の領域、層または区画から区別するために使用する。したがって、以下に論ずる第１の要素、構成要素、領域、層または区画を、本発明の教示から逸脱することなく、第２の要素、構成要素、領域、層または区画と呼ぶことができる。
【００２５】
さらに、本明細書では、各図に示す１つの要素と別の要素との関係を説明するために「下の」または「下部」ならびに「上の」または「上部」などの相対語を使用する場合がある。当然のことながら、相対語は、各図に表すデバイスの向きに加え、そのデバイスの別の様々な向きも包含するものとする。例えば、各図内のデバイスの上下を逆にした場合、他の要素の「下」側にあると説明している要素はその時他の要素の「上」側にくる。したがって、例示的用語である「下の」は、図の特定の向きに応じて「下の」向きおよび「上の」向きのどちらをも包含する。同様に、図のうちの１つに示すデバイスの上下を逆にした場合、他の要素の「下に」または「下方に」と説明している要素は、その時他の要素の「上に」くる。したがって、例示的用語である「下に」または「下方に」は、「上に」向く、または「下に」向く、のどちらをも包含する。
【００２６】
本発明の理想的実施形態の概略断面図を参照して、本発明の実施形態を説明する。その上で、例えば製造技術および／または交差によって、図示する形状とは異なることが考えられる。したがって、本発明の諸実施形態は、本図面に示す各領域の特定形状に限定するものと解釈すべきではなく、例えば製造過程で生じる形状のずれも含むものとする。例えば、方形として示すエッチング領域は通常、先細りの形体、丸みのある形体または湾曲した形体を有する。したがって、図に示す各領域は性質上概略的なものであり、その形状はデバイスの領域の正確な形状を示すものではないし、本発明の範囲を限定するものでもない。
【００２７】
定義されない限り、本明細書で使用する用語はすべて（技術的および科学的用語も含めて）この発明が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。さらに当然のことながら、一般に使用される様々な辞書で定義される用語などの用語は、関連技術に即して、その意味に一貫した意味もつものとして解釈されるべきであり、本明細書ではっきりと定義しない限り、理想的または過度に形式的なものとして解釈されるものではない。
【００２８】
さらに、当業者には当然のことながら、別の形体に「隣接して」積層される構造または形体を述べる場合、その構造または形体は、隣接形体に重複する部分またはその下位に位置する部分を有し得る。
【００２９】
本発明のいくつかの実施形態は、ショットキーコンタクトの形成前に埋込み部のアニーリングを利用してゲートリークを低減し、かつ／またはトランジスタなどの半導体デバイス内に高品質のショットキーコンタクトを設ける。本発明のいくつかの実施形態では、埋込み部をアニーリングすることでも、エッチングされた領域下方の２ＤＥＧチャネルに導電性を保持することができる。アニーリングの間中、封入層を使用することにより、トランジスタのゲート埋込み部内の半導体へのさらなる損傷を防止することができる。アニーリングは、例えばデバイスのオーミックコンタクトをアニーリングすることによって行うことができる。したがって、高品質のゲートおよびオーミックコンタクトを設けることができ、埋込み部を形成する際にエッチングによる損傷をきたした埋込みゲート構造を設けた結果生じるゲート領域の劣化が低減される。
【００３０】
本発明の諸実施形態は、ＩＩＩ族窒化物ベースのデバイスなど、窒化物ベースのＨＥＭＴ内での使用に特に適している。本明細書で使用するように、「ＩＩＩ族窒化物」という用語は、窒素と、通例アルミニウム（Ａｌ）、ガリウム（Ｇａ）および／またはインジウム（Ｉｎ）である、周期表のＩＩＩ族内元素との間に形成される半導体性化合物を意味する。この用語は、ＡｌＧａＮやＡｌＩｎＧａＮなど、３元化合物や４元化合物も意味する。当業者にはよく知られているように、ＩＩＩ族元素は窒素と結合して２元化合物（例えば、ＧａＮ）、３元化合物（例えば、ＡｌＧａＮ、ＡｌＩｎＧａＮ）および４元化合物（例えば、ＡｌＩｎＧａＮ）を形成する。これらの化合物はすべて、１モルの窒素と合計が１モルのＩＩＩ族元素とが結合する実験式を有する。したがって、こうした化合物を表すのに、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）などの式がよく使用される。
【００３１】
本発明の実施形態を利用することのできるＧａＮベースの適切な構造は、特許文献３、および２００１年７月１２日出願、２００２年６月６日公開、「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」という名称の特許文献５、２００１年５月１１日出願、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の特許文献６、Ｓｍｏｒｃｈｋｏｖａらに付与、２００２年１１月１４日公開、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の特許文献７、２００３年７月１１日出願、「NITRIDE-BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON-ETCHED CONTACT RECESSES」という名称の特許文献８、２００２年７月２３日出願、２００３年１月３０日公開、「INSULATING GATE ALGAN/GAN HEMT」という名称の特許文献９に記載されている。
【００３２】
本発明のいくつかの実施形態による作製方法を図１Ａ〜図１Ｆに概略的に示す。図１Ａに見られるように、基板１０を設け、その上に窒化物ベースのデバイスを形成することができる。本発明のいくつかの特定の実施形態では、基板１０は、半絶縁性炭化ケイ素（ＳｉＣ）の基板でよく、例えば４Ｈポリタイプの炭化ケイ素でよい。炭化ケイ素の他のポリタイプ候補として、３Ｃ、６Ｈおよび１５Ｒポリタイプがある。「半絶縁性」という用語は、絶対的な意味ではなく説明的に使用する。本発明のいくつかの特定の実施形態では、炭化ケイ素のバルク結晶は、室温で約１×１０５Ω−ｃｍ以上の抵抗力を有する。
【００３３】
基板１０上に任選択でバッファ、核生成層および／または転位層（図示せず）を設けることができる。例えば、ＡｌＮバッファ層を設けて、炭化ケイ素基板とデバイスの残り部分との間に適切な結晶構造転位をもたらすことができる。加えて、２００２年７月１９日出願、２００３年６月５日公開、「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS」という名称で同一出願人に譲渡された特許文献１０、および２００１年１２月３日出願、「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTOR」という名称の特許文献１１に記載されているように、歪みを均衡化する１つまたは複数の転位層を設けることができる。
【００３４】
適切なＳｉＣ基板は、例えば本発明の譲受人である、ノースキャロライナ州ダーラムのクリー社（Ｃｒｅｅ，Ｉｎｃ．）によって製造されており、生成方法は、特許文献１２、１３、１４および１５に記載されている。同様に、ＩＩＩ族窒化物のエピタキシャル成長の技術は、特許文献１６、１７、１８および１９に記載されている。
【００３５】
基板材料として炭化ケイ素を使用することはできるが、本発明の諸実施形態では、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯおよびＩｎＰなど、適切な材料なら何でも利用することができる。いくつかの実施形態では、適切なバッファ層も形成することができる。
【００３６】
図１Ａに戻り、基板１０上にチャネル層２０を設ける。先に述べたバッファ層、転位層、および／または核生成層を使用して、チャネル層２０を基板１０上に積層することができる。チャネル層２０は、圧縮歪みの状態にあり得る。さらに、チャネル層ならびに／あるいはバッファ層、核生成層および／または転位層を、ＭＯＣＶＤあるいはＭＢＥまたはＨＶＰＥなど当業者に知られた他の技術によって積層することができる。
【００３７】
本発明のいくつかの実施形態では、チャネル２０はＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）などのＩＩＩ族窒化物である。ただし、チャネル層２０の伝導帯域端エネルギーは、チャネル層とバリア層との間の界面のところのバリア層２２の伝導帯域端エネルギーより小さい。本発明のあるいくつかの実施形態では、ｘ＝０なのでチャネル層２０はＧａＮである。チャネル層２０は、ＩｎＧａＮやＡｌＩｎＧａＮなど他のＩＩＩ族窒化物でもよい。チャネル２０は、非ドープ（「偶発ドープ」）でよく、約２０Åを超える厚さに成長させることができる。チャネル層２０は、規則格子構造あるいはＧａＮやＡｌＧａＮなどを組み合わせた構造など、多層構造でもよい。
【００３８】
チャネル層２０上にバリア層２２を設ける。チャネル層２０は、バリア層２２のバンドギャップより小さいバンドギャップを有することができ、またチャネル層２０は、バリア層２２よりも大きい電子親和力を有することもできる。バリア層２２を、チャネル層２０上に積層させることができる。本発明のあるいくつかの実施形態では、バリア層２２は、厚さが約０．１ｎｍから約４０ｎｍのＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮまたはＡｌＩｎＧａＮである。本発明のあるいくつかの実施形態による様々な層の例は、Ｓｍｏｒｃｈｋｏｖａらに付与、２００２年１１月１４日公開、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の特許文献７に記載されている。本発明のいくつかの特定の実施形態では、バリア層２２は、十分に厚く十分に高いＡｌ組成およびドーピングを有するので、分極効果によりチャネル層２０とバリア層２２との間の界面に相当なキャリア集中を起こさせる。また、バリア層２２は、バリア層２２とキャップ層２４（図１Ｂ）との間の界面のところに堆積されるイオン化不純物または不完全部が原因で起こる、チャネル内電子の散乱を低減または最小限に抑えられるほど十分に厚くなければならない。
【００３９】
バリア層２２は、ＩＩＩ族窒化物でよく、バンドギャップはチャネル層２０より大きく、電子親和力はチャネル層２０より小さい。したがって、本発明のあるいくつかの実施形態では、バリア層２２は、ＡｌＧａＮ、ＡｌＩｎＧａＮおよび／またはＡｌＮあるいはこれらの層の組合せである。バリア層２２は、例えば厚さが約０．１ｎｍから約４０ｎｍでよいが内部にひび割れまたは実質的な欠陥形成を起こすほど厚くはない。本発明のあるいくつかの実施形態では、バリア層２２は非ドープ、またはｎ型ドーパントで約１０１９ｃｍ−３未満の濃度にドープされる。本発明のいくつかの実施形態では、バリア層２２はＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）である。特定のいくつかの実施形態では、アルミニウム濃度は約２５％である。ただし、本発明の他のいくつかの実施形態では、バリア層２２は、アルミニウム濃度が約５％から約１００％のＡｌＧａＮを含む。本発明の特定のいくつかの実施形態では、アルミニウム濃度は約１０％を超える。
【００４０】
図１Ｂは、バリア層２２上での比較的厚いキャップ層２４の構造を示す。キャップ層２４は、ＩＩＩ族窒化物でよく、いくつかの実施形態では、ＧａＮ、ＡｌＧＡＮおよび／またはＩｎＧａＮなど、ＧａＮベースの半導体材料である。本発明の特定のいくつかの実施形態では、キャップ層はＧａＮである。さらに、キャップ層２４は、組成および／または厚さが均一および／または不均一な単層または多層でよい。本発明のいくつかの実施形態では、非特許文献１に記載されているように、キャップ層２４は、傾斜ＡｌＧａＮ層およびＧａＮ層でよい。例えば、本発明のいくつかの実施形態では、キャップ層２４は、その上にＳｉＮ層を有するＧａＮ層でよい。キャップ層２４は、デバイスの上面をチャネルから物理的に離れて移動し、それにより表面効果を低減することができる。
【００４１】
キャップ層２４は、バリア層２２上に一括形成することができ、堆積によってまたエピタキシャル成長および／または形成させることもできる。例えば、キャップ層を、ＧａＮキャップ層上にＳｉＮをインサンチュ（ｉｎ−ｓｉｔｕ）に成長させることによって、またはＧａＮキャップ層の上部上にＳｉＮまたはＳｉＯ２をイクサイチュ（ｅｘ−ｓｉｔｕ）にＰＥＣＶＤすることによって形成することができる。一般に、キャップ層２４の厚さは約２ｎｍから約５００ｎｍでよい。例えば、ＳｉＮおよびＧａＮからなるキャップ層２４は厚さが約３００ｎｍでよい。本発明のいくつかの実施形態によるキャップ層の例は、Ｓｍｏｒｃｈｋｏｖａらに付与され、２００２年１１月１４日公開された、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の特許文献７に記載されている。
【００４２】
図１Ｃに示すように、マスク層に窓をいくつか開けて第１のマスクパターン４０を設け、オーミックコンタクト３０を形成する。本発明のいくつかの実施形態では、第１のマスク層は従来のフォトリソグラフィのマスク材料でよい。本発明のいくつかの実施形態では、マスク材料はＳｉＮやＳｉＯ２などでよい。パターニングされたマスクおよびエッチングプロセスを利用して窓を形成して、下位のバリア層２２を露出させることができる。本発明のいくつかの実施形態では、エッチングは低損傷性エッチングでよい。本発明のいくつかの実施形態では、エッチングは、ＵＶ照射とともにＫＯＨなどの強塩基により行うウェットエッチングである。他のいくつかの実施形態では、エッチングは、ドライエッチングである。ＩＩＩ族窒化物の場合の低損傷性エッチング技術の例には、反応性イオンエッチング以外のエッチング技術があり、例えばプラズマに対し直流成分を持たない、Ｃｌ２、ＢＣｌ３、ＣＣｌ２Ｆ２および／または他の塩素化した種を使用した誘導結合プラズマによるエッチング、あるいは電子サイクロトロン共鳴（ＥＣＲ）プラズマによるエッチングおよび／またはダウンストリームプラズマによるエッチングがある。ＳｉＮの場合の低損傷エッチング技術の例には、反応性イオンエッチング以外のエッチング技術があり、例えばプラズマに対し直流成分を持たない、ＣＦ４／Ｏ２、ＮＦ３／Ｏ２および／または他のフッ化した種を使用した誘導結合プラズマによるエッチング、あるいは電子サイクロトロン共鳴（ＥＣＲ）プラズマによるエッチングおよび／またはダウンストリームプラズマによるエッチングがある。
【００４３】
図１Ｃにさらに示すように、例えば、後のフォトリソグラフィの段階および蒸着とともに、オーミック金属をパターニングし、それによりアニーリングした時にオーミックコンタクト３０を提供するオーミックコンタクト材料パターンを設ける。キャップ層２４内にＳｉＮおよび／またはＳｉＯ２を使用する本発明のいくつかの実施形態では、オーミックコンタクト３０は、キャップ層２４のＳｉＮおよび／またはＳｉＯ２部分から相隔たり、その距離は、オーミックコンタクト金属を形成およびパターニングする際に不整合許容度を得るに足るほど大きい。オーミックコンタクト金属が、キャップ層２４のＳｉＮおよび／またはＳｉＯ２部分に接触した場合、その金属は、続く加熱の段階の間にキャップ層２４内に拡散することがあり、それによりゲートコンタクトとオーミックコンタクト３０との間に短絡を起こすことがある。
【００４４】
図１Ｄは、ゲート埋込み部の形成を示す。図１Ｄに見られるように、オーミックコンタクトおよびキャップ層２４上に第２のマスクパターン４２を形成し、パターニングしてキャップ層２４の一部を露出する窓を形成する。本発明のいくつかの実施形態では、第２のマスクパターン４２は、従来のフォトリソグラフィのマスク材料でよい。本発明のいくつかの実施形態では、マスク材料は、窒化ケイ素や二酸化ケイ素などでよい。次いで、キャップ層２４を貫通して埋込み部３６を形成して、バリア層２２の一部を露出させる。本発明のいくつかの実施形態では、埋込み部３６を形成してバリア層２２の内部まで延ばす。埋込み部３６をバリア層２２内まで延ばして、例えば閾電圧や周波数性のなど、デバイスの性能特性を調整することができる。マスク４２および先に述べたエッチングプロセスを使用して埋込み部を形成することができる。オーミックコンタクト３０がソースコンタクトおよびドレインコンタクトを提供する特定のいくつかの実施形態では、ソースコンタクトとドレインコンタクトとの間で埋込み部をずらし、それにより埋込み部、および後にゲートコンタクト３２を、ドレインコンタクトに対してよりもソースコンタクトに対し接近させる。
【００４５】
図１Ｅは、第２のマスク４２を除去後の、任選択による封入層４４の形成を示す。封入層４４を、キャップ層２４上および埋込み部３６内に形成することができる。封入層４４は、窒化ケイ素（ＳｉｘＮｙ）、窒化アルミニウム（ＡｌＮ）、ＯＮＯ構造、ならびに／あるいは二酸化ケイ素（ＳｉＯ２）および／または酸窒化物など他の適切な保護材料でよい。下位のバリア層２２をひどく損傷させずに材料を除去することができる限り、他の材料も封入層４４に利用することができる。例えば、封入層４４は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウムおよび／または酸窒化アルミニウムも含むことができる。さらに、封入層４４は、均一および／または不均一組成の単層または多層でよい。
【００４６】
本発明の特定のいくつかの実施形態では、封入層４４はＳｉＮ，ＡｌＮ，ＯＮＯ構造および／またはＳｉＯ２でよい。ＳｉＮ、ＡｌＮおよび／またはＳｉＯ２は、ＰＶＤおよび／またはＣＶＤで形成することができ、非化学量論的組成でよい。適切な封入材料について、２００４年１月１６日出願、「NITRIDE-BASED TRANSISTORS WITH A CAP LAYER AND A LOW-DAMAGE RECESS AND METHODS OF FABRICATION THEREOF」という名称の特許文献４を参照して、さらに詳細に述べる。
【００４７】
封入層４４は、埋込み部３６においてバリア層２２上に配置されるように、キャップ層２４上および埋込み部３６内に一括形成することができ、堆積により形成することができる。例えば、高品質のスパッタリングおよび／またはＰＥＣＶＤにより窒化ケイ素層を形成することができる。一般に、封入層４４は、約３０ｎｍの厚さを有することができるが、他の厚さの層も利用することがきる。例えば、封入層は、後にオーミックコンタクトをアニーリングする間、下位の各層を保護するに足るほど厚くなければならない。このためには、単一層を２枚または３枚重ねたくらいの薄さの層で十分であろう。ただし、一般に、封入層４４は約１０ｎｍから約５００ｎｍの厚さを有することができる。また、ＩＩＩ族窒化物層をＭＯＣＶＤ成長させることにより、高品質のＳｉＮ保護層をインサイチュで成長させることができる。
【００４８】
ゲート埋込み部３６、および封入層４４があればそれも形成した後、ゲートコンタクトの形成前に、オーミックコンタクト材料をアニーリングしてオーミックコンタクト３０を設ける。アニーリングは高温アニーリングでよい。例えば、アニーリングは、約７００℃から約９００℃の温度でよく、いくつかの実施形態では、約９００℃超でよい。例えば、ウェハを保持するサセプタ内に埋め込まれた熱伝対を使用して、かつ／または高温測定法により光学的にといった、急速熱アニーリング法における従来の測定技術を使用して測定される、約７００℃から約９００℃の環境温度においてアニーリングを約３０秒から約５分行うことができる。オーミックコンタクトのアニーリングを行うことによって、オーミックコンタクトの抵抗を高抵抗値から約１Ω−ｍｍ未満に低減することができる。したがって、本明細書で使用するように、「オーミックコンタクト」という用語は、コンタクト抵抗が約１Ω−ｍｍ未満の非整流性コンタクトを意味する。エッチングされたゲート埋込み部３６をアニーリングすることによって、ゲート埋込み部３６の作製過程によって生じ得るバリア層２２への損傷を取り去ることができる。したがって、例えば、オーミックコンタクトを高温アニーリングした後のゲート埋込み部３６近辺におけるバリア層２２領域のシート抵抗を、残りのエッチングされていないバリア層を反応炉内で成長させた場合の領域のシート抵抗とほぼ同様とすることができる。
【００４９】
図１Ｆに見られるように、封入層４４があればそれを除去し、ゲートコンタクト３２を埋込み部内に形成し、バリア層２２の露出部に接触させる。ゲートコンタクトは、図１Ｆに示すように「Ｔ」字状のゲートでよく、従来の作製技術を使用して作製することができる。適切なゲート材料はバリア層の組成に応じて決まるが、あるいくつかの実施形態では、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗおよび／またはＷＳｉＮなど、窒化物ベースの半導体材料に対してショットキーコンタクトを作ることの可能な従来の材料を使用することができる。例えば、ゲート埋込み部のエッチング異方性によって、キャップ層２４とゲートコンタクト３２との間に小さなギャップが生じる可能性があり、その結果、保護層２４とゲートコンタクト３２との間のバリア層２２の表面が露出されることがある。このギャップは、意図的に形成することができる。
【００５０】
図１Ｆの構造上に保護層も設けることができる。保護層を図１Ｆの構造上に一括堆積させることができる。特定のいくつかの実施形態では、キャップ層２４と各オーミックコンタクト３０との間のギャップがあればそのギャップ、およびキャップ層２４とゲートコンタクト３２との間にギャップが存在すればそれもほぼ充填されるように保護層を堆積させることができる。本発明のあるいくつかの実施形態では、保護層は窒化ケイ素、窒化アルミニウム、二酸化ケイ素、ＯＮＯ構図および／または酸窒化物でよい。さらに、保護層は、均一および／または不均一組成の単層または多層でよい。
【００５１】
図２Ａおよび図２Ｂは、本発明のさらなるいくつかの実施形態によるトランジスタの作製を示す。図２Ａおよび図２Ｂのトランジスタの作製は、図１Ａ〜図１Ｄを参照して先に説明したのと同じ方法で提供することができる。ただし、図２Ａに見られるように、第２のマスクパターン４２を除去するのではなく、マスク４２上および埋込み部３６内に封入層４６を設ける。封入層４６は、例えば封入層４４に関して先に説明したのと同じ材料で形成することができる。本発明の特定のいくつかの実施形態では、封入層４６はＡｌＮである。本発明のさらなるいくつかの実施形態では、封入層４６はいかなる不活性セラミック材料でもよい。さらに、第２のマスク４２はＳｉＮでよい。
【００５２】
第２のマスク４２が、後のアニーリングによって実質的に損傷を受け得るフォトレジストまたは他の材料である、本発明のいくつかの実施形態では、第２のマスク４２と封入層４６の一部とを、例えば自己整合型リフトオフ技術を使用して除去して、ゲート埋込み部内の封入層４６の一部２６を提供する。次いで、図２Ａの構造を先に述べたようにアニーリングする。本発明のいくつかの実施形態では、封入層４６の厚さは約１ｎｍから約５００ｎｍでよい。
【００５３】
図２Ｂに見られるように、例えば自己整合型リフトオフ技術を使用して、第２のマスク４２と封入層４６の一部とを除去して、ゲート埋込み部内に封入層４６の一部２６を提供する。次いで、ゲート埋込み部内に残っているこの封入層４６の一部２６上にゲートコンタクト３２を形成する。いくつかの実施形態では、ゲートコンタクト３２の形成前に封入層４６の一部２６を除去する。図２Ｂに示す実施形態では、上述の材料でゲートコンタクトを形成することができる。
【００５４】
図３は、本発明のさらにいくつかの実施形態によるトランジスタの形成を示す。図３に見られるように、図２Ｂの構造から封入層４６の一部２６を除去し、その結果得られた埋込み部を含む構造上にゲート絶縁層１３０を形成することができる。次いで、絶縁層１３０上にゲートコンタクト３２を形成することができる。絶縁層１３０は１つまたは複数の層でよく、例えばＳｉＮ、ＡｌＮ、ＳｉＯ２および／またはＯＮＯ構造を含むことができる。したがって、本発明のいくつかの実施形態では、２００２年７月２３日出願、２００３年１月３０日公開、「INSULATING GATE ALGAN/GAN HEMT」）という名称の特許文献９に記載されているように、絶縁ゲートＨＥＭＴを設けることができる。
【００５５】
本発明の諸実施形態を、特定の作業順序に関して説明してきたが、本発明の教示から利益を得る限りは、その順序に修正を加えてもよいし、他の作業を含めてもよい。例えば、オーミック金属を堆積させる前のキャップ層２４の形成を省いて、オーミック金属をバリア層２２上に堆積させパターニングして、バリア層２２上にオーミックコンタクト材料領域３０を設けてもよい。オーミックコンタクト材料を堆積しパターニングした後、次いでキャップ層を形成することができる。次いで、キャップ層をエッチングしてゲート埋込み部を設け、ゲートコンタクト形成前にオーミックコンタクトをアニーリングすることができる。
【００５６】
単一段階において行うものとして先に説明した作業を、多段階で行うことができ、同様に、多段階として先に説明した作業を、単一段階に統合することができる。例えば、ゲート埋込み部のエッチングによる損傷を除去するためのアニーリングを、オーミックコンタクトのアニーリングによって行うと説明したが、アニーリングを別途行うこともできる。別途行うアニーリングとしてアニーリングを施す場合、そのアニーリングを例えば、約６００℃から約９００℃の温度で、約２０分から約３０秒の間行うことができる。加えて、オーミックコンタクト埋込み部およびゲート埋込み部のエッチングを、先に述べた２つの別々のマスクではなく単一のマスクを使用して行ってもよい。
【００５７】
本明細書では、本発明の諸実施形態を特定のＨＥＭＴ構造に関して説明してきたが、本発明をこのような構造に限定するものと解釈すべきではない。例えば、本発明の教示から利益を得る限りは、ＨＥＭＴデバイス内に追加の層をいくつか含めてもよい。このような追加の層には、非特許文献２、および２００１年７月１２日出願、２００２年６月６日公開、「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」という名称の特許文献５に記載されているように、ＧａＮキャップ層がある。いくつかの実施形態では、ＳｉＮ、ＯＮＯ構造または比較的高品質のＡｌＮなどの絶縁層をいくつか堆積させて、ＭＩＳＨＥＭＴを作ることができ、かつ／あるいは表面を不働態化することができる。こうした追加の層は、組成的に傾斜された１つまたは複数の転位層も含むことができる。
【００５８】
さらに、Ｓｍｏｒｃｈｋｏｖａらに付与され、２００２年１１月１４日公開された、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の特許文献７に記載されているように、多層のバリア層２２を設けてもよい。したがって、バリア層を単層に限定するものとして本発明の諸実施形態を解釈すべきではなく、こうした実施形態は例えば、ＧａＮ、ＡｌＧａＮおよび／またはＡｌＮの各層を組み合わせたバリア層を含むことができる。例えば、ＧａＮおよびＡｌＮの構造を利用して、合金の拡散を低減または防止することができる。したがって、本発明の諸実施形態は、窒化物ベースのバリア層を含むことができ、このような窒化物ベースのバリア層は、ＡｌＧａＮベースのバリア層、ＡｌＮベースのバリア層、およびこれらの組合せを含むことができる。
【特許請求の範囲】
【請求項１】
高電子移動度トランジスタ（ＨＥＭＴ）を作製する方法であって、
チャネル層を形成する段階と、
前記チャネル層上にバリア層を形成する段階と、
前記バリア層上にキャップ層を形成する段階と、
前記バリア層に延びる前記キャップ層内にゲート埋込み部を形成する段階と、
前記バリア層と、前記チャネル層と、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階と、
次いで、アニーリングされた前記ゲート埋込み部内にゲートコンタクトを形成する段階と
を含むことを特徴とする方法。
【請求項２】
前記バリア層と、前記チャネル層と、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階が、少なくとも約７００℃の温度で前記バリア層と、前記チャネル層と、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階を含むことを特徴とする請求項１に記載の方法。
【請求項３】
アニーリングする前記段階に先行して、前記キャップ層上および前記ゲート埋込み部内に封入層を形成する段階があり、アニーリングする前記段階に続いて、またゲートコンタクトを形成する前記段階に先行して、前記封入層を除去する段階があることを特徴とする請求項１に記載の方法。
【請求項４】
前記封入層がＡｌＮを含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記ゲート埋込み部の両側の前記キャップ層内にオーミックコンタクト埋込み部を形成する段階と、
前記オーミックコンタクト埋込み部内にオーミックコンタクト材料パターンを形成する段階とをさらに含み、
前記バリア層と、前記チャネル層と、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階が、前記バリア層と、前記チャネル層と、前記オーミックコンタクト材料パターンと、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階を含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記オーミックコンタクトを形成する前記段階に続いて、またアニーリングする前記段階に先行して、前記キャップ層上、前記オーミックコンタクト材料パターン上、および前記ゲート埋込み部内に封入層を形成する段階があり、アニーリングする前記段階に続いて、またゲートコンタクトを形成する前記段階に先行して、前記封入層を除去する段階があることを特徴とする請求項５に記載の方法。
【請求項７】
前記封入層が、ＡｌＮを含むことを特徴とする請求項６に記載の方法。
【請求項８】
ゲート埋込み部を形成する段階が、
前記ゲート埋込み部に対応する開口を有するように前記キャップ層上にマスク層をパターニングする段階と、
前記ゲート埋込み部を設けるために、前記パターニングされたマスク層をエッチングマスクとして使用して前記キャップ層をエッチングする段階と
を含むことを特徴とする請求項１に記載の方法。
【請求項９】
アニーリングする段階に先行して、前記パターニングされたマスク層および前記ゲート埋込み部上に封入層を形成する段階があり、アニーリングする段階に続いて、前記ゲート埋込み部内に残る前記封入層の一部を提供するように、自己整合型リフトオフ技術を利用して前記マスク層および前記封入層を除去する段階があることを特徴とする請求項８に記載の方法。
【請求項１０】
前記封入層が、ＡｌＮ、ＳｉＮ、ＳｉＯ２、酸窒化物および／またはＯＮＯ構造を含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記ゲートコンタクトを形成する段階の前に、前記ゲート埋込み部内の前記封入層の一部を除去する段階をさらに含むことを特徴とする請求項９に記載の方法。
【請求項１２】
前記キャップ層および前記ゲート埋込み部内に絶縁層を形成する段階をさらに含み、
前記ゲートコンタクトを形成する段階が、前記ゲート埋込み部内の前記絶縁層上に前記ゲートコンタクトを形成する段階を含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記ゲートコンタクトも前記キャップ層上の前記絶縁層上に延びることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記ゲートコンタクトが、ショットキーコンタクトを含むことを特徴とする請求項１に記載の方法。
【請求項１５】
キャップ層を形成する段階が、前記バリア層上にＧａＮ層を形成する段階を含むことを特徴とする請求項１に記載の方法。
【請求項１６】
キャップ層を形成する段階が、前記バリア層上にＧａＮ層を形成する段階と、前記ＧａＮ層上にＳｉＮ層を形成する段階とを含むことを特徴とする請求項１に記載の方法。
【請求項１７】
前記ＳｉＮ層が、インサイチュで形成されることを特徴とする請求項１６に記載の方法。
【請求項１８】
ゲート埋込み部を形成する段階が、前記キャップ層を貫通し前記バリア層内に延びるが前記バリア層を貫通しないゲート埋込み部を形成する段階を含むことを特徴とする請求項１に記載の方法。
【請求項１９】
前記キャップ層が、ＧａＮベースの半導体材料を含むことを特徴とする請求項１に記載の方法。
【請求項２０】
高電子移動度トランジスタを作製する方法であって、
基板上にＧａＮベースの半導体材料からなる第１の層を形成する段階と、
前記第１の層上にＧａＮベースの半導体材料からなる第２の層を形成する段階であって、前記第２の層は、前記第１の層と前記第２の層との間の界面付近の領域内で２次元電子ガスを誘発するように構成された段階と、
ＧａＮベースの半導体材料からなる前記第２の層上にＧａＮベースの半導体材料からなる第３の層を形成する段階と、
前記第２の層に延びる前記第３の層内にゲート埋込み部を形成する段階と、
前記第１の層と、前記第２の層と、前記ゲート埋込み部を有する前記第３の層とをアニー
リングする段階と、
次いで、アニーリングされた前記ゲート埋込み部内にゲートコンタクトを形成する段階と
を含むことを特徴とする方法。
【請求項２１】
アニーリングする前記段階に先行して、ＧａＮベースの半導体材料からなる前記第３の層上および前記ゲート埋込み部内に封入層を形成する段階があり、アニーリングする前記段階に続いて、またゲートコンタクトを形成する前記段階に先行して、前記封入層を除去する段階があることを特徴とする請求項２０に記載の方法。
【請求項２２】
前記ゲート埋込み部両側のＧａＮベースの半導体材料からなる前記第３の層内にオーミックコンタクト埋込み部を形成する段階と、
前記オーミックコンタクト埋込み部内にオーミックコンタクト材料パターンを形成する段階とを含み、
前記第１の層と、前記第２の層と、前記ゲート埋込み部を有する前記第３の層とをアニーリングする段階が、前記第１の層と、前記第２の層と、前記オーミックコンタクト材料パターンと、前記ゲート埋込み部を有する前記第３の層とをアニーリングする段階を含むことを特徴とする請求項２０に記載の方法。
【請求項２３】
ゲート埋込み部を形成する段階が、
前記ゲート埋込み部に対応する開口を有するようにＧａＮベースの半導体材料からなる前記第３の層上にマスク層をパターニングする段階と、
前記ゲート埋込み部を設けるために、前記パターニングされたマスク層をエッチングマスクとして使用して、ＧａＮベースの半導体材料からなる前記第３の層をエッチングする段階とを含み、
アニーリングする段階に先行して、前記パターニングされたマスク層および前記ゲート埋込み部上に封入層を形成する段階があり、
アニーリングする段階に続いて、前記ゲート埋込み部内に残る前記封入層の一部を提供するように、自己整合型リフトオフ技術を利用して前記マスク層および前記封入層を除去する段階があることを特徴とする請求項２０に記載の方法。
【請求項２４】
前記封入層がＡｌＮを含むことを特徴とする請求項２３に記載の方法。
【請求項２５】
前記ゲートコンタクトを形成する段階の前に、前記ゲート埋込み部内に残る前記封入層の前記一部を除去する段階をさらに含むことを特徴とする請求項２３に記載の方法。
【請求項２６】
ＧａＮベースの材料からなる前記第３の層上および前記埋込み部内に絶縁層を形成する段階をさらに含み、
前記ゲートコンタクトを形成する段階が、前記ゲート埋込み部内の前記絶縁層上に前記ゲートコンタクトを形成する段階を含むことを特徴とする請求項２５に記載の方法。
【請求項２７】
前記ゲートコンタクトが、ＧａＮベースの材料からなる前記第３の層上の前記絶縁層上にも形成されることを特徴とする請求項２６に記載の方法。
【請求項２８】
前記ゲートコンタクトが、Ｔ字状ゲート構造を含むことを特徴とする請求項２０に記載の方法。
【請求項２９】
ゲート埋込み部を形成する段階が、前記第３の層を貫通し前記第２の層内に延びるが前記第２の層を貫通しないゲート埋込み部を形成する段階を含むことを特徴とする請求項２０に記載の方法。
【請求項３０】
前記ゲートコンタクトが、ショットキーコンタクトであることを特徴とする請求項２０に記載の方法。
【請求項３１】
オーミックコンタクト埋込み部を形成する段階に先行して、ＧａＮベースの材料からなる前記第３の層上にインサイチュで保護層を形成する段階があることを特徴とする請求項２２に記載の方法。
【請求項１】
高電子移動度トランジスタ（ＨＥＭＴ）を作製する方法であって、
チャネル層を形成する段階と、
前記チャネル層上にバリア層を形成する段階と、
前記バリア層上にキャップ層を形成する段階と、
前記バリア層に延びる前記キャップ層内にゲート埋込み部を形成する段階と、
前記バリア層と、前記チャネル層と、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階と、
次いで、アニーリングされた前記ゲート埋込み部内にゲートコンタクトを形成する段階と
を含むことを特徴とする方法。
【請求項２】
前記バリア層と、前記チャネル層と、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階が、少なくとも約７００℃の温度で前記バリア層と、前記チャネル層と、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階を含むことを特徴とする請求項１に記載の方法。
【請求項３】
アニーリングする前記段階に先行して、前記キャップ層上および前記ゲート埋込み部内に封入層を形成する段階があり、アニーリングする前記段階に続いて、またゲートコンタクトを形成する前記段階に先行して、前記封入層を除去する段階があることを特徴とする請求項１に記載の方法。
【請求項４】
前記封入層がＡｌＮを含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記ゲート埋込み部の両側の前記キャップ層内にオーミックコンタクト埋込み部を形成する段階と、
前記オーミックコンタクト埋込み部内にオーミックコンタクト材料パターンを形成する段階とをさらに含み、
前記バリア層と、前記チャネル層と、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階が、前記バリア層と、前記チャネル層と、前記オーミックコンタクト材料パターンと、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階を含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記オーミックコンタクトを形成する前記段階に続いて、またアニーリングする前記段階に先行して、前記キャップ層上、前記オーミックコンタクト材料パターン上、および前記ゲート埋込み部内に封入層を形成する段階があり、アニーリングする前記段階に続いて、またゲートコンタクトを形成する前記段階に先行して、前記封入層を除去する段階があることを特徴とする請求項５に記載の方法。
【請求項７】
前記封入層が、ＡｌＮを含むことを特徴とする請求項６に記載の方法。
【請求項８】
ゲート埋込み部を形成する段階が、
前記ゲート埋込み部に対応する開口を有するように前記キャップ層上にマスク層をパターニングする段階と、
前記ゲート埋込み部を設けるために、前記パターニングされたマスク層をエッチングマスクとして使用して前記キャップ層をエッチングする段階と
を含むことを特徴とする請求項１に記載の方法。
【請求項９】
アニーリングする段階に先行して、前記パターニングされたマスク層および前記ゲート埋込み部上に封入層を形成する段階があり、アニーリングする段階に続いて、前記ゲート埋込み部内に残る前記封入層の一部を提供するように、自己整合型リフトオフ技術を利用して前記マスク層および前記封入層を除去する段階があることを特徴とする請求項８に記載の方法。
【請求項１０】
前記封入層が、ＡｌＮ、ＳｉＮ、ＳｉＯ２、酸窒化物および／またはＯＮＯ構造を含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記ゲートコンタクトを形成する段階の前に、前記ゲート埋込み部内の前記封入層の一部を除去する段階をさらに含むことを特徴とする請求項９に記載の方法。
【請求項１２】
前記キャップ層および前記ゲート埋込み部内に絶縁層を形成する段階をさらに含み、
前記ゲートコンタクトを形成する段階が、前記ゲート埋込み部内の前記絶縁層上に前記ゲートコンタクトを形成する段階を含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記ゲートコンタクトも前記キャップ層上の前記絶縁層上に延びることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記ゲートコンタクトが、ショットキーコンタクトを含むことを特徴とする請求項１に記載の方法。
【請求項１５】
キャップ層を形成する段階が、前記バリア層上にＧａＮ層を形成する段階を含むことを特徴とする請求項１に記載の方法。
【請求項１６】
キャップ層を形成する段階が、前記バリア層上にＧａＮ層を形成する段階と、前記ＧａＮ層上にＳｉＮ層を形成する段階とを含むことを特徴とする請求項１に記載の方法。
【請求項１７】
前記ＳｉＮ層が、インサイチュで形成されることを特徴とする請求項１６に記載の方法。
【請求項１８】
ゲート埋込み部を形成する段階が、前記キャップ層を貫通し前記バリア層内に延びるが前記バリア層を貫通しないゲート埋込み部を形成する段階を含むことを特徴とする請求項１に記載の方法。
【請求項１９】
前記キャップ層が、ＧａＮベースの半導体材料を含むことを特徴とする請求項１に記載の方法。
【請求項２０】
高電子移動度トランジスタを作製する方法であって、
基板上にＧａＮベースの半導体材料からなる第１の層を形成する段階と、
前記第１の層上にＧａＮベースの半導体材料からなる第２の層を形成する段階であって、前記第２の層は、前記第１の層と前記第２の層との間の界面付近の領域内で２次元電子ガスを誘発するように構成された段階と、
ＧａＮベースの半導体材料からなる前記第２の層上にＧａＮベースの半導体材料からなる第３の層を形成する段階と、
前記第２の層に延びる前記第３の層内にゲート埋込み部を形成する段階と、
前記第１の層と、前記第２の層と、前記ゲート埋込み部を有する前記第３の層とをアニー
リングする段階と、
次いで、アニーリングされた前記ゲート埋込み部内にゲートコンタクトを形成する段階と
を含むことを特徴とする方法。
【請求項２１】
アニーリングする前記段階に先行して、ＧａＮベースの半導体材料からなる前記第３の層上および前記ゲート埋込み部内に封入層を形成する段階があり、アニーリングする前記段階に続いて、またゲートコンタクトを形成する前記段階に先行して、前記封入層を除去する段階があることを特徴とする請求項２０に記載の方法。
【請求項２２】
前記ゲート埋込み部両側のＧａＮベースの半導体材料からなる前記第３の層内にオーミックコンタクト埋込み部を形成する段階と、
前記オーミックコンタクト埋込み部内にオーミックコンタクト材料パターンを形成する段階とを含み、
前記第１の層と、前記第２の層と、前記ゲート埋込み部を有する前記第３の層とをアニーリングする段階が、前記第１の層と、前記第２の層と、前記オーミックコンタクト材料パターンと、前記ゲート埋込み部を有する前記第３の層とをアニーリングする段階を含むことを特徴とする請求項２０に記載の方法。
【請求項２３】
ゲート埋込み部を形成する段階が、
前記ゲート埋込み部に対応する開口を有するようにＧａＮベースの半導体材料からなる前記第３の層上にマスク層をパターニングする段階と、
前記ゲート埋込み部を設けるために、前記パターニングされたマスク層をエッチングマスクとして使用して、ＧａＮベースの半導体材料からなる前記第３の層をエッチングする段階とを含み、
アニーリングする段階に先行して、前記パターニングされたマスク層および前記ゲート埋込み部上に封入層を形成する段階があり、
アニーリングする段階に続いて、前記ゲート埋込み部内に残る前記封入層の一部を提供するように、自己整合型リフトオフ技術を利用して前記マスク層および前記封入層を除去する段階があることを特徴とする請求項２０に記載の方法。
【請求項２４】
前記封入層がＡｌＮを含むことを特徴とする請求項２３に記載の方法。
【請求項２５】
前記ゲートコンタクトを形成する段階の前に、前記ゲート埋込み部内に残る前記封入層の前記一部を除去する段階をさらに含むことを特徴とする請求項２３に記載の方法。
【請求項２６】
ＧａＮベースの材料からなる前記第３の層上および前記埋込み部内に絶縁層を形成する段階をさらに含み、
前記ゲートコンタクトを形成する段階が、前記ゲート埋込み部内の前記絶縁層上に前記ゲートコンタクトを形成する段階を含むことを特徴とする請求項２５に記載の方法。
【請求項２７】
前記ゲートコンタクトが、ＧａＮベースの材料からなる前記第３の層上の前記絶縁層上にも形成されることを特徴とする請求項２６に記載の方法。
【請求項２８】
前記ゲートコンタクトが、Ｔ字状ゲート構造を含むことを特徴とする請求項２０に記載の方法。
【請求項２９】
ゲート埋込み部を形成する段階が、前記第３の層を貫通し前記第２の層内に延びるが前記第２の層を貫通しないゲート埋込み部を形成する段階を含むことを特徴とする請求項２０に記載の方法。
【請求項３０】
前記ゲートコンタクトが、ショットキーコンタクトであることを特徴とする請求項２０に記載の方法。
【請求項３１】
オーミックコンタクト埋込み部を形成する段階に先行して、ＧａＮベースの材料からなる前記第３の層上にインサイチュで保護層を形成する段階があることを特徴とする請求項２２に記載の方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２Ａ】
【図２Ｂ】
【図３】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２Ａ】
【図２Ｂ】
【図３】
【公開番号】特開２０１２−１４２５９５（Ｐ２０１２−１４２５９５Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１２−６０３４９（Ｐ２０１２−６０３４９）
【出願日】平成２４年３月１６日（２０１２．３．１６）
【分割の表示】特願２００７−５２２４８４（Ｐ２００７−５２２４８４）の分割
【原出願日】平成１７年３月３０日（２００５．３．３０）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２４年３月１６日（２０１２．３．１６）
【分割の表示】特願２００７−５２２４８４（Ｐ２００７−５２２４８４）の分割
【原出願日】平成１７年３月３０日（２００５．３．３０）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
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