【課題】ＩｎやＺｎなどを含む酸化物半導体をチャネル領域に用いたトランジスタを、Ｐ型トランジスタのように駆動できる半導体装置を提供する。
【解決手段】トランジスタとインバータを有し、インバータの出力はトランジスタのゲートに入力され、トランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータを構成するトランジスタのチャネル領域はシリコンを有し、インバータにハイ電圧を入力すると、インバータからロー電圧が出力されるとともにトランジスタのゲートにロー電圧が入力されてトランジスタはオフし、インバータにロー電圧を入力すると、インバータからハイ電圧が出力されるとともにトランジスタのゲートにハイ電圧が入力されてトランジスタはオンする半導体装置によって解決する。 （もっと読む）

【課題】新たな構成の半導体装置を提供する。
【解決手段】半導体装置は、ｐ型の第１のトランジスタ、ｎ型の第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有する。第３のトランジスタのソース又はドレインの一方は、第１の電位を供給することができる機能を有する配線に接続され、他方は、第１のトランジスタのソース又はドレインの一方に接続される。第２のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの他方と接続され、他方は、第４のトランジスタのソース又はドレインの一方に接続される。第４のトランジスタのソース又はドレインの他方は、第１の電位よりも低い第２の電位を供給することができる機能を有する配線に接続される。第３のトランジスタ及び第４のトランジスタのチャネル形成領域には酸化物半導体材料が用いられる。 （もっと読む）

【課題】新たなロジックインメモリ構造を提供する。また、より消費電力の低い信号処理回路を提供する。また、より消費電力の低い電子機器を提供する。
【解決手段】オフ電流の低いトランジスタを用いて記憶素子を構成することで、記憶機能と演算機能を組み合わせた回路を提供する。オフ電流の低いトランジスタを用いることで、オフ電流の低いトランジスタのソースまたはドレインの一方と、他のトランジスタのゲートとの間などに電荷を保持することができる。そのため、オフ電流の低いトランジスタのソース又はドレインの一方と、他のトランジスタのゲートと、の間のノード等を記憶素子として用いることができる。また、加算器の動作に伴うリーク電流を著しく低減することができる。これにより、消費電力の低い信号処理回路を構築することが可能である。 （もっと読む）

【課題】半導体を用いた半導体装置として、論理回路がある。論理回路にはダイナミック論理回路とスタティック論理回路とがあり、トランジスタ等を用いて構成される。ダイナミック論理回路は情報を一定期間保持することができる。そのため、ダイナミック論理回路は、スタティック論理回路と比較して、トランジスタからのリーク電流が問題となる。
【解決手段】論理回路は、オフ電流が小さい第１のトランジスタと、ゲートが電気的に接続された第２のトランジスタと、を有し、第２のトランジスタのゲートのノードには第１のトランジスタを介して電荷が供給される。ノードに対して、第１及び第２の容量を介して電荷を供給する。電荷の状態に応じて、第２のトランジスタのオン、オフが制御される。第１のトランジスタは、チャネル形成領域に酸化物半導体を有する。 （もっと読む）

【課題】半導体を用いた半導体装置として、論理回路がある。論理回路にはダイナミック論理回路とスタティック論理回路とがあり、トランジスタ等を用いて構成される。ダイナミック論理回路は情報を一定期間保持することができる。そのため、ダイナミック論理回路は、スタティック論理回路と比較して、トランジスタからのリーク電流が問題となる。
【解決手段】論理回路は、オフ電流が小さい第１のトランジスタと、ゲートが電気的に接続された第２のトランジスタと、を有し、第２のトランジスタのゲートのノードには第１のトランジスタを介して電荷が供給される。ノードに対して、複数の容量を介して電荷を供給する。電荷の状態に応じて、第２のトランジスタのオン、オフが制御される。第１のトランジスタは、チャネル形成領域に酸化物半導体を有する。 （もっと読む）

【課題】信号転送ラインの充放電によって消費される電力を低減する。
【解決手段】フリップフロップ構成のアンプ回路ＡＭＰを含むレシーバ回路Ｒ０ｋと、データバスＤＢとレシーバ回路Ｒ０ｋの入力端Ｔ２との間に挿入され、データバスＤＢがＶＰＥＲＩ−ＮＶｔｈに達するとオフするトランジスタＭ７を備える。本発明によれば、トランジスタＭ７によって入力端Ｔ２の振幅が制限されることから、データバスＤＢがローレベルからハイレベルに変化する際の転送速度が向上する。しかも、アンプ回路ＡＭＰがフリップフロップ構成を有していることから、フリップフロップが反転した後は貫通電流が生じない。これにより、消費電力がより一層低減される。 （もっと読む）

【課題】断熱的回路動作により消費電力を抑制することができる回路装置及び電子機器等を提供すること。
【解決手段】回路装置は、第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧ＶＰ、及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧ＶＭが供給されて断熱的回路動作を行う断熱的回路１００と、第１の直流電源電圧ＶＤＤ及び第２の直流電源電圧ＶＳＳが供給されて動作する非断熱的回路１２０と、断熱的回路１００と非断熱的回路１２０との間に設けられるラッチ回路２１０とを含む。ラッチ回路２１０は、断熱的回路１００からの出力信号Ｄ２を、第１の電源電圧ＶＰが極大となり第２の電源電圧ＶＭが極小となるタイミングに対して設定された第１のラッチ期間においてラッチし、出力信号Ｄ２のラッチ信号Ｑ２を非断熱的回路１２０に対して出力する。 （もっと読む）

【課題】後段のイネーブル回路を確実に制御し、また電源電圧が高くなっても消費電流が増大しないようにする。
【解決手段】制御入力端子１にゲートが接続されソースがトランジスタＭＮ２を介して接地に接続されたトランジスタＭＮ１と、トランジスタＭＮ１のドレインと電源ＶＤＤとの間に接続された抵抗Ｒ２と、抵抗Ｒ２の両端にソースとドレインが接続されたトランジスタＭＰ１と、トランジスタのＭＰ１ゲートとソース間に接続された抵抗Ｒ３と、ソースがトランジスタＭＰ１のゲートに接続されゲートがトランジスタＭＰ１のドレインに接続されドレインが負荷回路３に接続されたトランジスタＭＰ２とを備え、トランジスタＭＰ２のゲートを制御出力端子２に接続した。 （もっと読む）

【課題】 著しい遅延の増大を招くことなく、出力バッファ回路の貫通電流を防止する。
【解決手段】 出力段駆動部１００は、出力信号ＶＯＵＴを立ち下げる場合、Ｐチャネルトランジスタ２０１をＯＦＦに遷移させ、そのドレイン電流が閾値電流Ｉｔｈ１を下回ったとき、Ｎチャネルトランジスタ２０２をＯＮに遷移させ、出力信号ＶＯＵＴを立ち上げる場合、Ｎチャネルトランジスタ２０２をＯＦＦに遷移させ、そのドレイン電流が閾値電流Ｉｔｈ２を下回ったとき、Ｐチャネルトランジスタ２０１をＯＮに遷移させる。閾値設定部１３０は、入力信号ＶＩＮに出力信号ＶＯＵＴを立ち下げる変化があったとき、Ｐチャネルトランジスタ２０１のドレイン電流に応じた値に閾値電流Ｉｔｈ１を設定し、閾値設定部１４０は、入力信号ＶＩＮに出力信号ＶＯＵＴを立ち上げる変化があったとき、Ｎチャネルトランジスタ２０２のドレイン電流に応じた値に閾値電流Ｉｔｈ２を設定する。 （もっと読む）

【課題】出力インピーダンスを切り替えた場合の出力トランジスタに対する電源配線抵抗等の見かけ上の変動を抑制し、出力インピーダンスを切り替えた際の出力インピーダンスの誤差を低減する。
【解決手段】本発明による半導体装置は、電源端子に接続された電源配線（１０）と、出力端子に接続された信号配線（２０）と、前記電源配線と前記信号配線との間に並列接続された複数のトランジスタ（ＴＰ１〜ＴＰ７，ＴＮ１〜ＴＮ７）と、前記複数のトランジスタのうち、特定のトランジスタ（ＴＰ４，ＴＮ４）を基準として前記電源配線および前記信号配線の長手方向において相互に対照をなす位置関係にあるトランジスタを単位として前記複数のトランジスタを選択的に活性化させる制御回路とを備える。 （もっと読む）

【課題】処理実行中に電源をオフしてもデータが保持され、且つ従来よりも占有面積が小さいＤフリップフロップ回路を有する半導体装置を提供する。
【解決手段】入力端子が、第１のトランスミッションゲートの第１の端子に電気的に接続され、第１のトランスミッションゲートの第２の端子が、第１のインバータの第１の端子及び機能回路の第２の端子に電気的に接続され、第１のインバータの第２の端子及び機能回路の第１の端子が、第２のトランスミッションゲートの第１の端子に電気的に接続され、第２のトランスミッションゲートの第２の端子が第２のインバータの第１の端子及びクロックドインバータの第２の端子に電気的に接続され、第２のインバータの第２の端子及びクロックドインバータの第１の端子は出力端子に電気的に接続されており、機能回路にはオフ電流が小さいトランジスタと容量素子との間にデータ保持部を有する半導体装置とする。 （もっと読む）

【課題】消費電力を抑えることができる記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性のメモリに相当する記憶部に記憶されていたデータを、不揮発性のメモリに相当する記憶部に設けられた容量素子によって保持する記憶回路である。不揮発性記憶部では、酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、容量素子に保持された信号は長期間にわたり保持することができる。こうして、記憶回路は電源の供給が停止している間も論理状態（データ信号）を保持することが可能である。また酸化物半導体層にチャネルが形成されるトランジスタのゲートに印加する電位を、電源電位を供給する配線と前記トランジスタのゲートとの間に設けられた昇圧回路によって高くすることで、１つの電源電位であっても誤動作なくデータ信号の保持を行うことが可能である。 （もっと読む）

【課題】トランジスタが仮にディプレッション型である場合でも、安定して動作することができる半導体装置を提供する。
【解決手段】開示する発明の一態様の半導体装置は、第１の電位を第１の配線に供給する機能を有する第１のトランジスタと、第２の電位を第１の配線に供給する機能を有する第２のトランジスタと、第１のトランジスタのゲートに第１のトランジスタがオンをオンにするための第３の電位を供給した後、第３の電位の供給を止める機能を有する第３のトランジスタと、第２の電位を第１のトランジスタのゲートに供給する機能を有する第４のトランジスタと、第１の信号にオフセットを施した第２の信号を生成する機能を有する第１の回路と、を有し、第４のトランジスタのゲートには、第２の信号が入力され、第２の信号の最小値は、第２の電位未満の値である。 （もっと読む）

【課題】より簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供する。
【解決手段】一対の信号線３Ｐ，３Ｎ間に、ＮチャネルＭＯＳＦＥＴ７を接続し、制御回路１４は、伝送線路３を介して伝送される差動信号のレベルがハイからローに変化したことを検出すると、ＮチャネルＭＯＳＦＥＴ７を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間にＮチャネルＭＯＳＦＥＴ７が導通することで信号線３Ｐ，３Ｎ間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生を確実に抑制する。 （もっと読む）

【課題】貫通電流を少なくできる半導体装置を提供する。
【解決手段】データを出力する出力部を各々備えた複数の半導体チップと、出力部の各々と接続された配線と、配線を介して複数の半導体チップの各々からデータを受け付ける受付部と、を含み、出力部が順番に駆動する半導体装置にて、出力部の各々は、オン状態時の抵抗値を変更可能であり、自己の駆動開始時から自己の次に駆動を開始する出力部の駆動開始時の前のタイミングまでの第１期間の間は、オン状態時の抵抗値を第１抵抗値にしてデータを配線に出力し、第１期間が経過した時点から自己の駆動終了時までの第２期間の間は、オン状態時の抵抗値を第１抵抗値よりも大きい第２抵抗値にしてデータを配線に出力する。 （もっと読む）

【課題】消費電力を抑えることができる、プログラムユニットを用いた半導体装置を提供する。また、信頼性の高い、プログラムユニットを用いた半導体装置を提供する。さらに集積度の高い、プログラムユニットを用いた半導体装置を提供する。
【解決手段】ＰＬＤ等のロジックセル間の接続構造を変更する機能を有する半導体回路において、ロジックセル間を接続や切断、あるいはロジックセルへの電源の供給を、オフ電流またはリーク電流が小さい絶縁ゲート電界効果型トランジスタを用いたプログラムユニットによって制御する。プログラムユニットにはトランスファーゲート回路を設けてもよい。駆動電圧を下げるため、プログラムユニットには容量素子を設けて、その電位をコンフィギュレーション時と動作期間とで異なるものとしてもよい。 （もっと読む）

【課題】微細化に適し、且つ演算処理を行う各種論理回路において、演算処理を実行中に電源をオフする場合でも、電源をオフする直前に入力された電位を保持できる論理回路を提供することである。また、該論理回路を有する半導体装置を提供することである。
【解決手段】入力端子および出力端子と、入力端子および出力端子に電気的に接続された主要論理回路部と、入力端子および主要論理回路部に電気的に接続されたスイッチング素子を有し、スイッチング素子の第１端子は入力端子と電気的に接続されており、スイッチング素子の第２端子は主要論理回路を構成する１以上のトランジスタのゲートと電気的に接続されており、スイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０^−１７Ａ以下のトランジスタとする論理回路である。また、このような論理回路を有する半導体装置である。 （もっと読む）

【課題】複雑な制御を必要とせず、集積回路のトランジスタの閾値電圧バラツキに応じて所望の動作速度に適した電源電圧を提供することができる。
【解決手段】被安定電圧が入力される入力端子１と、安定化された電圧が出力される出力端子２と、入力端子１および出力端子２と電位差を有する一定電圧に設定される共通端子３と、正入力端子および負入力端子を有する差動増幅器４と、差動増幅器４の出力に基づいて入力端子１から出力端子２に流れる電流を制御する電流制御素子５と、出力端子２と共通端子３との間の電位差を分圧し、差動増幅器４の正入力端子に帰還させる分圧回路６と、出力端子２から電力を供給されるが出力端子２の電圧に依存せず、共通端子３の電圧を基準とする当該集積回路のトランジスタの閾値電圧に比例した電圧を差動増幅器４の負入力端子に出力する閾値参照電圧源７とを備える。 （もっと読む）

【課題】ウエハーテストにおいて、キャリブレーション動作の評価を、容易、かつ高精度に行うことができる半導体装置を提供する。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路（１７０）と、を備える。 （もっと読む）

【課題】更なる消費電力低減および速度向上が可能なレベルシフト回路を提供する。
【解決手段】レベルシフト回路２Ａは、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１および第２ＮＭＯＳトランジスタ４２を備える他、第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４をも備える。第１ＰＭＯＳトランジスタ３１および第２ＰＭＯＳトランジスタ３２それぞれのソース端子は、第１基準電位Vddlより高い第２基準電位Vddhに接続される。第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４それぞれのドレイン端子も第２基準電位Vddhに接続される。 （もっと読む）