【課題】ロジック回路の動作時の貫通電流が、ロジック回路を構成するＰ型トランジスタとＮ型トランジスタの閾値電圧ばらつきの影響により過大とならず、消費電流を抑えることが可能な、内部電源電圧生成回路の提供。
【解決手段】内部電源端子の内部電源電圧を生成し、前記内部電源電圧をロジック回路に供給する内部電源電圧生成回路であって、ゲートに与えられる電圧をソースフォロワ出力するトランジスタを有し、内部電源電圧の値が、Ｎ型トランジスタの閾値電圧と、Ｐ型トランジスタの閾値電圧の絶対値の和に基づいて与えられ、前記Ｎ型トランジスタは、前記ロジック回路内部のＮ型トランジスタと同一の製造プロセスで形成され、前記Ｐ型トランジスタは、前記ロジック回路内部のＰ型トランジスタと同一の製造プロセスで形成される、内部電源電圧生成回路、とした。 （もっと読む）

【課題】超低圧ＶDDデジタル回路においては、クロックスキューは厳密な時間収率の劣化を招く大きな原因であるが、コンピュータによる設計の高度な自動化（ＥＤＡ）手段の様々なプロセスが存在する中でのスキュー調和がとれたクロックツリーを実現する。
【解決手段】参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有しており、前記制御信号に応じてホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに掛けてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させる。 （もっと読む）

【課題】プリエンファシス回路及びこれを備えた差動電流信号伝送システムを提供する。
【解決手段】本発明はプリエンファシス回路に関し、より詳細にはプリエンファシス回路を動作させるために必要なスイッチングトランジスタの数を減らして寄生抵抗及び寄生キャパシタを減少させ、それぞれのスイッチングトランジスタを制御するそれぞれのプリエンファシス制御信号を供給することによって望まない電流の発生を防止できるプリエンファシス回路及びこれを備えた差動電流信号伝送システムに関する。 （もっと読む）

【課題】回路規模及び消費電流の増大を抑制しながら識別対象電圧の大きさを精度良く識別することができる電圧識別装置及び時計用制御装置を提供する。
【解決手段】基準電圧生成回路１２と、被印加線１８並びに電圧線ＶＳＨ及び接地線ＧＮＤが導通可能となるように電圧線ＶＳＨと接地線ＧＮＤとの間に挿入されると共に、被印加線１８に印加された識別対象電圧の大きさに応じてスイッチングを行うスイッチング回路２０を備え、被印加線１８に印加された識別対象電圧の大きさと閾値とを比較することにより識別対象電圧の大きさを識別する識別回路１４と、識別回路１４に対して識別対象電圧の大きさを識別させる間、電圧線ＶＳＨと接地線ＧＮＤとの間に流れる電流の大きさが所定の大きさに保たれるようにスイッチング回路２０と接地線ＧＮＤとの間の抵抗２２を制御可能とする制御部１６と、を含む。 （もっと読む）

【課題】従来の送信回路に対して、補正回路の不要、要素回路占有面積の低減の２点において有利であり、出力レベルのＨｉｇｈ側とＬｏｗ側でエンファシス量のアンバランスを解消することができる送信回路を提供する。
【解決手段】送信回路において、ドライバ回路１７は、送信データ信号の電圧値により制御される差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎにカスコード接続され、バイアス電圧の電圧値により制御され、駆動電流を流すバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎを有し、ドライバ回路１６，１８は、送信データ信号を遅延した信号の電圧値により制御される差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎにカスコード接続されて負荷部に接続され、バイアス電圧の電圧値により制御され、駆動電流を流すバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎを有する。 （もっと読む）

【課題】ラッチ回路の初期値が確定可能であり、出力信号の立ち上がり／立ち下がり特性の対称性に優れたレベルコンバータを提供すること。
【解決手段】シフト回路１２のラッチ回路３１を構成する第１及び第２インバータ回路３２，３３の出力端子となるノードＮ１，Ｎ２とトランジスタＴｐ１，Ｔｐ２との間に初期値設定用のＭＯＳトランジスタＴｐ３，Ｔｐ４を挿入接続した。そして、ＭＯＳトランジスタＴｐ３のゲートをグランドに接続し、ＭＯＳトランジスタＴｐ４のゲートを初期値設定回路３４に接続した。初期値設定回路３４は、第２の高電位電源ＶＤＥが所定レベル以下の場合には該ＭＯＳトランジスタＴｐ４のゲート電位を第２の高電位電源ＶＤＥとグランドとの間の中間電位に制御し、第２の高電位電源ＶＤＥが所定レベルより高い場合には該ＭＯＳトランジスタＴｐ４をオンするようそのゲート電位をグランドレベルに制御する。 （もっと読む）

【課題】 消費電力を抑えた受信回路を提供する。
【解決手段】 本発明では、差動信号を差動増幅させる際に、差動入力によって発生する電流を対となる差動出力により遮断することで差動信号をラッチする回路を提供する。該ラッチ回路の適用により、受信信号の差動信号電圧差が小さい場合でも伝送データを受信できる為、増幅用アンプの削減が可能となり、受信装置の消費電力の低減を図ることができる。 （もっと読む）

【課題】 ゲート−ソース逆バイアス駆動の動作原理を定量化し、ＭＯＳＴのしきい電圧と動作電圧の関係を明らかにすることにより、逆バイアス駆動の原理を活用した複数のＭＯＳＴの組み合わせを用いて、動作電圧１Ｖ以下の高速低電圧動作を可能にする。
【解決手段】 低ＶｔのＭＯＳＴを含む回路のリーク電流を、ＭＯＳＴのゲート（Ｇ）とソース（Ｓ）を逆バイアスする各種の駆動方式によって低減する。低ＶｔのＭＯＳＴに各種のＧ−Ｓ逆バイアスを加えることにより、リーク電流の少ない１Ｖ以下の高速低電圧ＣＭＯＳ論理回路、あるいはメモリ回路が実現される。 （もっと読む）

【課題】リーク電流を従来よりも抑えること。
【解決手段】本発明の半導体装置１は、外部から信号を供給可能な入力端子１０と、内部回路３０と、制御部４０と、バッファ回路２０とを具備している。制御部４０は、起動時から所定時間が経過するまでの間にマスク解除信号ＭＡＳＫ“Ｈ”を出力する。バッファ回路２０は、入力端子１０に供給される電圧ＶＤＤ又は電圧ＧＮＤを表す信号をマスク解除信号ＭＡＳＫ“Ｈ”に応じて内部回路３０に出力する。本発明の半導体装置１では、外部から入力端子１０に信号が供給されているときにノイズが発生しても、バッファ回路２０が入力端子１０から内部回路３０への伝送を有効にする時間以外は無効にしている。このため、マスク回路２６によるバッファ回路２０と内部回路３０との切り離しにより、内部回路３０への貫通電流を防止することができる。 （もっと読む）

【課題】回路規模が小さく、出力トランジスタのしきい値電圧がばらついてもノイズを抑えつつターンオフ時間を短縮する。
【解決手段】駆動信号ＳｄがＬの時、トランジスタＴ１がオン、Ｔ２がオフしてＶGS(T3)がほぼ電源電圧Ｖccに等しくなりトランジスタＴ３がオンする。駆動信号ＳｄがＨになるとトランジスタＴ１がオフ、Ｔ２がオンする。トランジスタＴ４がオンするので抵抗Ｒ２がバイパスされ、トランジスタＴ３のゲート電荷はトランジスタＴ４、Ｔ２を通して急速に放電する。ＶGS(T3)がＶth(T4)＋ＶDS(T2)よりも低下すると、トランジスタＴ４はオフとなり、以後はトランジスタＴ３のゲート電荷が抵抗Ｒ２とトランジスタＴ２を通して緩やかに放電する。トランジスタＴ３、Ｔ４のしきい値電圧は一致する傾向があるので、ＶGS(T3)がＶTH(T3)に低下した時点でトランジスタＴ４をオフできる。 （もっと読む）

【課題】回路面積を大きくせずに電源投入時の貫通電流を防止するレベルシフト回路を提供する。
【解決手段】アシスト回路（２００）は、第１および第２スイッチ（Ｎ２１、Ｐ２１）と、電圧設定回路（３００）とを備える。第１および第２スイッチ（Ｎ２１、Ｐ２１）は、第１インバータ（１０１）の出力ノード（ＢＢ）と、レベルシフタ（１０４）の入力ノード（ＡＡ）との間に挿入され、第１電源電圧（ＶＤＤ１）に応答して回路を開閉する。第２電源電圧（ＶＤＤ２）に基づいて設定電圧を生成する。第１電源電圧（ＶＤＤ１）が供給される前に第２電源電圧（ＶＤＤ２）が供給されたときに、レベルシフタ（１０４）の入力ノード（ＡＡ）の電圧を設定電圧に設定する。 （もっと読む）

【課題】
ＣＭＯＳ回路に中間電圧の入力信号が長時間連続して入力された場合にも貫通電流の発生を短時間にとどめることができる半導体集積回路を提供する。
【解決手段】
本発明の一実施態様に係る半導体集積回路は、入力端子と、出力端子と、ゲートが前記入力端子に接続されソースが高電位電源配線に接続された第１ＰＭＯＳトランジスタ及びゲートが前記入力端子に接続されソースが低電位電源配線に接続された第１ＮＭＯＳトランジスタを含み、当該第１ＰＭＯＳトランジスタと当該第１ＮＭＯＳトランジスタとが同時に導通しないように構成された第１ＣＭＯＳ回路と、入力端が前記第１ＣＭＯＳ回路に接続され出力端が前記出力端子に接続された第２ＣＭＯＳ回路と、この第２ＣＭＯＳ回路の出力端とと高電位電源配線及び高電位電源配線との間にそれぞれ配置された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタと、を備える。 （もっと読む）

【課題】クロック源の消費電力を増大させることなく、動作クロック周波数に応じて駆動能力を変化させることにより消費電力低減可能なクロックバッファ回路を提供すること。
【解決手段】クロック信号を伝達するバッファ部１０２と、クロック信号の参照クロック信号に対する逓倍数をカウントし、バッファ部１０２に対して逓倍数に基づいたイネーブル信号を出力する駆動能力切替部１０１と、を備え、バッファ部１０２は、当該バッファ部１０２の入力に接続された入力インバータ７と、イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータ１３〜２８と、を備え、入力インバータ７が１個のＣＭＯＳインバータからなるクロックバッファ回路。 （もっと読む）

【課題】 高耐圧プロセスを使用することなく、回路的に高耐圧化したレベルシフト回路を実現できるようにする。
【解決手段】 一対のＣＭＯＳインバータを有し一方のインバータの出力ノードを他方のインバータのＰチャネル型ＭＯＳトランジスタのゲート端子に交差結合してなるラッチ回路（２２）と、該ラッチ回路のいずれか一方の出力ノードに接続されたＣＭＯＳインバータからなる出力段（２３）とを有するレベルシフト回路において、ラッチ回路を構成する一対のＣＭＯＳインバータの各Ｐチャネル型のＭＯＳトランジスタ（Ｍｐ１，Ｍｐ２）とＮチャネル型のＭＯＳトランジスタ（Ｍｎ１，Ｍｎ２）との間に、ゲート端子が電源電圧と接地電位の中間の電位が印加される第３電圧端子（ＦＧＮＤ）に接続されたＰチャネル型のＭＯＳトランジスタ（Ｍｐ４，Ｍｐ５）をそれぞれ直列形態で設けた。 （もっと読む）

【課題】小規模な回路で送受信に応じた最適なインピーダンス調整を行う。
【解決手段】選択部１５が、送信部１１のインピーダンス調整時か、受信部１２のインピーダンス調整時かに応じて異なる基準電圧を選択し、選択した基準電圧を基準電圧生成部１４に生成させ、基準電圧生成部１４が、選択部１５により選択された基準電圧を生成して、インピーダンス調整部１３に入力し、インピーダンス調整部１３が、入力された基準電圧に応じて、送信部１１または受信部１２のインピーダンスを別々に調整する。 （もっと読む）

【課題】出力信号のスルーレートをより適切に制御することが可能な差動信号出力装置を提供する。
【解決手段】差動信号出力装置は、差動信号およびコモンモード信号を重畳して出力するための第１の送信端子および第２の送信端子を備える。差動信号出力装置は、データ信号に応じて前記差動信号を生成し前記第１の送信端子および前記第２の送信端子に出力する差動信号生成回路を備える。差動信号出力装置は、クロック信号に応じて前記コモンモード信号を生成し前記第１の送信端子および前記第２の送信端子に出力し、且つ、制御信号に応じて前記コモンモード信号のスルーレートを制御するコモンモード信号生成回路を備える。 （もっと読む）

【課題】各動作モードにおいてレベルシフト回路を用いることなく所望の入力電圧範囲となる多入力差動増幅器を提供する。
【解決手段】差動部１は、バイアス部２と出力部３との間に設けられ、第一入力部１０と第二入力部２０とを有する。第一入力部１０は、ソースがバイアス部２と接続され、ドレインが出力部３と接続された１個のｎ型ＭＯＳＦＥＴ（Ｍ１１）からなる。第二入力部２０は、直列接続される２個のｎ型ＭＯＳＦＥＴ（Ｍ２１）、（Ｍ２２）と、直列接続される２個のｎ型ＭＯＳＦＥＴ（Ｍ２３）、（Ｍ２４）とが２列に並列接続される。また、入力端ＩＮａはＭ１１のゲートに接続され、入力端ＩＮｘはＭ２２とＭ２３のゲートに接続され、入力端ＩＮｙはＭ２１とＭ２４のゲートに接続される。バイアス部２は１つの定電流源２１を有し、出力部３は２つのｐ型ＭＯＳＦＥＴ（Ｑ１、Ｑ２）で構成のカレントミラー回路を有する。 （もっと読む）

【課題】CMOS伝送回路において、レシーバの動作を不安定にしたり不要輻射を放出したりするリンギングの発生を抑制した電気信号の伝送回路を提供する。
【解決手段】本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、CMOSドライバのPMOS FET１と並列にアノード電極がドライバ出力端子につながれるように第１のダイオード６を接続し、CMOSドライバのNMOS FET２と並列にカソード電極がドライバ出力端子につながれるように第２のダイオード７を接続し、PMOS FET１のデバイストランスコンダクタンスと第１のダイオード６の(飽和電流)/(理想係数×熱電圧)^２とが等しくなるようにし、NMOS FET２のデバイストランスコンダクタンスと第２のダイオード７の(飽和電流)/(理想係数×熱電圧)^２とが等しくなるようにしたことを特徴とする電気信号の伝送回路である。 （もっと読む）

【課題】マルチプレクサとクロック分割回路との間における相互の電源ノイズの影響を低減する。
【解決手段】外部クロック信号ＣＫに基づいて内部クロック信号ＬＣＬＫ１を生成するＤＬＬ回路１００と、内部クロック信号ＬＣＬＫ１に基づいて、互いに位相の異なる内部クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂを生成するクロック分割回路２００と、内部データ信号ＣＤ，ＣＥに基づいて、クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂにそれぞれ同期した内部データ信号ＤＱＰ，ＤＱＮを出力するマルチプレクサ３００とを備える。クロック分割回路２００に供給される内部電源電圧ＶＰＥＲＩ２とマルチプレクサ３００に供給される内部電源電圧ＶＰＥＲＩ３は、互いに異なる電源回路８２，８３によって生成され、且つ、該半導体装置内で分離されている。これにより、相互にノイズの影響を及ぼし合うことがなくなる。 （もっと読む）

【課題】トランジスタを用いたスイッチ回路を有するデジタル回路において、電源電圧、入力信号の振幅、トランジスタのしきい値電圧の関係に応じて適切に入力信号を補正し、好適な回路動作を可能とする。
【解決手段】電源電位（ＶＤＤ、ＶＳＳ）が供給される第１のトランジスタ（３２、３３）を有するスイッチ回路（３１）と、入力信号が印加される入力端（ＩＮ）と第１のトランジスタの制御端子（ゲート）との間に接続された補正回路（３４、３６）とを有し、前記制御端子と入力端との間に接続された容量（Ｃ２、Ｃ３）と、該容量と前記制御端子との間のノード（Ｎ５、Ｎ６）と電源電位との間に設けられた、第１のトランジスタと概ね同じしきい値を有するダイオード接続された第２のトランジスタ（３５、３７）と、第２のトランジスタに直列に接続されたスイッチ（ＳＷ２、ＳＷ３）とを有するデジタル回路（３０）を提供する。 （もっと読む）