【課題】変調度が安定しない。
【解決手段】周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路であって、前記ＰＬＬ回路は、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力する発振回路を備え、前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、この前記発振制御信号の最大値と最小値をモニタし、そのモニタ結果により前記発振制御信号の最大値と最小値を調整し、前記出力発振信号の変調度を所定の値に制御する周波数変調部を、有するスペクトラム拡散クロック生成回路。 （もっと読む）

【課題】送信波の周波数に同期された周波数又はその逓倍波を容易かつ正確に出力できる周波数補正回路を提供する。
【解決手段】第１電圧制御発振器１６の出力信号と基準発振信号との位相差に応じた位相差信号を第１位相比較器１０により生成し、第１ループフィルタ１２を介して第１位相差信号に応じた第１発振制御信号により第１制御発振器１６の発振をフィードバック制御する第１フェーズロックループ回路１０６と、第２電圧制御発振器３６の出力信号と比較対象信号との位相差に応じた位相差信号を第２位相比較器３０により生成し、第２ループフィルタ３２を介して第２位相差信号に応じた第２発振制御信号により第２制御発振器３６の発振をフィードバック制御する第２フェーズロックループ回路１１４とを備え、第１発振制御信号に応じて第２発振制御信号を変動させることによって比較対象信号に応じて出力信号をロックする。 （もっと読む）

【課題】位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供する。
【解決手段】半導体装置のデジタル補償型位相同期回路２００において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器１０４を含む位相同期回路１００と、入力される位相差に応じて電圧制御型発振器１０４の発振ノードの容量を可変に制御するデジタル補償回路２０１とを有する。従来方式の印加電圧によって利得が決定される電圧制御型発振器１０４を、デジタル補償回路２０１の制御信号によって利得を離散的に変化させる。デジタル補償回路２０１は、電圧制御型発振器１０４の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。 （もっと読む）

【課題】周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供する。
【解決手段】発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、Ｎビットの前記発振器制御ワードを、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、前記上位Ｎ−ＡビットをＮ−ＡビットのＢｙｎａｒｙ制御を行う第１のコードＯＴＷｂに、前記下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行う第２のコードＯＴＷｕに変換して出力する制御手段と、前記制御手段から出力される前記第１および前記第２のコードに応じた発振周波数の発振信号を出力する発振器２４と、を備えている。 （もっと読む）

【課題】出力クロック信号のロングタームジッタを抑制するＰＬＬ回路を提供する。
【解決手段】位相比較器、チャージポンプ回路、ループフィルタ、及び電圧制御発振器を有するＰＬＬ回路において、基準クロック信号と帰還クロック信号との位相差が所定の閾値より大きい場合には、位相差の単位量当たりに対する変化を小さくして位相差に応じた出力電流を出力し、位相差が所定の閾値以下である場合には、位相差の単位量当たりに対する変化を大きくして位相差に応じた出力電流を出力するようにして、ロック後のループ帯域を広げることができるようにする。 （もっと読む）

【課題】高速ジッタに追従してクロック再生とデータ再生を可能とする。
【解決手段】クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。サンプリング回路１０６は受信データ信号ＲＸＤＡＴＡを第２多相クロックでサンプリングして、複数のサンプリング信号を生成する。エッジ検出回路１０５は複数のエッジ検出信号を生成し、位相選択信号生成回路１０３は複数の位相選択信号を生成する。クロックデータ生成回路１０４は、複数のサンプリング信号Sample＿Φ０〜９と受信データ信号ＲＸＤＡＴＡの一方の信号と複数の位相選択信号と第２の多相クロックに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。 （もっと読む）

【課題】 安定した位相雑音特性を得ることができるＰＬＬ回路を提供する。
【解決手段】 基準発振器４からの基準周波数（Ｆｒｅｆ）信号のレベルを検波回路７で検出し、制御回路５が、検出したレベルが特定値に比べて小さい場合は可変ＡＴＴ６の減衰量を小さくし、検出したレベルが特定値に比べて大きい場合は可変ＡＴＴ６の減衰量を大きくする制御信号を可変ＡＴＴ６に出力し、可変ＡＴＴ６では制御回路５からの制御信号に従って基準周波数信号の減衰を行い、ＰＬＬ ＩＣ２への基準周波数信号の入力レベルを安定化させ、位相雑音特性の劣化を防止し、更にアンロックを防止できるＰＬＬ回路である。 （もっと読む）

【課題】デジタル制御発振器の周波数を安定して制御する。
【解決手段】ＰＬＬ周波数シンセサイザ（１０１）は、基準クロック信号とＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器（２）と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタ（４）と、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する周波数制御部（６）と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する周波数制御部（７）であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、第２のデジタル制御信号の取り得る値の範囲をロック時の範囲に制限する周波数制御部と、第１および第２のデジタル制御信号によるそれぞれの周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器（１０）とを備えている。 （もっと読む）

【課題】 スプリアスを低減すると共にＤＤＳ回路本来の出力周波数帯域を十分に活用して所望の基準周波数信号を出力することができる周波数シンセサイザを提供する。
【解決手段】 ＤＤＳ回路２２の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタ２４を備え、制御回路２１が、周波数の値と帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部からＤＤＳ回路２２の出力周波数が設定されると、制御電圧テーブルを参照して、設定された出力周波数に対応する制御電圧を帯域可変型フィルタ２４に出力して、帯域可変型フィルタ２４をＤＤＳ回路からの出力周波数に応じたフィルタ特性としてスプリアス成分を除去する周波数シンセサイザとしている。 （もっと読む）

【課題】ループフィルタの容量値を抑え、且つ動作を安定させることが可能なＰＬＬ回路を提供することを目的としている。
【解決手段】入力信号の位相と電圧制御発振回路の出力信号の位相とを比較し、位相差に応じた信号を出力する位相比較器と、前記位相比較器の出力信号に応じて充放電電流を生成するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑し第一の制御電圧を生成するループフィルタと、前記ループフィルタから出力される前記第一の制御電圧を所定の電圧になるよう第二の制御電圧を生成する制御電圧生成回路と、を備え、前記第一の制御電圧と前記第二の制御電圧とが前記電圧制御発振回路に入力される。 （もっと読む）

【課題】位相同期ループ回路において、制御応答の改善や消費電力の低減を図る。
【解決手段】発振器制御部２５５と分周器制御部２５７は、発振制御信号と分周制御信号が、引込み過程およびロック時の双方において、ループフィルタ電圧に基づいて比例関係を持って連動して変化するようにする。発振部２１０と分周部２２０が引込み過程およびロック時の双方において連動した動作をする。引込み過程およびロック時の双方における任意のループフィルタ電圧に対応する分周部２２０の最高動作周波数が発振部２１０の発振出力信号の周波数よりも常に高くなるように各制御信号の関係を設定する。ロック時の分周制御信号は、引込み過程における発振部２１０の発振出力信号の最高周波数と対応するループフィルタ信号に基づくバイアス電流よりも小さなバイアス電流を分周部２２０に自動的に設定するようになる。このことにより、ロック時の電力消費を低減できる。 （もっと読む）

【課題】受信特性を向上させることのできる受信装置を提供する。
【解決手段】受信装置は、受信データＤ１に基づいて抽出クロックＣＬＫを生成するクロックデータリカバリ回路２と、受信データＤ１のジッタ量に応じて、上記クロックデータリカバリ回路２内のフィルタ回路１１のゲインパラメータＧ１を設定するゲイン設定部３とを有する。 （もっと読む）

【課題】外部からの基準周波数信号の振幅レベルの適正範囲内を特定し、その適正範囲の内外に応じて電圧制御発振器に制御電圧を供給するＰＬＬ装置において、温度により動作が不安定になることを防ぐこと。
【解決手段】制御電圧出力部に供給される信号を位相比較部と予備信号供給部との間で切り替える切り替え部と、前記基準周波数信号の信号路とアースとの間に設けられ、当該基準周波数信号の振幅レベルを規制するために、ダイオードを逆並列に接続した保護回路と、この保護回路の雰囲気温度を検出する温度検出部と、外部からの前記基準周波数信号の振幅レベルを検出するレベル検出部と、を備えるようにＰＬＬ装置を構成し、検出温度に応じて前記切り替えの基準となるしきい値を設定し、前記ダイオードの温度特性により前記振幅レベルが変わることに対応する。 （もっと読む）

【課題】従来技術の位相同期回路では、入力クロックの切り替え時において、安定した出力クロックを生成することができないという問題があった。
【解決手段】本発明にかかる位相同期回路は、入力クロックを選択するセレクタ３と、入力クロックを分周する１／ｍ分周器４と、フィードバッククロックを分周する１／ｎ分周器５と、位相差検出器と、電圧保持回路３０を有する電圧制御発振器１０と、電圧保持回路３１を有する電圧制御発振器１１と、電圧制御発振器１０，１１のうちいずれかの出力を出力クロックとして出力するセレクタ１３と、電圧制御発振器１０，１１のうちいずれかの出力をフィードバッククロックとして出力するセレクタ１２と、備え、保持モードの電圧制御発振器が出力クロックｆｏｕｔを生成し、通常モードの電圧制御発振器がフィードバッククロックを生成している場合に、入力クロックの切り替えが行われる。 （もっと読む）

【課題】制御電圧に対する周波数の変化量を自由に調整できる電圧制御発振回路及びＰＬＬ回路を提供する。
【解決手段】制御電圧に応じて容量成分が制御される可変容量素子Ｃｖ１、Ｃｖ２と、可変容量素子に直列に接続された直列容量素子Ｃｓ１、Ｃｓ２と、可変容量素子と直列容量素子とから構成される直列回路に並列に接続された並列容量素子Ｃｐ１，Ｃｐ２と、可変容量素子と直列容量素子とから構成される直列回路に並列に接続され、誘導成分を構成する誘導素子Ｌとを有する電圧制御発振回路１００において、直列容量素子及び並列容量素子は、各々その容量成分を切り換え可能な構成されており、直列容量素子の容量成分及び並列容量素子の容量成分を切り換えることにより、制御電圧に対する発振周波数の変化量が調整されている。 （もっと読む）

【課題】ノイズフィルタ回路の特定を適切に自動設定可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、信号遅延に応じて第３のクロック信号を発振する発振回路とを含み、フィルタ回路は、第１の遅延回路と同一構成であり制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、第２の遅延回路により第１のクロック信号をフィルタ処理して第２のクロック信号を生成する。 （もっと読む）

【課題】分散値の調整を簡易かつ迅速に行うとともに、分散値の調整時にアンロック状態が発生することを回避すること。
【解決手段】分散補償部は、設定された分散値を用いて光信号の波長分散を補償する。位相差信号生成部は、分散補償部によって補償された光信号に含まれるクロックである外部クロックと、自装置内で用いるクロックである内部クロックとの位相差を算出することにより位相差信号を生成する。分散値調整部は、分散補償部に設定された分散値を調整する。抑制部は、分散値調整部によって分散値が調整された場合に、位相差信号生成部によって生成された位相差信号に現れる変動を抑制する。クロック生成部は、抑制部によって抑制された位相差信号に基づいて、外部クロックの位相と同期した内部クロックを生成する。 （もっと読む）

【課題】 ＧＰＳ信号の受信障害が発生しても、内蔵オシレータよりも高い周波数安定度の基準信号を発生することと、受信障害の発生前後で連続性の高い基準信号を出力することとを両立した基準信号発生装置を提供する。
【解決手段】 ＧＰＳ受信機にて取得したＧＰＳ受信時刻と、そのＧＰＳ受信時刻の直前或いはその直後に標準電波受信機にて取得した標準電波受信時刻との時刻差を、予め定められた時間間隔毎に算出し、算出した時刻差と日時とを関連づけた時刻差データベースを構築する。ＧＰＳ受信障害の発生を未検出のときＧＰＳ受信時刻に基づいて電圧制御発振器を制御して基準信号を発生し、ＧＰＳ受信障害の発生を検出中は、時刻差データベースから取得した現在の日時に対応する時刻差に基づいて標準電波受信時刻を補正して電圧制御発振器を制御して基準信号を発生する。 （もっと読む）