デジタル制御発振器
【課題】周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供する。
【解決手段】発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、Ｎビットの前記発振器制御ワードを、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、前記上位Ｎ−ＡビットをＮ−ＡビットのＢｙｎａｒｙ制御を行う第１のコードＯＴＷｂに、前記下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行う第２のコードＯＴＷｕに変換して出力する制御手段と、前記制御手段から出力される前記第１および前記第２のコードに応じた発振周波数の発振信号を出力する発振器２４と、を備えている。
【解決手段】発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、Ｎビットの前記発振器制御ワードを、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、前記上位Ｎ−ＡビットをＮ−ＡビットのＢｙｎａｒｙ制御を行う第１のコードＯＴＷｂに、前記下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行う第２のコードＯＴＷｕに変換して出力する制御手段と、前記制御手段から出力される前記第１および前記第２のコードに応じた発振周波数の発振信号を出力する発振器２４と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御発振器に関するものである。
【背景技術】
【０００２】
近年、無線ＬＡＮ機器等の無線通信装置では、ＰＬＬ（Phase Locked Loop）回路の制御信号をすべてデジタル化したＡＤＰＬＬ（All Digital PLL）回路が用いられている。ＡＤＰＬＬ回路は、アナログ回路をデジタル回路に置換しているため、プロセスの進歩により省スペース化、省電力化が可能となる。
【０００３】
ＡＤＰＬＬ回路は、デジタルループフィルタ、デジタル制御発振器（DCO：Digitally-C
ontrolled Oscillator）、カウンタ、及び時間デジタル変換器（TDC：Time-to-Digital Converter）を備える。カウンタはＤＣＯの出力ＣＫＶをカウントし、ＤＣＯの出力ＣＫＶで同期化した参照信号ＲＥＦに基づいてカウント値ＣＮＴＶを出力する。ＴＤＣは、参照信号ＲＥＦに同期して、ＤＣＯの出力ＣＫＶの１周期以下の位相差ｄを取り出す。カウント値ＣＮＴＶと位相差ｄとを加算した値と、位相制御信号との比較結果（差分）がデジタルループフィルタに与えられる。ＤＣＯの発振周波数は、デジタルループフィルタの出力に基づいて制御される。
【０００４】
ＤＣＯを制御する場合に、Ｕｎａｒｙ制御型（例えば、非特許文献１参照）とＢｉｎａｒｙ制御型の周波数制御方法がある。Ｕｎａｒｙ制御型では、制御線の数が多くなるため、消費電力および実装面積が大きくなるという問題がある。また、Ｂｉｎａｒｙ制御型では、上位ビットの変化点において、寄生容量やトランジスタ特性のズレなどの影響でスイッチングによるノイズが発生しやすいという問題がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Mike Shuo-Wei Chen, Davis Su, Srenik Mehta "26.3 A Calibration-Free 800MHz Fractional-N Digital PLL with Embedded TDC", 2010 IEEE International Solid-State Circuits Conference
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、Ｎビットの前記発振器制御ワードを、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、前記上位Ｎ−ＡビットをＮ−ＡビットのＢｙｎａｒｙ制御を行う第１のコードに、前記下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行う第２のコードに変換して出力する制御手段と、前記制御手段から出力される第１および第２のコードに応じた発振周波数の発振信号を出力する発振器と、を備えたデジタル制御発振器が提供される。
【発明の効果】
【０００８】
本発明によれば、周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施の形態に係るＤＣＯを適用したＡＤＰＬＬの基本構成を示すブロック図である。
【図２】図２は、ＤＣＯを従来のＵｎａｒｙ制御（２５５ｂｉｔ）するスイッチ機構の概略を示す図である。
【図３】図３は、ＤＣＯを従来のＢｉｎａｒｙ制御（８ｂｉｔ）する場合のスイッチ機構の概略を示す図である。
【図４】図４は、本実施の形態に係るＤＣＯの概略の構成例を示す図である。
【図５】図５は、ＯＴＷ［２：０」とＯＴＷｕ［１３：０］の対応関係を示す図である。
【図６】図６は、コントローラのデータ変換を説明するためのフローチャートである。
【図７】図７は、ＯＴＷと、ＯＴＷｂ［７：３］、ＯＴＷｕ［１３：０］の具体例を説明するための図である。
【図８】図８は、スイッチの構成例を示す図である。
【図９】図９は、実施の形態２に係るＤＣＯの概略の構成例を示す図である。
【図１０】図１０は、ＯＴＷ［Ａ−１：０」とＯＴＷｕ［２×（２＾Ａ−１）：０］の対応関係を示す図である。
【図１１】図１１は、容量制御型のＤＣＯの構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
【００１１】
（実施の形態１）
図１は、本実施の形態に係るＤＣＯを適用したＡＤＰＬＬの基本構成を示すブロック図である。まず、図１を参照して、ＡＤＰＬＬの構成と動作について簡単に説明する。
【００１２】
図１に示すＡＤＰＬＬは、ＤＣＯ１と、カウンタ２と、リタイミング回路であるフリップフロップ３と、ＴＤＣ４と、アキュムレータ５と、デジタル位相比較器を構成する加算器６，７と、ループフィルタとして機能するデジタルフィルタ８と、ゲイン補正器９とを備えている。
【００１３】
ＤＣＯ１は、ゲイン補正器９から入力される発振器制御ワードＯＴＷ（Oscillator Tuning Word）が示す周波数Ｆｃの発振信号ＣＫＶを出力する。フリップフロップ３は、外部からデータ入力端子Ｄに入力される参照信号ＲＥＦ（Reference Signal）をＤＣＯ１が出力する発振信号ＣＫＶに同期して取り込み、データ出力端子Ｑからその同期化した参照信号ＲＥＦを出力する。
【００１４】
カウンタ２は、ＤＣＯ１が出力する発振信号ＣＫＶの周期数を積算するアキュムレータ２ａを備え、フリップフロップ３が出力する、発振信号ＣＫＶに同期した参照信号ＲＥＦの入力時におけるアキュムレータ２ａの積算値ＣＮＴＶを加算器６の一方の加算入力端子に出力する。
【００１５】
ＴＤＣ４は、ＤＣＯ１の発振信号ＣＫＶを多段に遅延する遅延回路と、該遅延回路の各遅延段の出力を外部からの参照信号ＲＥＦに同期して取り込む複数のフリップフロップと、該複数のフリップフロップの出力状態から発振信号ＣＫＶの１周期以下の位相情報を生成する回路とを備え、その生成した１周期以下の位相情報ｄを加算器６の他方の加算入力端子に出力する。
【００１６】
加算器６は、カウンタ２からの積算値ＣＮＴＶを整数部とし、ＴＤＣ４からの１周期以下の位相情報ｄを小数部とする形で両者を加算する。加算器６の加算結果は、参照信号ＲＥＦの周波数Ｆｒｅｆで規格化した位相情報として加算器７の減算入力端子に与えられる。加算器７の加算入力端子には、アキュムレータ５の出力が入力される。
【００１７】
アキュムレータ５は、外部から、周波数制御ワードＦＣＷ（Frequency Command Word）としてＤＣＯ１の発振周波数Ｆｃと参照信号ＲＥＦの周波数Ｆｒｅｆとの比「Ｆｃ／Ｆｒｅｆ」が入力され、また、参照信号ＲＥＦが入力される。アキュムレータ５は、比「Ｆｃ／Ｆｒｅｆ」を時間積分して位相情報に変換し、参照信号ＲＥＦが入力した時の位相情報を位相制御情報として加算器７の加算入力端子に出力する。
【００１８】
加算器７は、アキュムレータ５からの位相制御情報と加算器６からの位相情報との減算を行って位相誤差情報を生成する。デジタルフィルタ８は、ループフィルタとして加算器７が出力する位相誤差情報について低域通過処理を施しＤＣＯ１に対する制御値を生成する。ゲイン補正器９は、デジタルフィルタ８が生成した制御値に係数Ｋを乗算しＤＣＯ１が有する制御値に対する周波数利得分を補正した制御コードＯＴＷを生成する。以上の繰り返し動作によって、比「Ｆｃ／Ｆｒｅｆ」をｎとすれば、Ｆｃ＝ｎ×Ｆｒｅｆが成立するように、ＤＣＯ１の発振周波数が制御される。
【００１９】
図２〜図８を参照して、本実施の形態にかかるＤＣＯ１を従来技術と対比して詳細に説明する。図２は、ＤＣＯを従来のＵｎａｒｙ制御（２５５ｂｉｔ）する場合のスイッチ機構の概略を示している。図３は、ＤＣＯを従来のＢｉｎａｒｙ制御（８ｂｉｔ）する場合のスイッチ機構の概略を示している。
【００２０】
ＤＣＯを２５５値で制御する場合、Ｕｎａｒｙ制御の場合は、図２に示すように、ＯＴＷを２５５Ｂｉｔとし、２５５個のスイッチ１０１と、２５５個の定電流源１０２が必要になるため、制御線の数が多くなり、消費電力および実装面積が大きくなってしまう。他方、Ｂｉｎａｒｙ制御の場合は、図３に示すように、ＯＴＷを８ｂｉｔとし、８個のスイッチ１１１と、基準電流をそれぞれ、１２８倍、６４倍、３２倍、１６倍、８倍、４倍、２倍、１倍する８個の定電流源１１２で済むため、制御線の数を大幅に減少させることができる。しかしながら、上位ビットの変化点において、寄生容量やトランジスタ特性のズレなどの影響で、スイッチのスイッチングによるノイズが発生しやすいという問題がある。
【００２１】
そこで、本実施の形態では、制御線の数を減少させつつ、上位ビットのスイッチングによるノイズを低減するために、以下の構成を採用している。図４は、本実施の形態に係るＤＣＯ１の概略の構成例を示す図である。図５は、ＯＴＷ［２：０」とＯＴＷｕ［１３：０］の対応関係を示す図である。図６は、コントローラによるデータ変換を説明するためのフローチャートである。図７は、ＯＴＷ［７：０］と、ＯＴＷｂ［７：３］、ＯＴＷｕ［１３：０］の具体例を説明するための図である。図８は、スイッチの構成例を示す図である。
【００２２】
本実施の形態では、８ビットの発振器制御ワードＯＴＷを上位５ビットと下位３ビットに分割し、上位５ビットを５ビットのＢｙｎａｒｙ制御を行うためのＯＴＷｂ（第１のコード）に、下位３ビットを１４ビットのＵｎａｒｙ制御を行うためのＯＴＷｕ（第２のコード）に変換することで、制御線の数を減少させつつ、上位ビットのスイッチングによるノイズを低減している。
【００２３】
ＤＣＯ１は、図４に示すように、コントローラ２１と、１９個の基準電流源２２−１〜２２−１９、１９個のスイッチ２２−１〜２２−１９と、発振器２４とを備えている。コントローラ２１は、ゲイン補正器８から入力されるＯＴＷ［７：０］を、制御信号ＯＴＷｂ［７：３］と、オフセット付きサーモメータコードＯＴＷｕ［１３：０］）に変換して、スイッチ２２−１〜２２−１９をＯＮ／ＯＦＦさせる。ＯＴＷ［７：０］のうち上位５ビットは、そのままＯＴＷｂ［７：３］で表現され、ＯＴＷ［７：０］の下位３ビットＯＴＷ［２：０］は、ＯＴＷｕ［１３：０］で表現される。なお、上位ビットがサーモメータコードで表現されている場合でも同様に処理を行うことができる。
【００２４】
基準電流源２２−１〜２２−１９は、それぞれスイッチ２２−１〜２２−１９に直列に接続されており、基準電流源２２−１９〜２２−１５は、それぞれ基準電流が１２８倍、６４倍、３２倍、１６倍、８倍された電流が出力され、１４個の基準電流源２２−１４〜２２−１は、基準電流が出力される。５個のスイッチ２２−１９〜２２−１５は、ＯＴＷｂ［７：３］でスイッチングされ、１４個のスイッチ２２−１４〜２２−１は、ＯＴＷｕ［１３：０］でスイッチングされる。
【００２５】
本実施の形態では、８ビットのＯＴＷ［７：０］を、上位５ビットＯＴＷ［７：３］と下位３ビットＯＴＷ［２：０］に分割する。上位５ビットＯＴＷ［７：３］については、
Ｂｉｎａｒｙ制御を行い、上位５ビットＯＴＷ［７：３］に対応するＯＴＷｂ［７：３］の各ビットは、５つのスイッチ２２−１９〜２２−１５にそれぞれ入力され、そのＯＮ／ＯＦＦに応じて、対応する５つの基準電流源２２−１９〜２２−１５から１２８倍、６４倍、３２倍、１６倍、８倍した基準電流が発振器２４に供給される。
【００２６】
下位３ビットＯＴＷ［２：０］については、ＯＴＷｕ［１３：０］で表現している。ＯＴＷ［２：０］をＵｎａｒｙ制御する場合は、通常、ＯＴＷｕ［６：０］とすることができるが、本実施の形態では、ＯＴＷ［７：０］の値が切り替わるときに、上位５ビット用のスイッチ２２−１９〜２２−１５の状態が遷移しないように、下位３ビットＯＴＷ［２：０］については、ＯＴＷｕ［１３：０］で表現している。下位３ビットＯＴＷ［２：０］に対応するＯＴＷｕ［１３：０］の各ビットは、１４個のスイッチ２３−１５〜２３−１にそれぞれ入力され、そのＯＮ／ＯＦＦに応じて、対応する１４個の基準電流源２２−１５〜２２−１から基準電流が発振器２４に供給される。
【００２７】
図５は、ＯＴＷ［２：０］とＯＴＷｕ［１３：０］の対応関係を示す図である。図５において、横軸はＯＴＷ［２：０］、縦軸はＯＴＷｕ［１３：０］を示している。下位３ビットＯＴＷ［２：０］が「０」の場合（原点）に、ＯＴＷｕ［１３：０］が「７」となるように設定されている。「７」はサーモメータコードで７本となる。ＯＴＷｕ［１３：０］が「１４」を超える場合には、原点に戻り、原点に差分を加減算する。他方、ＯＴＷｕ［１３：０］が「０」より小さくなる場合は、原点に戻り、原点に差分を加減算する。
【００２８】
図６は、コントローラ２１によるデータ変換を説明するためのフローチャートである。
図６において、前回のＯＴＷ［７：０］と今回のＯＴＷ［７：０］の差分を算出する（ステップＳ１）。つぎに、差分が正、負、「０」のいずれであるかを判断し（ステップＳ２）、正の場合は、その差分をＯＴＷｕ［１３：０］に加算した場合に、ＯＴＷｕ［１３：０］＝１４を超えるか否かを判断し（ステップＳ３）、ＯＴＷｕ［１３：０］＝１４を超えない場合には（ステップＳ３の「Ｎｏ」）、差分をＯＴＷｕ［１３：０］に加算する（ステップＳ４）。ＯＴＷｕ［１３：０］＝１４を超える場合には（ステップＳ３の「Ｙｅｓ」）、上位ビットＯＴＷｂ［７：３］に「１」を加算して、ＯＴＷｕ［１３：０］＝７（原点）に戻り、さらにＯＴＷｕ［１３：０］＝７（原点）に余剰分だけ加減算する（ステップＳ５）。ここで、余剰分がさらに「１４」を超える時は同様の処理を繰り返す。
【００２９】
他方、負の場合は、その差分をＯＴＷｕ［１３：０］から減算した場合に、ＯＴＷｕ［１３：０］＝０より小さくなるか否かを判断し（ステップＳ６）、ＯＴＷｕ［１３：０］＝０より小さくならない場合には（ステップＳ６の「Ｎｏ」）、差分をＯＴＷｕ［１３：０］から減算する（ステップＳ７）。ＯＴＷｕ［１３：０］＝０より小さくなる場合には（ステップＳ６の「Ｙｅｓ」）、上位ビットＯＴＷｂ［７：３］から「１」を減算し、ＯＴＷｕ［１３：０］＝７（原点）に戻り、さらにＯＴＷｕ［１３：０］＝７（原点）に余剰分だけ加減算する（ステップＳ８）。ここで、余剰分がさらに「０」を下回る時は同様の処理を繰り返す。
【００３０】
図７を参照して、上記フローの具体例を説明する。時刻Ｔ１において、ＯＴＷ［７：０］＝２３で、ＯＴＷｂ［７：３］＝［０００１０］、ＯＴＷｕ［１３：０］＝ＯＴＷｕ［１１１１１１１１１１１１１１］となっているものとする。時刻Ｔ２において、ＯＴＷ［７：０］＝２３が「１」増えて、ＯＴＷ［７：０］＝２４となった場合、前回のＯＴＷ［７：０］と今回のＯＴＷ［７：０］の差分は「正」で「１」であるので、その差分をＯＴＷｕ［１３：０］に加算した場合に、ＯＴＷｕ［１３：０］＝１４を超えるので（ステップＳ３の「Ｙｅｓ」）、上位ビットＯＴＷｂ［７：３］に「１」を加算して、ＯＴＷｂ［７：３］＝［０００１１］として、ＯＴＷｕ［１３：０］＝［０００００００１１１１１１１］に戻り、余剰分「０」となる（上記ステップＳ５）。
【００３１】
つぎに、時刻Ｔ３において、ＯＴＷ［７：０］＝２３に戻った場合、前回のＯＴＷ［７：０］と今回のＯＴＷ［７：０］の差分は「負」であるので、その差分「１」をＯＴＷｕ［１３：０］から減算した場合に、ＯＴＷｕ［１３：０］＝０より小さくならないので、（ステップＳ６の「Ｎｏ」）、差分をＯＴＷｕ［１３：０］から減算して、ＯＴＷｕ［１３：０］＝［００００００００１１１１１１］となる（ステップＳ７）。
【００３２】
時刻Ｔ２，Ｔ３間で、ＯＴＷｂ［７：３］の最下位ビットが変化していないため、スイッチ２３−１５がＯＮのままとなり、Ｂｉｎａｒｙ部分のスイッチの切り替わりによるノイズを防止することができる。
【００３３】
このような方法で下位ビットを制御することで、例えば±１を往来しかつ上位ビットの遷移が生じるような状況において、上位ビットの遷移が連続して起きるのを減らすことができ、Ｂｉｎａｒｙ制御部分の遷移による影響を見えにくくすることができる。これにより、Ｂｉｎａｒｙ制御を用いながらＢｉｎａｒｙ部分の遷移確率を減らすことができ、雑音特性を向上させることができる。
【００３４】
図８は、電流源２２とスイッチ２３の回路構成例を示す図である。同図（ａ）に示すスイッチは、ｐＭＯＳトランジスタ２５，２６で構成されるカレントミラー回路と、ｐＭＯＳトランジスタ２７を使用したスイッチ回路であり、同図（ｂ）に示すスイッチは、２つのｐＭＯＳトランジスタ２８，２９を使用したカレントミラー回路である。両回路とも公知の回路であるのでその詳細な説明は省略する。
【００３５】
以上説明したように、実施の形態１によれば、８ビットのＯＴＷ［７：０］を、上位５ビットと下位３ビットに分割し、上位５ビットを５ビットのＢｉｎａｒｙ制御を行うためのＯＴＷｂ［７：３］に、下位３ビットを、Ｕｎａｒｙ制御を行うためのＯＴＷｕ［１３：０］に変換して、発振器の発振周波数を制御することとしたので、周波数制御により生じるスイッチングノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能となる。
【００３６】
また、コントローラ２１は、前回のＯＴＷ［７：０］と今回のＯＴＷ［７：０］の差分を算出し、差分が正の場合は、その差分をＯＴＷｕ［１３：０］に加算した場合に、ＯＴＷｕ［１３：０］＝１４を超えるか否かを判断し、ＯＴＷｕ［１３：０］＝１４を超えない場合には、差分をＯＴＷｕ［１３：０］に加算し、ＯＴＷｕ［１３：０］＝１４を超える場合には、上位ビットＯＴＷｂ［７：３］に「１」を加算して、ＯＴＷｕ［１３：０］＝７（原点）に戻り、さらにＯＴＷｕ［１３：０］＝７（原点）に余剰分だけ加減算する一方、負の場合は、その差分をＯＴＷｕ［１３：０］から減算した場合に、ＯＴＷｕ［１３：０］＝０より小さくなるか否かを判断し、ＯＴＷｕ［１３：０］＝０より小さくならない場合には、差分をＯＴＷｕ［１３：０］から減算し、ＯＴＷｕ［１３：０］＝０より小さくなる場合には、上位ビットＯＴＷｂ［７：３］から「１」を減算し、ＯＴＷｕ［１３：０］＝７（原点）に戻り、さらにＯＴＷｕ［１３：０］＝７（原点）に余剰分だけ加減算することとしたので、上位５ビットのスイッチの切り替わりを減少させることができ、スイッチングによるノイズをより低減することが可能となる。
【００３７】
（実施の形態２）
実施の形態２では、実施の形態１において、ＤＣＯ１の制御をＮビットに拡張した場合を説明する。図９は、実施の形態２に係るＤＣＯ１の概略の構成例を示す図である。図１０は、ＯＴＷ［Ａ−１：０」とＯＴＷｕ［２＾（Ａ＋１）−３：０］の対応関係を示す図である。基本的制御方法は、実施の形態１と同様であるので、その詳細な説明は省略する。
【００３８】
ＤＣＯ１は、図９に示すように、コントローラ２１と、複数個のスイッチ２３、複数個の基準電流源２２と、発振器２４とを備えている。コントローラ２１は、ＮビットのＯＴＷ［Ｎ−１：０］を、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、上位Ｎ−ＡビットをＮ−ＡビットのＢｉｎａｒｙ制御を行うための制御信号ＯＴＷｂ［Ｎ−１：Ａ］に、下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行うためのＯＴＷｕ［２＾（Ａ＋１）−３：０］）に変換する。
【００３９】
コントローラ２１は、今回のＯＴＷ［Ｎ−１：０］と前回のＯＴＷ［Ｎ−１：０］との差分を算出し、差分が正の場合は、その差分をＯＴＷｕ［２＾（Ａ＋１）−３：０］に加算した場合に、「２＾（Ａ＋１）−２」を超えるか否かを判断する。「２＾（Ａ＋１）−２」を超えない場合には、差分をＯＴＷｕ［２＾（Ａ＋１）−３：０］）に加算する一方、「２＾（Ａ＋１）−２」を超える場合には、ＯＴＷｕ［Ｎ−１：Ａ］に「１」を加算すると共に、ＯＴＷｕ［２＾（Ａ＋１）−３：０］＝２＾Ａ−１とし、さらに、ＯＴＷｕ［２＾（Ａ＋１）−３：０］に余剰分だけ加減算する。
【００４０】
また、コンローラ２１は、差分が負の場合は、その差分をＯＴＷｕ［２＾（Ａ＋１）−３：０］から減算した場合に、「０」より小さくなるか否かを判断し、「０」より小さくならない場合には、差分をＯＴＷｕ［２＾（Ａ＋１）−３：０］から減算し、「０」より小さくなる場合には、ＯＴＷｕ［Ｎ−１：Ａ］から「１」を減算すると共に、ＯＴＷｕ［２＾（Ａ＋１）−３：０］＝２＾Ａ−１とし、さらに、ＯＴＷｕ［２＾（Ａ＋１）−３：０］に余剰分だけ加減算する。
【００４１】
実施の形態２によれば、ＤＣＯ１をＮビットで制御する場合でも、実施の形態１のＤＣＯ１の制御方法を使用することが可能となる。
【００４２】
（実施の形態３）
実施の形態１、２のＤＣＯ１では、電流制御型の発振器を使用して定電流源に接続されたスイッチを切り替えて、電流制御する構成であるが、これに限られるものではなく、容量制御型の発振器を使用してもよい。実施の形態３では、容量制御型の発振器を使用した場合について説明する。図１１は、容量制御型の発振器の構成例を示す図である。ＯＴＷをＯＴＷｂ、ＯＴＷｕに変換する方法は、実施の形態２と同様であるのでその説明は省略する。
【００４３】
ＤＣＯ１は、インダクタ３１，３２，複数個のキャパシタＣ×２＾（Ｎ＋１）、・・・、Ｃと、ｎＭＯＳトランジスタ３３，３４、および電流源３５を有する。キャパシタＣ×２＾（Ｎ＋１）、・・・、Ｃは、並列に接続されたＭＯＳ型のキャパシタである。ＯＴＷｂ［Ｎ−１：Ａ］、ＯＴＷｕ［２＾（Ａ＋１）−３：０］の各ビットの値により、キャパシタＣ×２＾（Ｎ＋１）、・・・、Ｃの各々のバックゲート電圧が制御される。
【００４４】
例えば、ＯＴＷｂ［Ｎ−１：Ａ］、ＯＴＷｂ［２＾（Ａ＋１）−３：０］の１つのビットが１のとき、対応するキャパシタＣ×２＾（Ｎ＋１）、・・・、Ｃのバックゲート電圧が増加し、容量値が増加する。また、ＯＴＷｂ［Ｎ−１：Ａ］、ＯＴＷｕ［２＾（Ａ＋１）−３：０］の１つのビットが０のとき、対応するキャパシタＣ×２＾（Ｎ＋１）、・・・、Ｃの合成容量が切り替えられ、ＤＣＯ１の発振周波数を変化させることができる。
【００４５】
実施の形態４によれば、電流制御型の発振器に限らず、容量制御型の発振器に対しても、実施の形態１、２の制御方法を使用することが可能となる。
【符号の説明】
【００４６】
１ デジタル制御発振器（ＤＣＯ）、２ カウンタ、３ フリップフロップ（リタイミング回路）、４ 時間デジタル変換器（ＴＤＣ）、５ アキュムレータ、６，７ 加算器（デジタル位相比較器）、８ デジタルフィルタ（ループフィルタ）、９ ゲイン補正器、２１ コントローラ、２２−１〜２２−１９ 基準電流源、２２−１〜２２−１９ スイッチ、２４ 発振器
【技術分野】
【０００１】
本発明は、デジタル制御発振器に関するものである。
【背景技術】
【０００２】
近年、無線ＬＡＮ機器等の無線通信装置では、ＰＬＬ（Phase Locked Loop）回路の制御信号をすべてデジタル化したＡＤＰＬＬ（All Digital PLL）回路が用いられている。ＡＤＰＬＬ回路は、アナログ回路をデジタル回路に置換しているため、プロセスの進歩により省スペース化、省電力化が可能となる。
【０００３】
ＡＤＰＬＬ回路は、デジタルループフィルタ、デジタル制御発振器（DCO：Digitally-C
ontrolled Oscillator）、カウンタ、及び時間デジタル変換器（TDC：Time-to-Digital Converter）を備える。カウンタはＤＣＯの出力ＣＫＶをカウントし、ＤＣＯの出力ＣＫＶで同期化した参照信号ＲＥＦに基づいてカウント値ＣＮＴＶを出力する。ＴＤＣは、参照信号ＲＥＦに同期して、ＤＣＯの出力ＣＫＶの１周期以下の位相差ｄを取り出す。カウント値ＣＮＴＶと位相差ｄとを加算した値と、位相制御信号との比較結果（差分）がデジタルループフィルタに与えられる。ＤＣＯの発振周波数は、デジタルループフィルタの出力に基づいて制御される。
【０００４】
ＤＣＯを制御する場合に、Ｕｎａｒｙ制御型（例えば、非特許文献１参照）とＢｉｎａｒｙ制御型の周波数制御方法がある。Ｕｎａｒｙ制御型では、制御線の数が多くなるため、消費電力および実装面積が大きくなるという問題がある。また、Ｂｉｎａｒｙ制御型では、上位ビットの変化点において、寄生容量やトランジスタ特性のズレなどの影響でスイッチングによるノイズが発生しやすいという問題がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Mike Shuo-Wei Chen, Davis Su, Srenik Mehta "26.3 A Calibration-Free 800MHz Fractional-N Digital PLL with Embedded TDC", 2010 IEEE International Solid-State Circuits Conference
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、Ｎビットの前記発振器制御ワードを、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、前記上位Ｎ−ＡビットをＮ−ＡビットのＢｙｎａｒｙ制御を行う第１のコードに、前記下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行う第２のコードに変換して出力する制御手段と、前記制御手段から出力される第１および第２のコードに応じた発振周波数の発振信号を出力する発振器と、を備えたデジタル制御発振器が提供される。
【発明の効果】
【０００８】
本発明によれば、周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施の形態に係るＤＣＯを適用したＡＤＰＬＬの基本構成を示すブロック図である。
【図２】図２は、ＤＣＯを従来のＵｎａｒｙ制御（２５５ｂｉｔ）するスイッチ機構の概略を示す図である。
【図３】図３は、ＤＣＯを従来のＢｉｎａｒｙ制御（８ｂｉｔ）する場合のスイッチ機構の概略を示す図である。
【図４】図４は、本実施の形態に係るＤＣＯの概略の構成例を示す図である。
【図５】図５は、ＯＴＷ［２：０」とＯＴＷｕ［１３：０］の対応関係を示す図である。
【図６】図６は、コントローラのデータ変換を説明するためのフローチャートである。
【図７】図７は、ＯＴＷと、ＯＴＷｂ［７：３］、ＯＴＷｕ［１３：０］の具体例を説明するための図である。
【図８】図８は、スイッチの構成例を示す図である。
【図９】図９は、実施の形態２に係るＤＣＯの概略の構成例を示す図である。
【図１０】図１０は、ＯＴＷ［Ａ−１：０」とＯＴＷｕ［２×（２＾Ａ−１）：０］の対応関係を示す図である。
【図１１】図１１は、容量制御型のＤＣＯの構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
【００１１】
（実施の形態１）
図１は、本実施の形態に係るＤＣＯを適用したＡＤＰＬＬの基本構成を示すブロック図である。まず、図１を参照して、ＡＤＰＬＬの構成と動作について簡単に説明する。
【００１２】
図１に示すＡＤＰＬＬは、ＤＣＯ１と、カウンタ２と、リタイミング回路であるフリップフロップ３と、ＴＤＣ４と、アキュムレータ５と、デジタル位相比較器を構成する加算器６，７と、ループフィルタとして機能するデジタルフィルタ８と、ゲイン補正器９とを備えている。
【００１３】
ＤＣＯ１は、ゲイン補正器９から入力される発振器制御ワードＯＴＷ（Oscillator Tuning Word）が示す周波数Ｆｃの発振信号ＣＫＶを出力する。フリップフロップ３は、外部からデータ入力端子Ｄに入力される参照信号ＲＥＦ（Reference Signal）をＤＣＯ１が出力する発振信号ＣＫＶに同期して取り込み、データ出力端子Ｑからその同期化した参照信号ＲＥＦを出力する。
【００１４】
カウンタ２は、ＤＣＯ１が出力する発振信号ＣＫＶの周期数を積算するアキュムレータ２ａを備え、フリップフロップ３が出力する、発振信号ＣＫＶに同期した参照信号ＲＥＦの入力時におけるアキュムレータ２ａの積算値ＣＮＴＶを加算器６の一方の加算入力端子に出力する。
【００１５】
ＴＤＣ４は、ＤＣＯ１の発振信号ＣＫＶを多段に遅延する遅延回路と、該遅延回路の各遅延段の出力を外部からの参照信号ＲＥＦに同期して取り込む複数のフリップフロップと、該複数のフリップフロップの出力状態から発振信号ＣＫＶの１周期以下の位相情報を生成する回路とを備え、その生成した１周期以下の位相情報ｄを加算器６の他方の加算入力端子に出力する。
【００１６】
加算器６は、カウンタ２からの積算値ＣＮＴＶを整数部とし、ＴＤＣ４からの１周期以下の位相情報ｄを小数部とする形で両者を加算する。加算器６の加算結果は、参照信号ＲＥＦの周波数Ｆｒｅｆで規格化した位相情報として加算器７の減算入力端子に与えられる。加算器７の加算入力端子には、アキュムレータ５の出力が入力される。
【００１７】
アキュムレータ５は、外部から、周波数制御ワードＦＣＷ（Frequency Command Word）としてＤＣＯ１の発振周波数Ｆｃと参照信号ＲＥＦの周波数Ｆｒｅｆとの比「Ｆｃ／Ｆｒｅｆ」が入力され、また、参照信号ＲＥＦが入力される。アキュムレータ５は、比「Ｆｃ／Ｆｒｅｆ」を時間積分して位相情報に変換し、参照信号ＲＥＦが入力した時の位相情報を位相制御情報として加算器７の加算入力端子に出力する。
【００１８】
加算器７は、アキュムレータ５からの位相制御情報と加算器６からの位相情報との減算を行って位相誤差情報を生成する。デジタルフィルタ８は、ループフィルタとして加算器７が出力する位相誤差情報について低域通過処理を施しＤＣＯ１に対する制御値を生成する。ゲイン補正器９は、デジタルフィルタ８が生成した制御値に係数Ｋを乗算しＤＣＯ１が有する制御値に対する周波数利得分を補正した制御コードＯＴＷを生成する。以上の繰り返し動作によって、比「Ｆｃ／Ｆｒｅｆ」をｎとすれば、Ｆｃ＝ｎ×Ｆｒｅｆが成立するように、ＤＣＯ１の発振周波数が制御される。
【００１９】
図２〜図８を参照して、本実施の形態にかかるＤＣＯ１を従来技術と対比して詳細に説明する。図２は、ＤＣＯを従来のＵｎａｒｙ制御（２５５ｂｉｔ）する場合のスイッチ機構の概略を示している。図３は、ＤＣＯを従来のＢｉｎａｒｙ制御（８ｂｉｔ）する場合のスイッチ機構の概略を示している。
【００２０】
ＤＣＯを２５５値で制御する場合、Ｕｎａｒｙ制御の場合は、図２に示すように、ＯＴＷを２５５Ｂｉｔとし、２５５個のスイッチ１０１と、２５５個の定電流源１０２が必要になるため、制御線の数が多くなり、消費電力および実装面積が大きくなってしまう。他方、Ｂｉｎａｒｙ制御の場合は、図３に示すように、ＯＴＷを８ｂｉｔとし、８個のスイッチ１１１と、基準電流をそれぞれ、１２８倍、６４倍、３２倍、１６倍、８倍、４倍、２倍、１倍する８個の定電流源１１２で済むため、制御線の数を大幅に減少させることができる。しかしながら、上位ビットの変化点において、寄生容量やトランジスタ特性のズレなどの影響で、スイッチのスイッチングによるノイズが発生しやすいという問題がある。
【００２１】
そこで、本実施の形態では、制御線の数を減少させつつ、上位ビットのスイッチングによるノイズを低減するために、以下の構成を採用している。図４は、本実施の形態に係るＤＣＯ１の概略の構成例を示す図である。図５は、ＯＴＷ［２：０」とＯＴＷｕ［１３：０］の対応関係を示す図である。図６は、コントローラによるデータ変換を説明するためのフローチャートである。図７は、ＯＴＷ［７：０］と、ＯＴＷｂ［７：３］、ＯＴＷｕ［１３：０］の具体例を説明するための図である。図８は、スイッチの構成例を示す図である。
【００２２】
本実施の形態では、８ビットの発振器制御ワードＯＴＷを上位５ビットと下位３ビットに分割し、上位５ビットを５ビットのＢｙｎａｒｙ制御を行うためのＯＴＷｂ（第１のコード）に、下位３ビットを１４ビットのＵｎａｒｙ制御を行うためのＯＴＷｕ（第２のコード）に変換することで、制御線の数を減少させつつ、上位ビットのスイッチングによるノイズを低減している。
【００２３】
ＤＣＯ１は、図４に示すように、コントローラ２１と、１９個の基準電流源２２−１〜２２−１９、１９個のスイッチ２２−１〜２２−１９と、発振器２４とを備えている。コントローラ２１は、ゲイン補正器８から入力されるＯＴＷ［７：０］を、制御信号ＯＴＷｂ［７：３］と、オフセット付きサーモメータコードＯＴＷｕ［１３：０］）に変換して、スイッチ２２−１〜２２−１９をＯＮ／ＯＦＦさせる。ＯＴＷ［７：０］のうち上位５ビットは、そのままＯＴＷｂ［７：３］で表現され、ＯＴＷ［７：０］の下位３ビットＯＴＷ［２：０］は、ＯＴＷｕ［１３：０］で表現される。なお、上位ビットがサーモメータコードで表現されている場合でも同様に処理を行うことができる。
【００２４】
基準電流源２２−１〜２２−１９は、それぞれスイッチ２２−１〜２２−１９に直列に接続されており、基準電流源２２−１９〜２２−１５は、それぞれ基準電流が１２８倍、６４倍、３２倍、１６倍、８倍された電流が出力され、１４個の基準電流源２２−１４〜２２−１は、基準電流が出力される。５個のスイッチ２２−１９〜２２−１５は、ＯＴＷｂ［７：３］でスイッチングされ、１４個のスイッチ２２−１４〜２２−１は、ＯＴＷｕ［１３：０］でスイッチングされる。
【００２５】
本実施の形態では、８ビットのＯＴＷ［７：０］を、上位５ビットＯＴＷ［７：３］と下位３ビットＯＴＷ［２：０］に分割する。上位５ビットＯＴＷ［７：３］については、
Ｂｉｎａｒｙ制御を行い、上位５ビットＯＴＷ［７：３］に対応するＯＴＷｂ［７：３］の各ビットは、５つのスイッチ２２−１９〜２２−１５にそれぞれ入力され、そのＯＮ／ＯＦＦに応じて、対応する５つの基準電流源２２−１９〜２２−１５から１２８倍、６４倍、３２倍、１６倍、８倍した基準電流が発振器２４に供給される。
【００２６】
下位３ビットＯＴＷ［２：０］については、ＯＴＷｕ［１３：０］で表現している。ＯＴＷ［２：０］をＵｎａｒｙ制御する場合は、通常、ＯＴＷｕ［６：０］とすることができるが、本実施の形態では、ＯＴＷ［７：０］の値が切り替わるときに、上位５ビット用のスイッチ２２−１９〜２２−１５の状態が遷移しないように、下位３ビットＯＴＷ［２：０］については、ＯＴＷｕ［１３：０］で表現している。下位３ビットＯＴＷ［２：０］に対応するＯＴＷｕ［１３：０］の各ビットは、１４個のスイッチ２３−１５〜２３−１にそれぞれ入力され、そのＯＮ／ＯＦＦに応じて、対応する１４個の基準電流源２２−１５〜２２−１から基準電流が発振器２４に供給される。
【００２７】
図５は、ＯＴＷ［２：０］とＯＴＷｕ［１３：０］の対応関係を示す図である。図５において、横軸はＯＴＷ［２：０］、縦軸はＯＴＷｕ［１３：０］を示している。下位３ビットＯＴＷ［２：０］が「０」の場合（原点）に、ＯＴＷｕ［１３：０］が「７」となるように設定されている。「７」はサーモメータコードで７本となる。ＯＴＷｕ［１３：０］が「１４」を超える場合には、原点に戻り、原点に差分を加減算する。他方、ＯＴＷｕ［１３：０］が「０」より小さくなる場合は、原点に戻り、原点に差分を加減算する。
【００２８】
図６は、コントローラ２１によるデータ変換を説明するためのフローチャートである。
図６において、前回のＯＴＷ［７：０］と今回のＯＴＷ［７：０］の差分を算出する（ステップＳ１）。つぎに、差分が正、負、「０」のいずれであるかを判断し（ステップＳ２）、正の場合は、その差分をＯＴＷｕ［１３：０］に加算した場合に、ＯＴＷｕ［１３：０］＝１４を超えるか否かを判断し（ステップＳ３）、ＯＴＷｕ［１３：０］＝１４を超えない場合には（ステップＳ３の「Ｎｏ」）、差分をＯＴＷｕ［１３：０］に加算する（ステップＳ４）。ＯＴＷｕ［１３：０］＝１４を超える場合には（ステップＳ３の「Ｙｅｓ」）、上位ビットＯＴＷｂ［７：３］に「１」を加算して、ＯＴＷｕ［１３：０］＝７（原点）に戻り、さらにＯＴＷｕ［１３：０］＝７（原点）に余剰分だけ加減算する（ステップＳ５）。ここで、余剰分がさらに「１４」を超える時は同様の処理を繰り返す。
【００２９】
他方、負の場合は、その差分をＯＴＷｕ［１３：０］から減算した場合に、ＯＴＷｕ［１３：０］＝０より小さくなるか否かを判断し（ステップＳ６）、ＯＴＷｕ［１３：０］＝０より小さくならない場合には（ステップＳ６の「Ｎｏ」）、差分をＯＴＷｕ［１３：０］から減算する（ステップＳ７）。ＯＴＷｕ［１３：０］＝０より小さくなる場合には（ステップＳ６の「Ｙｅｓ」）、上位ビットＯＴＷｂ［７：３］から「１」を減算し、ＯＴＷｕ［１３：０］＝７（原点）に戻り、さらにＯＴＷｕ［１３：０］＝７（原点）に余剰分だけ加減算する（ステップＳ８）。ここで、余剰分がさらに「０」を下回る時は同様の処理を繰り返す。
【００３０】
図７を参照して、上記フローの具体例を説明する。時刻Ｔ１において、ＯＴＷ［７：０］＝２３で、ＯＴＷｂ［７：３］＝［０００１０］、ＯＴＷｕ［１３：０］＝ＯＴＷｕ［１１１１１１１１１１１１１１］となっているものとする。時刻Ｔ２において、ＯＴＷ［７：０］＝２３が「１」増えて、ＯＴＷ［７：０］＝２４となった場合、前回のＯＴＷ［７：０］と今回のＯＴＷ［７：０］の差分は「正」で「１」であるので、その差分をＯＴＷｕ［１３：０］に加算した場合に、ＯＴＷｕ［１３：０］＝１４を超えるので（ステップＳ３の「Ｙｅｓ」）、上位ビットＯＴＷｂ［７：３］に「１」を加算して、ＯＴＷｂ［７：３］＝［０００１１］として、ＯＴＷｕ［１３：０］＝［０００００００１１１１１１１］に戻り、余剰分「０」となる（上記ステップＳ５）。
【００３１】
つぎに、時刻Ｔ３において、ＯＴＷ［７：０］＝２３に戻った場合、前回のＯＴＷ［７：０］と今回のＯＴＷ［７：０］の差分は「負」であるので、その差分「１」をＯＴＷｕ［１３：０］から減算した場合に、ＯＴＷｕ［１３：０］＝０より小さくならないので、（ステップＳ６の「Ｎｏ」）、差分をＯＴＷｕ［１３：０］から減算して、ＯＴＷｕ［１３：０］＝［００００００００１１１１１１］となる（ステップＳ７）。
【００３２】
時刻Ｔ２，Ｔ３間で、ＯＴＷｂ［７：３］の最下位ビットが変化していないため、スイッチ２３−１５がＯＮのままとなり、Ｂｉｎａｒｙ部分のスイッチの切り替わりによるノイズを防止することができる。
【００３３】
このような方法で下位ビットを制御することで、例えば±１を往来しかつ上位ビットの遷移が生じるような状況において、上位ビットの遷移が連続して起きるのを減らすことができ、Ｂｉｎａｒｙ制御部分の遷移による影響を見えにくくすることができる。これにより、Ｂｉｎａｒｙ制御を用いながらＢｉｎａｒｙ部分の遷移確率を減らすことができ、雑音特性を向上させることができる。
【００３４】
図８は、電流源２２とスイッチ２３の回路構成例を示す図である。同図（ａ）に示すスイッチは、ｐＭＯＳトランジスタ２５，２６で構成されるカレントミラー回路と、ｐＭＯＳトランジスタ２７を使用したスイッチ回路であり、同図（ｂ）に示すスイッチは、２つのｐＭＯＳトランジスタ２８，２９を使用したカレントミラー回路である。両回路とも公知の回路であるのでその詳細な説明は省略する。
【００３５】
以上説明したように、実施の形態１によれば、８ビットのＯＴＷ［７：０］を、上位５ビットと下位３ビットに分割し、上位５ビットを５ビットのＢｉｎａｒｙ制御を行うためのＯＴＷｂ［７：３］に、下位３ビットを、Ｕｎａｒｙ制御を行うためのＯＴＷｕ［１３：０］に変換して、発振器の発振周波数を制御することとしたので、周波数制御により生じるスイッチングノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能となる。
【００３６】
また、コントローラ２１は、前回のＯＴＷ［７：０］と今回のＯＴＷ［７：０］の差分を算出し、差分が正の場合は、その差分をＯＴＷｕ［１３：０］に加算した場合に、ＯＴＷｕ［１３：０］＝１４を超えるか否かを判断し、ＯＴＷｕ［１３：０］＝１４を超えない場合には、差分をＯＴＷｕ［１３：０］に加算し、ＯＴＷｕ［１３：０］＝１４を超える場合には、上位ビットＯＴＷｂ［７：３］に「１」を加算して、ＯＴＷｕ［１３：０］＝７（原点）に戻り、さらにＯＴＷｕ［１３：０］＝７（原点）に余剰分だけ加減算する一方、負の場合は、その差分をＯＴＷｕ［１３：０］から減算した場合に、ＯＴＷｕ［１３：０］＝０より小さくなるか否かを判断し、ＯＴＷｕ［１３：０］＝０より小さくならない場合には、差分をＯＴＷｕ［１３：０］から減算し、ＯＴＷｕ［１３：０］＝０より小さくなる場合には、上位ビットＯＴＷｂ［７：３］から「１」を減算し、ＯＴＷｕ［１３：０］＝７（原点）に戻り、さらにＯＴＷｕ［１３：０］＝７（原点）に余剰分だけ加減算することとしたので、上位５ビットのスイッチの切り替わりを減少させることができ、スイッチングによるノイズをより低減することが可能となる。
【００３７】
（実施の形態２）
実施の形態２では、実施の形態１において、ＤＣＯ１の制御をＮビットに拡張した場合を説明する。図９は、実施の形態２に係るＤＣＯ１の概略の構成例を示す図である。図１０は、ＯＴＷ［Ａ−１：０」とＯＴＷｕ［２＾（Ａ＋１）−３：０］の対応関係を示す図である。基本的制御方法は、実施の形態１と同様であるので、その詳細な説明は省略する。
【００３８】
ＤＣＯ１は、図９に示すように、コントローラ２１と、複数個のスイッチ２３、複数個の基準電流源２２と、発振器２４とを備えている。コントローラ２１は、ＮビットのＯＴＷ［Ｎ−１：０］を、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、上位Ｎ−ＡビットをＮ−ＡビットのＢｉｎａｒｙ制御を行うための制御信号ＯＴＷｂ［Ｎ−１：Ａ］に、下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行うためのＯＴＷｕ［２＾（Ａ＋１）−３：０］）に変換する。
【００３９】
コントローラ２１は、今回のＯＴＷ［Ｎ−１：０］と前回のＯＴＷ［Ｎ−１：０］との差分を算出し、差分が正の場合は、その差分をＯＴＷｕ［２＾（Ａ＋１）−３：０］に加算した場合に、「２＾（Ａ＋１）−２」を超えるか否かを判断する。「２＾（Ａ＋１）−２」を超えない場合には、差分をＯＴＷｕ［２＾（Ａ＋１）−３：０］）に加算する一方、「２＾（Ａ＋１）−２」を超える場合には、ＯＴＷｕ［Ｎ−１：Ａ］に「１」を加算すると共に、ＯＴＷｕ［２＾（Ａ＋１）−３：０］＝２＾Ａ−１とし、さらに、ＯＴＷｕ［２＾（Ａ＋１）−３：０］に余剰分だけ加減算する。
【００４０】
また、コンローラ２１は、差分が負の場合は、その差分をＯＴＷｕ［２＾（Ａ＋１）−３：０］から減算した場合に、「０」より小さくなるか否かを判断し、「０」より小さくならない場合には、差分をＯＴＷｕ［２＾（Ａ＋１）−３：０］から減算し、「０」より小さくなる場合には、ＯＴＷｕ［Ｎ−１：Ａ］から「１」を減算すると共に、ＯＴＷｕ［２＾（Ａ＋１）−３：０］＝２＾Ａ−１とし、さらに、ＯＴＷｕ［２＾（Ａ＋１）−３：０］に余剰分だけ加減算する。
【００４１】
実施の形態２によれば、ＤＣＯ１をＮビットで制御する場合でも、実施の形態１のＤＣＯ１の制御方法を使用することが可能となる。
【００４２】
（実施の形態３）
実施の形態１、２のＤＣＯ１では、電流制御型の発振器を使用して定電流源に接続されたスイッチを切り替えて、電流制御する構成であるが、これに限られるものではなく、容量制御型の発振器を使用してもよい。実施の形態３では、容量制御型の発振器を使用した場合について説明する。図１１は、容量制御型の発振器の構成例を示す図である。ＯＴＷをＯＴＷｂ、ＯＴＷｕに変換する方法は、実施の形態２と同様であるのでその説明は省略する。
【００４３】
ＤＣＯ１は、インダクタ３１，３２，複数個のキャパシタＣ×２＾（Ｎ＋１）、・・・、Ｃと、ｎＭＯＳトランジスタ３３，３４、および電流源３５を有する。キャパシタＣ×２＾（Ｎ＋１）、・・・、Ｃは、並列に接続されたＭＯＳ型のキャパシタである。ＯＴＷｂ［Ｎ−１：Ａ］、ＯＴＷｕ［２＾（Ａ＋１）−３：０］の各ビットの値により、キャパシタＣ×２＾（Ｎ＋１）、・・・、Ｃの各々のバックゲート電圧が制御される。
【００４４】
例えば、ＯＴＷｂ［Ｎ−１：Ａ］、ＯＴＷｂ［２＾（Ａ＋１）−３：０］の１つのビットが１のとき、対応するキャパシタＣ×２＾（Ｎ＋１）、・・・、Ｃのバックゲート電圧が増加し、容量値が増加する。また、ＯＴＷｂ［Ｎ−１：Ａ］、ＯＴＷｕ［２＾（Ａ＋１）−３：０］の１つのビットが０のとき、対応するキャパシタＣ×２＾（Ｎ＋１）、・・・、Ｃの合成容量が切り替えられ、ＤＣＯ１の発振周波数を変化させることができる。
【００４５】
実施の形態４によれば、電流制御型の発振器に限らず、容量制御型の発振器に対しても、実施の形態１、２の制御方法を使用することが可能となる。
【符号の説明】
【００４６】
１ デジタル制御発振器（ＤＣＯ）、２ カウンタ、３ フリップフロップ（リタイミング回路）、４ 時間デジタル変換器（ＴＤＣ）、５ アキュムレータ、６，７ 加算器（デジタル位相比較器）、８ デジタルフィルタ（ループフィルタ）、９ ゲイン補正器、２１ コントローラ、２２−１〜２２−１９ 基準電流源、２２−１〜２２−１９ スイッチ、２４ 発振器
【特許請求の範囲】
【請求項１】
発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、
Ｎビットの前記発振器制御ワードを、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、前記上位Ｎ−ＡビットをＮ−ＡビットのＢｉｎａｒｙ制御を行う第１のコードに、前記下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行う第２のコードに変換して出力する制御手段と、
前記制御手段から出力される前記第１および前記第２のコードに応じた発振周波数の発振信号を出力する発振器と、
を備えたことを特徴とするデジタル制御発振器。
【請求項２】
前記制御手段は、今回の発振器制御ワードと前回の発振器制御ワードとの差分を算出し、
差分が正の場合は、その差分を前記第２のコードに加算した場合に、「２＾（Ａ＋１）−２」を超えるか否かを判断し、「２＾（Ａ＋１）−２」を超えない場合には、差分を前記第２のコードに加算する一方、「２＾（Ａ＋１）−２」を超える場合には、第１コードに「１」を加算すると共に、前記第２のコード＝２＾Ａ−１とし、さらに、第２のコードに余剰分だけ加減算し、
差分が負の場合は、その差分を前記第２のコードから減算した場合に、「０」より小さくなるか否かを判断し、「０」より小さくならない場合には、差分を前記第２のコードから減算し、「０」より小さくなる場合には、第１コードから「１」を減算すると共に、前記第２のコード＝２＾Ａ−１とし、さらに、第２のコードに余剰分だけ加減算することを特徴とする請求項１に記載のデジタル制御発振器。
【請求項３】
前記発振器は、電流制御型発振器または容量制御型発振器であることを特徴とする請求項１または請求項２に記載のデジタル制御発振器。
【請求項４】
前記Ｎ＝８、前記Ａ＝３であることを特徴とする請求項１〜請求項３のいずれか１つに記載のデジタル制御発振器。
【請求項１】
発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、
Ｎビットの前記発振器制御ワードを、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、前記上位Ｎ−ＡビットをＮ−ＡビットのＢｉｎａｒｙ制御を行う第１のコードに、前記下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行う第２のコードに変換して出力する制御手段と、
前記制御手段から出力される前記第１および前記第２のコードに応じた発振周波数の発振信号を出力する発振器と、
を備えたことを特徴とするデジタル制御発振器。
【請求項２】
前記制御手段は、今回の発振器制御ワードと前回の発振器制御ワードとの差分を算出し、
差分が正の場合は、その差分を前記第２のコードに加算した場合に、「２＾（Ａ＋１）−２」を超えるか否かを判断し、「２＾（Ａ＋１）−２」を超えない場合には、差分を前記第２のコードに加算する一方、「２＾（Ａ＋１）−２」を超える場合には、第１コードに「１」を加算すると共に、前記第２のコード＝２＾Ａ−１とし、さらに、第２のコードに余剰分だけ加減算し、
差分が負の場合は、その差分を前記第２のコードから減算した場合に、「０」より小さくなるか否かを判断し、「０」より小さくならない場合には、差分を前記第２のコードから減算し、「０」より小さくなる場合には、第１コードから「１」を減算すると共に、前記第２のコード＝２＾Ａ−１とし、さらに、第２のコードに余剰分だけ加減算することを特徴とする請求項１に記載のデジタル制御発振器。
【請求項３】
前記発振器は、電流制御型発振器または容量制御型発振器であることを特徴とする請求項１または請求項２に記載のデジタル制御発振器。
【請求項４】
前記Ｎ＝８、前記Ａ＝３であることを特徴とする請求項１〜請求項３のいずれか１つに記載のデジタル制御発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２０５３３９（Ｐ２０１１−２０５３３９Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−６９８４７（Ｐ２０１０−６９８４７）
【出願日】平成２２年３月２５日（２０１０．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２５日（２０１０．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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