ＰＬＬ回路
【課題】ループフィルタの容量値を抑え、且つ動作を安定させることが可能なＰＬＬ回路を提供することを目的としている。
【解決手段】入力信号の位相と電圧制御発振回路の出力信号の位相とを比較し、位相差に応じた信号を出力する位相比較器と、前記位相比較器の出力信号に応じて充放電電流を生成するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑し第一の制御電圧を生成するループフィルタと、前記ループフィルタから出力される前記第一の制御電圧を所定の電圧になるよう第二の制御電圧を生成する制御電圧生成回路と、を備え、前記第一の制御電圧と前記第二の制御電圧とが前記電圧制御発振回路に入力される。
【解決手段】入力信号の位相と電圧制御発振回路の出力信号の位相とを比較し、位相差に応じた信号を出力する位相比較器と、前記位相比較器の出力信号に応じて充放電電流を生成するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑し第一の制御電圧を生成するループフィルタと、前記ループフィルタから出力される前記第一の制御電圧を所定の電圧になるよう第二の制御電圧を生成する制御電圧生成回路と、を備え、前記第一の制御電圧と前記第二の制御電圧とが前記電圧制御発振回路に入力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ループフィルタの容量値を抑え、且つ動作を安定させるＰＬＬ回路に関する。
【背景技術】
【０００２】
図１は従来のＰＬＬ（Phase-locked loop）回路を説明する図である。従来のＰＬＬ回路１０は、分周回路２、３、位相比較器４、チャージポンプ５、ループフィルタ６、電圧制御発信回路７により構成される。
【０００３】
ＰＬＬ回路１０では、外部から入力クロックが入力され、分周回路２で分周される。またＰＬＬ回路１０では、電圧制御発振回路７の出力クロックが分周回路３で分周される。分周回路２で分周された入力クロックと、分周回路３で分周された出力クロック（フィードバッククロック）との位相差および周波数差は、位相比較器４で比較される。位相比較器４からは、位相・周波数差に応じたアップパルス信号ＵＰおよびダウンパルス信号ＤＮがチャージポンプ５へ出力される。チャージポンプ５には、位相比較器４からのアップパルス信号ＵＰおよびダウンパルス信号ＤＮに応じたパルス電流が流れる。このパルス電流は、ループフィルタ６の容量に電荷が充電もしくは放電されることにより電圧に変換される。ループフィルタ６からは、上述したように変換された電圧が電圧制御発振回路７の発振周波数を制御するコントロール電圧として出力される。
【０００４】
図２は、従来のＰＬＬ回路の有するチャージポンプを示す図である。チャージポンプ５は、トランジスタＭ１、Ｍ２を有する。トランジスタＭ１のゲートには、アップパルス信号ＵＰを反転させた信号が入力される。トランジスタＭ２のゲートには、ダウンパルス信号ＤＮが入力される。
【０００５】
図３は、従来のＰＬＬ回路の有するループフィルタを示す図である。ループフィルタ６は、抵抗Ｒ、容量素子Ｃ１、Ｃ２を有する。
【０００６】
図４は、従来のＰＬＬ回路のボード線図を示す図である。図４において、零点Ｆ１＝１／（２π×Ｒ×Ｃ１）、ポール点Ｆ２＝１／（２π×Ｒ×Ｃ２）と表される。またＰＬＬ回路１０のループ帯域Ｆｃは、Ｋｖを電圧制御発振回路７のゲイン、Ｉｃｐをチャージポンプ６に流れる電流、Ｎは分周回路３の分周数としたとき、以下のように表される。
【０００７】
Ｆｃ＝Ｋｖ×Ｉｃｐ×Ｒ／（２π×Ｎ）
ＰＬＬ回路１０が安定な収束をするためには、Ｆ１＜Ｆｃ＜Ｆ２の条件を満たす必要があり、位相余裕が十分大きくなるようＦ１、Ｆ２を設定する必要がある。
【０００８】
ＰＬＬ回路１０では、位相比較器４の比較周波数が低くなると、ループの安定性を確保するためにループ帯域を下げる。ループ帯域を下げるとループフィルタ６の容量値（Ｃ１、Ｃ２）が大きくなり、例えば容量素子Ｃ１、Ｃ２をコンデンサで構成した場合には回路のレイアウト面積の増大を招く。
【０００９】
そこでレイアウト面積を小さくするため、ループフィルタ６の容量素子をＭＯＳ（Metal-Oxide-Semiconductor）トランジスタで構成することが一般的である。しかし、チャージポンプ５の出力が可変であるため、ループフィルタ６の容量素子であるＭＯＳトランジスタＭＯＳのゲート電圧も可変となる。このため、ＭＯＳトランジスタによって得られる容量値は変化する。ゲート電圧の変化による容量値の変化は、図５に示すように、ＭＯＳトランジスタの閾値電圧Ｖｔｈ付近で特に大きい。図５は、ＭＯＳトランジスタの容量値−ゲート電圧特性を示す図である。
【００１０】
レイアウト面積を小さくするための別の方法としては、ループフィルタ６の容量値を減らす方法がある。この方法では、チャージポンプ５に流れるパルス電流を減らすが、ループフィルタ６の容量素子のリーク電流によって電圧制御発振回路７の制御電圧が変動し、ジッタ特性劣化を引き起こす。
【００１１】
このような不具体の対応策として、例えば特許文献１では、リーク電流による電圧制御回路の制御電圧の変動を防止することが開示されている。また特許文献２には、安定なクロック信号を供給する遅延ロックループ回路が記載されている。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、リーク電流による微小電圧差を補償するためには、高精度な演算増幅器が必要である。また特許文献１ではサンプル・ホールド回路を使用しており、サンプル・ホールド回路の有するスイッチトランジスタ自身もオフリークが発生するため、電流誤差が増える。また、補償回路のスイッチング時には制御電圧にノイズが混入されることでジッタ特性劣化を引き起こしてしまう。
【００１３】
本発明は、上記事情を鑑みてこれを解決すべくなされたものであり、ループフィルタの容量値を抑え、且つ動作を安定させることが可能なＰＬＬ回路を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明は、上記目的を達成するために以下の如き構成を採用した。
【００１５】
本発明のＰＬＬ回路は、入力信号の位相と電圧制御発振回路の出力信号の位相とを比較し、位相差に応じた信号を出力する位相比較器と、前記位相比較器の出力信号に応じて充放電電流を生成するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑し第一の制御電圧を生成するループフィルタと、前記ループフィルタから出力される前記第一の制御電圧を所定の電圧になるよう第二の制御電圧を生成する制御電圧生成回路と、を備え、前記第一の制御電圧と前記第二の制御電圧とが前記電圧制御発振回路に入力される。
【００１６】
また本発明のＰＬＬ回路において、前記電圧制御発振回路は、バイアス回路とリングオシレータとを有し、前記バイアス回路は、前記第一の制御電圧を電流に変換し前記リングオシレータの遅延回路に電流を供給する第一のバイアス回路と、前記第二の制御電圧を電流に変換し前記リングオシレータの遅延回路に電流を供給する第二のバイアス回路と、を有する。
【００１７】
また本発明のＰＬＬ回路において、前記制御電圧生成回路の応答性は、前記第一の制御電圧の応答性よりも遅い。
【００１８】
また本発明のＰＬＬ回路において、前記電圧制御発振回路は、前記第一の制御電圧の変動に対する出力周波数の変動率が前記第二の制御電圧の変動に対する変動率よりも小さい。
【００１９】
また本発明のＰＬＬ回路において、前記制御電圧生成回路は、前記第一の制御電圧を所定の電圧になるよう負帰還をかけて制御し、前記電圧制御発振回路に出力する演算増幅回路からなる。
【００２０】
また本発明のＰＬＬ回路において、前記ループフィルタは、容量素子がＭＯＳトランジスタで形成されており、前記第一の制御電圧は、前記ＭＯＳトランジスタの飽和容量となる電圧に制御される。
【発明の効果】
【００２１】
本発明によれば、ループフィルタの容量値を抑え、且つ動作を安定させることができる。
【図面の簡単な説明】
【００２２】
【図１】従来のＰＬＬ（Phase-locked loop）回路を説明する図である。
【図２】従来のＰＬＬ回路の有するチャージポンプを示す図である。
【図３】従来のＰＬＬ回路の有するループフィルタを示す図である。
【図４】従来のＰＬＬ回路のボード線図を示す図である。
【図５】ＭＯＳトランジスタの容量値−ゲート電圧特性を示す図である。
【図６】本発明のＰＬＬ回路を示す図である。
【図７】本発明のＰＬＬ回路の有する電圧制御発振回路を示す図である。
【図８】本発明のＰＬＬ回路の有するバイアス回路を示す図である。
【図９】本発明のＰＬＬ回路の有するリングオシレータを説明する図である。
【発明を実施するための形態】
【００２３】
以下に図面を参照して本発明の実施形態について説明する。図６は、本発明のＰＬＬ回路を示す図である。
【００２４】
本実施形態のＰＬＬ回路１００は、分周回路１１０、１２０、位相比較器１３０、チャージポンプ１４０、ループフィルタ１５０、電圧制御発振回路（以下、ＶＣＯと呼ぶ）１６０、演算増幅回路１７０を有する。
【００２５】
本実施形態の分周回路１１０、１２０はＰＬＬ回路１００の逓倍設定を行う。分周回路１１０には、基準となる入力クロック信号が入力される。分周回路１２０には、ＶＣＯ１６０から出力される信号が入力される。分周回路１１０、１２０の出力は、位相比較器１３０へ入力される。
【００２６】
位相比較器１３０は、分周回路１１０で分周された基準信号と、分周回路１２０で分周された帰還信号との各位相を比較する。チャージポンプ１４０は位相比較器１３０の出力信号に応じて充放電電流を生成する。
【００２７】
ループフィルタ１５０は、チャージポンプ１４０の出力を平滑化する。ループフィルタ１５０の出力は、ＶＣＯ１６０に第一の制御電圧ＶＣＯＩＮ１として供給される。
【００２８】
ＶＣＯ１６０は、入力された制御電圧ＶＣＯＩＮ１と、演算増幅回路１７０から供給される制御電圧ＶＣＯＩＮ２に応じた周波数の出力信号を出力する。
【００２９】
本実施形態の演算増幅回路１７０の一方の入力には、ループフィルタ１５０の出力ある制御電圧ＶＣＯＩＮ１が供給される。演算増幅回路１７０の他方の入力には、基準電圧ＶＲＥＦが供給される。基準電圧ＶＲＥＦは、ＰＬＬ回路１００の内部で生成される固定の電圧である。本実施形態の演算増幅回路１７０は、制御電圧ＶＣＯＩＮ１が基準電圧ＶＲＥＦとなるように、制御電圧ＶＣＯＩＮ２を出力し、この制御電圧ＶＣＯＩＮ２に応じたＶＣＯ１６０の出力を位相比較器１３０へフィードバックすることで、制御電圧ＶＣＯＩＮ１を補正させる。すなわち本実施形態の演算増幅回路１７０は、制御電圧ＶＣＯＩＮ１を基準電圧ＶＲＥＦと同じ電圧となるようにし、制御電圧ＶＣＯＩＮ２を生成する制御電圧生成回路の役割を果たしている。
【００３０】
次に、図７を参照して本実施形態のＶＣＯ１６０について説明する。図７は、本発明のＰＬＬ回路の有する電圧制御発振回路を示す図である。
【００３１】
本実施形態のＶＣＯ１６０は、バイアス回路１６１、リングオシレータ１６２、差動−シングル変換回路１６３を有する。
【００３２】
バイアス回路１６１からは、制御信号Ｐｃｎｔ、Ｎｃｎｔが出力され、リングオシレータ１６２に供給される。リングオシレータ１６２の出力は、差動−シングル変換回路１６３の入力へ供給される。
【００３３】
本実施形態のバイアス回路１６１は、制御電圧ＶＣＯＩＮ１、ＶＣＯＩＮ２の上昇によってリングオシレータ１６２に供給する電流量を増やすように制御信号Ｐｃｎｔ、Ｎｃｎｔを出力する。また本実施形態のバイアス回路１６１は、制御電圧ＶＣＯＩＮ１、ＶＣＯＩＮ２の低下によってリングオシレータ１６２に供給する電流量を減らすように制御信号Ｐｃｎｔ、Ｎｃｎｔを出力する。リングオシレータ１６２は、複数の差動アンプ１６４により構成されており、バイアス回路１６１から供給される電流量に応じた周波数の信号を出力し、差動−シングル変換回路１６３によってシングルのクロックを出力する。
【００３４】
以下に図８を参照して本実施形態のバイアス回路１６１について説明する。図８は、本発明のＰＬＬ回路の有するバイアス回路を示す図である。
【００３５】
本実施形態のバイアス回路１６１は、制御電圧ＶＣＯＩＮ１を電圧−電流変換したものと、制御電圧ＶＣＯＩＮ２を電圧−電流変換したものとを加算し、カレントミラーで折り返してリングオシレータ１６２に供給する制御信号Ｐｃｎｔ、Ｎｃｎｔを出力する。
【００３６】
本実施形態のバイアス回路１６１は、トランジスタＭ１０〜Ｍ１４、抵抗Ｒ１、Ｒ２を有する。トランジスタＭ１０、Ｍ１１はＰＭＯＳトランジスタであり、トランジスタＭ１２〜Ｍ１４はＮＭＯＳトランジスタである。
【００３７】
トランジスタＭ１０のゲートとトランジスタＭ１１のゲートとは、トランジスタＭ１２のドレインとトランジスタＭ１３のドレインとに接続されている。トランジスタＭ１２のゲートには制御電圧ＶＣＯＩＮ１が供給され、制御電圧ＶＣＯＩＮ１が電流に変換される。トランジスタＭ１３のゲートには制御電圧ＶＣＯＩＮ２が供給され、制御電圧ＶＣＯＩＮ２が電流に変換される。トランジスタＭ１２のソースとグランドとの間には、抵抗Ｒ１が接続されている。トランジスタＭ１３のソースとグランドとの間には抵抗Ｒ２が接続されている。
【００３８】
またトランジスタＭ１０のゲートとトランジスタＭ１１のゲートとの接続点の電圧は、制御信号Ｐｃｎｔとして出力される。
【００３９】
トランジスタＭ１１のドレインは、トランジスタＭ１４のドレインと接続されている。またトランジスタＭ１４のドレインは、トランジスタＭ１４のゲートと接続されている。トランジスタＭ１４のゲートの電圧は、制御信号Ｎｃｎｔとして出力される。
【００４０】
本実施形態のバイアス回路１６１では、制御電圧ＶＣＯＩＮ２が供給されるトランジスタＭ１３のソースとグランドとの間に接続された抵抗Ｒ２の抵抗値を、抵抗Ｒ１の抵抗値よりも小さくした。本実施形態のバイアス回路１６１は、この構成により、制御電圧ＶＣＯＩＮ１の変動に対するＶＣＯ１６０の出力周波数の変動率を制御電圧ＶＣＯＩＮ２の変動に対するＶＣＯ１６０の出力周波数の変動率よりも小さくすることができる。
【００４１】
また本実施形態の制御電圧ＶＣＯＩＮ２を生成する演算増幅回路１７０は、制御電圧ＶＣＯＩＮ１の応答性よりも遅くなるよう形成する。すなわち本実施形態の演算増幅回路１７０の応答性は、ループフィルタ１５０の応答性よりも遅いものとした。
【００４２】
これによりＰＬＬ回路１００は、基準となる入力クロック信号に対する位相補正は制御電圧ＶＣＯＩＮ１に基づいて行い、温度等に起因する遅い変動する位相補正は制御電圧ＶＣＯＩＮ２に基づいて行うことができる。よって制御電圧ＶＣＯＩＮ１が所定の電圧となるように制御することができる。
【００４３】
次に図９を参照して本実施形態のＰＬＬ回路の有するリングオシレータを説明する。図９は、本発明のＰＬＬ回路の有するリングオシレータを説明する図である。
【００４４】
本実施形態のリングオシレータ１６２は、遅延要素である複数の差動アンプ１６４により構成されている。図９（Ａ）は、差動アンプ１６４を示した図であり、図９（Ｂ）は差動アンプをさらに詳細に示した図である。
【００４５】
図９（Ｂ）に示すように、差動アンプ１６４はトランジスタＭ２０〜Ｍ２４により構成されている。トランジスタＭ２０、Ｍ２２はＰＭＯＳトランジスタであり、それ以外はＮＭＯＳトランジスタである。
【００４６】
トランジスタＭ２０、Ｍ２２のゲートには、制御信号Ｐｃｎｔが供給される。トランジスタＭ２０のドレインとトランジスタＭ２１のドレインとが接続されており、この接続点の電圧が差動アンプ１６４の一方の出力Ｏ−となる。トランジスタＭ２１のゲートには、差動アンプ１６４の一方の入力Ｉ＋が供給される。
【００４７】
トランジスタＭ２２のドレインとトランジスタＭ２３のドレインとが接続されており、この接続点の電圧が差動アンプ１６４の他方の出力Ｏ＋となる。トランジスタＭ２３のゲートには、差動アンプ１６４の他方の入力Ｉ−が供給される。トランジスタＭ２１のソースとトランジスタＭ２３のソースとは、トランジスタＭ２４のドレインと接続されている。トランジスタＭ２４のゲートには、制御信号Ｎｃｎｔが供給される。
【００４８】
従来のＰＬＬ回路では、特に位相比較器での周波数の比較において、比較周波数が低い仕様ではループフィルタの容量値は大きくなってしまう。またＰＬＬ回路の出力周波数が高い仕様、広い周波数レンジが必要な仕様ではＶＣＯのゲインは大きくなるが、ループ帯域を上げられない場合ループフィルタの容量値は大きくなる。このため、ループフィルタをチップに内蔵する場合、チップサイズが増大してしまうという問題があった。
【００４９】
本実施形態によれば、バイアス回路１６１と演算増幅回路１７０とを有する構成とした。本実施形態は、この構成により、制御電圧ＶＣＯＩＮ１の変動に対するＶＣＯ１６０の出力周波数の変動率をこれまでよりも小さくでき、チャージポンプ１４０の出力を安定させてループフィルタ１５０を構成するＭＯＳトランジスタのゲートに供給される電圧を安定させる。したがって本実施形態では、ループフィルタ１５０を構成するトランジスタにおいて安定した容量値を得ることができ、ＰＬＬ回路１００の動作を安定させることができる。
【００５０】
また本実施形態において演算増幅回路１７０に入力される基準電圧ＶＲＥＦは、制御電圧ＶＣＯＩＮ１をループフィルタ１５０を形成するＭＯＳトランジスタが飽和容量となる電圧とするような値とする。本実施形態では、この構成により、チャージポンプ１４０の出力電圧が一定に制御され、常に安定した容量値を得ることができる。またループフィルタ１５０を形成するＭＯＳトランジスタの製造工程において特性にばらつきが生じた場合でも、ＭＯＳトランジスタの容量のＣＶ特性（ゲートに電圧を印加したときの容量の変化の特性）が変化することの影響を防止できる。
【００５１】
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
【符号の説明】
【００５２】
１００ ＰＬＬ回路
１１０、１２０ 分周回路
１３０ 位相比較器
１４０ チャージポンプ
１５０ ループフィルタ
１６０ 電圧制御発振回路（ＶＣＯ）
１７０ 演算増幅回路
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特開２００１−１８４７７８号公報
【特許文献２】特開２００８−７２５９７号公報
【技術分野】
【０００１】
本発明は、ループフィルタの容量値を抑え、且つ動作を安定させるＰＬＬ回路に関する。
【背景技術】
【０００２】
図１は従来のＰＬＬ（Phase-locked loop）回路を説明する図である。従来のＰＬＬ回路１０は、分周回路２、３、位相比較器４、チャージポンプ５、ループフィルタ６、電圧制御発信回路７により構成される。
【０００３】
ＰＬＬ回路１０では、外部から入力クロックが入力され、分周回路２で分周される。またＰＬＬ回路１０では、電圧制御発振回路７の出力クロックが分周回路３で分周される。分周回路２で分周された入力クロックと、分周回路３で分周された出力クロック（フィードバッククロック）との位相差および周波数差は、位相比較器４で比較される。位相比較器４からは、位相・周波数差に応じたアップパルス信号ＵＰおよびダウンパルス信号ＤＮがチャージポンプ５へ出力される。チャージポンプ５には、位相比較器４からのアップパルス信号ＵＰおよびダウンパルス信号ＤＮに応じたパルス電流が流れる。このパルス電流は、ループフィルタ６の容量に電荷が充電もしくは放電されることにより電圧に変換される。ループフィルタ６からは、上述したように変換された電圧が電圧制御発振回路７の発振周波数を制御するコントロール電圧として出力される。
【０００４】
図２は、従来のＰＬＬ回路の有するチャージポンプを示す図である。チャージポンプ５は、トランジスタＭ１、Ｍ２を有する。トランジスタＭ１のゲートには、アップパルス信号ＵＰを反転させた信号が入力される。トランジスタＭ２のゲートには、ダウンパルス信号ＤＮが入力される。
【０００５】
図３は、従来のＰＬＬ回路の有するループフィルタを示す図である。ループフィルタ６は、抵抗Ｒ、容量素子Ｃ１、Ｃ２を有する。
【０００６】
図４は、従来のＰＬＬ回路のボード線図を示す図である。図４において、零点Ｆ１＝１／（２π×Ｒ×Ｃ１）、ポール点Ｆ２＝１／（２π×Ｒ×Ｃ２）と表される。またＰＬＬ回路１０のループ帯域Ｆｃは、Ｋｖを電圧制御発振回路７のゲイン、Ｉｃｐをチャージポンプ６に流れる電流、Ｎは分周回路３の分周数としたとき、以下のように表される。
【０００７】
Ｆｃ＝Ｋｖ×Ｉｃｐ×Ｒ／（２π×Ｎ）
ＰＬＬ回路１０が安定な収束をするためには、Ｆ１＜Ｆｃ＜Ｆ２の条件を満たす必要があり、位相余裕が十分大きくなるようＦ１、Ｆ２を設定する必要がある。
【０００８】
ＰＬＬ回路１０では、位相比較器４の比較周波数が低くなると、ループの安定性を確保するためにループ帯域を下げる。ループ帯域を下げるとループフィルタ６の容量値（Ｃ１、Ｃ２）が大きくなり、例えば容量素子Ｃ１、Ｃ２をコンデンサで構成した場合には回路のレイアウト面積の増大を招く。
【０００９】
そこでレイアウト面積を小さくするため、ループフィルタ６の容量素子をＭＯＳ（Metal-Oxide-Semiconductor）トランジスタで構成することが一般的である。しかし、チャージポンプ５の出力が可変であるため、ループフィルタ６の容量素子であるＭＯＳトランジスタＭＯＳのゲート電圧も可変となる。このため、ＭＯＳトランジスタによって得られる容量値は変化する。ゲート電圧の変化による容量値の変化は、図５に示すように、ＭＯＳトランジスタの閾値電圧Ｖｔｈ付近で特に大きい。図５は、ＭＯＳトランジスタの容量値−ゲート電圧特性を示す図である。
【００１０】
レイアウト面積を小さくするための別の方法としては、ループフィルタ６の容量値を減らす方法がある。この方法では、チャージポンプ５に流れるパルス電流を減らすが、ループフィルタ６の容量素子のリーク電流によって電圧制御発振回路７の制御電圧が変動し、ジッタ特性劣化を引き起こす。
【００１１】
このような不具体の対応策として、例えば特許文献１では、リーク電流による電圧制御回路の制御電圧の変動を防止することが開示されている。また特許文献２には、安定なクロック信号を供給する遅延ロックループ回路が記載されている。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、リーク電流による微小電圧差を補償するためには、高精度な演算増幅器が必要である。また特許文献１ではサンプル・ホールド回路を使用しており、サンプル・ホールド回路の有するスイッチトランジスタ自身もオフリークが発生するため、電流誤差が増える。また、補償回路のスイッチング時には制御電圧にノイズが混入されることでジッタ特性劣化を引き起こしてしまう。
【００１３】
本発明は、上記事情を鑑みてこれを解決すべくなされたものであり、ループフィルタの容量値を抑え、且つ動作を安定させることが可能なＰＬＬ回路を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明は、上記目的を達成するために以下の如き構成を採用した。
【００１５】
本発明のＰＬＬ回路は、入力信号の位相と電圧制御発振回路の出力信号の位相とを比較し、位相差に応じた信号を出力する位相比較器と、前記位相比較器の出力信号に応じて充放電電流を生成するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑し第一の制御電圧を生成するループフィルタと、前記ループフィルタから出力される前記第一の制御電圧を所定の電圧になるよう第二の制御電圧を生成する制御電圧生成回路と、を備え、前記第一の制御電圧と前記第二の制御電圧とが前記電圧制御発振回路に入力される。
【００１６】
また本発明のＰＬＬ回路において、前記電圧制御発振回路は、バイアス回路とリングオシレータとを有し、前記バイアス回路は、前記第一の制御電圧を電流に変換し前記リングオシレータの遅延回路に電流を供給する第一のバイアス回路と、前記第二の制御電圧を電流に変換し前記リングオシレータの遅延回路に電流を供給する第二のバイアス回路と、を有する。
【００１７】
また本発明のＰＬＬ回路において、前記制御電圧生成回路の応答性は、前記第一の制御電圧の応答性よりも遅い。
【００１８】
また本発明のＰＬＬ回路において、前記電圧制御発振回路は、前記第一の制御電圧の変動に対する出力周波数の変動率が前記第二の制御電圧の変動に対する変動率よりも小さい。
【００１９】
また本発明のＰＬＬ回路において、前記制御電圧生成回路は、前記第一の制御電圧を所定の電圧になるよう負帰還をかけて制御し、前記電圧制御発振回路に出力する演算増幅回路からなる。
【００２０】
また本発明のＰＬＬ回路において、前記ループフィルタは、容量素子がＭＯＳトランジスタで形成されており、前記第一の制御電圧は、前記ＭＯＳトランジスタの飽和容量となる電圧に制御される。
【発明の効果】
【００２１】
本発明によれば、ループフィルタの容量値を抑え、且つ動作を安定させることができる。
【図面の簡単な説明】
【００２２】
【図１】従来のＰＬＬ（Phase-locked loop）回路を説明する図である。
【図２】従来のＰＬＬ回路の有するチャージポンプを示す図である。
【図３】従来のＰＬＬ回路の有するループフィルタを示す図である。
【図４】従来のＰＬＬ回路のボード線図を示す図である。
【図５】ＭＯＳトランジスタの容量値−ゲート電圧特性を示す図である。
【図６】本発明のＰＬＬ回路を示す図である。
【図７】本発明のＰＬＬ回路の有する電圧制御発振回路を示す図である。
【図８】本発明のＰＬＬ回路の有するバイアス回路を示す図である。
【図９】本発明のＰＬＬ回路の有するリングオシレータを説明する図である。
【発明を実施するための形態】
【００２３】
以下に図面を参照して本発明の実施形態について説明する。図６は、本発明のＰＬＬ回路を示す図である。
【００２４】
本実施形態のＰＬＬ回路１００は、分周回路１１０、１２０、位相比較器１３０、チャージポンプ１４０、ループフィルタ１５０、電圧制御発振回路（以下、ＶＣＯと呼ぶ）１６０、演算増幅回路１７０を有する。
【００２５】
本実施形態の分周回路１１０、１２０はＰＬＬ回路１００の逓倍設定を行う。分周回路１１０には、基準となる入力クロック信号が入力される。分周回路１２０には、ＶＣＯ１６０から出力される信号が入力される。分周回路１１０、１２０の出力は、位相比較器１３０へ入力される。
【００２６】
位相比較器１３０は、分周回路１１０で分周された基準信号と、分周回路１２０で分周された帰還信号との各位相を比較する。チャージポンプ１４０は位相比較器１３０の出力信号に応じて充放電電流を生成する。
【００２７】
ループフィルタ１５０は、チャージポンプ１４０の出力を平滑化する。ループフィルタ１５０の出力は、ＶＣＯ１６０に第一の制御電圧ＶＣＯＩＮ１として供給される。
【００２８】
ＶＣＯ１６０は、入力された制御電圧ＶＣＯＩＮ１と、演算増幅回路１７０から供給される制御電圧ＶＣＯＩＮ２に応じた周波数の出力信号を出力する。
【００２９】
本実施形態の演算増幅回路１７０の一方の入力には、ループフィルタ１５０の出力ある制御電圧ＶＣＯＩＮ１が供給される。演算増幅回路１７０の他方の入力には、基準電圧ＶＲＥＦが供給される。基準電圧ＶＲＥＦは、ＰＬＬ回路１００の内部で生成される固定の電圧である。本実施形態の演算増幅回路１７０は、制御電圧ＶＣＯＩＮ１が基準電圧ＶＲＥＦとなるように、制御電圧ＶＣＯＩＮ２を出力し、この制御電圧ＶＣＯＩＮ２に応じたＶＣＯ１６０の出力を位相比較器１３０へフィードバックすることで、制御電圧ＶＣＯＩＮ１を補正させる。すなわち本実施形態の演算増幅回路１７０は、制御電圧ＶＣＯＩＮ１を基準電圧ＶＲＥＦと同じ電圧となるようにし、制御電圧ＶＣＯＩＮ２を生成する制御電圧生成回路の役割を果たしている。
【００３０】
次に、図７を参照して本実施形態のＶＣＯ１６０について説明する。図７は、本発明のＰＬＬ回路の有する電圧制御発振回路を示す図である。
【００３１】
本実施形態のＶＣＯ１６０は、バイアス回路１６１、リングオシレータ１６２、差動−シングル変換回路１６３を有する。
【００３２】
バイアス回路１６１からは、制御信号Ｐｃｎｔ、Ｎｃｎｔが出力され、リングオシレータ１６２に供給される。リングオシレータ１６２の出力は、差動−シングル変換回路１６３の入力へ供給される。
【００３３】
本実施形態のバイアス回路１６１は、制御電圧ＶＣＯＩＮ１、ＶＣＯＩＮ２の上昇によってリングオシレータ１６２に供給する電流量を増やすように制御信号Ｐｃｎｔ、Ｎｃｎｔを出力する。また本実施形態のバイアス回路１６１は、制御電圧ＶＣＯＩＮ１、ＶＣＯＩＮ２の低下によってリングオシレータ１６２に供給する電流量を減らすように制御信号Ｐｃｎｔ、Ｎｃｎｔを出力する。リングオシレータ１６２は、複数の差動アンプ１６４により構成されており、バイアス回路１６１から供給される電流量に応じた周波数の信号を出力し、差動−シングル変換回路１６３によってシングルのクロックを出力する。
【００３４】
以下に図８を参照して本実施形態のバイアス回路１６１について説明する。図８は、本発明のＰＬＬ回路の有するバイアス回路を示す図である。
【００３５】
本実施形態のバイアス回路１６１は、制御電圧ＶＣＯＩＮ１を電圧−電流変換したものと、制御電圧ＶＣＯＩＮ２を電圧−電流変換したものとを加算し、カレントミラーで折り返してリングオシレータ１６２に供給する制御信号Ｐｃｎｔ、Ｎｃｎｔを出力する。
【００３６】
本実施形態のバイアス回路１６１は、トランジスタＭ１０〜Ｍ１４、抵抗Ｒ１、Ｒ２を有する。トランジスタＭ１０、Ｍ１１はＰＭＯＳトランジスタであり、トランジスタＭ１２〜Ｍ１４はＮＭＯＳトランジスタである。
【００３７】
トランジスタＭ１０のゲートとトランジスタＭ１１のゲートとは、トランジスタＭ１２のドレインとトランジスタＭ１３のドレインとに接続されている。トランジスタＭ１２のゲートには制御電圧ＶＣＯＩＮ１が供給され、制御電圧ＶＣＯＩＮ１が電流に変換される。トランジスタＭ１３のゲートには制御電圧ＶＣＯＩＮ２が供給され、制御電圧ＶＣＯＩＮ２が電流に変換される。トランジスタＭ１２のソースとグランドとの間には、抵抗Ｒ１が接続されている。トランジスタＭ１３のソースとグランドとの間には抵抗Ｒ２が接続されている。
【００３８】
またトランジスタＭ１０のゲートとトランジスタＭ１１のゲートとの接続点の電圧は、制御信号Ｐｃｎｔとして出力される。
【００３９】
トランジスタＭ１１のドレインは、トランジスタＭ１４のドレインと接続されている。またトランジスタＭ１４のドレインは、トランジスタＭ１４のゲートと接続されている。トランジスタＭ１４のゲートの電圧は、制御信号Ｎｃｎｔとして出力される。
【００４０】
本実施形態のバイアス回路１６１では、制御電圧ＶＣＯＩＮ２が供給されるトランジスタＭ１３のソースとグランドとの間に接続された抵抗Ｒ２の抵抗値を、抵抗Ｒ１の抵抗値よりも小さくした。本実施形態のバイアス回路１６１は、この構成により、制御電圧ＶＣＯＩＮ１の変動に対するＶＣＯ１６０の出力周波数の変動率を制御電圧ＶＣＯＩＮ２の変動に対するＶＣＯ１６０の出力周波数の変動率よりも小さくすることができる。
【００４１】
また本実施形態の制御電圧ＶＣＯＩＮ２を生成する演算増幅回路１７０は、制御電圧ＶＣＯＩＮ１の応答性よりも遅くなるよう形成する。すなわち本実施形態の演算増幅回路１７０の応答性は、ループフィルタ１５０の応答性よりも遅いものとした。
【００４２】
これによりＰＬＬ回路１００は、基準となる入力クロック信号に対する位相補正は制御電圧ＶＣＯＩＮ１に基づいて行い、温度等に起因する遅い変動する位相補正は制御電圧ＶＣＯＩＮ２に基づいて行うことができる。よって制御電圧ＶＣＯＩＮ１が所定の電圧となるように制御することができる。
【００４３】
次に図９を参照して本実施形態のＰＬＬ回路の有するリングオシレータを説明する。図９は、本発明のＰＬＬ回路の有するリングオシレータを説明する図である。
【００４４】
本実施形態のリングオシレータ１６２は、遅延要素である複数の差動アンプ１６４により構成されている。図９（Ａ）は、差動アンプ１６４を示した図であり、図９（Ｂ）は差動アンプをさらに詳細に示した図である。
【００４５】
図９（Ｂ）に示すように、差動アンプ１６４はトランジスタＭ２０〜Ｍ２４により構成されている。トランジスタＭ２０、Ｍ２２はＰＭＯＳトランジスタであり、それ以外はＮＭＯＳトランジスタである。
【００４６】
トランジスタＭ２０、Ｍ２２のゲートには、制御信号Ｐｃｎｔが供給される。トランジスタＭ２０のドレインとトランジスタＭ２１のドレインとが接続されており、この接続点の電圧が差動アンプ１６４の一方の出力Ｏ−となる。トランジスタＭ２１のゲートには、差動アンプ１６４の一方の入力Ｉ＋が供給される。
【００４７】
トランジスタＭ２２のドレインとトランジスタＭ２３のドレインとが接続されており、この接続点の電圧が差動アンプ１６４の他方の出力Ｏ＋となる。トランジスタＭ２３のゲートには、差動アンプ１６４の他方の入力Ｉ−が供給される。トランジスタＭ２１のソースとトランジスタＭ２３のソースとは、トランジスタＭ２４のドレインと接続されている。トランジスタＭ２４のゲートには、制御信号Ｎｃｎｔが供給される。
【００４８】
従来のＰＬＬ回路では、特に位相比較器での周波数の比較において、比較周波数が低い仕様ではループフィルタの容量値は大きくなってしまう。またＰＬＬ回路の出力周波数が高い仕様、広い周波数レンジが必要な仕様ではＶＣＯのゲインは大きくなるが、ループ帯域を上げられない場合ループフィルタの容量値は大きくなる。このため、ループフィルタをチップに内蔵する場合、チップサイズが増大してしまうという問題があった。
【００４９】
本実施形態によれば、バイアス回路１６１と演算増幅回路１７０とを有する構成とした。本実施形態は、この構成により、制御電圧ＶＣＯＩＮ１の変動に対するＶＣＯ１６０の出力周波数の変動率をこれまでよりも小さくでき、チャージポンプ１４０の出力を安定させてループフィルタ１５０を構成するＭＯＳトランジスタのゲートに供給される電圧を安定させる。したがって本実施形態では、ループフィルタ１５０を構成するトランジスタにおいて安定した容量値を得ることができ、ＰＬＬ回路１００の動作を安定させることができる。
【００５０】
また本実施形態において演算増幅回路１７０に入力される基準電圧ＶＲＥＦは、制御電圧ＶＣＯＩＮ１をループフィルタ１５０を形成するＭＯＳトランジスタが飽和容量となる電圧とするような値とする。本実施形態では、この構成により、チャージポンプ１４０の出力電圧が一定に制御され、常に安定した容量値を得ることができる。またループフィルタ１５０を形成するＭＯＳトランジスタの製造工程において特性にばらつきが生じた場合でも、ＭＯＳトランジスタの容量のＣＶ特性（ゲートに電圧を印加したときの容量の変化の特性）が変化することの影響を防止できる。
【００５１】
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
【符号の説明】
【００５２】
１００ ＰＬＬ回路
１１０、１２０ 分周回路
１３０ 位相比較器
１４０ チャージポンプ
１５０ ループフィルタ
１６０ 電圧制御発振回路（ＶＣＯ）
１７０ 演算増幅回路
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特開２００１−１８４７７８号公報
【特許文献２】特開２００８−７２５９７号公報
【特許請求の範囲】
【請求項１】
入力信号の位相と電圧制御発振回路の出力信号の位相とを比較し、位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号に応じて充放電電流を生成するチャージポンプ回路と、
前記チャージポンプ回路の出力を平滑し第一の制御電圧を生成するループフィルタと、
前記ループフィルタから出力される前記第一の制御電圧を所定の電圧になるよう第二の制御電圧を生成する制御電圧生成回路と、を備え、
前記第一の制御電圧と前記第二の制御電圧とが前記電圧制御発振回路に入力されるＰＬＬ回路。
【請求項２】
前記電圧制御発振回路は、
バイアス回路とリングオシレータとを有し、
前記バイアス回路は、
前記第一の制御電圧を電流に変換し前記リングオシレータの遅延回路に電流を供給する第一のバイアス回路と、
前記第二の制御電圧を電流に変換し前記リングオシレータの遅延回路に電流を供給する第二のバイアス回路と、を有する請求項１記載のＰＬＬ回路。
【請求項３】
前記制御電圧生成回路の応答性は、前記第一の制御電圧の応答性よりも遅い請求項１又は２記載のＰＬＬ回路。
【請求項４】
前記電圧制御発振回路は、
前記第一の制御電圧の変動に対する出力周波数の変動率が前記第二の制御電圧の変動に対する変動率よりも小さい請求項１ないし３の何れか一項に記載のＰＬＬ回路。
【請求項５】
前記制御電圧生成回路は、
前記第一の制御電圧を所定の電圧になるよう負帰還をかけて制御し、前記電圧制御発振回路に出力する演算増幅回路からなる請求項１ないし４の何れか一項に記載のＰＬＬ回路。
【請求項６】
前記ループフィルタは、容量素子がＭＯＳトランジスタで形成されており、
前記第一の制御電圧は、前記ＭＯＳトランジスタの飽和容量となる電圧に制御される請求項１ないし５の何れか一項に記載のＰＬＬ回路。
【請求項１】
入力信号の位相と電圧制御発振回路の出力信号の位相とを比較し、位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号に応じて充放電電流を生成するチャージポンプ回路と、
前記チャージポンプ回路の出力を平滑し第一の制御電圧を生成するループフィルタと、
前記ループフィルタから出力される前記第一の制御電圧を所定の電圧になるよう第二の制御電圧を生成する制御電圧生成回路と、を備え、
前記第一の制御電圧と前記第二の制御電圧とが前記電圧制御発振回路に入力されるＰＬＬ回路。
【請求項２】
前記電圧制御発振回路は、
バイアス回路とリングオシレータとを有し、
前記バイアス回路は、
前記第一の制御電圧を電流に変換し前記リングオシレータの遅延回路に電流を供給する第一のバイアス回路と、
前記第二の制御電圧を電流に変換し前記リングオシレータの遅延回路に電流を供給する第二のバイアス回路と、を有する請求項１記載のＰＬＬ回路。
【請求項３】
前記制御電圧生成回路の応答性は、前記第一の制御電圧の応答性よりも遅い請求項１又は２記載のＰＬＬ回路。
【請求項４】
前記電圧制御発振回路は、
前記第一の制御電圧の変動に対する出力周波数の変動率が前記第二の制御電圧の変動に対する変動率よりも小さい請求項１ないし３の何れか一項に記載のＰＬＬ回路。
【請求項５】
前記制御電圧生成回路は、
前記第一の制御電圧を所定の電圧になるよう負帰還をかけて制御し、前記電圧制御発振回路に出力する演算増幅回路からなる請求項１ないし４の何れか一項に記載のＰＬＬ回路。
【請求項６】
前記ループフィルタは、容量素子がＭＯＳトランジスタで形成されており、
前記第一の制御電圧は、前記ＭＯＳトランジスタの飽和容量となる電圧に制御される請求項１ないし５の何れか一項に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１８８３２３（Ｐ２０１１−１８８３２３Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５２５６６（Ｐ２０１０−５２５６６）
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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