【課題】参照クロックの生成のために、３６０度の位相差の素子数が特定される際に、遅延素子の温度等が変化しても、特定時間が長くならないこと。
【解決手段】遅延素子の温度等の動作状況情報を取得する動作状況認識部１１０と、前記動作状況情報に対応する遅延制御情報を生成する初期遅延決定部１２０と、前記遅延制御情報による遅延クロックを生成する可変遅延回路１３０と、位相差を検出する位相比較回路１４０と、検出に応じ、３６０度の位相差の遅延制御情報を特定する遅延制御回路１５０とを含むＤＬＬ回路。 （もっと読む）

【課題】簡単な構成により、ロックするまでの時間を大幅に短縮化したＤＬＬ回路を実現する。
【解決手段】切換回路１５によって位相比較器１３をＤＬＬループから切り放しておき、第１可変遅延回路１１の出力クロックＣＬＫ２の立上りエッジによってカウンタ１４のカウントを開始し、第１可変遅延回路１１への入力クロックＣＬＫ１の立上りクロックのエッジによってそのカウントを停止させる。そして、入力クロックＣＬＫ１の立上りエッジのタイミングで、切換回路１５により位相比較器１３をＤＬＬループに接続するとともに、カウンタ１４のカウンタ値に相当する段数に、第１可変遅延回路１１の遅延セル段数を設定してから、通常のＤＬＬロック動作を行わせる。 （もっと読む）

【課題】回路面積を大きくすることなく、遅延ロックループ回路を提供すること
【解決手段】逓倍ＰＬＬ１０７は、基準クロックを逓倍して出力する。ＤＬＬ２１１は、逓倍ＰＬＬ１０７から出力されたクロックと、逓倍ＰＬＬ１０７から出力されたクロックを遅延させたクロックと、を比較し、比較結果に基づいて所定の遅延量を持つ遅延信号を生成する。遅延制御信号演算回路１０８は、ＤＬＬ２１１が生成した遅延信号に基づき、所望の遅延制御信号を生成する。第１の遅延回路１０２は、遅延制御信号演算回路１０８が生成した遅延制御信号に基づいて、入力信号を遅延させる。 （もっと読む）

【課題】周波数逓倍回路を提供する。
【解決手段】周波数逓倍回路（１００）は、遅延ラインとクロック合成回路（ＴＯＧ）を備える。遅延ラインは、その一端でリファレンスクロック（１０２）を受けて、一周期に一致した複数の遅延素子（１０１）からクロックタップ出力を発生させる。クロック合成回路（ＴＯＧ）は、一対のタップ出力に応答して、各タップ出力から出力クロックパルスの立ち上がり及び立ち下がりエッジを発生させる。出力クロックの周期は入力クロックの周期よりも短い。遅延ラインは、遅延素子（１０１）の周期に一致するように遅延ロックループに含まれてもよい。所定数の遅延段タップ出力に接続された入力を有し、相補出力を供給する、複数の合成回路セル（ＴＯＧ）が設けられる。セレクタ（１０６）は、位相検出器（１１２）からの選択制御信号に応答して、合成セルの１つに係る一対の相補出力のうちの一方から出力を選択する。 （もっと読む）

【課題】外部電源電圧のレベル変動とは関係なく安定的に遅延固定動作を行う遅延固定ループ回路を提供する。
【解決手段】外部電源電圧のレベルを検出する電圧レベル検出部２８０と、ソースクロック及びフィードバッククロックの位相を比較する位相比較部２００と、電圧レベル検出部２８０の出力信号に応じて、第１および第２遅延ユニット単位のうち何れか一方を開始遅延ユニット単位として、他方を連結遅延ユニット単位としてそれぞれ指定し、位相比較部２００の出力信号に応答して、遅延量が、所定の遅延量までは前記開始遅延ユニット単位で、前記所定の遅延量以後には前記連結遅延ユニット単位で前記ソースクロックを遅延させ、遅延固定クロックＤＬＬＣＬＫとして出力するクロック遅延部２２０と、前記遅延固定クロックに前記ソースクロックの実際の遅延条件を反映して、前記フィードバッククロックとして出力する遅延複製モデル部２４０とを備える。 （もっと読む）

【課題】ＤＬＬ回路のロックに要する時間を短縮する。
【解決手段】外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相差量を検出する位相差量検出回路１００と、位相差量に基づいて外部クロック信号ＣＬＫを遅延させることにより内部クロック信号ＬＣＬＫを生成する可変遅延回路２１と、内部クロック信号ＬＣＬＫを遅延させることによりレプリカクロック信号ＲＣＬＫを生成するレプリカバッファ２４とを備える。本発明によれば、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が進んでいるか或いは遅れているではなく、その位相差量に基づいて可変遅延回路２１が制御されることから、位相差量が大きい場合であっても、高速にＤＬＬ回路をロックさせることが可能となる。 （もっと読む）

【課題】閉ループ・クロック訂正方法および閉ループ・クロック訂正制御システム適応装置を提供する。
【解決手段】閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。補間出力クロック位相は、遅延されて測定デバイス用のクロックを形成する。２つ以上の調整された入力信号は、測定デバイス上で補間出力クロック位相の範囲にわたって測定される。測定デバイスからのサンプル情報を使用して、同位相クロックおよび直交位相クロック上の誤差が決定される。同位相クロックおよび直交位相クロックは、決定された誤差情報を使用して適応される。 （もっと読む）

無線デバイスによって受信された信号の搬送周波数とこのデバイスにとってローカルな基準信号との間の周波数誤差を修正するための方法および装置。ある幾つかの態様ではこのような方法は一般に、基準周波数を生成するＬＯと無線周波数（ＲＦ）位相ロックループ（ＰＬＬ）とディジタルローテータとを有する受信機において信号を受信することと、上記受信された信号の搬送周波数と上記ＬＯ基準周波数との間の周波数差を推定することと、上記推定された周波数差を上記ＲＦ ＰＬＬと上記ディジタルローテータとに適用することと、を含む。
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【課題】無線送信用の電力増幅器の出力をフィードバックする位相補正装置及び位相補正方法において、フィードバック系の安定性を向上させたものを提供すること。
【解決手段】位相検出器１０により検出された位相誤差（電圧ＣＶ）に対して、想定される位相誤差の全範囲でスイープさせた位相量（スイープ信号の電圧Ｖ_ＳＷＰ）を付加して、位相補正の目標値（電圧ＣＶ’）とする。これにより、位相補正処理の初期において、ＰＬＬのロックレンジへの引き込みを素早く行う。 （もっと読む）

【課題】入力された信号に所定の遅延時間を安定的に挿入し得る遅延信号生成回路及び遅延回路を提供する。
【解決手段】遅延信号生成回路は、供給される電源の電圧によって、その遅延時間が変化する、１又は複数の第１遅延回路と、前記第１遅延回路と同一の回路構成を有しており、供給される電源の電圧によって、その遅延時間が変化する第２遅延回路と、前記第１遅延回路と前記第２遅延回路に電源を供給する、制御電源回路とを有する、電源供給回路と、を備えるとともに、前記制御電源回路は、入力クロック信号と遅延クロック信号との間の位相差を検出し、前記位相差に基づいて、前記入力クロック信号と前記遅延クロック信号との間の位相差が解消されるように、前記第１遅延回路と前記第２遅延回路に供給する電源の電圧を制御する。 （もっと読む）

【課題】外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供する。
【解決手段】ＤＬＬ回路１は、制御部１０と、第１および第２のノードＮＤ（０），ＮＤ（ｎ）間に直列接続されたｎ個（ｎは２以上の整数）の遅延部Ｄ（１）〜Ｄ（ｎ）とを含む。第１のノードＮＤ（０）には外部クロック信号ＣＬＫＩＮが入力される。制御部１０は、ｎ個の遅延部Ｄ（１）〜Ｄ（ｎ）のうち所定の２個の遅延部Ｄ（４），Ｄ（ｎ）の出力信号ＣＬＫＡ，ＣＬＫＢの位相差に応じた制御電圧ＶＣを出力する。各遅延部Ｄは互いに同一の構成を有し、入力された信号に対して制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する遅延バッファＩと、遅延バッファＩの出力を電源電圧の振幅を有する矩形波に整形して出力する整形バッファＪとを含む。遅延部Ｄ（４）〜Ｄ（ｎ）の出力信号が遅延クロック信号として用いられる。 （もっと読む）

【課題】ＳＳＣのジッタを抑制し、ＳＳＣの変調度を滑らかに遷移させることが可能なＳＳＣ生成機能を有するＰＬＬ回路及び通信装置を提供する。
【解決手段】ＳＳＣコントローラ１８は、ＳＳＣの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう位相補間器１５を制御し、出力クロック信号Ｃ＿ＯＵＴの変調度を周期的に変更させる。さらに、ＳＳＣコントローラ１８は、帰還クロック信号Ｃ＿ＦＢの一周期内において位相補間器１５より出力される位相シフト信号Ｃ＿ＰＳに与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に基本遅延量Δ以下となるよう制御する。ここで、基本遅延量Δは、出力クロック信号Ｃ＿ＯＵＴの周期Ｔ＿ＯＵＴを位相補間器１５の位相分解能Ｎｒで除算した値（つまり、Ｔ＿ＯＵＴ／Ｎｒ）である。 （もっと読む）

位相ロックループが複数のデジタル入力を有する多相発振器を利用する。時間に関して互いにオフセットされた複数のＤＱフリップフロップが、複数の制御信号を生成して、発振器から制御位相情報をデジタル形式で取り出す。発振器における任意の２つのデジタル入力間に接続されたＤＱフリップフロップが、進行波の方向を判定する。その方向と位相情報とにより、ルックアップテーブルがアドレス指定され、発振器の現時点のフラクショナル位相が判定される。発振器周波数を低減するために、Ｎ分周回路が用いられる。発振器に関する全位相表示信号が、現時点のフラクショナル位相を用いて判定される。この全位相を基準位相と比較して、発振器に対する修正を行うための制御信号を生成する。フィードフォワード経路において、分周器が、発振器からの高周波信号をより低い所望の周波数に分割し、それにより位相分解能を向上させる。 （もっと読む）

【課題】内部クロック信号の位相を高精度に調整するタイミング調整回路、タイミング調整方法及び補正値算出方法を提供すること。
【解決手段】位相調整回路３１は、マスタＤＬＬ回路１１の第１遅延回路２１から位相比較回路２２までの配線によって生じる遅延時間を補正する第１段数補正値と、スレーブＤＬＬ回路１２の入力バッファ回路３３と出力バッファ回路３４によって生じる遅延時間を補正する第２段数補正値を位相調整値Ｄｐに付与する。位相調整回路３１は、位相調整値Ｄｐを第２遅延回路３２に出力する。第２遅延回路３２は、位相調整値Ｄｐに応じた段数のバッファ回路（遅延素子）を直列に接続する。 （もっと読む）

【課題】入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知し、レジスタ制御型遅延固定ループ回路の動作を制御することができる遅延固定ループ回路を提供する。
【解決手段】ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して遅延固定信号を生成する位相比較部２００と、前記遅延固定信号に応答して、前記ソースクロックを遅延させて遅延固定クロックとして出力し、限界遅延量に達した後にも遅延固定が行われない場合に遅延終了信号を活性化させるクロック遅延部２２０と、前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映し、前記フィードバッククロックとして出力する遅延複製モデル部２４０と、前記遅延固定信号および前記遅延終了信号に応答して遅延固定動作を終了させる遅延固定動作制御部２５０とを備える。 （もっと読む）

【課題】時間遅延量の最適値制御が行える時間デジタル変換器を提供すること。
【解決手段】入力されるクロック信号を多段に遅延する複数の遅延段を有し、該複数の遅延段の少なくとも１つが可変遅延段である遅延回路と、前記遅延回路の遅延段と同数個設けられ、参照信号の入力に応答して並列に対応する遅延段の出力を取り込む複数のフリップフロップと、前記複数のフリップフロップの各出力の立ち上がりと立ち下がりの一方または両方を検出するエッジ検出回路と、前記エッジ検出回路が検出したエッジ数をカウントするカウンタ回路と、前記カウンタ回路がカウントしたエッジ数に応じて前記可変遅延段の遅延量を制御する制御回路とを備える。 （もっと読む）

【課題】矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。
【解決手段】シュミットコンパレータ１０２からの出力信号ＶdoでスイッチＳＷ3を制御し、コンデンサＣstへの充電電流を供給する電流源Ｉ1と、放電電流を供給する電流源Ｉ2とのいずれかを選択する。入力信号ＶdiでスイッチＳＷ1，ＳＷ2を制御することで、選択された電流源からの電流供給がオン／オフされる。シュミットコンパレータ１０２はコンデンサＣstの電圧Ｖstに応じてＶdoを切り替える。Ｖdiの立ち上がり時には、ＶdiのＨレベル期間にてコンデンサＣstへ充電電流を供給し、Ｖdiの立ち下がり時には、ＶdiのＬレベル期間にてコンデンサＣstへ放電電流を供給する。 （もっと読む）

【課題】オーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供する。
【解決手段】多相クロックを生成する多相クロック生成部２００と、多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部２０５と、多相クロックの本数分の遅延回路を有し、多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、位相制御信号に基づいて調整することで多相クロック間の位相差を調整する位相調整部２０３と、を備え、各遅延回路３００は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、複数のインバーターから選択される一つインバーターの出力抵抗と、後段に接続したインバーターの入力容量の積に基づいて通過時間を調整する。 （もっと読む）

【課題】簡単な回路または簡単な処理によりスキュー調整する。
【解決手段】集積回路３は、入力された外クロック信号を遅延させた内クロック信号を出力するクロック遅延回路４３と、入力されたデータ信号を内クロック信号によりラッチするラッチ回路４５と、クロック遅延回路４３に対して、外クロック信号に対する内クロック信号の遅延量として、複数の遅延量を設定する遅延量設定回路５８と、複数の遅延量それぞれの設定の下でのラッチ回路４５の出力信号を判定するラッチ判定回路５２と、ラッチ判定回路５２による複数の遅延量それぞれについての複数の判定値を記憶する記憶部５３と、記憶部５３に記憶された複数の判定値とクロック遅延回路４３に設定した複数の遅延量との関係から、クロック遅延回路４３による内クロック信号の遅延量を取得する遅延量取得部とを有する。 （もっと読む）

【課題】デューティサイクルエラーを最小化し、消費電流を減少させる。
【解決手段】信号周波数変更回路は、クロック信号を遅延制御信号に相応する第１遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第１遅延時間に比べて小さい第２遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線；位相固定完了信号を生成する検出部；前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備える。 （もっと読む）