【課題】入力クロックの周波数変化に依存して変調プロファイルが変化しないスペクトラム拡散クロックジェネレータを提供する。
【解決手段】スペクトラム拡散クロックジェネレータは、切替信号に応じて入力クロックを遅延し、出力クロックとして出力する遅延ラインと、入力クロックの周期を計測する入力クロック周期計測部と、入力クロック周期計測部の計測結果に応じて、１変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、算出されたクロックサイクル数および変調ステップ幅に基づいて切替信号を生成する遅延ライン制御部とを備えている。 （もっと読む）

【課題】階層的遅延ラインを有するディレイロックループのディレイロック状態を検出し、ディレイロック状態の情報の使用が可能な半導体素子を提供する。
【解決手段】
コース遅延ライン及びファイン遅延ラインを有する階層的遅延ライン構造のディレイロックループブロックと、ディレイロックループブロックから出力された位相比較信号及びコース遅延調整終了信号に応答してコース遅延調整終了時点での比較対象クロックの位相状態を記憶する位相状態記憶手段と、位相比較信号、コース遅延調整終了信号及び位相状態記憶手段から出力された位相状態信号に応答して、ファイン遅延調整に係る位相比較信号の遷移時点を検出して、その時点にアサートされるディレイロック信号を生成するディレイロック状態検出手段とを備えてなる。 （もっと読む）

【課題】出力ドライバのスイング能力を変化させた場合に生じるリードデータのスキューをキャンセルする。
【解決手段】リードデータＤＱを外部に出力する出力ドライバ９０と、出力ドライバ９０のスイング能力を設定するモードレジスタ５３とを備える。出力ドライバ９０によって駆動されるリードデータＤＱの遷移開始タイミングは、モードレジスタ５３に設定された出力ドライバ９０のスイング能力が相対的に大きく設定されている場合には相対的に早められ、モードレジスタ５３に設定された出力ドライバ９０のスイング能力が相対的に小さく設定されている場合には相対的に遅らせる。これにより、出力ドライバ９０のスイング能力に関わらず、リードデータＤＱがしきい値レベルを超えるタイミングを所望のタイミングに一致させることが可能となる。 （もっと読む）

【課題】 駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置を提供する。
【解決手段】 パルスエッジ選択回路が、複数のクロックから１つのクロックを選択して通過させる入力段と、前記１つのクロックをエッジ検出回路に出力する出力段とを有し、クロックの立ち下がりエッジを検出して、第１のクロックの立ち下がりエッジで立ち上がり、第２のクロックの立ち下がりエッジで立ち下がるパルスを生成するエッジ検出回路の場合に、前記出力段は、複数の入力端を有する複数のＮＯＲゲート及び複数の入力端を有する複数のＮＡＮＤゲートを交互に組み合わせて接続されており、前記第１及び第２のクロックを出力する出力ゲートにはＮＯＲゲートが使用される。立ち上がりエッジでパルスを生成する場合、出力ゲートにはＮＡＮＤゲートが使用される。 （もっと読む）

【課題】Ｎ相クロックの相間スキューの検出を行なうための基準クロックを半導体集積回路内で生成する。
【解決手段】分周回路１４は、Ｎ相（４相）クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４をＮ＋１個（６個）の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）に分周し、位相比較対象クロック生成回路１２は、分周クロックＡ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）から位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４を生成する。位相比較基準クロック生成回路１３は、分周クロックＡ４（−１）／Ａ１（０）／・・・／Ａ１（＋１）から所定の組み合わせと演算規則に従いＮ個（４個）の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。そして、位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４と基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４のそれぞれの位相差を検出する。 （もっと読む）

【課題】別途のジッタ計測装備を使用せずとも位相同期ループのジッタ水準を検出できる位相同期ループのジッタ検出方法及び装置を得る。
【解決手段】基準クロックとフィードバッククロックとの位相差信号を検出し、その位相差信号によって一定の周波数の発振信号を生成する位相同期ループと、入力遅延制御信号によって多数のキャパシタをスイッチングし、前記位相同期ループからの前記位相差信号を前記遅延制御信号によって遅延させる可変位相遅延部と、前記位相同期ループからの前記位相差信号と前記可変位相遅延部によって遅延された位相差信号とを比較し、前記位相差信号の遅延期間を検出する比較部と、前記比較部から検出された遅延期間以後にロック範囲内に位置することを検出するロック検出部とを備える。 （もっと読む）

【課題】従来では、基準クロック生成回路が生成するクロックにジッタが発生するという問題があった。
【解決手段】本発明にかかるジッタ除去回路は、基準クロック５１のジッタを除去するジッタ除去回路であって、サンプリングクロック５２に同期して基準クロック５１のエッジを検出するラッチ回路１２と、基準クロック５１のエッジ間隔をカウントするカウンタ１３と、各エッジ間隔のカウント数に基づいて基準クロック５１の位相を調整する位相調整回路１４と、を備える。 （もっと読む）

【課題】回路規模および消費電力を削減すること。
【解決手段】クロックデータリカバリー回路３では、クロック発生器３００のサンプリングクロックに応答してＡ／Ｄ変換器３０１がＡ／Ｄ変換し、順次生成の複数のデジタル出力信号はデータ補正部３０３に供給され、順次生成の複数の補正デジタル信号は位相比較器３０５に供給される。位相比較器３０５の出力はループフィルタ３０６を介してタイミング生成部３０４に供給され、複数の再サンプリングタイミングの情報Ｐｖｃｏはデータ補正部３０３に供給される。検出回路３０２はアナログ入力信号の周期Ｔとサンプリングクロックの周期ｔの比Ｔ／ｔの誤差情報ｎｖｃｏを生成して、タイミング生成部３０４は複数の遅延時間で複数の再サンプリングタイミングを生成して、データ補正部３０３は複数の補正率で複数の補正デジタル信号を生成する。 （もっと読む）

【課題】高速かつ確実に低雑音特性を得ることができるＰＬＬ回路を得ることを目的とする。
【解決手段】相互に異なる移相量ＰＳ１_４，ＰＳ２_４，ＰＳ３_４がそれぞれ設定されており、Ｎ分周された発振信号の位相を設定されている移相量だけ変える移相器４−１〜４−３と、移相量の差分の関係が移相器４−１〜４−３のそれぞれに設定されている移相量の差分の関係と一致する条件の下で、相互に異なる移相量ＰＳ１_５，ＰＳ２_５，ＰＳ３_５がそれぞれ設定されており、Ｒ分周された基準信号Ｒｅｆの位相を設定されている移相量だけ変える移相器５−１〜５−３とを設ける。 （もっと読む）

【課題】デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能な半導体装置を提供すること。
【解決手段】デジタルＤＬＬ回路を備える半導体装置において、位相比較の間欠間隔を設定する間欠間隔設定回路を設ける。間欠間隔設定回路による間欠間隔の設定は、外部から入力される設定信号に基づいて制御する。これにより、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。 （もっと読む）

【課題】バーストデータからクロックを抽出してデータの再生を行うバーストデータ再生装置を得ること。
【解決手段】入力バーストデータ、ＩＣＬＫ、θＣＬＫを入力し、入力バーストデータとＩＣＬＫとの間の比較結果を出力する周波数位相比較部１と、入力バーストデータとＩＣＬＫとの比較結果に基づいて準同期状態または非準同期状態を示す検出信号を出力する準同期状態検出部２と、比較結果を平滑化するループフィルタ部３と、準同期状態の場合は非準同期状態の場合よりも小さな利得でループフィルタ部３の出力信号を増幅する線形利得可変増幅部４と、線形利得可変増幅部４の出力信号に基づいてＩＣＬＫおよびθＣＬＫを生成する多位相型電圧制御発振部５と、入力バーストデータを遅延させる遅延調整部６と、遅延調整後の入力バーストデータとＩＣＬＫに基づいてデータを再生する識別部７と、を備える。 （もっと読む）

遅延ロックループ（ＤＬＬ）は、第１の信号を「遅延時間」だけ遅延させ、それによって第２の信号を生成するために、遅延線を使用する。キャパシタは、第１の信号の第１のエッジで開始して第２の信号のエッジまで続く第１の率で充電される。次いで、キャパシタは、第１の信号の別のエッジまで第２の率で放電される。制御ループは、キャパシタが充電される量が、キャパシタが放電される量と同じであるように、遅延時間を制御する。遅延時間は、一定であり、第１の信号のデューティサイクルの変動に実質的に依存しない。一例では、デューティサイクル歪み相殺（duty cycle distortion cancellation）は、第１の信号のデューティサイクルの変化に対して比例して第１の率を変更することによって達成される。別の例では、第１の率および第２の率は、第１の信号のデューティサイクルに依存しない。
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【課題】ＰＬＬ回路の回路規模の増大を抑制しながら、安定性と周波数引込み速さとを独立に設定可能にする。
【解決手段】ＰＬＬ回路１は、信号を遅延する遅延閉ループ１９により発振信号を生成するリング発振部２と、位相比較部３、チャージポンプ４、平滑フィルタ５、平滑電流源６、遅れ成分フィルタ７、および補正電流源８を有する。遅れ成分フィルタ７は、平滑フィルタ５と並列にチャージポンプ４の出力に接続され、チャージポンプ４の出力信号に含まれる応答遅れ成分を抽出する。リング発振部２は、遅延閉ループ１９において信号を遅延する遅延部として、平滑電流源６および補正電流源８の少なくとも一方の電流源から供給される電流により動作して信号を遅延する遅延部１１を有する。 （もっと読む）

【課題】クロック生成回路の消費電力を低減する。
【解決手段】内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０を制御することによって内部クロック信号ＬＣＬＫの位相を調整する位相制御部１２０と、位相制御部１２０の動作モードを切り替えるモード切り替え回路１３０とを備える。位相制御部１２０は、サンプリングクロック信号ＳＹＮＣＬＫ２に同期して内部クロック信号ＬＣＬＫの位相を変化させる第１の動作モードと、内部クロック信号ＬＣＬＫの位相を固定させる第２の動作モードを有しており、モード切り替え回路１３０は、リフレッシュ信号ＲＥＦＢなどのトリガ信号に応答して位相制御部１２０を第１の動作モードに遷移させ、内部クロック信号ＬＣＬＫが所望の位相に達したことに応答して位相制御部１２０を第２の動作モードに遷移させる。 （もっと読む）

【課題】搭載された異なるＰＬＬ回路の夫々の出力信号の同期化を実現する半導体装置を提供する。
【解決手段】所定の周波数の信号を入力し、当該入力信号の整数倍の周波数の信号を当該入力信号と同期させて出力する、２つの異なるＰＬＬ回路（２、４）によって同期化された信号を夫々分周し、当該分周した信号の位相差に応じた所定の遅延量に基づいて一方のＰＬＬ回路（２）の出力信号を遅延させることで、他方のＰＬＬ回路（４）の出力信号（４２）に同期させたクロック信号（４１）を生成する。 （もっと読む）

【課題】比較的小さな電源電圧による速度変動を高精度で抑制して比較的大きな電源電圧による速度変動を高速で抑制する。
【解決手段】半導体集積回路は、第１と第２の機能ブロックＭＯＤ００、０１、クロック生成回路ＰＬＬ、クロック供給回路ＣＳ０を具備する。第１と第２の機能ブロックＭＯＤ００、０１には、電圧値の相違する第１と第２の電源電圧ＶＤＤ００、１が供給される。ＭＯＤ００は一方の電源電圧ＶＤＤ０１が供給可能な第１の内部回路ＢＵＦ００と第１の論理回路ＭＦＦ００を含み、ＭＯＤ０１は他方の電源電圧ＶＤＤ００が供給可能な第２の内部回路ＢＵＦ０１と第２の論理回路ＭＦＦ０１を含む。クロック供給回路ＣＳ０は微調遅延段回路ＦＣ０と粗調遅延段回路ＣＣ０と位相差計測回路ＲＳＭ０を含み、ＲＳＭ０は第１と第２の動作クロック信号ＣOＵＴ００、０１の位相差に応答してＦＣ０の遅延時間ＴＦ０とＣＣ０の遅延時間ＴＣ０を制御する。 （もっと読む）

【課題】クロック生成回路において、カウンタ回路のスタックやロック動作の遅延を防止する。
【解決手段】位相判定信号ＰＤ０を生成する位相判定回路１２０と、位相判定信号ＰＤ０をサンプリングしこれに基づいて位相判定信号ＰＤ２を生成するサンプリング回路１３０と、位相判定信号ＰＤ２に基づいて内部クロック信号ＬＣＬＫを生成するクロック生成部１１０とを備える。サンプリング回路１３０は、サンプリング周期内に位相判定信号ＰＤ０の論理レベルが変化した場合に位相判定信号ＰＤ２を固定する連続判定回路１３２と、位相判定信号ＰＤ１がハイレベルを示すまで位相判定信号ＰＤ２をハイレベルに固定する初期動作回路１３３と、位相判定信号ＰＤ１がハイレベルを示した後、連続判定回路１３２の動作を無効化する無効化回路１３４とを備える。 （もっと読む）

【課題】ローカルオシレーターから出力された信号の位相補正方法を提供する。
【解決手段】方法は、同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる。方法は、同位相出力信号の位相と直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号とデジタルコードとに応答して、同位相出力信号の位相を調節し、同位相差動入力信号とデジタルコードとに応答して、直交位相出力信号の位相を調節する。 （もっと読む）

【課題】外部クロック信号が擾乱したとき、擬似ロックを検出し初期化したとき、電源を投入したとき、いずれの場合も確実にロックはずれを防止でき、レイアウトがコンパクトなＤＬＬ回路を提供する。
【解決手段】遅延同期ループ回路であって、入力クロックを、制御電圧の大きさに応じて遅延させて帰還クロックを出力する電圧制御遅延手段と、帰還クロックと基準クロックとを比較して位相差を検出し、該位相差に応じて、制御電圧を上昇させるための上昇信号と該制御電圧を下降させるための下降信号とを出力する位相比較器と、上昇信号と下降信号とに応じて制御電圧を決定し、電圧制御遅延手段に出力する制御電圧生成手段と、基準クロックと電圧制御遅延手段からの中間クロックとの論理和に基づき位相比較器をリセットする。 （もっと読む）

【課題】位相検知の誤判定を防止した高精度の位相検知回路を提供する。
【解決手段】電源線ＶＳＳ１とセンスノードＬＳＡＴ、ＬＳＡＢ間に、ｎＭＯＳトランジスタの組（Ｍ１、Ｍ２、Ｍ３）、（Ｍ４、Ｍ５、Ｍ６）を備え、各トランジスタのゲートに内部クロックＲＣＬＫ、ＲＣＬＫのインバータＩＮＶ１による反転信号、外部ロックＣＫ、／ＣＫをそれぞれ入力し、電源線ＶＤＤ１とセンスノードＬＳＡＴ、ＬＳＡＢ間に、ｐＭＯＳトランジスタの組（ＭＰ１、ＭＰ２、ＭＰ３）、（ＭＰ４、ＭＰ５、ＭＰ６）を備え、各トランジスタのゲートにＦＣＬＫのインバータＩＮＶ２による反転信号、内部クロックＲＣＬＫ、外部ロックＣＫ、／ＣＫをそれぞれ入力し、センスノードＬＳＡＴ、ＬＳＡＢは差動アンプＡＭＰで増幅されラッチ回路Ｌ１でラッチされる。ｐＭＯＳトランジスタ（ＭＰ１１、ＭＰ１２、ＭＰ１３）はＬＳＡＴ、ＬＳＡＢをプリチャージ・イコライズする。 （もっと読む）