【課題】温度変動による位相雑音の悪化を低減することが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】電圧制御発振回路８１と、分周器８２と、基準信号REF-INと発振信号Outputとの互いの位相を比較し、位相差に応じたパルス幅のパルス信号UP、DOWNを出力する位相比較器と、パルス信号UP、DOWNのパルス幅に応じた大きさのＣＰ電流ICPp、ICPnを出力する出力電流補正機能付きチャージポンプ１と、ＣＰ電流ICPp、ICPnに応じてＶｔ電圧を制御するループフィルタ８５と、温度変動に応じて遅延時間が変化する遅延回路８とを備えてＰＬＬ回路１００を構成し、遅延回路８の遅延時間に基づいて、ＣＰ電流ICPpとＣＰ電流ICPnとの差が小さくなるように、ＣＰ電流ICPp又はＣＰ電流ICPnを補正する。 （もっと読む）

【課題】データ入力の位相変化に対する受信マージンの減少を抑止でき、誤受信の確率の増大を抑止できるクロックデータリカバリ回路および逓倍クロック生成回路を提供する。
【解決手段】入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第１の位相検出器１１０と、ループフィルタ１５０と、第１の位相検出器の出力に応じてループフィルタから電流を充電または放電するチャージポンプ１３０，１４０と、ＶＣＯ１６０と、入力データと抽出クロックの位相差の極性を検出する第２の位相検出器１２０と、第２の位相検出器の検出結果に応じて第１の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部２１０と、補正位相をループ２００に加算する補正位相加算部２２０と、を有し、補正位相加算部２２０は、チャージポンプの充電電流と放電電流を相対的に変化させる。 （もっと読む）

【課題】プロセス、電圧、温度、補償回路、および連続的に遅延量を発生させる方法を提供する。
【解決手段】補償回路は２つの遅延線を含んでおり、各遅延線が遅延出力を供給する。２つの遅延線は、それぞれが多数の遅延エレメントを含み、その結果として１つ以上の電流枯渇型インバータを含む場合がある。遅延線の数は、２つの遅延線間で異なる場合がある。遅延出力は、２つの遅延出力に基づくオフセットパルスを決定した後、オフセットパルスの電圧を平均し、遅延量を決定する合成回路に供給される。遅延量は、１つ以上の電流または電圧となる場合があり、メモリバスドライバ、動的ランダムアクセスメモリ、同期ＤＲＡＭ、プロセッサ、あるいは他のクロック回路のようなアプリケーション回路の入力信号または出力信号に適用されるＰＶＴ補正量を示す。 （もっと読む）

【課題】ＬＰＦ出力の変化に対するロック周波数の変化量のゲイン設定のばらつきの抑制でジッタ精度をより向上できるＤＬＬ回路の提供。
【解決手段】遅延クロックを生成する遅延回路１０１と、遅延クロックと入力クロックの位相差信号を出力する位相比較回路１０と、位相差信号対応の位相差電圧を出力するチャージポンプ回路２０と、チャージポンプ回路出力の高周波成分を除去するローパスフィルタ回路３０と、ローパスフィルタ回路の出力電圧を電流に変換する第１電圧−電流変換回路４０及び基準電圧Ｖｒｅｆを電流に変換する第２電圧−電流変換回路５０を含み、第１電圧−電流変換回路の出力電流から第２電圧−電流変換回路の出力電流を減算した結果を変換した電圧とオフセット電流Ｉｄを変換した電圧とを含み、位相差電圧が基準電圧より小の場合、オフセット電流を変換した電圧を制御電圧Ｖｃｏｎｔとして遅延回路に出力する遅延制御回路１０２と、を備える。 （もっと読む）

【課題】位相ロックの精度を向上する。
【解決手段】クロック生成回路は、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、前記逓倍回路は、初期値が第１の値であり第１のカウンタのカウンタ値が一定時間以内で変化しない場合に第２の値が設定される第３のカウンタをさらに有し、前記第３のカウンタのカウンタ値が前記第１の値から前記第２の値に変化した時、前記第２の遅延回路の遅延時間が前記第１の遅延回路の遅延時間と同じかあるいは少し長い遅延時間となるように前記第２のカウンタのカウンタ値を設定する。 （もっと読む）

【解決手段】望ましい周波数範囲にわたって、正確な非重複時間及びクロックフェーズ遅延時間を生成する技術が提供される。一構成において、装置はそれに結合されるクロック生成回路への制御電圧を順に生成する遅延ロックループ（ＤＬＬ）回路を含む非重複クロック生成回路を備えている。制御電圧はクロック生成回路によって生成される非重複遅延クロック信号の正確なタイミング関係を維持するように動作する。一態様において、ＤＬＬ回路は知られたデューティサイクルによる入力クロックを受信し、入力クロックサイクルの特定の部分へのユニット遅延をフィックスする出力制御電圧を得る。更なる態様において、クロック生成回路は製造プロセス変化とは関係ない非重複時間（ｔｎｌｐ）でクロック信号の第１のセットから遅延されたクロック信号の第２のセット及びクロック信号の第１のセットを生成するＤＬＬ回路に結合される複数の電圧制御遅延セルを備えている。 （もっと読む）

【課題】デューティ検出信号を高頻度に更新する。
【解決手段】内部クロックＲＣＬＫ，ＦＣＬＫのデューティを検出する複数のデューティ検出部２１０−１〜２１０ｍと、複数のデューティ検出部を互いに異なる位相で動作させる制御部２２０と、複数のデューティ検出部からのデューティ検出信号を選択する出力選択部２３０とを備える。本発明によれば、複数のデューティ検出部が互いに異なる位相で動作することから、各デューティ検出部におけるデューティ検出信号の生成頻度よりも高頻度でデューティ検出信号ＤＣＣＳを出力することが可能となる。このため、本発明によるデューティ検出回路をＤＬＬ回路のクロック調整に使用すれば、ＤＬＬ回路の制御周期を短縮することが可能となる。 （もっと読む）

【課題】リード動作時における位相調整精度を低下させることなく、ＤＬＬ回路の消費電力を低減する。
【解決手段】ＯＤＴ機能を有するデータ入出力回路８０と、データ入出力回路８０の動作タイミングを規定する内部クロックＬＣＬＫを生成するＤＬＬ回路１００とを備える。ＤＬＬ回路１００は、内部クロックＬＣＬＫを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、データ入出力回路８０がＯＤＴ動作を行っていない場合には第１のモードで動作し、データ入出力回路８０がＯＤＴ動作を行っている場合には第２のモードで動作する。このように、ＯＤＴ動作の有無によってＤＬＬ回路１００の動作モードを切り替えていることから、厳密な位相制御が不要なＯＤＴ動作時における消費電力を低減することが可能となる。 （もっと読む）

【課題】実装面積や消費電力を低減させることができるクロック位相調整回路を提供すること。
【解決手段】ｎ個の第１の遅延素子１５を多段に接続し、入力クロック信号ＩＮＣＬＫをその周期の１／ｎずつ遅延させたクロック信号をそれぞれ出力するＤＬＬ回路２と、ｎ個の第１の遅延素子１５から出力されるクロック信号のうち１つのクロック信号を選択して出力する第１のセレクタ回路３と、この第１のセレクタ回路３から出力されるクロック信号ＣＬＫ１を遅延させる遅延部４を備えている。遅延部４は、１又は複数の直列に接続された遅延回路２０を有しており、この遅延回路２０は、前段の遅延回路１０に設けられた第１の遅延素子１５の遅延量に対して１／２の遅延量を有する第２の遅延素子２１と、入力されたクロック信号ＣＬＫ１と第２の遅延素子２１により遅延されたクロック信号のいずれかを選択して出力する第２のセレクタ回路２２とを備える。 （もっと読む）

【課題】原理的に定常ジッタがなく、基準クロック信号のデューティ比にかかわらず高精度な遅延クロック信号を生成可能な遅延ロックドループ回路を実現する。
【解決手段】遅延素子（１０）は、基準クロック信号の立ち上がり（又は立ち下がり）から、ループフィルタ（４０）の出力に基づいた量だけ遅延して変化する遅延クロック信号を生成する。信号生成回路（２０）は、基準クロック信号の立ち上がり及び立ち下がり並びに遅延クロック信号の変化に応じて相補的に変化する二つの信号を生成する。チャージポンプ回路（３０）は、ループフィルタ（４０）に対して、これら二つの信号に従って、基準クロック信号の立ち上がり（又は立ち下がり）から遅延クロック信号の変化までの間プッシュ動作（又はプル動作）を、遅延クロック信号の変化から基準クロック信号の立ち下がり（又は立ち上がり）までの間プル動作（又はプッシュ動作）を行う。 （もっと読む）

【課題】短時間で精度よく位相調整を行うことが可能な位相補償用クロック同期回路を提供する。
【解決手段】ＤＬＬは、入力レシーバ１と、遅延チェーン回路２と、遅延複製器４と、位相比較器５と、リセットパルス発生器６と、粗調整期間発生器７と、分周器８と、単位可変カウンタ９と、を備えている。まず単位可変カウンタ９の増減単位を１７または１（平均で１６）として粗調整を行って粗くロックさせた後に、単位可変カウンタ９の増減単位を１として微調整を行って細かくロックさせるため、短い期間で確実にクロックＩＮＴＣＫＸとクロックＥＸＴＣＫＸの位相を合わせることができる。 （もっと読む）

【課題】 リングオシレータで発生した高調波ノイズによる干渉を抑制できるリングオシレータ及びそのリングオシレータを備えたＰＬＬ回路を提供する。
【解決手段】 リングオシレータは、無線装置に内蔵され、複数段のインバータゲートからなる発振回路と、発振回路に接続された切り替えスイッチとを備える。発振回路が発生する高調波ノイズと無線装置の受信周波数とが干渉し、通信感度が低下する場合には、切り替えスイッチによりインバータゲートのリング状に接続される段数を切り替える。リングオシレータが発生する高調波ノイズの周波数を変えることで、無線装置の受信周波数との干渉を抑制する。 （もっと読む）

【課題】従来のデューティ検出回路では、キャパシタに対するプリチャージ後の充放電動作が、通常のデューティ検出動作中の充放電動作とは異なるものとなり、正確なデューティ検出ができなかった。
【解決手段】内部クロック信号ＣＬＫがハイレベルを取る期間とロウレベルを取る期間との比（デューティ比）を積算し、電気的に記憶する記憶部（キャパシタＣ１，Ｃ２）と、記憶部（キャパシタＣ１，Ｃ２）における積算動作（デューティ検出動作）を制御する積算動作制御回路４２と、一端が積算動作制御回路４２と接続され、他端が電源線（ＶＤＤ，ＧＮＤ）に接続された定電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）と、積算結果を初期化するプリチャージ回路４３とを備え、プリチャージ回路４３による初期化の実施中に電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）に電流を流すようにする。 （もっと読む）

【課題】動作回路の通信タイミングを考慮すると共に、分周時に出力クロック信号の位相調整が可能なクロック分周回路、及びクロック分周方法を提供することである。
【解決手段】本発明にかかるクロック分周回路１００は、入力クロック信号（クロックＳ）のクロックパルスと、通信タイミング信号２６と、位相調整信号６０に応じて生成されたリセット値８１と、に基づき、入力クロック信号に対する通信タイミングの相対的な位相を示すカウント値５５を生成し、カウント値５５に基づき入力クロック信号のＭ個のクロックパルスのうち通信タイミング以外のクロックパルスに対してクロックパルスをマスクするマスク信号２５を生成するマスク制御回路２０を有する。更に、マスク信号２５に応じて入力クロック信号のクロックパルスをマスクするマスク回路１０を有する。 （もっと読む）

【課題】 プロセス要因で生じるクロック信号の位相バラツキを抑える。
【解決手段】 信号生成回路１００は、クロック信号PLLCKが通るクロック信号線３０に１以上のクロックバッファ３１が配置され、１以上のクロックバッファ３１によりクロック信号PLLCKを遅延させ、遅延したクロック信号に基づき所定の信号を生成する。この信号生成回路１００は、前記クロックバッファ３１と同一チップ上に形成された複数のクロックバッファ４１を有して構成される参照用クロックバッファ４０と、参照用クロックバッファ４０の遅延量を検知し、この遅延量と予め定められた遅延量との差に基づく位相調整信号PHADJを出力する遅延検知回路５０と、位相調整信号PHADJに応じて、クロック信号PLLCKの位相を変える位相調整回路２０と、を備える。 （もっと読む）

【課題】 デジタル位相ロック・ループ（ＤＰＬＬ）および方法を提供する。
【解決手段】 デジタル位相ロック・ループ（ＤＰＬＬ）および方法は、入力として基準クロックを受け取り、ディザリングした基準クロック信号を出力するように構成された調整可能遅延線を含む。位相周波数検出器（ＰＦＤ）は、ディザリングした基準クロック信号をフィードバック・クロック信号と比較して、ディザリングした基準クロック信号とフィードバック・クロック信号との位相および周波数の差を決定するように構成される。デジタル制御発振器（ＤＣＯ）は、ＰＦＤから早遅判断を受け取り、それに応じて出力を調整するように構成され、ディザリングした基準クロック信号はＤＰＬＬの全体的な動作を強化するためにジッタ応答を分散する。 （もっと読む）

【課題】ＰＶＴが変動してもジッタの増加を防止する位相混合回路及びそれを備えた遅延固定ループ回路を提供する。
【解決手段】位相制御信号に応答して第１入力信号及び第２入力信号の位相を混合し、単位位相値の自然数倍分だけの位相が可変される位相混合信号を出力する位相混合部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応答して前記単位位相値を調整する位相値調整部とを備える。 （もっと読む）

【課題】短時間でロックさせることが可能なＤＬＬ回路を提供すること。
【解決手段】外部クロックＣＫと内部クロックＬＣＬＫの立ち上がりエッジの位相を比較する位相判定回路１１１と、外部クロックＣＫと内部クロックＬＣＬＫの立ち下がりエッジの位相を比較する位相判定回路１１２と、判定結果に基づいて内部クロックＬＣＬＫＲ，ＬＣＬＫＦのアクティブエッジの位置を調整する調整部１２０と、内部クロックＬＣＬＫＲ，ＬＣＬＫＦのアクティブエッジの調整方向とが互いに同方向であることに応答して内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整量の一方を他方よりも大きくする制御回路１５０とを備える。これにより、位相調整しながらデューティを５０％に近づけることが可能となることから、ＤＬＬ回路のロックに要する時間を短縮することが可能となる。 （もっと読む）

【課題】簡単な回路で高データレートおよび低データレートに対応させる。
【解決手段】クロック信号ＣＬＫ０、ＣＬＫ１のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号ＤＡＴＡＩＮの論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路１１と、検出回路１１の検出結果に基づいて、入力データ信号ＤＡＴＡＩＮの論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するようにクロック信号ＣＬＫ０、ＣＬＫ１の位相を変化させるクロック発生回路１４と、を備える。 （もっと読む）

【課題】参照信号と補間信号間の位相関係を確実に保持し、より小さく、より簡単な構成の装置を実現するために応用可能な位相補間器を提供する。
【解決手段】位相補間器は、２つの可調整遅延器３０及び３１、可調整遅延器３０で遅延された信号と可調整遅延器３１で遅延された信号との位相差を検出する位相比較器３２、位相比較器３２の出力を積分する積分器３３、可調整遅延器３０及び３１の制御電圧を設定する乗算器３４−１、３４−２を備える。位相比較器３２と積分器３３を備えるフィードバックループは、可調整遅延器３０の遅延量を制御し、｛ＡＣＫ１、ＡＣＫ２｝及びＩＣＫ間の位相関係を確実に保持し、安定なＩＣＫ位相を実現する。 （もっと読む）