デューティ検出回路及びこれを備えるクロック生成回路、並びに、半導体装置
【課題】デューティ検出信号を高頻度に更新する。
【解決手段】内部クロックＲＣＬＫ，ＦＣＬＫのデューティを検出する複数のデューティ検出部２１０−１〜２１０ｍと、複数のデューティ検出部を互いに異なる位相で動作させる制御部２２０と、複数のデューティ検出部からのデューティ検出信号を選択する出力選択部２３０とを備える。本発明によれば、複数のデューティ検出部が互いに異なる位相で動作することから、各デューティ検出部におけるデューティ検出信号の生成頻度よりも高頻度でデューティ検出信号ＤＣＣＳを出力することが可能となる。このため、本発明によるデューティ検出回路をＤＬＬ回路のクロック調整に使用すれば、ＤＬＬ回路の制御周期を短縮することが可能となる。
【解決手段】内部クロックＲＣＬＫ，ＦＣＬＫのデューティを検出する複数のデューティ検出部２１０−１〜２１０ｍと、複数のデューティ検出部を互いに異なる位相で動作させる制御部２２０と、複数のデューティ検出部からのデューティ検出信号を選択する出力選択部２３０とを備える。本発明によれば、複数のデューティ検出部が互いに異なる位相で動作することから、各デューティ検出部におけるデューティ検出信号の生成頻度よりも高頻度でデューティ検出信号ＤＣＣＳを出力することが可能となる。このため、本発明によるデューティ検出回路をＤＬＬ回路のクロック調整に使用すれば、ＤＬＬ回路の制御周期を短縮することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デューティ検出信号を高頻度に生成可能なデューティ検出回路及びこれを備えるクロック生成回路に関する。また、本発明は、このようなクロック生成回路を備える半導体装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要があることから、外部クロックに同期した内部クロックを生成するＤＬＬ（Delay Locked Loop）回路が用いられる。
【０００３】
ある種のＤＬＬ回路においては、位相比較の結果に基づいて内部クロックの立ち上がりエッジが調整され、デューティ検出の結果に基づいて内部クロックの立ち下がりエッジが調整される。この方法によれば、外部クロックと位相の一致した内部クロックを生成することができるとともに、外部クロックのデューティが５０％からずれている場合であっても、内部クロックのデューティをほぼ５０％に調整することが可能となる。
【０００４】
内部クロックのデューティ検出には、デューティ検出回路が用いられる（特許文献１参照）。デューティ検出回路は、内部クロックに同期して充電又は放電される積分キャパシタを備えており、積分キャパシタの電圧に基づいて内部クロックのデューティを判定する。このため、デューティの検出動作には、内部クロックの整数倍サイクルに亘る充放電動作が必要であり、しかも、積分キャパシタの電圧判定や判定結果のラッチ動作なども加えると、一連の動作に複数サイクルが必要となる。
【０００５】
一例として、積分キャパシタの充放電動作に２サイクル、積分キャパシタの電圧判定に１サイクル、判定結果のラッチ動作に１サイクルが必要である場合、一連の動作を完了するためには合計４サイクルが必要となる。つまり、この場合はデューティ検出信号の更新頻度は４サイクルが限界となり、これよりも短いサイクルでデューティ検出信号を更新することはできない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２１７２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、より高頻度にデューティ検出信号を更新したいという要望がある。
【０００８】
例えば、上述したＤＬＬ回路のように、位相比較の結果に基づいて内部クロックの立ち上がりエッジを調整し、デューティ検出の結果に基づいて内部クロックの立ち下がりエッジを調整するタイプのＤＬＬ回路の場合、デューティ検出動作は内部クロックの立ち上がりエッジが調整された後に行う必要がある。一例として、内部クロックの立ち上がりエッジの調整に８サイクル必要である場合、デューティ検出信号の生成頻度が４サイクルであれば、ＤＬＬ回路の制御周期は最短でも１２サイクルとなってしまう。
【０００９】
しかも、内部クロックの立ち上がりエッジの調整に９サイクル必要となった場合は、正しいデューティ検出信号を９サイクル目に直ちに得ることはできず、８サイクル目の次にデューティ検出信号が更新されるのは、１２サイクル目となる。このため、このケースではＤＬＬ回路の制御周期が１６サイクルとなってしまい、調整周期が大幅に増大してしまう。
【００１０】
さらに、複数回に亘って得られたデューティ検出信号を用いることにより、ジッタを抑制しようとすると、判定に非常に長い時間がかかってしまう。一例として、５回分のデューティ検出信号に基づいてデューティの調整方向を判定する場合、デューティ検出信号の生成頻度が４サイクルであれば、デューティ判定だけで２０サイクルもの時間がかかってしまう。
【課題を解決するための手段】
【００１１】
本発明によるデューティ検出回路は、内部クロックのデューティを検出する複数のデューティ検出部と、前記複数のデューティ検出部を互いに異なる位相で動作させる制御部と、前記複数のデューティ検出部からのデューティ検出信号を選択する出力選択部と、を備えることを特徴とする。
【００１２】
また、本発明によるクロック生成回路は、上記のデューティ検出回路と、前記内部クロックの位相を制御するＤＬＬ回路と、第１及び第２のレプリカバッファとを備えるクロック生成回路であって、前記内部クロックは、互いに位相の異なる第１及び第２の内部クロックからなり、前記ＤＬＬ回路は、第１の外部クロックを遅延させることにより第３の内部クロックを生成する第１のディレイラインと、第２の外部クロックを遅延させることにより第４の内部クロックを生成する第２のディレイラインと、前記第１の外部クロックと前記第１の内部クロックの位相を判定する第１の位相比較回路と、前記第１の位相比較回路の判定結果に基づいて前記第１のディレイラインの遅延量を制御する第１の遅延制御回路と、少なくとも前記デューティ検出信号に基づいて前記第２のディレイラインの遅延量を制御する第２の遅延制御回路と、を含み、前記第１のレプリカバッファは、前記第３の内部クロックを受けて前記第１の内部クロックを生成し、前記第２のレプリカバッファは、前記第４の内部クロックを受けて前記第２の内部クロックを生成することを特徴とする。
【００１３】
また、本発明による半導体装置は、上記のクロック生成回路と、出力データを生成する内部回路と、前記第３及び第４の内部クロックに同期して前記出力データを外部に出力する出力バッファとを備え、前記第１及び第２のレプリカバッファは、前記出力バッファと同じインピーダンスを有していることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、複数のデューティ検出部が互いに異なる位相で動作することから、各デューティ検出部におけるデューティ検出信号の生成頻度よりも高頻度でデューティ検出信号を出力することが可能となる。このため、本発明によるデューティ検出回路をＤＬＬ回路のクロック調整に使用すれば、ＤＬＬ回路の制御周期を短縮することが可能となる。また、複数回に亘って得られたデューティ検出信号を用いることにより、ジッタを抑制する場合であっても、判定時間が大幅に増大することがない。
【００１５】
したがって、本発明をＤＤＲ型のシンクロナスメモリなどの半導体装置に適用すれば、電源電圧や環境温度の変動などが生じている場合であっても、出力データの位相を高精度に調整することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】デューティ検出回路２００の構成を示すブロック図である。
【図４】デューティ検出部２１０−ｉ（ｉ＝１〜ｍ）の回路図である。
【図５】出力選択部２３０の回路図である。
【図６】デューティ検出回路２００の動作を示すタイミング図である。
【図７】クロック制御回路３００の構成を示すブロック図である。
【図８】「位相制御モード」で且つ「ＤＬＬ回路が非ロック状態」における動作を説明するためのタイミング図である。
【図９】「位相制御モード」で且つ「ＤＬＬ回路がロック状態」における動作を説明するためのタイミング図である。
【図１０】「デューティ制御モード」で且つ「ＤＬＬ回路が非ロック状態」における動作を説明するためのタイミング図である。
【図１１】「デューティ制御モード」で且つ「ＤＬＬ回路がロック状態」における動作を説明するためのタイミング図である。
【図１２】比較例によるタイミング図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００１９】
特に限定されるものではないが、本実施形態による半導体装置はＤＤＲ型のシンクロナスメモリであり、内部回路１０、出力バッファ２０、入力バッファ３０、クロック生成回路４０及びレプリカバッファ５０を備えている。
【００２０】
内部回路１０は、当該半導体装置の主たる機能を実現するための回路ブロックであり、本実施形態では、メモリセルアレイ、アドレスデコーダ、コマンドデコーダ、データアンプなどが含まれる。したがって、本実施形態における内部回路１０は、アドレス端子１１及びコマンド端子１２からそれぞれ供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいて動作する。例えば、コマンド信号ＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルの出力データＲＤが、出力バッファ２０を介してデータ入出力端子１３から出力される。また、コマンド信号ＣＭＤがライト動作を示している場合には、データ入出力端子１３に入力される入力データＷＤが、入力バッファ３０を介して内部回路１０に供給される。
【００２１】
出力バッファ２０の動作タイミングは、クロック生成回路４０によって制御される。クロック生成回路は、クロック端子１４に入力される外部クロックＣＬＫ，ＣＬＫＢに基づいて、内部クロックＱＣＬＫＴ，ＱＣＬＫＢを生成する回路である。内部クロックＱＣＬＫＴ，ＱＣＬＫＢは出力バッファ２０に供給され、出力バッファ２０はこれに同期して出力データＲＤの出力動作を行う。
【００２２】
図１に示すように、クロック生成回路４０は、外部クロックＣＬＫ，ＣＬＫＢを遅延させることによって、位相制御された内部クロックＱＣＬＫＴ，ＱＣＬＫＢを生成するＤＬＬ回路１００と、内部クロックＲＣＬＫ，ＦＣＬＫのデューティを検出するデューティ検出回路２００と、ＤＬＬ回路１００及びデューティ検出回路２００の動作クロックを生成するクロック制御回路３００とを含んでいる。内部クロックＱＣＬＫＴ，ＱＣＬＫＢは互いに位相が反転した信号である。同様に、内部クロックＲＣＬＫ，ＦＣＬＫは互いに位相が反転した信号である。以下、クロック生成回路４０を構成する各回路ブロックの詳細について説明する。
【００２３】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００２４】
図２に示すように、ＤＬＬ回路１００は、外部クロックＣＬＫ，ＣＬＫＢを受けるクロックレシーバ１０１と、クロックレシーバ１０１の一方の出力である内部クロックＩＣＬＫＲを遅延させるディレイライン１１０Ｒと、クロックレシーバ１０１の他方の出力である内部クロックＩＣＬＫＦを遅延させるディレイライン１１０Ｆとを含んでいる。ディレイライン１１０Ｒ，１１０Ｆによって生成された内部クロックＯＵＴＲ，ＯＵＴＦは、レベルシフタ１０２によってレベルシフトされ、上述した内部クロックＱＣＬＫＴ，ＱＣＬＫＢとして用いられる。
【００２５】
また、内部クロックＱＣＬＫＴはレプリカバッファ５０Ｒにも供給され、その出力は内部クロックＲＣＬＫとして用いられる。同様に、内部クロックＱＣＬＫＢはレプリカバッファ５０Ｆにも供給され、その出力は内部クロックＦＣＬＫとして用いられる。これらレプリカバッファ５０Ｒ，５０Ｆは、出力バッファ２０と実質的に同一の回路構成を有している。これにより、内部クロックＲＣＬＫ，ＦＣＬＫの位相は、データ入出力端子１３より出力される出力データＤＱの位相と正確に一致することになる。但し、レプリカバッファ５０Ｒ，５０Ｆを構成するトランジスタのサイズとしては、出力バッファ２０を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
【００２６】
ここで、内部クロックＱＣＬＫＴとは、立ち上がりエッジが外部クロックＣＬＫの立ち上がりエッジ（外部クロックＣＬＫＢの立ち下がりエッジ）に同期した信号である。一方、内部クロックＱＣＬＫＢとは、基本的に、立ち上がりエッジが外部クロックＣＬＫの立ち下がりエッジ（外部クロックＣＬＫＢの立ち上がりエッジ）に同期した信号であるが、後述するデューティ検出回路２００が使用される場合は、外部クロックのデューティに関わらず、内部クロックＱＣＬＫＴ，ＱＣＬＫＢのデューティが５０％となるよう制御された結果えられる信号である。つまり、内部クロックＱＣＬＫＴのアクティブエッジからちょうど１／２サイクルが経過した時点で、内部クロックＱＣＬＫＢのアクティブエッジが生成されるよう位相制御される。
【００２７】
図２に示すように、ディレイライン１１０Ｒは、粗調動作を行うコースディレイライン１１１Ｒと、微調動作を行うファインディレイライン１１２Ｒからなる。同様に、ディレイライン１１０Ｆは、粗調動作を行うコースディレイライン１１１Ｆと、微調動作を行うファインディレイライン１１２Ｆからなる。
【００２８】
コースディレイライン１１１Ｒ，１１１Ｆは、複数の遅延素子が従属接続された回路であり、いずれの遅延素子から出力を取り出すかによって異なる遅延量を得ることができる。したがって、コースディレイライン１１１Ｒ，１１１Ｆの調整ピッチは、１個の遅延素子の遅延量によって定義される。コースディレイライン１１１Ｒの出力は２つの内部クロックＯＵＴＲＥ，ＯＵＴＲＯからなり、これらの遅延量の差はコースディレイライン１１１Ｒの調整ピッチに等しい。同様に、コースディレイライン１１１Ｆの出力は２つの内部クロックＯＵＴＦＥ，ＯＵＴＦＯからなり、これらの遅延量の差はコースディレイライン１１１Ｆの調整ピッチに等しい。
【００２９】
コースディレイライン１１１Ｒ，１１１Ｆの遅延量は、それぞれプリデコーダ１２１Ｒ，１２１Ｆの出力によって定められる。プリデコーダ１２１Ｒ，１２１Ｆは、それぞれカウンタ回路１２０Ｒ，１２０Ｆのカウント値の上位ビットをプリデコードする回路であり、いずれも動作クロックＤＣＤＥＣに同期して出力値が更新される。また、カウンタ回路１２０Ｒ，１２０Ｆのカウント値は、いずれも動作クロックＤＣＣＮＴＲに同期して更新される。これらの動作クロックＤＣＤＥＣ，ＤＣＣＮＴＲは、クロック制御回路３００より供給される信号である。
【００３０】
ファインディレイライン１１２Ｒ，１１２Ｆは、コースディレイライン１１１Ｒ，１１１Ｆより供給される２つの内部クロックを合成する補間器である。これにより、これら２つの内部クロックの間の位相を持つ内部クロックＯＵＴＲＥ，ＯＵＴＲＯが生成されることになる。ファインディレイライン１１２Ｒ，１１２Ｆによるクロック合成比は、それぞれＤ／Ａコンバータ１２２Ｒ，１２２Ｆの出力であるバイアス電圧ＢＩＡＳＲ，ＢＩＡＳＦによって定められる。Ｄ／Ａコンバータ１２２Ｒ，１２２Ｆは、それぞれカウンタ回路１２０Ｒ，１２０Ｆのカウント値の下位ビットをアナログ変換することによってバイアス電圧ＢＩＡＳＲ，ＢＩＡＳＦを生成する回路であり、いずれも動作クロックＤＣＤＥＣに同期してバイアス値が更新される。
【００３１】
図２に示すように、ＤＬＬ回路１００は位相検出回路１３０Ｒ，１３０Ｆをさらに備えている。位相検出回路１３０Ｒは、レプリカバッファ５０Ｒの出力である内部クロックＲＣＬＫと、外部クロックＣＬＫ，ＣＬＫＢの位相を比較する回路であり、比較の結果は位相検出信号ＤＬＵＰ１Ｒとして出力される。同様に、位相検出回路１３０Ｆは、レプリカバッファ５０Ｆの出力である内部クロックＦＣＬＫと、外部クロックＣＬＫ，ＣＬＫＢの位相を比較する回路であり、比較の結果は位相検出信号ＤＬＵＰ１Ｆとして出力される。位相検出回路１３０Ｒ，１３０Ｆによる位相の比較においては、外部クロックＣＬＫ，ＣＬＫＢに対して内部クロックＲＣＬＫ，ＦＣＬＫが進んでいるか遅れているかが検出される。したがって、その出力である位相検出信号ＤＬＵＰ１Ｒ，ＤＬＵＰ１Ｆは１ビットの信号であり、ハイレベル又はローレベルのいずれかとなる。
【００３２】
位相検出回路１３０Ｒの出力である位相検出信号ＤＬＵＰ１Ｒは、バッファ１５０Ｒを介してライズコントロール回路１４０Ｒにそのまま供給される。これに対し、位相検出回路１３０Ｆの出力である位相検出信号ＤＬＵＰ１Ｆは、選択回路１６０Ｆに供給される。選択回路１６０Ｆは、位相検出回路１３０Ｆの出力である位相検出信号ＤＬＵＰ１Ｆと、デューティ検出回路２００の出力であるデューティ検出信号ＤＣＣＳのいずれか一方を選択し、選択した信号をフォールコントロール回路１４０Ｆに供給する。選択回路１６０Ｆによる上記の選択は、選択信号ＤＣＣＥＮに基づいて行われる。
【００３３】
これにより、位相検出信号ＤＬＵＰ１Ｆが選択された場合には、内部クロックＦＣＬＫの位相に基づいて内部クロックＱＣＬＫＢのアクティブエッジが制御される「位相制御モード（ＤＣＣオフモード）」となり、デューティ検出信号ＤＣＣＳが選択された場合には、内部クロックＲＣＬＫ，ＦＣＬＫのデューティに基づいて内部クロックＱＣＬＫＢのアクティブエッジが制御される「デューティ制御モード（ＤＣＣオンモード）」となる。位相制御モードにおいては、デューティ検出回路２００は使用されない。
【００３４】
ライズコントロール回路１４０Ｒは、バッファ１５０Ｒを経由した位相検出信号ＤＬＵＰ１ＤＲと動作クロックＤＣＣＬＫ，ＤＣＣＮＴＬを受け、これらに基づいてアップダウン信号ＣＮＴＲＤＩＲＲを生成する。生成されたアップダウン信号ＣＮＴＲＤＩＲＲはカウンタ回路１２０Ｒに供給され、カウンタ回路１２０Ｒはこれに基づいてアップカウント又はダウンカウントを行う。同様に、フォールコントロール回路１４０Ｆは、位相検出信号ＤＬＵＰ１ＤＦ又はデューティ検出信号ＤＣＣＳと、動作クロックＤＣＣＬＫ，ＤＣＣＮＴＬを受け、これらに基づいてアップダウン信号ＣＮＴＲＤＩＲＦを生成する。生成されたアップダウン信号ＣＮＴＲＤＩＲＦはカウンタ回路１２０Ｆに供給され、カウンタ回路１２０Ｆはこれに基づいてアップカウント又はダウンカウントを行う。
【００３５】
より具体的に説明すると、ライズコントロール回路１４０Ｒは、動作クロックＤＣＣＬＫに同期して位相検出信号ＤＬＵＰ１ＤＲをラッチし、ラッチした位相検出信号ＤＬＵＰ１ＤＲに基づいてアップダウン信号ＣＮＴＲＤＩＲＲを生成する。位相検出信号ＤＬＵＰ１ＤＲのラッチ動作は、動作クロックＤＣＣＮＴＬが活性化するまで続けられる。後述するように、動作クロックＤＣＣＮＴＬが活性化するまでの期間は、ＤＬＬ回路１００がロック状態であるか否かによって異なり、ＤＬＬ回路１００が非ロック状態であれば、位相検出信号ＤＬＵＰ１ＤＲを１個ラッチした後、直ちに動作クロックＤＣＣＮＴＬが活性化する。一方、ＤＬＬ回路１００が非ロック状態であれば、位相検出信号ＤＬＵＰ１ＤＲを複数個（例えば５個）ラッチした後、動作クロックＤＣＣＮＴＬが活性化する。
【００３６】
このため、ライズコントロール回路１４０Ｒは、ＤＬＬ回路１００が非ロック状態である場合には、１ビットの位相検出信号ＤＬＵＰ１ＤＲによってアップダウン信号ＣＮＴＲＤＩＲＲの論理レベルを決定し、ＤＬＬ回路１００がロック状態である場合には、複数ビットの位相検出信号ＤＬＵＰ１ＤＲによってアップダウン信号ＣＮＴＲＤＩＲＲの論理レベルを決定する。複数ビットの位相検出信号ＤＬＵＰ１ＤＲを用いる場合、どのようなルールでアップダウン信号ＣＮＴＲＤＩＲＲの論理レベルを決定しても構わないが、一例として、多数決により決定する方法が挙げられる。
【００３７】
以上の動作は、フォールコントロール回路１４０Ｆにおいても同様である。ライズコントロール回路１４０Ｒ及びフォールコントロール回路１４０Ｆは、それぞれディレイライン１１０Ｒ，１１０Ｆの遅延量を制御する遅延制御回路である。
【００３８】
以上がＤＬＬ回路１００の構成である。ＤＬＬ回路１００の動作については後述する。次に、デューティ検出回路２００について説明する。
【００３９】
図３は、デューティ検出回路２００の構成を示すブロック図である。
【００４０】
図３に示すように、デューティ検出回路２００は、内部クロックＲＣＬＫ，ＦＣＬＫのデューティを検出するｍ個（ｍは２以上の整数）のデューティ検出部２１０−１〜２１０−ｍと、これらデューティ検出部２１０−１〜２１０−ｍの動作を制御する制御部２２０と、デューティ検出部２１０−１〜２１０−ｍからのデューティ検出信号ＤＣＣＰ１〜ＤＣＣＰｍを選択する出力選択部２３０とを備える。デューティ検出部２１０−１〜２１０−ｍは互いに同じ回路構成を有しており、制御部２２０はこれらデューティ検出部を互いに異なる位相で動作させる。
【００４１】
図４は、デューティ検出部２１０−ｉ（ｉ＝１〜ｍ）の回路図である。
【００４２】
図４に示すように、デューティ検出部２１０−ｉは、内部クロックＲＣＬＫ，ＦＣＬＫに同期して充電又は放電される積分キャパシタＣ１〜Ｃ４を含む積分回路２１１と、積分キャパシタＣ１〜Ｃ４の充電電圧に基づいてデューティ検出信号ＤＣＣＰｉを生成するアンプ回路２１２とを備えている。
【００４３】
より詳細に説明すると、積分回路２１１は、一端が信号線Ｓ１に接続された積分キャパシタＣ１，Ｃ２と、一端が信号線Ｓ２に接続された積分キャパシタＣ３，Ｃ４と、積分キャパシタＣ１，Ｃ３をプリチャージするプリチャージトランジスタＴｒ１〜Ｔｒ３と、積分キャパシタＣ１，Ｃ３のディスチャージを許可する活性化トランジスタＴｒ４，Ｔｒ５と、それぞれ内部クロックＲＣＬＫ，ＦＣＬＫを受けてスイッチングするディスチャージトランジスタＴｒ６，Ｔｒ７と、ディスチャージトランジスタＴｒ６，Ｔｒ７のソースと接地電位ＶＳＳとの間に挿入されたバイアストランジスタＴｒ８とを備えている。積分キャパシタＣ１，Ｃ３の他端はいずれも接地電位ＶＳＳに接続されており、積分キャパシタＣ２，Ｃ４の他端はいずれも電源電位ＶＤＤに接続されている。
【００４４】
かかる構成により、プリチャージトランジスタＴｒ１〜Ｔｒ３がオンすると、積分キャパシタＣ１，Ｃ３は電圧ＶＤＤ−ＶＳＳに充電され、積分キャパシタＣ２，Ｃ４の充電電圧はゼロとなる。プリチャージ終了後、活性化トランジスタＴｒ４，Ｔｒ５をオンさせた状態で、内部クロックＲＣＬＫがハイレベルになると、積分キャパシタＣ１が放電され、積分キャパシタＣ２が充電される。これにより、信号線Ｓ１の電位はプリチャージレベルから徐々に低下する。同様に、活性化トランジスタＴｒ４，Ｔｒ５をオンさせた状態で、内部クロックＦＣＬＫがハイレベルになると、積分キャパシタＣ３が放電され、積分キャパシタＣ４が充電される。これにより、信号線Ｓ２の電位はプリチャージレベルから徐々に低下する。プリチャージトランジスタＴｒ１〜Ｔｒ３を制御する制御信号ＰＲＥＢｉや、活性化トランジスタＴｒ４，Ｔｒ５を制御する制御信号ＡＣＴＢｉは、図３に示した制御部２２０より供給される。
【００４５】
以上の動作により、内部クロックＲＣＬＫ，ＦＣＬＫのハイレベル期間、すなわちデューティによって、信号線Ｓ１，Ｓ２の電位差が決まる。具体的には、内部クロックＲＣＬＫの方が内部クロックＦＣＬＫよりもハイレベルの期間が長ければ、信号線Ｓ１の電位Ｖｒｅｆｉと信号線Ｓ２の電位ＤＢｉとの関係は、ＤＢｉ＞Ｖｒｅｆｉとなる。逆に、内部クロックＦＣＬＫの方が内部クロックＲＣＬＫよりもハイレベルの期間が長ければ、信号線Ｓ１の電位Ｖｒｅｆｉと信号線Ｓ２の電位ＤＢｉとの関係は、ＤＢｉ＜Ｖｒｅｆｉとなる。
【００４６】
このようにして生じた電位差は、アンプ回路２１２によって比較され、増幅される。具体的には、アンプ回路２１２は、信号線Ｓ１の電位Ｖｒｅｆｉを基準として、信号線Ｓ２の電位ＤＢｉがこれよりも高ければデューティ検出信号ＤＣＣＰｉをハイレベルとし、逆に、信号線Ｓ２の電位ＤＢがこれよりも低ければデューティ検出信号ＤＣＣＰｉをローレベルとする。アンプ回路２１２の動作を制御する制御信号ＡＥｉは、制御部２２０より供給される。
【００４７】
図５は、出力選択部２３０の回路図である。
【００４８】
図５に示すように、出力選択部２３０は、それぞれデューティ検出信号ＤＣＣＰ１〜ＤＣＣＰｍが入力されるセレクタ２３１−１〜２３１−ｍと、セレクタ２３１−１〜２３１−ｍを通過したデューティ検出信号をラッチするラッチ回路２３２を備えている。
【００４９】
セレクタ２３１−１〜２３１−ｍには、制御部２２０よりそれぞれ選択信号ＬＡＴ１〜ＬＡＴｍが供給されており、これによりデューティ検出信号ＤＣＣＰ１〜ＤＣＣＰｍのいずれか一つのみがセレクタ２３１−１〜２３１−ｍを通過することができる。セレクタ２３１−１〜２３１−ｍを通過したデューティ検出信号はラッチ回路２３２にラッチされ、ラッチされた信号が最終的にデューティ検出信号ＤＣＣＳとして出力される。
【００５０】
以上がデューティ検出回路２００の回路構成である。デューティ検出回路２００に含まれる制御部２２０は、これらｍ個のデューティ検出部２１０−１〜２１０−ｍが互いに異なる位相で動作するよう、制御信号ＰＲＥＢｉ，ＡＣＴＢｉ，ＡＥｉ及び選択信号ＬＡＴｉを生成する。具体的には、デューティ検出部２１０−ｉがデューティ検出動作を開始してから、出力選択部２３０が当該デューティ検出部２１０−ｉに対応するデューティ検出信号ＤＣＣＳを出力するまでには所定の時間Ｘが必要であるとすると、制御部２２０はＸ／ｍごとに異なるデューティ検出部２１０−１〜２１０−ｍの動作を開始させる。
【００５１】
所定の時間Ｘは、内部クロックＲＣＬＫ，ＦＣＬＫのサイクル数のｎ倍（ｎは２以上の整数）で表現されることが好ましく、ｍはｎの約数であることがより好ましい。ｍがｎの約数であれば、制御部２２０は、内部クロックＲＣＬＫ，ＦＣＬＫのｎ／ｍサイクルごとに、異なるデューティ検出部の動作を開始させることが可能となる。この場合、出力選択部２３０によってｎ／ｍサイクルごとに異なるデューティ検出信号ＤＣＣＰｉを選択すれば、内部クロックＲＣＬＫ，ＦＣＬＫのｎ／ｍサイクルごとに、最新のデューティ検出信号ＤＣＣＳを得ることが可能となる。従来のデューティ検出回路であれば、デューティ検出信号の更新頻度はｎサイクルであるから、本実施形態によればｍ倍の頻度でデューティ検出信号ＤＣＣＳが更新されることが分かる。
【００５２】
例えば、積分キャパシタＣ１〜Ｃ４の充放電動作に２サイクル、アンプ回路２１２の動作による電圧判定に１サイクル、出力選択部２３０による選択及びラッチ動作に１サイクルが必要である場合、ｎ＝４であることから、デューティ検出部の数であるｍは、ｎの約数であって２以上の整数である４又は２であることが望ましい。この場合、ｍ＝４であれば、内部クロックＲＣＬＫ，ＦＣＬＫの１サイクルごとに異なるデューティ検出部２１０−１〜２１０−ｍの動作を開始させれば良く、ｍ＝２であれば、内部クロックＲＣＬＫ，ＦＣＬＫの２サイクルごとに異なるデューティ検出部２１０−１〜２１０−ｍの動作を開始させれば良い。但し、本発明においてｍがｎの約数であることは必須ではない。
【００５３】
図６は、デューティ検出回路２００の動作を示すタイミング図であり、ｍ＝ｎ＝４である場合の動作を示している。
【００５４】
図６に示す例では、期間Ｔ１にて制御信号ＡＣＴＢ１が活性化しており、期間Ｔ２にて制御信号ＡＣＴＢ２が活性化している。制御信号ＡＣＴＢ１，ＡＣＴＢ２は、それぞれデューティ検出部２１０−１，２１０−２を活性化させるための信号である。期間Ｔ１と期間Ｔ２は、いずれも２クロックサイクルであり、期間Ｔ１に対して期間Ｔ２は１クロックだけ位相が遅れている。図示しないが、制御信号ＡＣＴＢ３，ＡＣＴＢ４についても同様である。
【００５５】
制御信号ＡＣＴＢ１が活性化する期間Ｔ１においては、デューティ検出部２１０−１に含まれる積分キャパシタＣ１〜Ｃ４の充放電が行われ、これにより内部クロックＲＣＬＫ，ＦＣＬＫのデューティが電位Ｖｒｅｆと電位ＤＢとの電位差に変換される。図６に示す例では、内部クロックＲＣＬＫの方が内部クロックＦＣＬＫよりもハイレベルである期間が長く、これにより、期間Ｔ１の終了時においてＤＢ＞Ｖｒｅｆとなっている。
【００５６】
期間Ｔ１の終了後、制御信号ＡＥ１が活性化する。これにより、信号線Ｓ１，Ｓ２に生じている上記の電位差がアンプ回路２１２によって検出及び増幅され、デューティ検出信号ＤＣＣＰ１の論理レベルが確定する。制御信号ＡＥ１は、約１クロックサイクルに亘り活性化する。
【００５７】
このような動作を、デューティ検出部２１０−１〜２１０−４に対して１クロックずつずらして並列に実行させることにより、１クロックごとに最新のデューティ検出信号ＤＣＣＰ１〜ＤＣＣＰ４が次々と生成される。
【００５８】
そして、制御信号ＡＥ１〜ＡＥ４が活性化している間に、選択信号ＬＡＴ１〜ＬＡＴ４を次々と活性化させれば、デューティ検出信号ＤＣＣＰ１〜ＤＣＣＰ４がセレクタ２３１−１〜２３１−４を通過して次々とラッチ回路２３２にラッチされる。したがって、１クロックごとにデューティ検出信号ＤＣＣＳの値が更新されることになる。
【００５９】
以上がデューティ検出回路２００の構成及びその動作である。次に、クロック制御回路３００について説明する。
【００６０】
図７は、クロック制御回路３００の構成を示すブロック図である。
【００６１】
図７に示すように、クロック制御回路３００は、外部クロックＣＬＫを分周することにより分周クロックＤＣＬＫを生成する分周回路３１０と、外部クロックＣＬＫ及び分周クロックＤＣＬＫのいずれか一方を選択するクロックセレクタ３２０と、クロックセレクタ３２０の出力である選択クロックＤＡＴＣＬＫに基づいて各種動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲを生成する動作クロック生成部３３０とを備える。
【００６２】
クロックセレクタ３２０には、ＤＬＬ回路１００がロック状態であるか否かを示すロックフラグＦｌａｇが入力されており、クロックセレクタ３２０はこれに基づいて外部クロックＣＬＫ又は分周クロックＤＣＬＫを選択する。具体的には、ロックフラグＦｌａｇが非ロック状態を示している場合には外部クロックＣＬＫを選択し、ロックフラグＦｌａｇがロック状態を示している場合には分周クロックＤＣＬＫを選択する。つまり、ＤＬＬ回路１００が非ロック状態であれば選択クロックＤＡＴＣＬＫの周波数は相対的に高くなり、ＤＬＬ回路１００がロック状態であれば選択クロックＤＡＴＣＬＫの周波数は相対的に低くなる。分周回路３１０が生成する分周クロックＤＣＬＫは、例えば外部クロックＣＬＫの１／２の周波数である。
【００６３】
選択クロックＤＡＴＣＬＫの周波数が変化すると、これに連動して動作クロック生成部３３０の出力である動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲの周波数も変化する。したがって、ＤＬＬ回路１００が非ロック状態であれば、動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲの周波数も相対的に高くなり、ＤＬＬ回路１００がロック状態であれば、動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲの周波数も相対的に低くなる。また、図３に示すように、選択クロックＤＡＴＣＬＫは、デューティ検出回路２００に含まれる制御部２２０にも供給される。
【００６４】
このような周波数切り替えを行っているのは、ＤＬＬ回路１００が非ロック状態である場合には速やかにロック状態に遷移させる必要があるからであり、ＤＬＬ回路１００がロック状態である場合には、消費電力を抑制しつつロック状態を維持する必要があるからである。
【００６５】
以上がクロック生成回路４０を構成するＤＬＬ回路１００、デューティ検出回路２００及びクロック制御回路３００の構成である。次に、本実施形態による半導体装置の動作について、クロック生成回路４０の動作を中心に説明する。
【００６６】
上述の通り、本実施形態のＤＬＬ回路１００には、デューティ検出回路２００を使用しない「位相制御モード」とデューティ検出回路２００を使用する「デューティ制御モード」の２つのモードが備えられている。他方、ロックフラグＦｌａｇが非ロック状態を示しているかロック状態を示しているかによって、クロック制御回路３００は異なる動作を行う。したがって、以下の動作説明では、
１．「位相制御モード」で且つ「ＤＬＬ回路が非ロック状態」
２．「位相制御モード」で且つ「ＤＬＬ回路がロック状態」
３．「デューティ制御モード」で且つ「ＤＬＬ回路が非ロック状態」
４．「デューティ制御モード」で且つ「ＤＬＬ回路がロック状態」
の４態様について、順に動作を説明する。
【００６７】
図８は、「位相制御モード」で且つ「ＤＬＬ回路が非ロック状態」における動作を説明するためのタイミング図である。
【００６８】
上述の通り、ＤＬＬ回路が非ロック状態である場合には、クロックセレクタ３２０によって外部クロックＣＬＫが選択される。このため、図８に示すように、選択クロックＤＡＴＣＬＫの周波数は外部クロックＣＬＫの周波数と等しくなる。本例では、動作クロック生成部３３０は選択クロックＤＡＴＣＬＫの８サイクルごとに、動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲを活性化させる。図８に示す例では、時刻ｔ０のアクティブエッジに同期して動作クロックＤＣＤＥＣが活性化し、時刻ｔ５のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化し、時刻ｔ７のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化している。このシーケンスが８サイクルごとに繰り返される。
【００６９】
動作クロックＤＣＤＥＣは、プリデコーダ１２１Ｒ，１２１Ｆ及びＤ／Ａコンバータ１２２Ｒ，１２２Ｆの出力値を更新するためのタイミング信号であり、これが活性化すると、ディレイライン１１０Ｒ，１１０Ｆの遅延量が変化する。つまり、時刻ｔ０のアクティブエッジに応答して、内部クロックＱＣＬＫＴ，ＱＣＬＫＢの位相が変化する。但し、かかる変化が位相検出回路１３０Ｒ，１３０Ｆによる判定結果に反映されるまでにはある程度の時間が必要であり、図８に示す例では時刻ｔ３のアクティブエッジ近傍で反映され、これにより位相検出信号ＤＬＵＰ１Ｒが変化している。図示しないが、位相検出信号ＤＬＵＰ１Ｆについても同様である。
【００７０】
このような反映時間を見越して、ライズコントロール回路１４０Ｒは、動作クロックＤＣＣＬＫの時刻ｔ４のアクティブエッジに同期して位相検出信号ＤＬＵＰ１Ｒをラッチする。フォールコントロール回路１４０Ｆにおいても同様である。
【００７１】
次に、時刻ｔ５のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化する。これにより、ライズコントロール回路１４０Ｒ及びフォールコントロール回路１４０Ｆは、ラッチ内容に基づきアップダウン信号ＣＮＴＲＤＩＲＲ，ＣＮＴＲＤＩＲＦを生成する。そして、時刻ｔ７のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化し、これによりカウンタ回路１２０Ｒ，１２０Ｆのカウント値が更新される。
【００７２】
このように、ＤＬＬ回路が非ロック状態である場合には、ＤＬＬ回路１００の制御周期が８サイクルであり、高頻度に制御されることから、速やかにロック状態に遷移させることが可能となる。
【００７３】
図９は、「位相制御モード」で且つ「ＤＬＬ回路がロック状態」における動作を説明するためのタイミング図である。
【００７４】
上述の通り、ＤＬＬ回路がロック状態である場合には、クロックセレクタ３２０によって分周クロックＤＣＬＫが選択される。このため、図９に示すように、選択クロックＤＡＴＣＬＫの周波数は外部クロックＣＬＫの周波数の１／２となる。しかしながら、動作クロック生成部３３０の動作シーケンスは図８に示したシーケンスと全く同じであり、ロック状態の有無によって動作を変更する必要はない。
【００７５】
図９に示す例では、選択クロックＤＡＴＣＬＫの周波数が外部クロックＣＬＫの周波数の１／２であることから、時刻ｔ０のアクティブエッジに同期して動作クロックＤＣＤＥＣが活性化し、時刻ｔ１０のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化し、時刻ｔ１４のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化している。このシーケンスが１６サイクルごとに繰り返される。
【００７６】
ＤＬＬ回路がロック状態である場合、ディレイライン１１０Ｒ，１１０Ｆの遅延量変化が位相検出回路１３０Ｒ，１３０Ｆの判定結果に反映される時刻ｔ３から、動作クロックＤＣＣＮＴＬが活性化する時刻ｔ１０までの期間において、ライズコントロール回路１４０Ｒ及びフォールコントロール回路１４０Ｆは、複数回の位相検出信号ＤＬＵＰ１Ｒ，ＤＬＵＰ１Ｆを取得することができる。図９に示す例では、５クロック分の位相検出信号ＤＬＵＰ１Ｒ，ＤＬＵＰ１Ｆを取得しており、その多数決によってアップダウン信号ＣＮＴＲＤＩＲＲ，ＣＮＴＲＤＩＲＦが生成される。
【００７７】
このように、ＤＬＬ回路がロック状態である場合には、ＤＬＬ回路１００の制御周期が１６サイクルに増大することから、消費電力を抑制することが可能となる。しかも、ライズコントロール回路１４０Ｒ及びフォールコントロール回路１４０Ｆは、複数取得した位相検出信号ＤＬＵＰ１Ｒ，ＤＬＵＰ１Ｆに基づいてアップダウン信号ＣＮＴＲＤＩＲＲ，ＣＮＴＲＤＩＲＦを生成していることから、ジッタによるエイリアシングの影響を低減することが可能となる。
【００７８】
図１０は、「デューティ制御モード」で且つ「ＤＬＬ回路が非ロック状態」における動作を説明するためのタイミング図である。
【００７９】
上述の通り、デューティ制御モードにおいては、デューティ検出回路２００が使用される。この場合、動作クロック生成部３３０は、選択クロックＤＡＴＣＬＫの１２サイクルごとに、動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲを活性化させる。図１０に示す例では、時刻ｔ０のアクティブエッジに同期して動作クロックＤＣＤＥＣが活性化し、時刻ｔ９のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化し、時刻ｔ１１のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化している。このシーケンスが１２サイクルごとに繰り返される。
【００８０】
デューティ制御モードにおけるライズコントロール回路１４０Ｒの動作は、位相制御モードにおけるそれと同じである。これに対し、フォールコントロール回路１４０Ｆは、デューティ制御モードである場合、デューティ検出回路２００の出力であるデューティ検出信号ＤＣＣＳを使用する。
【００８１】
図１０に示す例では、時刻ｔ７のアクティブエッジに同期して出力されるデューティ検出信号ＤＣＣＳがフォールコントロール回路１４０Ｆに取り込まれる。その後、時刻ｔ９のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化し、時刻ｔ１１のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化する。これにより、カウンタ回路１２０Ｒ，１２０Ｆのカウント値が更新される。
【００８２】
このように、デューティ制御モードにおいてＤＬＬ回路が非ロック状態であると、ＤＬＬ回路１００の制御周期は１２サイクルに延長される。しかしながら、本実施形態では、ｎ＝ｍに設定することにより、全てのアクティブエッジに同期してデューティ検出信号ＤＣＣＳを取得可能であることから、外部クロックＣＬＫの周波数が高くなった場合であっても、これによりＤＬＬ回路１００の制御周期が大幅に長くなることはない。
【００８３】
図１１は、「デューティ制御モード」で且つ「ＤＬＬ回路がロック状態」における動作を説明するためのタイミング図である。
【００８４】
上述の通り、ＤＬＬ回路がロック状態である場合、選択クロックＤＡＴＣＬＫの周波数は外部クロックＣＬＫの周波数の１／２となる。しかしながら、動作クロック生成部３３０の動作シーケンスは図１０に示したシーケンスと全く同じであり、ロック状態の有無によって動作を変更する必要はない。
【００８５】
図１１に示す例では、時刻ｔ０のアクティブエッジに同期して動作クロックＤＣＤＥＣが活性化し、時刻ｔ１８のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化し、時刻ｔ２２のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化している。このシーケンスが２４サイクルごとに繰り返される。
【００８６】
ＤＬＬ回路がロック状態である場合、ディレイライン１１０Ｆの遅延量変化がデューティ検出回路２００の出力に反映される時刻ｔ８から、動作クロックＤＣＣＮＴＬが活性化する時刻ｔ１８までの期間において、フォールコントロール回路１４０Ｆは、複数回のデューティ検出信号ＤＣＣＳを取得することができる。図１１に示す例では、５回分のデューティ検出信号ＤＣＣＳを取得しており、その多数決によってアップダウン信号ＣＮＴＲＤＩＲＦが生成される。
【００８７】
このように、本実施形態では、限られた制御周期内において、最新のデューティ検出信号ＤＣＣＳを複数回取得することができるため、デューティ制御モードであっても、多数決によってアップダウン信号ＣＮＴＲＤＩＲＦを生成することが可能となる。このため、制御周期を延長することなく、内部クロックＱＣＬＫＴ，ＱＣＬＫＢのデューティを正しく５０％に制御することが可能となる。
【００８８】
図１２は、比較例によるタイミング図であり、従来のデューティ検出回路を用いた場合の「デューティ制御モード」で且つ「ＤＬＬ回路がロック状態」における動作を説明するためのタイミング図である。
【００８９】
図１２に示すように、従来のデューティ検出回路では、デューティ検出信号ＤＣＣの更新頻度が低く、図１２に示す例では４サイクルごとに更新されている。このため、５回分のデューティ検出信号ＤＣＣの多数決によってアップダウン信号ＣＮＴＲＤＩＲＦを生成しようとすると、かかる処理だけで２０サイクル（＝４サイクル×５回）を要してしまう。このため、ＤＬＬ回路の制御周期が３２サイクルに増大してしまうため、内部クロックＱＣＬＫＴ，ＱＣＬＫＢの追従特性が悪化するばかりでなく、動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲの活性化タイミングも切り替える必要が生じる。つまり、ＤＬＬ回路がロック状態であるか否かによって、動作クロック生成部が異なるシーケンスで動作するよう構成する必要が生じ、回路が複雑化してしまう。
【００９０】
これに対し、上述した本実施形態では、このような問題を生じることなく、高品質な内部クロックＱＣＬＫＴ，ＱＣＬＫＢを生成することが可能となる。
【００９１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００９２】
１０ 内部回路
１１ アドレス端子
１２ コマンド端子
１３ データ入出力端子
１４ クロック端子
２０ 出力バッファ
３０ 入力バッファ
４０ クロック生成回路
５０（５０Ｆ，５０Ｒ） レプリカバッファ
１００ ＤＬＬ回路
１１０Ｒ，１１０Ｆ ディレイライン
１１１Ｒ，１１１Ｆ コースディレイライン
１１２Ｒ，１１２Ｆ ファインディレイライン
１２０Ｒ，１２０Ｆ カウンタ回路
１２１Ｒ，１２１Ｆ プリデコーダ
１２２Ｒ，１２２Ｆ Ｄ／Ａコンバータ
１３０Ｒ，１３０Ｆ 位相検出回路
１４０Ｆ フォールコントロール回路
１４０Ｒ ライズコントロール回路
１５０Ｒ バッファ
１６０Ｆ 選択回路
２００ デューティ検出回路
２１０ デューティ検出部
２１１ 積分回路
２１２ アンプ回路
２２０ 制御部
２３０ 出力選択部
２３１ セレクタ
２３２ ラッチ回路
３００ クロック制御回路
３１０ 分周回路
３２０ クロックセレクタ
３３０ 動作クロック生成部
Ｃ１〜Ｃ４ 積分キャパシタ
ＣＬＫ，ＣＬＫＢ 外部クロック
ＤＣＣＳ デューティ検出信号
ＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲ 動作クロック
ＤＣＬＫ 分周クロック
ＤＬＵＰ１Ｒ，ＤＬＵＰ１Ｆ 位相検出信号
ＬＡＴ１〜ＬＡＴ４ 選択信号
ＱＣＬＫＴ，ＱＣＬＫＢ，ＲＣＬＫ，ＦＣＬＫ 内部クロック
【技術分野】
【０００１】
本発明は、デューティ検出信号を高頻度に生成可能なデューティ検出回路及びこれを備えるクロック生成回路に関する。また、本発明は、このようなクロック生成回路を備える半導体装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要があることから、外部クロックに同期した内部クロックを生成するＤＬＬ（Delay Locked Loop）回路が用いられる。
【０００３】
ある種のＤＬＬ回路においては、位相比較の結果に基づいて内部クロックの立ち上がりエッジが調整され、デューティ検出の結果に基づいて内部クロックの立ち下がりエッジが調整される。この方法によれば、外部クロックと位相の一致した内部クロックを生成することができるとともに、外部クロックのデューティが５０％からずれている場合であっても、内部クロックのデューティをほぼ５０％に調整することが可能となる。
【０００４】
内部クロックのデューティ検出には、デューティ検出回路が用いられる（特許文献１参照）。デューティ検出回路は、内部クロックに同期して充電又は放電される積分キャパシタを備えており、積分キャパシタの電圧に基づいて内部クロックのデューティを判定する。このため、デューティの検出動作には、内部クロックの整数倍サイクルに亘る充放電動作が必要であり、しかも、積分キャパシタの電圧判定や判定結果のラッチ動作なども加えると、一連の動作に複数サイクルが必要となる。
【０００５】
一例として、積分キャパシタの充放電動作に２サイクル、積分キャパシタの電圧判定に１サイクル、判定結果のラッチ動作に１サイクルが必要である場合、一連の動作を完了するためには合計４サイクルが必要となる。つまり、この場合はデューティ検出信号の更新頻度は４サイクルが限界となり、これよりも短いサイクルでデューティ検出信号を更新することはできない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２１７２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、より高頻度にデューティ検出信号を更新したいという要望がある。
【０００８】
例えば、上述したＤＬＬ回路のように、位相比較の結果に基づいて内部クロックの立ち上がりエッジを調整し、デューティ検出の結果に基づいて内部クロックの立ち下がりエッジを調整するタイプのＤＬＬ回路の場合、デューティ検出動作は内部クロックの立ち上がりエッジが調整された後に行う必要がある。一例として、内部クロックの立ち上がりエッジの調整に８サイクル必要である場合、デューティ検出信号の生成頻度が４サイクルであれば、ＤＬＬ回路の制御周期は最短でも１２サイクルとなってしまう。
【０００９】
しかも、内部クロックの立ち上がりエッジの調整に９サイクル必要となった場合は、正しいデューティ検出信号を９サイクル目に直ちに得ることはできず、８サイクル目の次にデューティ検出信号が更新されるのは、１２サイクル目となる。このため、このケースではＤＬＬ回路の制御周期が１６サイクルとなってしまい、調整周期が大幅に増大してしまう。
【００１０】
さらに、複数回に亘って得られたデューティ検出信号を用いることにより、ジッタを抑制しようとすると、判定に非常に長い時間がかかってしまう。一例として、５回分のデューティ検出信号に基づいてデューティの調整方向を判定する場合、デューティ検出信号の生成頻度が４サイクルであれば、デューティ判定だけで２０サイクルもの時間がかかってしまう。
【課題を解決するための手段】
【００１１】
本発明によるデューティ検出回路は、内部クロックのデューティを検出する複数のデューティ検出部と、前記複数のデューティ検出部を互いに異なる位相で動作させる制御部と、前記複数のデューティ検出部からのデューティ検出信号を選択する出力選択部と、を備えることを特徴とする。
【００１２】
また、本発明によるクロック生成回路は、上記のデューティ検出回路と、前記内部クロックの位相を制御するＤＬＬ回路と、第１及び第２のレプリカバッファとを備えるクロック生成回路であって、前記内部クロックは、互いに位相の異なる第１及び第２の内部クロックからなり、前記ＤＬＬ回路は、第１の外部クロックを遅延させることにより第３の内部クロックを生成する第１のディレイラインと、第２の外部クロックを遅延させることにより第４の内部クロックを生成する第２のディレイラインと、前記第１の外部クロックと前記第１の内部クロックの位相を判定する第１の位相比較回路と、前記第１の位相比較回路の判定結果に基づいて前記第１のディレイラインの遅延量を制御する第１の遅延制御回路と、少なくとも前記デューティ検出信号に基づいて前記第２のディレイラインの遅延量を制御する第２の遅延制御回路と、を含み、前記第１のレプリカバッファは、前記第３の内部クロックを受けて前記第１の内部クロックを生成し、前記第２のレプリカバッファは、前記第４の内部クロックを受けて前記第２の内部クロックを生成することを特徴とする。
【００１３】
また、本発明による半導体装置は、上記のクロック生成回路と、出力データを生成する内部回路と、前記第３及び第４の内部クロックに同期して前記出力データを外部に出力する出力バッファとを備え、前記第１及び第２のレプリカバッファは、前記出力バッファと同じインピーダンスを有していることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、複数のデューティ検出部が互いに異なる位相で動作することから、各デューティ検出部におけるデューティ検出信号の生成頻度よりも高頻度でデューティ検出信号を出力することが可能となる。このため、本発明によるデューティ検出回路をＤＬＬ回路のクロック調整に使用すれば、ＤＬＬ回路の制御周期を短縮することが可能となる。また、複数回に亘って得られたデューティ検出信号を用いることにより、ジッタを抑制する場合であっても、判定時間が大幅に増大することがない。
【００１５】
したがって、本発明をＤＤＲ型のシンクロナスメモリなどの半導体装置に適用すれば、電源電圧や環境温度の変動などが生じている場合であっても、出力データの位相を高精度に調整することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】デューティ検出回路２００の構成を示すブロック図である。
【図４】デューティ検出部２１０−ｉ（ｉ＝１〜ｍ）の回路図である。
【図５】出力選択部２３０の回路図である。
【図６】デューティ検出回路２００の動作を示すタイミング図である。
【図７】クロック制御回路３００の構成を示すブロック図である。
【図８】「位相制御モード」で且つ「ＤＬＬ回路が非ロック状態」における動作を説明するためのタイミング図である。
【図９】「位相制御モード」で且つ「ＤＬＬ回路がロック状態」における動作を説明するためのタイミング図である。
【図１０】「デューティ制御モード」で且つ「ＤＬＬ回路が非ロック状態」における動作を説明するためのタイミング図である。
【図１１】「デューティ制御モード」で且つ「ＤＬＬ回路がロック状態」における動作を説明するためのタイミング図である。
【図１２】比較例によるタイミング図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００１９】
特に限定されるものではないが、本実施形態による半導体装置はＤＤＲ型のシンクロナスメモリであり、内部回路１０、出力バッファ２０、入力バッファ３０、クロック生成回路４０及びレプリカバッファ５０を備えている。
【００２０】
内部回路１０は、当該半導体装置の主たる機能を実現するための回路ブロックであり、本実施形態では、メモリセルアレイ、アドレスデコーダ、コマンドデコーダ、データアンプなどが含まれる。したがって、本実施形態における内部回路１０は、アドレス端子１１及びコマンド端子１２からそれぞれ供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいて動作する。例えば、コマンド信号ＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルの出力データＲＤが、出力バッファ２０を介してデータ入出力端子１３から出力される。また、コマンド信号ＣＭＤがライト動作を示している場合には、データ入出力端子１３に入力される入力データＷＤが、入力バッファ３０を介して内部回路１０に供給される。
【００２１】
出力バッファ２０の動作タイミングは、クロック生成回路４０によって制御される。クロック生成回路は、クロック端子１４に入力される外部クロックＣＬＫ，ＣＬＫＢに基づいて、内部クロックＱＣＬＫＴ，ＱＣＬＫＢを生成する回路である。内部クロックＱＣＬＫＴ，ＱＣＬＫＢは出力バッファ２０に供給され、出力バッファ２０はこれに同期して出力データＲＤの出力動作を行う。
【００２２】
図１に示すように、クロック生成回路４０は、外部クロックＣＬＫ，ＣＬＫＢを遅延させることによって、位相制御された内部クロックＱＣＬＫＴ，ＱＣＬＫＢを生成するＤＬＬ回路１００と、内部クロックＲＣＬＫ，ＦＣＬＫのデューティを検出するデューティ検出回路２００と、ＤＬＬ回路１００及びデューティ検出回路２００の動作クロックを生成するクロック制御回路３００とを含んでいる。内部クロックＱＣＬＫＴ，ＱＣＬＫＢは互いに位相が反転した信号である。同様に、内部クロックＲＣＬＫ，ＦＣＬＫは互いに位相が反転した信号である。以下、クロック生成回路４０を構成する各回路ブロックの詳細について説明する。
【００２３】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００２４】
図２に示すように、ＤＬＬ回路１００は、外部クロックＣＬＫ，ＣＬＫＢを受けるクロックレシーバ１０１と、クロックレシーバ１０１の一方の出力である内部クロックＩＣＬＫＲを遅延させるディレイライン１１０Ｒと、クロックレシーバ１０１の他方の出力である内部クロックＩＣＬＫＦを遅延させるディレイライン１１０Ｆとを含んでいる。ディレイライン１１０Ｒ，１１０Ｆによって生成された内部クロックＯＵＴＲ，ＯＵＴＦは、レベルシフタ１０２によってレベルシフトされ、上述した内部クロックＱＣＬＫＴ，ＱＣＬＫＢとして用いられる。
【００２５】
また、内部クロックＱＣＬＫＴはレプリカバッファ５０Ｒにも供給され、その出力は内部クロックＲＣＬＫとして用いられる。同様に、内部クロックＱＣＬＫＢはレプリカバッファ５０Ｆにも供給され、その出力は内部クロックＦＣＬＫとして用いられる。これらレプリカバッファ５０Ｒ，５０Ｆは、出力バッファ２０と実質的に同一の回路構成を有している。これにより、内部クロックＲＣＬＫ，ＦＣＬＫの位相は、データ入出力端子１３より出力される出力データＤＱの位相と正確に一致することになる。但し、レプリカバッファ５０Ｒ，５０Ｆを構成するトランジスタのサイズとしては、出力バッファ２０を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
【００２６】
ここで、内部クロックＱＣＬＫＴとは、立ち上がりエッジが外部クロックＣＬＫの立ち上がりエッジ（外部クロックＣＬＫＢの立ち下がりエッジ）に同期した信号である。一方、内部クロックＱＣＬＫＢとは、基本的に、立ち上がりエッジが外部クロックＣＬＫの立ち下がりエッジ（外部クロックＣＬＫＢの立ち上がりエッジ）に同期した信号であるが、後述するデューティ検出回路２００が使用される場合は、外部クロックのデューティに関わらず、内部クロックＱＣＬＫＴ，ＱＣＬＫＢのデューティが５０％となるよう制御された結果えられる信号である。つまり、内部クロックＱＣＬＫＴのアクティブエッジからちょうど１／２サイクルが経過した時点で、内部クロックＱＣＬＫＢのアクティブエッジが生成されるよう位相制御される。
【００２７】
図２に示すように、ディレイライン１１０Ｒは、粗調動作を行うコースディレイライン１１１Ｒと、微調動作を行うファインディレイライン１１２Ｒからなる。同様に、ディレイライン１１０Ｆは、粗調動作を行うコースディレイライン１１１Ｆと、微調動作を行うファインディレイライン１１２Ｆからなる。
【００２８】
コースディレイライン１１１Ｒ，１１１Ｆは、複数の遅延素子が従属接続された回路であり、いずれの遅延素子から出力を取り出すかによって異なる遅延量を得ることができる。したがって、コースディレイライン１１１Ｒ，１１１Ｆの調整ピッチは、１個の遅延素子の遅延量によって定義される。コースディレイライン１１１Ｒの出力は２つの内部クロックＯＵＴＲＥ，ＯＵＴＲＯからなり、これらの遅延量の差はコースディレイライン１１１Ｒの調整ピッチに等しい。同様に、コースディレイライン１１１Ｆの出力は２つの内部クロックＯＵＴＦＥ，ＯＵＴＦＯからなり、これらの遅延量の差はコースディレイライン１１１Ｆの調整ピッチに等しい。
【００２９】
コースディレイライン１１１Ｒ，１１１Ｆの遅延量は、それぞれプリデコーダ１２１Ｒ，１２１Ｆの出力によって定められる。プリデコーダ１２１Ｒ，１２１Ｆは、それぞれカウンタ回路１２０Ｒ，１２０Ｆのカウント値の上位ビットをプリデコードする回路であり、いずれも動作クロックＤＣＤＥＣに同期して出力値が更新される。また、カウンタ回路１２０Ｒ，１２０Ｆのカウント値は、いずれも動作クロックＤＣＣＮＴＲに同期して更新される。これらの動作クロックＤＣＤＥＣ，ＤＣＣＮＴＲは、クロック制御回路３００より供給される信号である。
【００３０】
ファインディレイライン１１２Ｒ，１１２Ｆは、コースディレイライン１１１Ｒ，１１１Ｆより供給される２つの内部クロックを合成する補間器である。これにより、これら２つの内部クロックの間の位相を持つ内部クロックＯＵＴＲＥ，ＯＵＴＲＯが生成されることになる。ファインディレイライン１１２Ｒ，１１２Ｆによるクロック合成比は、それぞれＤ／Ａコンバータ１２２Ｒ，１２２Ｆの出力であるバイアス電圧ＢＩＡＳＲ，ＢＩＡＳＦによって定められる。Ｄ／Ａコンバータ１２２Ｒ，１２２Ｆは、それぞれカウンタ回路１２０Ｒ，１２０Ｆのカウント値の下位ビットをアナログ変換することによってバイアス電圧ＢＩＡＳＲ，ＢＩＡＳＦを生成する回路であり、いずれも動作クロックＤＣＤＥＣに同期してバイアス値が更新される。
【００３１】
図２に示すように、ＤＬＬ回路１００は位相検出回路１３０Ｒ，１３０Ｆをさらに備えている。位相検出回路１３０Ｒは、レプリカバッファ５０Ｒの出力である内部クロックＲＣＬＫと、外部クロックＣＬＫ，ＣＬＫＢの位相を比較する回路であり、比較の結果は位相検出信号ＤＬＵＰ１Ｒとして出力される。同様に、位相検出回路１３０Ｆは、レプリカバッファ５０Ｆの出力である内部クロックＦＣＬＫと、外部クロックＣＬＫ，ＣＬＫＢの位相を比較する回路であり、比較の結果は位相検出信号ＤＬＵＰ１Ｆとして出力される。位相検出回路１３０Ｒ，１３０Ｆによる位相の比較においては、外部クロックＣＬＫ，ＣＬＫＢに対して内部クロックＲＣＬＫ，ＦＣＬＫが進んでいるか遅れているかが検出される。したがって、その出力である位相検出信号ＤＬＵＰ１Ｒ，ＤＬＵＰ１Ｆは１ビットの信号であり、ハイレベル又はローレベルのいずれかとなる。
【００３２】
位相検出回路１３０Ｒの出力である位相検出信号ＤＬＵＰ１Ｒは、バッファ１５０Ｒを介してライズコントロール回路１４０Ｒにそのまま供給される。これに対し、位相検出回路１３０Ｆの出力である位相検出信号ＤＬＵＰ１Ｆは、選択回路１６０Ｆに供給される。選択回路１６０Ｆは、位相検出回路１３０Ｆの出力である位相検出信号ＤＬＵＰ１Ｆと、デューティ検出回路２００の出力であるデューティ検出信号ＤＣＣＳのいずれか一方を選択し、選択した信号をフォールコントロール回路１４０Ｆに供給する。選択回路１６０Ｆによる上記の選択は、選択信号ＤＣＣＥＮに基づいて行われる。
【００３３】
これにより、位相検出信号ＤＬＵＰ１Ｆが選択された場合には、内部クロックＦＣＬＫの位相に基づいて内部クロックＱＣＬＫＢのアクティブエッジが制御される「位相制御モード（ＤＣＣオフモード）」となり、デューティ検出信号ＤＣＣＳが選択された場合には、内部クロックＲＣＬＫ，ＦＣＬＫのデューティに基づいて内部クロックＱＣＬＫＢのアクティブエッジが制御される「デューティ制御モード（ＤＣＣオンモード）」となる。位相制御モードにおいては、デューティ検出回路２００は使用されない。
【００３４】
ライズコントロール回路１４０Ｒは、バッファ１５０Ｒを経由した位相検出信号ＤＬＵＰ１ＤＲと動作クロックＤＣＣＬＫ，ＤＣＣＮＴＬを受け、これらに基づいてアップダウン信号ＣＮＴＲＤＩＲＲを生成する。生成されたアップダウン信号ＣＮＴＲＤＩＲＲはカウンタ回路１２０Ｒに供給され、カウンタ回路１２０Ｒはこれに基づいてアップカウント又はダウンカウントを行う。同様に、フォールコントロール回路１４０Ｆは、位相検出信号ＤＬＵＰ１ＤＦ又はデューティ検出信号ＤＣＣＳと、動作クロックＤＣＣＬＫ，ＤＣＣＮＴＬを受け、これらに基づいてアップダウン信号ＣＮＴＲＤＩＲＦを生成する。生成されたアップダウン信号ＣＮＴＲＤＩＲＦはカウンタ回路１２０Ｆに供給され、カウンタ回路１２０Ｆはこれに基づいてアップカウント又はダウンカウントを行う。
【００３５】
より具体的に説明すると、ライズコントロール回路１４０Ｒは、動作クロックＤＣＣＬＫに同期して位相検出信号ＤＬＵＰ１ＤＲをラッチし、ラッチした位相検出信号ＤＬＵＰ１ＤＲに基づいてアップダウン信号ＣＮＴＲＤＩＲＲを生成する。位相検出信号ＤＬＵＰ１ＤＲのラッチ動作は、動作クロックＤＣＣＮＴＬが活性化するまで続けられる。後述するように、動作クロックＤＣＣＮＴＬが活性化するまでの期間は、ＤＬＬ回路１００がロック状態であるか否かによって異なり、ＤＬＬ回路１００が非ロック状態であれば、位相検出信号ＤＬＵＰ１ＤＲを１個ラッチした後、直ちに動作クロックＤＣＣＮＴＬが活性化する。一方、ＤＬＬ回路１００が非ロック状態であれば、位相検出信号ＤＬＵＰ１ＤＲを複数個（例えば５個）ラッチした後、動作クロックＤＣＣＮＴＬが活性化する。
【００３６】
このため、ライズコントロール回路１４０Ｒは、ＤＬＬ回路１００が非ロック状態である場合には、１ビットの位相検出信号ＤＬＵＰ１ＤＲによってアップダウン信号ＣＮＴＲＤＩＲＲの論理レベルを決定し、ＤＬＬ回路１００がロック状態である場合には、複数ビットの位相検出信号ＤＬＵＰ１ＤＲによってアップダウン信号ＣＮＴＲＤＩＲＲの論理レベルを決定する。複数ビットの位相検出信号ＤＬＵＰ１ＤＲを用いる場合、どのようなルールでアップダウン信号ＣＮＴＲＤＩＲＲの論理レベルを決定しても構わないが、一例として、多数決により決定する方法が挙げられる。
【００３７】
以上の動作は、フォールコントロール回路１４０Ｆにおいても同様である。ライズコントロール回路１４０Ｒ及びフォールコントロール回路１４０Ｆは、それぞれディレイライン１１０Ｒ，１１０Ｆの遅延量を制御する遅延制御回路である。
【００３８】
以上がＤＬＬ回路１００の構成である。ＤＬＬ回路１００の動作については後述する。次に、デューティ検出回路２００について説明する。
【００３９】
図３は、デューティ検出回路２００の構成を示すブロック図である。
【００４０】
図３に示すように、デューティ検出回路２００は、内部クロックＲＣＬＫ，ＦＣＬＫのデューティを検出するｍ個（ｍは２以上の整数）のデューティ検出部２１０−１〜２１０−ｍと、これらデューティ検出部２１０−１〜２１０−ｍの動作を制御する制御部２２０と、デューティ検出部２１０−１〜２１０−ｍからのデューティ検出信号ＤＣＣＰ１〜ＤＣＣＰｍを選択する出力選択部２３０とを備える。デューティ検出部２１０−１〜２１０−ｍは互いに同じ回路構成を有しており、制御部２２０はこれらデューティ検出部を互いに異なる位相で動作させる。
【００４１】
図４は、デューティ検出部２１０−ｉ（ｉ＝１〜ｍ）の回路図である。
【００４２】
図４に示すように、デューティ検出部２１０−ｉは、内部クロックＲＣＬＫ，ＦＣＬＫに同期して充電又は放電される積分キャパシタＣ１〜Ｃ４を含む積分回路２１１と、積分キャパシタＣ１〜Ｃ４の充電電圧に基づいてデューティ検出信号ＤＣＣＰｉを生成するアンプ回路２１２とを備えている。
【００４３】
より詳細に説明すると、積分回路２１１は、一端が信号線Ｓ１に接続された積分キャパシタＣ１，Ｃ２と、一端が信号線Ｓ２に接続された積分キャパシタＣ３，Ｃ４と、積分キャパシタＣ１，Ｃ３をプリチャージするプリチャージトランジスタＴｒ１〜Ｔｒ３と、積分キャパシタＣ１，Ｃ３のディスチャージを許可する活性化トランジスタＴｒ４，Ｔｒ５と、それぞれ内部クロックＲＣＬＫ，ＦＣＬＫを受けてスイッチングするディスチャージトランジスタＴｒ６，Ｔｒ７と、ディスチャージトランジスタＴｒ６，Ｔｒ７のソースと接地電位ＶＳＳとの間に挿入されたバイアストランジスタＴｒ８とを備えている。積分キャパシタＣ１，Ｃ３の他端はいずれも接地電位ＶＳＳに接続されており、積分キャパシタＣ２，Ｃ４の他端はいずれも電源電位ＶＤＤに接続されている。
【００４４】
かかる構成により、プリチャージトランジスタＴｒ１〜Ｔｒ３がオンすると、積分キャパシタＣ１，Ｃ３は電圧ＶＤＤ−ＶＳＳに充電され、積分キャパシタＣ２，Ｃ４の充電電圧はゼロとなる。プリチャージ終了後、活性化トランジスタＴｒ４，Ｔｒ５をオンさせた状態で、内部クロックＲＣＬＫがハイレベルになると、積分キャパシタＣ１が放電され、積分キャパシタＣ２が充電される。これにより、信号線Ｓ１の電位はプリチャージレベルから徐々に低下する。同様に、活性化トランジスタＴｒ４，Ｔｒ５をオンさせた状態で、内部クロックＦＣＬＫがハイレベルになると、積分キャパシタＣ３が放電され、積分キャパシタＣ４が充電される。これにより、信号線Ｓ２の電位はプリチャージレベルから徐々に低下する。プリチャージトランジスタＴｒ１〜Ｔｒ３を制御する制御信号ＰＲＥＢｉや、活性化トランジスタＴｒ４，Ｔｒ５を制御する制御信号ＡＣＴＢｉは、図３に示した制御部２２０より供給される。
【００４５】
以上の動作により、内部クロックＲＣＬＫ，ＦＣＬＫのハイレベル期間、すなわちデューティによって、信号線Ｓ１，Ｓ２の電位差が決まる。具体的には、内部クロックＲＣＬＫの方が内部クロックＦＣＬＫよりもハイレベルの期間が長ければ、信号線Ｓ１の電位Ｖｒｅｆｉと信号線Ｓ２の電位ＤＢｉとの関係は、ＤＢｉ＞Ｖｒｅｆｉとなる。逆に、内部クロックＦＣＬＫの方が内部クロックＲＣＬＫよりもハイレベルの期間が長ければ、信号線Ｓ１の電位Ｖｒｅｆｉと信号線Ｓ２の電位ＤＢｉとの関係は、ＤＢｉ＜Ｖｒｅｆｉとなる。
【００４６】
このようにして生じた電位差は、アンプ回路２１２によって比較され、増幅される。具体的には、アンプ回路２１２は、信号線Ｓ１の電位Ｖｒｅｆｉを基準として、信号線Ｓ２の電位ＤＢｉがこれよりも高ければデューティ検出信号ＤＣＣＰｉをハイレベルとし、逆に、信号線Ｓ２の電位ＤＢがこれよりも低ければデューティ検出信号ＤＣＣＰｉをローレベルとする。アンプ回路２１２の動作を制御する制御信号ＡＥｉは、制御部２２０より供給される。
【００４７】
図５は、出力選択部２３０の回路図である。
【００４８】
図５に示すように、出力選択部２３０は、それぞれデューティ検出信号ＤＣＣＰ１〜ＤＣＣＰｍが入力されるセレクタ２３１−１〜２３１−ｍと、セレクタ２３１−１〜２３１−ｍを通過したデューティ検出信号をラッチするラッチ回路２３２を備えている。
【００４９】
セレクタ２３１−１〜２３１−ｍには、制御部２２０よりそれぞれ選択信号ＬＡＴ１〜ＬＡＴｍが供給されており、これによりデューティ検出信号ＤＣＣＰ１〜ＤＣＣＰｍのいずれか一つのみがセレクタ２３１−１〜２３１−ｍを通過することができる。セレクタ２３１−１〜２３１−ｍを通過したデューティ検出信号はラッチ回路２３２にラッチされ、ラッチされた信号が最終的にデューティ検出信号ＤＣＣＳとして出力される。
【００５０】
以上がデューティ検出回路２００の回路構成である。デューティ検出回路２００に含まれる制御部２２０は、これらｍ個のデューティ検出部２１０−１〜２１０−ｍが互いに異なる位相で動作するよう、制御信号ＰＲＥＢｉ，ＡＣＴＢｉ，ＡＥｉ及び選択信号ＬＡＴｉを生成する。具体的には、デューティ検出部２１０−ｉがデューティ検出動作を開始してから、出力選択部２３０が当該デューティ検出部２１０−ｉに対応するデューティ検出信号ＤＣＣＳを出力するまでには所定の時間Ｘが必要であるとすると、制御部２２０はＸ／ｍごとに異なるデューティ検出部２１０−１〜２１０−ｍの動作を開始させる。
【００５１】
所定の時間Ｘは、内部クロックＲＣＬＫ，ＦＣＬＫのサイクル数のｎ倍（ｎは２以上の整数）で表現されることが好ましく、ｍはｎの約数であることがより好ましい。ｍがｎの約数であれば、制御部２２０は、内部クロックＲＣＬＫ，ＦＣＬＫのｎ／ｍサイクルごとに、異なるデューティ検出部の動作を開始させることが可能となる。この場合、出力選択部２３０によってｎ／ｍサイクルごとに異なるデューティ検出信号ＤＣＣＰｉを選択すれば、内部クロックＲＣＬＫ，ＦＣＬＫのｎ／ｍサイクルごとに、最新のデューティ検出信号ＤＣＣＳを得ることが可能となる。従来のデューティ検出回路であれば、デューティ検出信号の更新頻度はｎサイクルであるから、本実施形態によればｍ倍の頻度でデューティ検出信号ＤＣＣＳが更新されることが分かる。
【００５２】
例えば、積分キャパシタＣ１〜Ｃ４の充放電動作に２サイクル、アンプ回路２１２の動作による電圧判定に１サイクル、出力選択部２３０による選択及びラッチ動作に１サイクルが必要である場合、ｎ＝４であることから、デューティ検出部の数であるｍは、ｎの約数であって２以上の整数である４又は２であることが望ましい。この場合、ｍ＝４であれば、内部クロックＲＣＬＫ，ＦＣＬＫの１サイクルごとに異なるデューティ検出部２１０−１〜２１０−ｍの動作を開始させれば良く、ｍ＝２であれば、内部クロックＲＣＬＫ，ＦＣＬＫの２サイクルごとに異なるデューティ検出部２１０−１〜２１０−ｍの動作を開始させれば良い。但し、本発明においてｍがｎの約数であることは必須ではない。
【００５３】
図６は、デューティ検出回路２００の動作を示すタイミング図であり、ｍ＝ｎ＝４である場合の動作を示している。
【００５４】
図６に示す例では、期間Ｔ１にて制御信号ＡＣＴＢ１が活性化しており、期間Ｔ２にて制御信号ＡＣＴＢ２が活性化している。制御信号ＡＣＴＢ１，ＡＣＴＢ２は、それぞれデューティ検出部２１０−１，２１０−２を活性化させるための信号である。期間Ｔ１と期間Ｔ２は、いずれも２クロックサイクルであり、期間Ｔ１に対して期間Ｔ２は１クロックだけ位相が遅れている。図示しないが、制御信号ＡＣＴＢ３，ＡＣＴＢ４についても同様である。
【００５５】
制御信号ＡＣＴＢ１が活性化する期間Ｔ１においては、デューティ検出部２１０−１に含まれる積分キャパシタＣ１〜Ｃ４の充放電が行われ、これにより内部クロックＲＣＬＫ，ＦＣＬＫのデューティが電位Ｖｒｅｆと電位ＤＢとの電位差に変換される。図６に示す例では、内部クロックＲＣＬＫの方が内部クロックＦＣＬＫよりもハイレベルである期間が長く、これにより、期間Ｔ１の終了時においてＤＢ＞Ｖｒｅｆとなっている。
【００５６】
期間Ｔ１の終了後、制御信号ＡＥ１が活性化する。これにより、信号線Ｓ１，Ｓ２に生じている上記の電位差がアンプ回路２１２によって検出及び増幅され、デューティ検出信号ＤＣＣＰ１の論理レベルが確定する。制御信号ＡＥ１は、約１クロックサイクルに亘り活性化する。
【００５７】
このような動作を、デューティ検出部２１０−１〜２１０−４に対して１クロックずつずらして並列に実行させることにより、１クロックごとに最新のデューティ検出信号ＤＣＣＰ１〜ＤＣＣＰ４が次々と生成される。
【００５８】
そして、制御信号ＡＥ１〜ＡＥ４が活性化している間に、選択信号ＬＡＴ１〜ＬＡＴ４を次々と活性化させれば、デューティ検出信号ＤＣＣＰ１〜ＤＣＣＰ４がセレクタ２３１−１〜２３１−４を通過して次々とラッチ回路２３２にラッチされる。したがって、１クロックごとにデューティ検出信号ＤＣＣＳの値が更新されることになる。
【００５９】
以上がデューティ検出回路２００の構成及びその動作である。次に、クロック制御回路３００について説明する。
【００６０】
図７は、クロック制御回路３００の構成を示すブロック図である。
【００６１】
図７に示すように、クロック制御回路３００は、外部クロックＣＬＫを分周することにより分周クロックＤＣＬＫを生成する分周回路３１０と、外部クロックＣＬＫ及び分周クロックＤＣＬＫのいずれか一方を選択するクロックセレクタ３２０と、クロックセレクタ３２０の出力である選択クロックＤＡＴＣＬＫに基づいて各種動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲを生成する動作クロック生成部３３０とを備える。
【００６２】
クロックセレクタ３２０には、ＤＬＬ回路１００がロック状態であるか否かを示すロックフラグＦｌａｇが入力されており、クロックセレクタ３２０はこれに基づいて外部クロックＣＬＫ又は分周クロックＤＣＬＫを選択する。具体的には、ロックフラグＦｌａｇが非ロック状態を示している場合には外部クロックＣＬＫを選択し、ロックフラグＦｌａｇがロック状態を示している場合には分周クロックＤＣＬＫを選択する。つまり、ＤＬＬ回路１００が非ロック状態であれば選択クロックＤＡＴＣＬＫの周波数は相対的に高くなり、ＤＬＬ回路１００がロック状態であれば選択クロックＤＡＴＣＬＫの周波数は相対的に低くなる。分周回路３１０が生成する分周クロックＤＣＬＫは、例えば外部クロックＣＬＫの１／２の周波数である。
【００６３】
選択クロックＤＡＴＣＬＫの周波数が変化すると、これに連動して動作クロック生成部３３０の出力である動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲの周波数も変化する。したがって、ＤＬＬ回路１００が非ロック状態であれば、動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲの周波数も相対的に高くなり、ＤＬＬ回路１００がロック状態であれば、動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲの周波数も相対的に低くなる。また、図３に示すように、選択クロックＤＡＴＣＬＫは、デューティ検出回路２００に含まれる制御部２２０にも供給される。
【００６４】
このような周波数切り替えを行っているのは、ＤＬＬ回路１００が非ロック状態である場合には速やかにロック状態に遷移させる必要があるからであり、ＤＬＬ回路１００がロック状態である場合には、消費電力を抑制しつつロック状態を維持する必要があるからである。
【００６５】
以上がクロック生成回路４０を構成するＤＬＬ回路１００、デューティ検出回路２００及びクロック制御回路３００の構成である。次に、本実施形態による半導体装置の動作について、クロック生成回路４０の動作を中心に説明する。
【００６６】
上述の通り、本実施形態のＤＬＬ回路１００には、デューティ検出回路２００を使用しない「位相制御モード」とデューティ検出回路２００を使用する「デューティ制御モード」の２つのモードが備えられている。他方、ロックフラグＦｌａｇが非ロック状態を示しているかロック状態を示しているかによって、クロック制御回路３００は異なる動作を行う。したがって、以下の動作説明では、
１．「位相制御モード」で且つ「ＤＬＬ回路が非ロック状態」
２．「位相制御モード」で且つ「ＤＬＬ回路がロック状態」
３．「デューティ制御モード」で且つ「ＤＬＬ回路が非ロック状態」
４．「デューティ制御モード」で且つ「ＤＬＬ回路がロック状態」
の４態様について、順に動作を説明する。
【００６７】
図８は、「位相制御モード」で且つ「ＤＬＬ回路が非ロック状態」における動作を説明するためのタイミング図である。
【００６８】
上述の通り、ＤＬＬ回路が非ロック状態である場合には、クロックセレクタ３２０によって外部クロックＣＬＫが選択される。このため、図８に示すように、選択クロックＤＡＴＣＬＫの周波数は外部クロックＣＬＫの周波数と等しくなる。本例では、動作クロック生成部３３０は選択クロックＤＡＴＣＬＫの８サイクルごとに、動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲを活性化させる。図８に示す例では、時刻ｔ０のアクティブエッジに同期して動作クロックＤＣＤＥＣが活性化し、時刻ｔ５のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化し、時刻ｔ７のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化している。このシーケンスが８サイクルごとに繰り返される。
【００６９】
動作クロックＤＣＤＥＣは、プリデコーダ１２１Ｒ，１２１Ｆ及びＤ／Ａコンバータ１２２Ｒ，１２２Ｆの出力値を更新するためのタイミング信号であり、これが活性化すると、ディレイライン１１０Ｒ，１１０Ｆの遅延量が変化する。つまり、時刻ｔ０のアクティブエッジに応答して、内部クロックＱＣＬＫＴ，ＱＣＬＫＢの位相が変化する。但し、かかる変化が位相検出回路１３０Ｒ，１３０Ｆによる判定結果に反映されるまでにはある程度の時間が必要であり、図８に示す例では時刻ｔ３のアクティブエッジ近傍で反映され、これにより位相検出信号ＤＬＵＰ１Ｒが変化している。図示しないが、位相検出信号ＤＬＵＰ１Ｆについても同様である。
【００７０】
このような反映時間を見越して、ライズコントロール回路１４０Ｒは、動作クロックＤＣＣＬＫの時刻ｔ４のアクティブエッジに同期して位相検出信号ＤＬＵＰ１Ｒをラッチする。フォールコントロール回路１４０Ｆにおいても同様である。
【００７１】
次に、時刻ｔ５のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化する。これにより、ライズコントロール回路１４０Ｒ及びフォールコントロール回路１４０Ｆは、ラッチ内容に基づきアップダウン信号ＣＮＴＲＤＩＲＲ，ＣＮＴＲＤＩＲＦを生成する。そして、時刻ｔ７のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化し、これによりカウンタ回路１２０Ｒ，１２０Ｆのカウント値が更新される。
【００７２】
このように、ＤＬＬ回路が非ロック状態である場合には、ＤＬＬ回路１００の制御周期が８サイクルであり、高頻度に制御されることから、速やかにロック状態に遷移させることが可能となる。
【００７３】
図９は、「位相制御モード」で且つ「ＤＬＬ回路がロック状態」における動作を説明するためのタイミング図である。
【００７４】
上述の通り、ＤＬＬ回路がロック状態である場合には、クロックセレクタ３２０によって分周クロックＤＣＬＫが選択される。このため、図９に示すように、選択クロックＤＡＴＣＬＫの周波数は外部クロックＣＬＫの周波数の１／２となる。しかしながら、動作クロック生成部３３０の動作シーケンスは図８に示したシーケンスと全く同じであり、ロック状態の有無によって動作を変更する必要はない。
【００７５】
図９に示す例では、選択クロックＤＡＴＣＬＫの周波数が外部クロックＣＬＫの周波数の１／２であることから、時刻ｔ０のアクティブエッジに同期して動作クロックＤＣＤＥＣが活性化し、時刻ｔ１０のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化し、時刻ｔ１４のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化している。このシーケンスが１６サイクルごとに繰り返される。
【００７６】
ＤＬＬ回路がロック状態である場合、ディレイライン１１０Ｒ，１１０Ｆの遅延量変化が位相検出回路１３０Ｒ，１３０Ｆの判定結果に反映される時刻ｔ３から、動作クロックＤＣＣＮＴＬが活性化する時刻ｔ１０までの期間において、ライズコントロール回路１４０Ｒ及びフォールコントロール回路１４０Ｆは、複数回の位相検出信号ＤＬＵＰ１Ｒ，ＤＬＵＰ１Ｆを取得することができる。図９に示す例では、５クロック分の位相検出信号ＤＬＵＰ１Ｒ，ＤＬＵＰ１Ｆを取得しており、その多数決によってアップダウン信号ＣＮＴＲＤＩＲＲ，ＣＮＴＲＤＩＲＦが生成される。
【００７７】
このように、ＤＬＬ回路がロック状態である場合には、ＤＬＬ回路１００の制御周期が１６サイクルに増大することから、消費電力を抑制することが可能となる。しかも、ライズコントロール回路１４０Ｒ及びフォールコントロール回路１４０Ｆは、複数取得した位相検出信号ＤＬＵＰ１Ｒ，ＤＬＵＰ１Ｆに基づいてアップダウン信号ＣＮＴＲＤＩＲＲ，ＣＮＴＲＤＩＲＦを生成していることから、ジッタによるエイリアシングの影響を低減することが可能となる。
【００７８】
図１０は、「デューティ制御モード」で且つ「ＤＬＬ回路が非ロック状態」における動作を説明するためのタイミング図である。
【００７９】
上述の通り、デューティ制御モードにおいては、デューティ検出回路２００が使用される。この場合、動作クロック生成部３３０は、選択クロックＤＡＴＣＬＫの１２サイクルごとに、動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲを活性化させる。図１０に示す例では、時刻ｔ０のアクティブエッジに同期して動作クロックＤＣＤＥＣが活性化し、時刻ｔ９のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化し、時刻ｔ１１のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化している。このシーケンスが１２サイクルごとに繰り返される。
【００８０】
デューティ制御モードにおけるライズコントロール回路１４０Ｒの動作は、位相制御モードにおけるそれと同じである。これに対し、フォールコントロール回路１４０Ｆは、デューティ制御モードである場合、デューティ検出回路２００の出力であるデューティ検出信号ＤＣＣＳを使用する。
【００８１】
図１０に示す例では、時刻ｔ７のアクティブエッジに同期して出力されるデューティ検出信号ＤＣＣＳがフォールコントロール回路１４０Ｆに取り込まれる。その後、時刻ｔ９のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化し、時刻ｔ１１のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化する。これにより、カウンタ回路１２０Ｒ，１２０Ｆのカウント値が更新される。
【００８２】
このように、デューティ制御モードにおいてＤＬＬ回路が非ロック状態であると、ＤＬＬ回路１００の制御周期は１２サイクルに延長される。しかしながら、本実施形態では、ｎ＝ｍに設定することにより、全てのアクティブエッジに同期してデューティ検出信号ＤＣＣＳを取得可能であることから、外部クロックＣＬＫの周波数が高くなった場合であっても、これによりＤＬＬ回路１００の制御周期が大幅に長くなることはない。
【００８３】
図１１は、「デューティ制御モード」で且つ「ＤＬＬ回路がロック状態」における動作を説明するためのタイミング図である。
【００８４】
上述の通り、ＤＬＬ回路がロック状態である場合、選択クロックＤＡＴＣＬＫの周波数は外部クロックＣＬＫの周波数の１／２となる。しかしながら、動作クロック生成部３３０の動作シーケンスは図１０に示したシーケンスと全く同じであり、ロック状態の有無によって動作を変更する必要はない。
【００８５】
図１１に示す例では、時刻ｔ０のアクティブエッジに同期して動作クロックＤＣＤＥＣが活性化し、時刻ｔ１８のアクティブエッジに同期して動作クロックＤＣＣＮＴＬが活性化し、時刻ｔ２２のアクティブエッジに同期して動作クロックＤＣＣＮＴＲが活性化している。このシーケンスが２４サイクルごとに繰り返される。
【００８６】
ＤＬＬ回路がロック状態である場合、ディレイライン１１０Ｆの遅延量変化がデューティ検出回路２００の出力に反映される時刻ｔ８から、動作クロックＤＣＣＮＴＬが活性化する時刻ｔ１８までの期間において、フォールコントロール回路１４０Ｆは、複数回のデューティ検出信号ＤＣＣＳを取得することができる。図１１に示す例では、５回分のデューティ検出信号ＤＣＣＳを取得しており、その多数決によってアップダウン信号ＣＮＴＲＤＩＲＦが生成される。
【００８７】
このように、本実施形態では、限られた制御周期内において、最新のデューティ検出信号ＤＣＣＳを複数回取得することができるため、デューティ制御モードであっても、多数決によってアップダウン信号ＣＮＴＲＤＩＲＦを生成することが可能となる。このため、制御周期を延長することなく、内部クロックＱＣＬＫＴ，ＱＣＬＫＢのデューティを正しく５０％に制御することが可能となる。
【００８８】
図１２は、比較例によるタイミング図であり、従来のデューティ検出回路を用いた場合の「デューティ制御モード」で且つ「ＤＬＬ回路がロック状態」における動作を説明するためのタイミング図である。
【００８９】
図１２に示すように、従来のデューティ検出回路では、デューティ検出信号ＤＣＣの更新頻度が低く、図１２に示す例では４サイクルごとに更新されている。このため、５回分のデューティ検出信号ＤＣＣの多数決によってアップダウン信号ＣＮＴＲＤＩＲＦを生成しようとすると、かかる処理だけで２０サイクル（＝４サイクル×５回）を要してしまう。このため、ＤＬＬ回路の制御周期が３２サイクルに増大してしまうため、内部クロックＱＣＬＫＴ，ＱＣＬＫＢの追従特性が悪化するばかりでなく、動作クロックＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲの活性化タイミングも切り替える必要が生じる。つまり、ＤＬＬ回路がロック状態であるか否かによって、動作クロック生成部が異なるシーケンスで動作するよう構成する必要が生じ、回路が複雑化してしまう。
【００９０】
これに対し、上述した本実施形態では、このような問題を生じることなく、高品質な内部クロックＱＣＬＫＴ，ＱＣＬＫＢを生成することが可能となる。
【００９１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００９２】
１０ 内部回路
１１ アドレス端子
１２ コマンド端子
１３ データ入出力端子
１４ クロック端子
２０ 出力バッファ
３０ 入力バッファ
４０ クロック生成回路
５０（５０Ｆ，５０Ｒ） レプリカバッファ
１００ ＤＬＬ回路
１１０Ｒ，１１０Ｆ ディレイライン
１１１Ｒ，１１１Ｆ コースディレイライン
１１２Ｒ，１１２Ｆ ファインディレイライン
１２０Ｒ，１２０Ｆ カウンタ回路
１２１Ｒ，１２１Ｆ プリデコーダ
１２２Ｒ，１２２Ｆ Ｄ／Ａコンバータ
１３０Ｒ，１３０Ｆ 位相検出回路
１４０Ｆ フォールコントロール回路
１４０Ｒ ライズコントロール回路
１５０Ｒ バッファ
１６０Ｆ 選択回路
２００ デューティ検出回路
２１０ デューティ検出部
２１１ 積分回路
２１２ アンプ回路
２２０ 制御部
２３０ 出力選択部
２３１ セレクタ
２３２ ラッチ回路
３００ クロック制御回路
３１０ 分周回路
３２０ クロックセレクタ
３３０ 動作クロック生成部
Ｃ１〜Ｃ４ 積分キャパシタ
ＣＬＫ，ＣＬＫＢ 外部クロック
ＤＣＣＳ デューティ検出信号
ＤＣＤＥＣ，ＤＣＣＬＫ，ＤＣＣＮＴＬ，ＤＣＣＮＴＲ 動作クロック
ＤＣＬＫ 分周クロック
ＤＬＵＰ１Ｒ，ＤＬＵＰ１Ｆ 位相検出信号
ＬＡＴ１〜ＬＡＴ４ 選択信号
ＱＣＬＫＴ，ＱＣＬＫＢ，ＲＣＬＫ，ＦＣＬＫ 内部クロック
【特許請求の範囲】
【請求項１】
内部クロックのデューティを検出する複数のデューティ検出部と、
前記複数のデューティ検出部を互いに異なる位相で動作させる制御部と、
前記複数のデューティ検出部からのデューティ検出信号を選択する出力選択部と、を備えることを特徴とするデューティ検出回路。
【請求項２】
前記デューティ検出部がデューティ検出動作を開始してから、前記出力選択部が前記デューティ検出信号を出力するまでに、前記内部クロックのｎサイクル（ｎは２以上の整数）を要し、
前記デューティ検出部の数はｍ個（ｍは２以上の整数）であり、
ｍはｎの約数であることを特徴とする請求項１に記載のデューティ検出回路。
【請求項３】
前記制御部は、前記内部クロックのｎ／ｍサイクルごとに前記複数のデューティ検出部のうち異なるデューティ検出部のデューティ検出動作を開始させることを特徴とする請求項２に記載のデューティ検出回路。
【請求項４】
前記出力選択部は、前記内部クロックのｎ／ｍサイクルごとに前記複数のデューティ検出信号のうち異なるデューティ検出信号を選択することを特徴とする請求項２又は３に記載のデューティ検出回路。
【請求項５】
前記出力選択部は、
前記複数のデューティ検出信号のいずれか一つを通過させるセレクタと、
前記セレクタを通過したデューティ検出信号をラッチするラッチ回路と、を含むことを特徴とする請求項１乃至４のいずれか一項に記載のデューティ検出回路。
【請求項６】
前記デューティ検出部は、
前記内部クロックに同期して充電又は放電される積分キャパシタと、
前記積分キャパシタの充電電圧と基準電圧とを比較し、その差を増幅することにより前記デューティ検出信号を生成するアンプ回路と、を含むことを特徴とする請求項１乃至５のいずれか一項に記載のデューティ検出回路。
【請求項７】
請求項１乃至６のいずれか一項に記載のデューティ検出回路と、前記内部クロックの位相を制御するＤＬＬ回路と、第１及び第２のレプリカバッファとを備えるクロック生成回路であって、
前記内部クロックは、互いに位相の異なる第１及び第２の内部クロックからなり、
前記ＤＬＬ回路は、
第１の外部クロックを遅延させることにより第３の内部クロックを生成する第１のディレイラインと、
第２の外部クロックを遅延させることにより第４の内部クロックを生成する第２のディレイラインと、
前記第１の外部クロックと前記第１の内部クロックの位相を判定する第１の位相比較回路と、
前記第１の位相比較回路の判定結果に基づいて前記第１のディレイラインの遅延量を制御する第１の遅延制御回路と、
少なくとも前記デューティ検出信号に基づいて前記第２のディレイラインの遅延量を制御する第２の遅延制御回路と、を含み、
前記第１のレプリカバッファは、前記第３の内部クロックを受けて前記第１の内部クロックを生成し、
前記第２のレプリカバッファは、前記第４の内部クロックを受けて前記第２の内部クロックを生成することを特徴とするクロック生成回路。
【請求項８】
前記ＤＬＬ回路は、
前記第２の外部クロックと前記第２の内部クロックの位相を判定する第２の位相比較回路をさらに含み、
前記第２の遅延制御回路は、
前記第２の位相比較回路の判定結果に基づいて、前記第２のディレイラインの遅延量を制御する第１のモードと、
前記デューティ検出信号に基づいて、前記第２のディレイラインの遅延量を制御する第２のモードと、を有していることを特徴とする請求項７に記載のクロック生成回路。
【請求項９】
前記デューティ検出回路及び前記ＤＬＬ回路の動作クロックを生成するクロック制御回路をさらに備え、
前記クロック制御回路は、
前記ＤＬＬ回路が非ロック状態である場合には、前記動作クロックの周波数を相対的に高く設定し、
前記ＤＬＬ回路がロック状態である場合には、前記動作クロックの周波数を相対的に低く設定することを特徴とする請求項７又は８に記載のクロック生成回路。
【請求項１０】
前記第１の遅延制御回路は、前記動作クロックに同期して前記第１の位相比較回路の判定結果を複数回取り込み、これら複数の判定結果に基づいて、前記第１のディレイラインの遅延量を制御することを特徴とする請求項９に記載のクロック生成回路。
【請求項１１】
前記第２の遅延制御回路は、前記動作クロックに同期して前記デューティ検出信号を複数回取り込み、これら複数のデューティ検出信号に基づいて、前記第２のディレイラインの遅延量を制御することを特徴とする請求項９又は１０に記載のクロック生成回路。
【請求項１２】
請求項７乃至１１のいずれか一項に記載のクロック生成回路と、出力データを生成する内部回路と、前記第３及び第４の内部クロックに同期して前記出力データを外部に出力する出力バッファとを備え、
前記第１及び第２のレプリカバッファは、前記出力バッファと同じインピーダンスを有していることを特徴とする半導体装置。
【請求項１】
内部クロックのデューティを検出する複数のデューティ検出部と、
前記複数のデューティ検出部を互いに異なる位相で動作させる制御部と、
前記複数のデューティ検出部からのデューティ検出信号を選択する出力選択部と、を備えることを特徴とするデューティ検出回路。
【請求項２】
前記デューティ検出部がデューティ検出動作を開始してから、前記出力選択部が前記デューティ検出信号を出力するまでに、前記内部クロックのｎサイクル（ｎは２以上の整数）を要し、
前記デューティ検出部の数はｍ個（ｍは２以上の整数）であり、
ｍはｎの約数であることを特徴とする請求項１に記載のデューティ検出回路。
【請求項３】
前記制御部は、前記内部クロックのｎ／ｍサイクルごとに前記複数のデューティ検出部のうち異なるデューティ検出部のデューティ検出動作を開始させることを特徴とする請求項２に記載のデューティ検出回路。
【請求項４】
前記出力選択部は、前記内部クロックのｎ／ｍサイクルごとに前記複数のデューティ検出信号のうち異なるデューティ検出信号を選択することを特徴とする請求項２又は３に記載のデューティ検出回路。
【請求項５】
前記出力選択部は、
前記複数のデューティ検出信号のいずれか一つを通過させるセレクタと、
前記セレクタを通過したデューティ検出信号をラッチするラッチ回路と、を含むことを特徴とする請求項１乃至４のいずれか一項に記載のデューティ検出回路。
【請求項６】
前記デューティ検出部は、
前記内部クロックに同期して充電又は放電される積分キャパシタと、
前記積分キャパシタの充電電圧と基準電圧とを比較し、その差を増幅することにより前記デューティ検出信号を生成するアンプ回路と、を含むことを特徴とする請求項１乃至５のいずれか一項に記載のデューティ検出回路。
【請求項７】
請求項１乃至６のいずれか一項に記載のデューティ検出回路と、前記内部クロックの位相を制御するＤＬＬ回路と、第１及び第２のレプリカバッファとを備えるクロック生成回路であって、
前記内部クロックは、互いに位相の異なる第１及び第２の内部クロックからなり、
前記ＤＬＬ回路は、
第１の外部クロックを遅延させることにより第３の内部クロックを生成する第１のディレイラインと、
第２の外部クロックを遅延させることにより第４の内部クロックを生成する第２のディレイラインと、
前記第１の外部クロックと前記第１の内部クロックの位相を判定する第１の位相比較回路と、
前記第１の位相比較回路の判定結果に基づいて前記第１のディレイラインの遅延量を制御する第１の遅延制御回路と、
少なくとも前記デューティ検出信号に基づいて前記第２のディレイラインの遅延量を制御する第２の遅延制御回路と、を含み、
前記第１のレプリカバッファは、前記第３の内部クロックを受けて前記第１の内部クロックを生成し、
前記第２のレプリカバッファは、前記第４の内部クロックを受けて前記第２の内部クロックを生成することを特徴とするクロック生成回路。
【請求項８】
前記ＤＬＬ回路は、
前記第２の外部クロックと前記第２の内部クロックの位相を判定する第２の位相比較回路をさらに含み、
前記第２の遅延制御回路は、
前記第２の位相比較回路の判定結果に基づいて、前記第２のディレイラインの遅延量を制御する第１のモードと、
前記デューティ検出信号に基づいて、前記第２のディレイラインの遅延量を制御する第２のモードと、を有していることを特徴とする請求項７に記載のクロック生成回路。
【請求項９】
前記デューティ検出回路及び前記ＤＬＬ回路の動作クロックを生成するクロック制御回路をさらに備え、
前記クロック制御回路は、
前記ＤＬＬ回路が非ロック状態である場合には、前記動作クロックの周波数を相対的に高く設定し、
前記ＤＬＬ回路がロック状態である場合には、前記動作クロックの周波数を相対的に低く設定することを特徴とする請求項７又は８に記載のクロック生成回路。
【請求項１０】
前記第１の遅延制御回路は、前記動作クロックに同期して前記第１の位相比較回路の判定結果を複数回取り込み、これら複数の判定結果に基づいて、前記第１のディレイラインの遅延量を制御することを特徴とする請求項９に記載のクロック生成回路。
【請求項１１】
前記第２の遅延制御回路は、前記動作クロックに同期して前記デューティ検出信号を複数回取り込み、これら複数のデューティ検出信号に基づいて、前記第２のディレイラインの遅延量を制御することを特徴とする請求項９又は１０に記載のクロック生成回路。
【請求項１２】
請求項７乃至１１のいずれか一項に記載のクロック生成回路と、出力データを生成する内部回路と、前記第３及び第４の内部クロックに同期して前記出力データを外部に出力する出力バッファとを備え、
前記第１及び第２のレプリカバッファは、前記出力バッファと同じインピーダンスを有していることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−２２６１７３（Ｐ２０１０−２２６１７３Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−６８０２８（Ｐ２００９−６８０２８）
【出願日】平成２１年３月１９日（２００９．３．１９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月１９日（２００９．３．１９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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