クロックデータリカバリ回路
【課題】簡単な回路で高データレートおよび低データレートに対応させる。
【解決手段】クロック信号ＣＬＫ０、ＣＬＫ１のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号ＤＡＴＡＩＮの論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路１１と、検出回路１１の検出結果に基づいて、入力データ信号ＤＡＴＡＩＮの論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するようにクロック信号ＣＬＫ０、ＣＬＫ１の位相を変化させるクロック発生回路１４と、を備える。
【解決手段】クロック信号ＣＬＫ０、ＣＬＫ１のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号ＤＡＴＡＩＮの論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路１１と、検出回路１１の検出結果に基づいて、入力データ信号ＤＡＴＡＩＮの論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するようにクロック信号ＣＬＫ０、ＣＬＫ１の位相を変化させるクロック発生回路１４と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックデータリカバリ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ ：ＣＤＲ）回路に係り、特に、入力シリアルデータから、このシリアルデータに同期したクロック信号を再生してデータ信号を出力するクロックデータリカバリ回路に係る。
【背景技術】
【０００２】
デジタルシリアル伝送方式は、通信ネットワークシステムや、ＰＣＩ Ｅｘｐｒｅｓｓ、ＳＡＴＡ（ｓｅｒｉａｌＡＴＡ）等のパーソナルコンピュータ内など多くの分野、装置で広く用いられている。通信システムでは、ＩＴＵ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｏｎ）などにおいて、ＳＤＨ（Ｓｙｎｃｈｒｏｎｉｚｅ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）として、低速（１．５Ｍｂｐｓ）から高速（１０Ｇｂｐｓ）までの各種データレートの基準を規定している。ＳＤＨ伝送装置の多くは、単一のデータレートをサポートするだけでなく、設定変更により、多くのデータレートに対応することが要求される。例えば、光伝送システムであるＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）を収容する装置では、ＳＴＭ１（１５５．５２Ｍｂｐｓ）／ＳＴＭ４（６２２．０８Ｍｂｐｓ）／ＳＴＭ１６（２．４８８３２Ｇｂｐｓ）のデータレートに設定変更で対応することを要求される場合がある。
【０００３】
デジタルシリアル伝送方式では、クロック信号を伝送せず、データ信号のみを伝送し、受信側でデータと同期したクロックを再生し、データを受信するクロックデータリカバリ回路が用いられる。クロックデータリカバリ回路として例えば、多相クロックを用いたクロックアンドデータリカバリ回路が特許文献１に記載されている。この回路は、多相クロックの位相をシフトさせて出力する位相シフト回路を備え、入力データを位相シフト回路出力の多相クロックでラッチし、そのラッチデータから、データの遷移位相と多相クロックの位相関係を検出し、データ遷移位相とクロック位相の関係から、位相シフト回路を制御して、多相クロックの位相をデータの遷移に追従させることで、入力データに同期したクロックを再生する。
【０００４】
【特許文献１】特開２００３−３３３０２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
特許文献１に記載されているクロックアンドデータリカバリ回路は、データレートにあわせて、多相クロックの周波数を変更する必要がある。例えば、２．５Ｇｂｐｓのデータを２．５ＧＨｚの２相クロックで動作させる場合、１．２５Ｇｂｐｓのデータレートで使用するには、１．２５ＧＨｚの２相クロックにする必要がある。これは、アナログ回路で構成される位相シフト回路を１．２５ＧＨｚと２．５ＧＨｚの両周波数で動作させることになる。一般的にアナログ回路を広い周波数範囲に対応させる場合、特性面を満足する結果を得るための設計における困難が増す。
【０００７】
一例として特許文献１に記載されている位相シフト回路の中のインターポレータは、コンデンサへ充電された電荷を遅延差のある入力クロック（ＩＮ１，ＩＮ２）に対して、それぞれＩＮ１、ＩＮ２の変化タイミングで駆動するＮｃｈトランジスタのオン／オフ数の割合を変更し放電させることで出力クロック波形の位相を制御している。
【０００８】
この回路は、高速クロックから低速クロックまで対応する場合、コンデンサの容量変更で対応する。この場合、低速クロックに対応するには、大きな容量のコンデンサを備えることが必要となりＬＳＩで実現する場合、インターポレータの面積が大きくなる。また、この回路は、コンデンサの充放電で波形を作成しているため、コンデンサの容量値や、トランジスタの駆動能力など素子特性のバラツキが特性に影響する。したがって、コンデンサの切り替え素子の追加によって、回路の負荷素子が増え、素子バラツキの要素が増えることから回路特性に対する影響が生じ、設計の難易度が上がる。このようにアナログ回路で低速クロックから高速クロックに対応するには、サイズが大きくなることや、設計の難度が上がってしまう。
【課題を解決するための手段】
【０００９】
本発明の１つのアスペクト（側面）に係るクロックデータリカバリ回路は、クロック信号のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号の論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路と、検出回路の検出結果に基づいて、入力データ信号の論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するようにクロック信号の位相を変化させるクロック発生回路と、を備える。
【発明の効果】
【００１０】
本発明によれば、簡単な回路で高データレートおよび低データレートに対応させることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態に係るクロックデータリカバリ回路は、クロック信号のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号の論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路（図１の１１）と、検出回路の検出結果に基づいて、入力データ信号の論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するようにクロック信号の位相を変化させるクロック発生回路（図１の１４）と、を備える。
【００１２】
クロックデータリカバリ回路において、第１および第２の指示信号でカウント値をそれぞれ増減するフィルタ回路（図１の１２）と、フィルタ回路のカウント値に応じた位相制御信号を出力する制御回路（図１の１３）と、をさらに備え、検出回路は、Ｄ１≠Ｄ２である場合に第１の指示信号を出力し、Ｄ１≠Ｄ３である場合に第２の指示信号をフィルタ回路に出力し、クロック発生回路は、位相制御信号に応じて位相を変化させたクロック信号を発生するようにしてもよい。
【００１３】
クロックデータリカバリ回路において、フィルタ回路は、第１および第２の指示信号でアップダウン動作するカウンタで構成されてもよい。
【００１４】
クロックデータリカバリ回路において、クロック信号は、互いに逆相となる第１および第２のクロック信号を含み、検出回路は、第１の動作モード（高速データ転送モードあるいはノーマルノード）に設定される場合、第１のクロック信号における一方のエッジのタイミングをｔ１とし、タイミングｔ１を挟んでなる、第２のクロック信号における一方のエッジのタイミングをそれぞれｔ２、ｔ３とし、第２の動作モード（低速データ転送モード）に設定される場合、第１のクロック信号における時間的に３つの連続する一方のエッジのタイミングをそれぞれｔ２、ｔ１、ｔ３とすることが好ましい。
【００１５】
このようなクロックデータリカバリ回路において、（１）２つのクロック信号を用いて、特定のタイミングのサンプリングデータとその前後のサンプリングデータを比較することで、データの遷移位相を検出する第１の動作モードと、（２）２つのクロック信号の中の一つのクロック信号を用いて、データをサンプリングした結果とその前後のタイミングでサンプリングしたデータを比較することで、データの変化点の有無を検出する第２の動作モードとを、データレートに応じて切り替える。この切り替えによって、クロック信号の周波数を変更することなく、低速（例えば高速の場合の１／２、１／４、・・・）のデータレートの変化点検出を行うことが簡単な回路構成で実現可能である。
【００１６】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１７】
図１は、本発明の第１の実施例に係るクロックデータリカバリ回路の構成を示すブロック図である。図１において、クロックデータリカバリ回路は、検出回路１１、フィルタ回路１２、制御回路１３、クロック発生回路１４を備える。
【００１８】
検出回路１１は、シリアルデータである入力データ信号ＤＡＴＡＩＮとクロック信号ＣＬＫ０、ＣＬＫ１を入力し、入力データ信号ＤＡＴＡＩＮとクロック信号ＣＬＫ０、ＣＬＫ１との遷移位相のタイミング関係の判定結果であるＵＰ信号およびＤＯＷＮ信号と、入力データ信号ＤＡＴＡＩＮをクロック信号ＣＬＫ０、ＣＬＫ１でラッチした再生データである出力データ信号ＤＡＴＡＯＵＴとを出力する。また、クロック信号ＣＬＫ０をバッファリングしてクロック信号ＣＬＫＯＵＴを出力する。さらに、検出回路１１は、モード切替信号ＳＭＯＤＥに応じて動作モードを切り替える。
【００１９】
フィルタ回路１２は、検出回路１１からＵＰ信号、ＤＯＷＮ信号、クロック信号ＣＬＫＯＵＴを入力し、クロックの位相の変更する方向を指示する指示信号ＣＬＫｕｐ、ＣＬＫｄｎを出力する。フィルタ回路１２は、例えばアップダウンカウンタなどで構成され、ＵＰ／ＤＯＷＮ信号に従ってカウンタの値をそれぞれ増減して行き所定のカウンタ値の上限に達したときに指示信号ＣＬＫｕｐを出力し、所定のカウンタ値の下限に達したときに指示信号ＣＬＫｄｎを出力する。所定のカウンタ値は、設定信号ＦＳＥＴによって設定変更可能とする。アップダウンカウンタは、上限と下限とこれらの中間の初期値をもち、指示信号ＣＬＫｕｐあるいは指示信号ＣＬＫｄｎを出力した場合には初期値に戻る。すなわち、フィルタ回路１２は、ＵＰ信号、ＤＯＷＮ信号の細かい変動を吸収すると共に、継続して変動した場合に指示信号ＣＬＫｕｐ、ＣＬＫｄｎを出力するフィルタとして機能する。
【００２０】
制御回路１３は、指示信号ＣＬＫｕｐ、ＣＬＫｄｎを入力し、クロック発生回路１４のクロック信号ＣＬＫ０、ＣＬＫ１の出力位相を設定する位相制御信号ＳＥＬ［ｎ：０］を出力する。
【００２１】
クロック発生回路１４は、基準クロック信号ＣＬＫと位相制御信号ＳＥＬ［ｎ：０］を入力し、位相制御信号ＳＥＬ［ｎ：０］に従って基準クロック信号ＣＬＫから位相を変化させたクロック信号ＣＬＫ０、ＣＬＫ１を出力する。クロック発生回路１４は、例えばフェーズインターポレータ等で構成してもよく、ＵＰ入力で周波数を上昇させ、ＤＯＷＮ入力で周波数を下降させるような可変周波数の発振器、例えば、電圧制御オシレータ（ＶＣＯ）とチャージポンプで構成してもよい。
【００２２】
次に、検出回路１１の詳細について説明する。図２は、検出回路１１の回路図である。検出回路１１は、ラッチ回路２１、同期化回路２２、比較データ生成回路２３、変化点検出回路２４、タイミング発生回路２５、出力データ生成回路２６、バッファ回路ＢＵＦを備える。
【００２３】
ラッチ回路２１は、フリップフロップ回路ＦＦ１、ＦＦ２を備える。フリップフロップ回路ＦＦ１、ＦＦ２は、入力データ信号ＤＡＴＡＩＮをそれぞれクロック信号ＣＬＫ１、ＣＬＫ０の立ち上がりタイミングでラッチし、それぞれ信号Ｄ１１、Ｄ１０として出力する。
【００２４】
同期化回路２２は、フリップフロップ回路ＦＦ３を備え、信号Ｄ１１を、同期処理するためにクロック信号ＣＬＫ０の立ち上がりタイミングでラッチし、信号Ｄ１２として出力する。
【００２５】
比較データ生成回路２３は、セレクタＳＬ１、ＳＬ２、フリップフロップ回路ＦＦ４〜ＦＦ６を備える。比較データ生成回路２３は、第１の動作モード（高データレートモード）と第２の動作モード（低データレートモード）を切り替えるモード切替信号ＳＭＯＤＥと、クロック信号ＣＬＫ０に同期化された、フリップフロップ回路ＦＦ２の出力である信号Ｄ１０およびフリップフロップ回路ＦＦ３の出力である信号Ｄ１２と、クロック信号ＣＬＫ０とを入力する。フリップフロップ回路ＦＦ６は、信号Ｄ１０を入力し、クロック信号ＣＬＫ０の立ち上がりタイミングでラッチし、信号Ｄ３として出力する。
【００２６】
高データレートモードでは、モード切替信号ＳＭＯＤＥがＬ（ロー）レベルとされ、フリップフロップ回路ＦＦ５は、セレクタＳＬ２によって信号Ｄ１２を入力し、クロック信号ＣＬＫ０の立ち上がりタイミングで信号Ｄ１２をラッチし、信号Ｄ１として出力する。また、フリップフロップ回路ＦＦ４は、セレクタＳＬ１によって信号Ｄ３を入力し、クロック信号ＣＬＫ０の立ち上がりタイミングで信号Ｄ３をラッチし、信号Ｄ２として出力する。
【００２７】
一方、低データレートモードでは、モード切替信号ＳＭＯＤＥがＨ（ハイ）レベルとされ、フリップフロップ回路ＦＦ５は、セレクタＳＬ２によって信号Ｄ３を入力し、クロック信号ＣＬＫ０の立ち上がりタイミングで信号Ｄ３をラッチし、信号Ｄ１として出力する。また、フリップフロップ回路ＦＦ４は、セレクタＳＬ１によって信号Ｄ１を入力し、クロック信号ＣＬＫ０の立ち上がりタイミングで信号Ｄ１をラッチし、信号Ｄ２として出力する。
【００２８】
タイミング発生回路２５は、インバータＩＮＶ、フリップフロップ回路ＦＦ７、セレクタＳＬ５を備え、モード切替信号ＳＭＯＤＥとクロック信号ＣＬＫ０を入力し、高データレートモードと低データレートモードを切り替えるタイミング信号ＴＩＭＩを生成する。フリップフロップ回路ＦＦ７は、出力端子ＱとＤ端子をインバータＩＮＶを介して接続し、１／２分周器として機能する。セレクタＳＬ５は、高データレートモードではタイミング信号ＴＩＭＩとして常時ハイレベルを出力し、低データレートモードではクロック信号ＣＬＫ０を１／２分周した信号を出力する。
【００２９】
変化点検出回路２４は、排他的論理和回路ＥＸＯＲ１、ＥＸＯＲ２、セレクタＳＬ３、ＳＬ４を備え、比較データ生成回路２３の出力である信号Ｄ１、Ｄ２、Ｄ３と、タイミング発生回路２５からタイミング信号ＴＩＭＩとを入力する。タイミング信号ＴＩＭＩが有効（ハイレベル）を示す際に、排他的論理和回路ＥＸＯＲ１は、信号Ｄ１とＤ２の値が異なるときにセレクタＳＬ３を介してＤＯＷＮ信号をハイレベルとして出力する。また、タイミング信号ＴＩＭＩが有効（ハイレベル）を示す際に、排他的論理和回路ＥＸＯＲ２は、信号Ｄ１とＤ３の値が異なるときにセレクタＳＬ４を介してＵＰ信号をハイレベルとして出力する。タイミング信号ＴＩＭＩが無効（ローレベル）を示す際に、ＤＯＷＮ信号、ＵＰ信号は、それぞれセレクタＳＬ３、ＳＬ４によってローレベルとされる。
【００３０】
出力データ生成回路２６は、セレクタＳＬ６、フリップフロップ回路ＦＦ８を備え、信号Ｄ１とタイミング信号ＴＩＭＩとクロック信号ＣＬＫ０を入力する。フリップフロップ回路ＦＦ８は、タイミング信号ＴＩＭＩが有効（ハイレベル）を示すときはセレクタＳＬ６によって信号Ｄ１をラッチして出力データ信号ＤＡＴＡＯＵＴとして出力する。タイミング信号ＴＩＭＩが無効（ローレベル）のときは、セレクタＳＬ６によって前の出力データの値を保持する。
【００３１】
次に、図１を用いてクロックデータリカバリ回路の全体の動作を説明する。ここでは、クロック信号ＣＬＫ０、ＣＬＫ１の２相のクロックを使用する例である。
【００３２】
第１の動作モード（高データレートモード）において、入力データ信号ＤＡＴＡＩＮのデータレートとクロック信号ＣＬＫ０、ＣＬＫ１の周波数の関係は、ｎ［Ｍｂｐｓ］のデータレートに対し、ｎ［ＭＨｚ］の関係となる。クロック信号ＣＬＫ０、ＣＬＫ１の位相は、クロックの半周期時間ずれている。すなわち、逆相の関係にある。
【００３３】
ここで、クロック信号ＣＬＫ０、ＣＫＬ１、ＣＬＫ０の３つの連続する立ち上がりのタイミングをそれぞれｔ２、ｔ１、ｔ３とする。
【００３４】
まず、ｔ１とｔ２において入力データ信号ＤＡＴＡＩＮをラッチした値が異なる状態が連続する場合について説明する。先に示したように、検出回路１１は、ｔ１とｔ２でラッチした値が異なる場合、ＤＯＷＮ信号を出力する。これは、ｔ１とｔ２の間に入力データ信号ＤＡＴＡＩＮにおけるデータの遷移する位相があることを意味する。フィルタ回路１２は、ＤＯＷＮ信号が入力されるたびに、アップダウンカウンタの値を減算する。アップダウンカウンタの値が最小の値に達したときに、ＣＬＫｄｎ信号を出力すると共に、アップダウンカウンタを初期値に戻す。
【００３５】
制御回路１３は、ＣＬＫｄｎ信号に基づき、現在のクロック生成回路１４の出力であるクロック信号ＣＬＫ０、ＣＬＫ１の位相を後ろ（遅れ）の方向に変更する位相制御信号ＳＥＬ［ｎ：０］をクロック発生回路１４に出力する。クロック発生回路１４は、この位相制御信号ＳＥＬ［ｎ：０］を入力し、クロック信号ＣＬＫ０、ＣＬＫ１の位相を後ろ（遅れ）方向に移動させる。これを繰り返すと、ｔ１とｔ２でラッチした値がいずれ等しくなる。これは、ｔ２がデータの遷移する位相を超えてｔ１のデータと同じ値をとるようになるためである。
【００３６】
なお、データの値の遷移がない場合、ｔ１とｔ２のラッチデータの値は、等しくなり、検出回路１１からは、ＵＰ信号もＤＯＷＮ信号も出力されない。
【００３７】
逆に、ｔ１とｔ３のラッチデータの値が異なる場合が連続する状態では、検出回路１１は、ＵＰ信号を出力し、フィルタ回路１２のアップダウンカウンタの値を加算し、所定の最大値に達したときにＣＬＫｕｐ信号を出力すると共に、アップダウンカウンタを初期値に戻す。
【００３８】
制御回路１３は、ＣＬＫｕｐ信号に基づき、現在のクロック信号ＣＬＫ０、ＣＬＫ１の位相を前（進み）の方向に変更する位相制御信号ＳＥＬ［ｎ：０］を出力する。クロック発生回路１４は、位相制御信号ＳＥＬ［ｎ：０］を入力し、クロック信号ＣＬＫ０、ＣＬＫ１の位相を前（進み）方向に移動させる。これを繰り返すと、ｔ１とｔ３でラッチした値がいずれ等しくなる。これは、ｔ３がデータの遷移する位相を超えてｔ１のデータと同じ値をとるようになるためである。
【００３９】
上記の動作を繰り返すことで、ｔ２とｔ３は、入力データ信号ＤＡＴＡＩＮにおけるデータの遷移する位相を追従する動作を行うこととなる。また、生成されるクロック信号ＣＬＫ０、ＣＬＫ１は、入力データ信号ＤＡＴＡＩＮと同期したクロック信号となり、クロック信号が再生される。
【００４０】
第２の動作モード（低データレートモード）において、入力データレートとクロック信号ＣＬＫ０、ＣＬＫ１の周波数の関係が、ｎ／２［Ｍｂｐｓ］のデータレートに対し、ｎ［ＭＨｚ］のクロックの関係となる。検出回路１１では、クロック信号ＣＬＫ０またはクロック信号ＣＬＫ１のみでｔ１、ｔ２、ｔ３を生成し、ＵＰ、ＤＯＷＮ信号を出力する。
【００４１】
次に、検出回路１１の第１および第２の動作モードにおける動作について説明する。
【００４２】
図３は、第１の動作モード（高データレートモード）であって、ｔ１とｔ２のラッチデータの値が異なる場合における検出回路１１の動作を表すタイミングチャートである。ＤＡＴＡＩＮ＝６２２Ｍｂｐｓ、クロック信号ＣＬＫ０、ＣＬＫ１の周波数を６２２ＭＨｚとする。また、ＳＭＯＤＥ＝Ｌｏｗである。
【００４３】
入力データ信号ＤＡＴＡＩＮは、ラッチ回路２１でクロック信号ＣＬＫ０、ＣＬＫ１の立ち上がり（ｔ２、ｔ１）でラッチされ、それぞれ信号Ｄ１０、Ｄ１１として出力される。ここで、クロック信号ＣＬＫ１の立ち上がりエッジをｔ１とし、その前のクロック信号ＣＬＫ０の立ち上がりがｔ２となり、ｔ１の後ろのクロック信号ＣＬＫ０の立ち上がりがｔ３となる。
【００４４】
同期化回路２２は、信号Ｄ１１をクロック信号ＣＬＫ０でラッチし（ｔ３）、クロック信号ＣＬＫ０に同期した信号Ｄ１２を出力する。比較データ生成回路２３の内部のセレクタ回路ＳＬ２は、ＳＭＯＤＥ＝Ｌｏｗであるので、“０”の入力データを選択して出力する。このセレクタＳＬ２の設定により、同期化回路２２から入力される信号Ｄ１２が、ｔ１のラッチデータである信号Ｄ１として比較データ生成回路２３から出力される。信号Ｄ１０に対し、ｔ２、ｔ３のタイミングのラッチデータは、ＦＦ６からＦＦ４と伝播してそれぞれ、ｔ２のラッチデータが信号Ｄ２として、ｔ３のタイミングのラッチデータが信号Ｄ３として比較データ生成回路２３から出力される。このとき、信号Ｄ１、Ｄ２、Ｄ３は、クロック信号ＣＬＫ０の同一の立ち上がりタイミングで出力される。ＳＭＯＤＥ＝Ｌｏｗでは、タイミング発生回路２５のタイミング信号ＴＩＭＩは、常時ハイレベルとなる。
【００４５】
変化点検出回路２４は、信号Ｄ１とＤ２、および、信号Ｄ１とＤ３のそれぞれ排他的論理和演算を行ってそれぞれＤＯＷＮ信号およびＵＰ信号を生成する。図３では、信号Ｄ１とＤ３は常に同じ値となり、ＵＰ信号は常時ローレベルである。信号Ｄ１とＤ２は、比較するデータが異なる時（入力データ信号ＤＡＴＡＩＮの値が変化したとき）に、ＤＯＷＮ＝Ｈｉｇｈを出力することになる。また、ＴＩＭＩが常時ハイレベルであるので、ｔ１のラッチデータである信号Ｄ１は、常にクロック信号ＣＬＫ０でラッチされて出力データ信号ＤＡＴＡＯＵＴとして出力される。さらに、クロック信号ＣＬＫ０は、バッファリングされてクロック信号ＣＬＫＯＵＴとして出力される。
【００４６】
図４は、第１の動作モード（高データレートモード）であって、ｔ１とｔ３のラッチデータの値が異なる場合における検出回路１１の動作を表すタイミングチャートである。動作の概要は、図３とほぼ同じである。図４の場合、変化点検出回路２４において、信号Ｄ１とＤ２は、常に同じ値となり、ＤＯＷＮ信号は常時ローレベルである。信号Ｄ１とＤ３は、比較するデータが異なる時（入力データ信号ＤＡＴＡＩＮの値が変化したとき）に、ＵＰ＝Ｈｉｇｈを出力することになる。また、ＴＩＭＩが常時ハイレベルであるので、ｔ１のラッチデータである信号Ｄ１は、常にクロック信号ＣＬＫ０でラッチされて出力データ信号ＤＡＴＡＯＵＴとして出力される。
【００４７】
図５は、第２の動作モード（低データレートモード）であって、ｔ１とｔ２のラッチデータの値が異なる場合における検出回路１１の動作を表すタイミングチャートである。ＤＡＴＡＩＮ＝３１１Ｍｂｐｓ、クロック信号ＣＬＫ０、ＣＬＫ１の周波数を図３と同じ６２２ＭＨｚとする。また、ＳＭＯＤＥ＝Ｈｉｇｈである。
【００４８】
入力データ信号ＤＡＴＡＩＮは、ラッチ回路２１において、クロック信号ＣＬＫ０の立ち上がりでラッチされ、信号Ｄ１０として出力される。クロック信号ＣＬＫ１のラッチデータである信号Ｄ１１、Ｄ１２は、第２の動作モードでは使用されない（無効である）。
【００４９】
比較データ生成回路２３の内部のセレクタＳＬ１、ＳＬ２は、ＳＭＯＤＥ＝Ｈｉｇｈにより“１”の入力データを出力する。信号Ｄ１０は、ＦＦ６→ＦＦ５→ＦＦ４の経路で伝播し、それぞれ信号Ｄ３、Ｄ１、Ｄ２として出力される。タイミング生成回路２５は、ＳＭＯＤＥ＝Ｈｉｇｈであるので、クロック信号ＣＬＫ０の周期で１（ハイレベル）、０（ローレベル）を繰り返すタイミング信号ＴＩＭＩを出力する。
【００５０】
変化点検出回路２４は、タイミング信号ＴＩＭＩがハイレベルのとき、信号Ｄ１とＤ２、および信号Ｄ１とＤ３のそれぞれ排他的論理和をそれぞれＤＯＷＮ信号およびＵＰ信号として出力する。タイミング信号ＴＩＭＩがローレベルであるときは、ＵＰ、ＤＯＷＮ信号は常にローレベルとなる。
【００５１】
第２の動作モードでは、ｔ１、ｔ２、ｔ３は、タイミング信号ＴＩＭＩで決定される。タイミング信号ＴＩＭＩがハイレベルに遷移するときのクロック信号ＣＬＫ０の立ち上がりエッジがｔ１である。また、ｔ１の一つ前のクロック信号ＣＬＫ０の立ち上がりがｔ２である。さらに、ｔ１の一つ後ろのタイミングの立ち上がりがｔ３となる。
【００５２】
ここで、タイミング信号ＴＩＭＩ＝Ｈｉｇｈのとき、信号Ｄ１とＤ３は、常に同じ値となり、ＵＰ信号は常時ローレベルとなる。
【００５３】
また、タイミング信号ＴＩＭＩ＝Ｈｉｇｈのとき、信号Ｄ１とＤ２は、比較するデータが異なる時（入力データ信号ＤＡＴＡＩＮのデータ値が変化したとき）に、ＤＯＷＮ＝Ｈｉｇｈを出力することになる。
【００５４】
出力データ生成回路２６は、タイミング信号ＴＩＭＩがハイレベルのときに、信号Ｄ１をラッチし、タイミング信号ＴＩＭＩ＝Ｌｏｗのときは、ラッチした値を保持する。ここでラッチするデータは、ｔ１で入力データ信号ＤＡＴＡＩＮをラッチしたデータとする。出力データ信号ＤＡＴＡＯＵＴには、６２２ＭＨｚの２クロック分、ｔ１のラッチデータを出力することで、３１１Ｍｂｐｓのデータを再生して出力している。
【００５５】
図６は、第２の動作モード（低データレートモード）であって、ｔ１とｔ３のラッチデータの値が異なる場合における検出回路１１の動作を表すタイミングチャートである。動作の概要は、図５とほぼ同じである。図６の場合、ＴＩＭＩ＝Ｈｉｇｈのタイミングでは、信号Ｄ１とＤ２は、常に同じ値となり、ＤＯＷＮ信号は常時ローレベルとなる。ＴＩＭＩ＝Ｈｉｇｈであって信号Ｄ１とＤ３の比較データの値が異なる時（データの値が変化したとき）に、ＵＰ＝Ｈｉｇｈを出力する。出力データ生成回路２６の動作は、図５の説明と同じである。
【００５６】
以上のように第２の動作モード（低データレートモード）では、クロックデータリカバリ回路は、同じ周波数のクロック信号を用いて、１／２のデータレートで動作可能である。
【００５７】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施例に係るクロックデータリカバリ回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係る検出回路の回路図である。
【図３】第１の動作モード（高データレートモード）であって、ｔ１とｔ２のラッチデータの値が異なる場合における検出回路の動作を表すタイミングチャートである。
【図４】第１の動作モード（高データレートモード）であって、ｔ１とｔ３のラッチデータの値が異なる場合における検出回路の動作を表すタイミングチャートである。
【図５】第２の動作モード（低データレートモード）であって、ｔ１とｔ２のラッチデータの値が異なる場合における検出回路の動作を表すタイミングチャートである。
【図６】第２の動作モード（低データレートモード）であって、ｔ１とｔ３のラッチデータの値が異なる場合における検出回路の動作を表すタイミングチャートである。
【符号の説明】
【００５９】
１１ 検出回路
１２ フィルタ回路
１３ 制御回路
１４ クロック発生回路
２１ ラッチ回路
２２ 同期化回路
２３ 比較データ生成回路
２４ 変化点検出回路
２５ タイミング発生回路
２６ 出力データ生成回路
ＢＵＦ バッファ回路
ＦＦ１〜ＦＦ８ フリップフロップ回路
ＩＮＶ インバータ
ＳＬ１〜ＳＬ６ セレクタ
ＥＸＯＲ１、ＥＸＯＲ２ 排他的論理和回路
【技術分野】
【０００１】
本発明は、クロックデータリカバリ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ ：ＣＤＲ）回路に係り、特に、入力シリアルデータから、このシリアルデータに同期したクロック信号を再生してデータ信号を出力するクロックデータリカバリ回路に係る。
【背景技術】
【０００２】
デジタルシリアル伝送方式は、通信ネットワークシステムや、ＰＣＩ Ｅｘｐｒｅｓｓ、ＳＡＴＡ（ｓｅｒｉａｌＡＴＡ）等のパーソナルコンピュータ内など多くの分野、装置で広く用いられている。通信システムでは、ＩＴＵ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｏｎ）などにおいて、ＳＤＨ（Ｓｙｎｃｈｒｏｎｉｚｅ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）として、低速（１．５Ｍｂｐｓ）から高速（１０Ｇｂｐｓ）までの各種データレートの基準を規定している。ＳＤＨ伝送装置の多くは、単一のデータレートをサポートするだけでなく、設定変更により、多くのデータレートに対応することが要求される。例えば、光伝送システムであるＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）を収容する装置では、ＳＴＭ１（１５５．５２Ｍｂｐｓ）／ＳＴＭ４（６２２．０８Ｍｂｐｓ）／ＳＴＭ１６（２．４８８３２Ｇｂｐｓ）のデータレートに設定変更で対応することを要求される場合がある。
【０００３】
デジタルシリアル伝送方式では、クロック信号を伝送せず、データ信号のみを伝送し、受信側でデータと同期したクロックを再生し、データを受信するクロックデータリカバリ回路が用いられる。クロックデータリカバリ回路として例えば、多相クロックを用いたクロックアンドデータリカバリ回路が特許文献１に記載されている。この回路は、多相クロックの位相をシフトさせて出力する位相シフト回路を備え、入力データを位相シフト回路出力の多相クロックでラッチし、そのラッチデータから、データの遷移位相と多相クロックの位相関係を検出し、データ遷移位相とクロック位相の関係から、位相シフト回路を制御して、多相クロックの位相をデータの遷移に追従させることで、入力データに同期したクロックを再生する。
【０００４】
【特許文献１】特開２００３−３３３０２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
特許文献１に記載されているクロックアンドデータリカバリ回路は、データレートにあわせて、多相クロックの周波数を変更する必要がある。例えば、２．５Ｇｂｐｓのデータを２．５ＧＨｚの２相クロックで動作させる場合、１．２５Ｇｂｐｓのデータレートで使用するには、１．２５ＧＨｚの２相クロックにする必要がある。これは、アナログ回路で構成される位相シフト回路を１．２５ＧＨｚと２．５ＧＨｚの両周波数で動作させることになる。一般的にアナログ回路を広い周波数範囲に対応させる場合、特性面を満足する結果を得るための設計における困難が増す。
【０００７】
一例として特許文献１に記載されている位相シフト回路の中のインターポレータは、コンデンサへ充電された電荷を遅延差のある入力クロック（ＩＮ１，ＩＮ２）に対して、それぞれＩＮ１、ＩＮ２の変化タイミングで駆動するＮｃｈトランジスタのオン／オフ数の割合を変更し放電させることで出力クロック波形の位相を制御している。
【０００８】
この回路は、高速クロックから低速クロックまで対応する場合、コンデンサの容量変更で対応する。この場合、低速クロックに対応するには、大きな容量のコンデンサを備えることが必要となりＬＳＩで実現する場合、インターポレータの面積が大きくなる。また、この回路は、コンデンサの充放電で波形を作成しているため、コンデンサの容量値や、トランジスタの駆動能力など素子特性のバラツキが特性に影響する。したがって、コンデンサの切り替え素子の追加によって、回路の負荷素子が増え、素子バラツキの要素が増えることから回路特性に対する影響が生じ、設計の難易度が上がる。このようにアナログ回路で低速クロックから高速クロックに対応するには、サイズが大きくなることや、設計の難度が上がってしまう。
【課題を解決するための手段】
【０００９】
本発明の１つのアスペクト（側面）に係るクロックデータリカバリ回路は、クロック信号のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号の論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路と、検出回路の検出結果に基づいて、入力データ信号の論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するようにクロック信号の位相を変化させるクロック発生回路と、を備える。
【発明の効果】
【００１０】
本発明によれば、簡単な回路で高データレートおよび低データレートに対応させることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態に係るクロックデータリカバリ回路は、クロック信号のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号の論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路（図１の１１）と、検出回路の検出結果に基づいて、入力データ信号の論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するようにクロック信号の位相を変化させるクロック発生回路（図１の１４）と、を備える。
【００１２】
クロックデータリカバリ回路において、第１および第２の指示信号でカウント値をそれぞれ増減するフィルタ回路（図１の１２）と、フィルタ回路のカウント値に応じた位相制御信号を出力する制御回路（図１の１３）と、をさらに備え、検出回路は、Ｄ１≠Ｄ２である場合に第１の指示信号を出力し、Ｄ１≠Ｄ３である場合に第２の指示信号をフィルタ回路に出力し、クロック発生回路は、位相制御信号に応じて位相を変化させたクロック信号を発生するようにしてもよい。
【００１３】
クロックデータリカバリ回路において、フィルタ回路は、第１および第２の指示信号でアップダウン動作するカウンタで構成されてもよい。
【００１４】
クロックデータリカバリ回路において、クロック信号は、互いに逆相となる第１および第２のクロック信号を含み、検出回路は、第１の動作モード（高速データ転送モードあるいはノーマルノード）に設定される場合、第１のクロック信号における一方のエッジのタイミングをｔ１とし、タイミングｔ１を挟んでなる、第２のクロック信号における一方のエッジのタイミングをそれぞれｔ２、ｔ３とし、第２の動作モード（低速データ転送モード）に設定される場合、第１のクロック信号における時間的に３つの連続する一方のエッジのタイミングをそれぞれｔ２、ｔ１、ｔ３とすることが好ましい。
【００１５】
このようなクロックデータリカバリ回路において、（１）２つのクロック信号を用いて、特定のタイミングのサンプリングデータとその前後のサンプリングデータを比較することで、データの遷移位相を検出する第１の動作モードと、（２）２つのクロック信号の中の一つのクロック信号を用いて、データをサンプリングした結果とその前後のタイミングでサンプリングしたデータを比較することで、データの変化点の有無を検出する第２の動作モードとを、データレートに応じて切り替える。この切り替えによって、クロック信号の周波数を変更することなく、低速（例えば高速の場合の１／２、１／４、・・・）のデータレートの変化点検出を行うことが簡単な回路構成で実現可能である。
【００１６】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１７】
図１は、本発明の第１の実施例に係るクロックデータリカバリ回路の構成を示すブロック図である。図１において、クロックデータリカバリ回路は、検出回路１１、フィルタ回路１２、制御回路１３、クロック発生回路１４を備える。
【００１８】
検出回路１１は、シリアルデータである入力データ信号ＤＡＴＡＩＮとクロック信号ＣＬＫ０、ＣＬＫ１を入力し、入力データ信号ＤＡＴＡＩＮとクロック信号ＣＬＫ０、ＣＬＫ１との遷移位相のタイミング関係の判定結果であるＵＰ信号およびＤＯＷＮ信号と、入力データ信号ＤＡＴＡＩＮをクロック信号ＣＬＫ０、ＣＬＫ１でラッチした再生データである出力データ信号ＤＡＴＡＯＵＴとを出力する。また、クロック信号ＣＬＫ０をバッファリングしてクロック信号ＣＬＫＯＵＴを出力する。さらに、検出回路１１は、モード切替信号ＳＭＯＤＥに応じて動作モードを切り替える。
【００１９】
フィルタ回路１２は、検出回路１１からＵＰ信号、ＤＯＷＮ信号、クロック信号ＣＬＫＯＵＴを入力し、クロックの位相の変更する方向を指示する指示信号ＣＬＫｕｐ、ＣＬＫｄｎを出力する。フィルタ回路１２は、例えばアップダウンカウンタなどで構成され、ＵＰ／ＤＯＷＮ信号に従ってカウンタの値をそれぞれ増減して行き所定のカウンタ値の上限に達したときに指示信号ＣＬＫｕｐを出力し、所定のカウンタ値の下限に達したときに指示信号ＣＬＫｄｎを出力する。所定のカウンタ値は、設定信号ＦＳＥＴによって設定変更可能とする。アップダウンカウンタは、上限と下限とこれらの中間の初期値をもち、指示信号ＣＬＫｕｐあるいは指示信号ＣＬＫｄｎを出力した場合には初期値に戻る。すなわち、フィルタ回路１２は、ＵＰ信号、ＤＯＷＮ信号の細かい変動を吸収すると共に、継続して変動した場合に指示信号ＣＬＫｕｐ、ＣＬＫｄｎを出力するフィルタとして機能する。
【００２０】
制御回路１３は、指示信号ＣＬＫｕｐ、ＣＬＫｄｎを入力し、クロック発生回路１４のクロック信号ＣＬＫ０、ＣＬＫ１の出力位相を設定する位相制御信号ＳＥＬ［ｎ：０］を出力する。
【００２１】
クロック発生回路１４は、基準クロック信号ＣＬＫと位相制御信号ＳＥＬ［ｎ：０］を入力し、位相制御信号ＳＥＬ［ｎ：０］に従って基準クロック信号ＣＬＫから位相を変化させたクロック信号ＣＬＫ０、ＣＬＫ１を出力する。クロック発生回路１４は、例えばフェーズインターポレータ等で構成してもよく、ＵＰ入力で周波数を上昇させ、ＤＯＷＮ入力で周波数を下降させるような可変周波数の発振器、例えば、電圧制御オシレータ（ＶＣＯ）とチャージポンプで構成してもよい。
【００２２】
次に、検出回路１１の詳細について説明する。図２は、検出回路１１の回路図である。検出回路１１は、ラッチ回路２１、同期化回路２２、比較データ生成回路２３、変化点検出回路２４、タイミング発生回路２５、出力データ生成回路２６、バッファ回路ＢＵＦを備える。
【００２３】
ラッチ回路２１は、フリップフロップ回路ＦＦ１、ＦＦ２を備える。フリップフロップ回路ＦＦ１、ＦＦ２は、入力データ信号ＤＡＴＡＩＮをそれぞれクロック信号ＣＬＫ１、ＣＬＫ０の立ち上がりタイミングでラッチし、それぞれ信号Ｄ１１、Ｄ１０として出力する。
【００２４】
同期化回路２２は、フリップフロップ回路ＦＦ３を備え、信号Ｄ１１を、同期処理するためにクロック信号ＣＬＫ０の立ち上がりタイミングでラッチし、信号Ｄ１２として出力する。
【００２５】
比較データ生成回路２３は、セレクタＳＬ１、ＳＬ２、フリップフロップ回路ＦＦ４〜ＦＦ６を備える。比較データ生成回路２３は、第１の動作モード（高データレートモード）と第２の動作モード（低データレートモード）を切り替えるモード切替信号ＳＭＯＤＥと、クロック信号ＣＬＫ０に同期化された、フリップフロップ回路ＦＦ２の出力である信号Ｄ１０およびフリップフロップ回路ＦＦ３の出力である信号Ｄ１２と、クロック信号ＣＬＫ０とを入力する。フリップフロップ回路ＦＦ６は、信号Ｄ１０を入力し、クロック信号ＣＬＫ０の立ち上がりタイミングでラッチし、信号Ｄ３として出力する。
【００２６】
高データレートモードでは、モード切替信号ＳＭＯＤＥがＬ（ロー）レベルとされ、フリップフロップ回路ＦＦ５は、セレクタＳＬ２によって信号Ｄ１２を入力し、クロック信号ＣＬＫ０の立ち上がりタイミングで信号Ｄ１２をラッチし、信号Ｄ１として出力する。また、フリップフロップ回路ＦＦ４は、セレクタＳＬ１によって信号Ｄ３を入力し、クロック信号ＣＬＫ０の立ち上がりタイミングで信号Ｄ３をラッチし、信号Ｄ２として出力する。
【００２７】
一方、低データレートモードでは、モード切替信号ＳＭＯＤＥがＨ（ハイ）レベルとされ、フリップフロップ回路ＦＦ５は、セレクタＳＬ２によって信号Ｄ３を入力し、クロック信号ＣＬＫ０の立ち上がりタイミングで信号Ｄ３をラッチし、信号Ｄ１として出力する。また、フリップフロップ回路ＦＦ４は、セレクタＳＬ１によって信号Ｄ１を入力し、クロック信号ＣＬＫ０の立ち上がりタイミングで信号Ｄ１をラッチし、信号Ｄ２として出力する。
【００２８】
タイミング発生回路２５は、インバータＩＮＶ、フリップフロップ回路ＦＦ７、セレクタＳＬ５を備え、モード切替信号ＳＭＯＤＥとクロック信号ＣＬＫ０を入力し、高データレートモードと低データレートモードを切り替えるタイミング信号ＴＩＭＩを生成する。フリップフロップ回路ＦＦ７は、出力端子ＱとＤ端子をインバータＩＮＶを介して接続し、１／２分周器として機能する。セレクタＳＬ５は、高データレートモードではタイミング信号ＴＩＭＩとして常時ハイレベルを出力し、低データレートモードではクロック信号ＣＬＫ０を１／２分周した信号を出力する。
【００２９】
変化点検出回路２４は、排他的論理和回路ＥＸＯＲ１、ＥＸＯＲ２、セレクタＳＬ３、ＳＬ４を備え、比較データ生成回路２３の出力である信号Ｄ１、Ｄ２、Ｄ３と、タイミング発生回路２５からタイミング信号ＴＩＭＩとを入力する。タイミング信号ＴＩＭＩが有効（ハイレベル）を示す際に、排他的論理和回路ＥＸＯＲ１は、信号Ｄ１とＤ２の値が異なるときにセレクタＳＬ３を介してＤＯＷＮ信号をハイレベルとして出力する。また、タイミング信号ＴＩＭＩが有効（ハイレベル）を示す際に、排他的論理和回路ＥＸＯＲ２は、信号Ｄ１とＤ３の値が異なるときにセレクタＳＬ４を介してＵＰ信号をハイレベルとして出力する。タイミング信号ＴＩＭＩが無効（ローレベル）を示す際に、ＤＯＷＮ信号、ＵＰ信号は、それぞれセレクタＳＬ３、ＳＬ４によってローレベルとされる。
【００３０】
出力データ生成回路２６は、セレクタＳＬ６、フリップフロップ回路ＦＦ８を備え、信号Ｄ１とタイミング信号ＴＩＭＩとクロック信号ＣＬＫ０を入力する。フリップフロップ回路ＦＦ８は、タイミング信号ＴＩＭＩが有効（ハイレベル）を示すときはセレクタＳＬ６によって信号Ｄ１をラッチして出力データ信号ＤＡＴＡＯＵＴとして出力する。タイミング信号ＴＩＭＩが無効（ローレベル）のときは、セレクタＳＬ６によって前の出力データの値を保持する。
【００３１】
次に、図１を用いてクロックデータリカバリ回路の全体の動作を説明する。ここでは、クロック信号ＣＬＫ０、ＣＬＫ１の２相のクロックを使用する例である。
【００３２】
第１の動作モード（高データレートモード）において、入力データ信号ＤＡＴＡＩＮのデータレートとクロック信号ＣＬＫ０、ＣＬＫ１の周波数の関係は、ｎ［Ｍｂｐｓ］のデータレートに対し、ｎ［ＭＨｚ］の関係となる。クロック信号ＣＬＫ０、ＣＬＫ１の位相は、クロックの半周期時間ずれている。すなわち、逆相の関係にある。
【００３３】
ここで、クロック信号ＣＬＫ０、ＣＫＬ１、ＣＬＫ０の３つの連続する立ち上がりのタイミングをそれぞれｔ２、ｔ１、ｔ３とする。
【００３４】
まず、ｔ１とｔ２において入力データ信号ＤＡＴＡＩＮをラッチした値が異なる状態が連続する場合について説明する。先に示したように、検出回路１１は、ｔ１とｔ２でラッチした値が異なる場合、ＤＯＷＮ信号を出力する。これは、ｔ１とｔ２の間に入力データ信号ＤＡＴＡＩＮにおけるデータの遷移する位相があることを意味する。フィルタ回路１２は、ＤＯＷＮ信号が入力されるたびに、アップダウンカウンタの値を減算する。アップダウンカウンタの値が最小の値に達したときに、ＣＬＫｄｎ信号を出力すると共に、アップダウンカウンタを初期値に戻す。
【００３５】
制御回路１３は、ＣＬＫｄｎ信号に基づき、現在のクロック生成回路１４の出力であるクロック信号ＣＬＫ０、ＣＬＫ１の位相を後ろ（遅れ）の方向に変更する位相制御信号ＳＥＬ［ｎ：０］をクロック発生回路１４に出力する。クロック発生回路１４は、この位相制御信号ＳＥＬ［ｎ：０］を入力し、クロック信号ＣＬＫ０、ＣＬＫ１の位相を後ろ（遅れ）方向に移動させる。これを繰り返すと、ｔ１とｔ２でラッチした値がいずれ等しくなる。これは、ｔ２がデータの遷移する位相を超えてｔ１のデータと同じ値をとるようになるためである。
【００３６】
なお、データの値の遷移がない場合、ｔ１とｔ２のラッチデータの値は、等しくなり、検出回路１１からは、ＵＰ信号もＤＯＷＮ信号も出力されない。
【００３７】
逆に、ｔ１とｔ３のラッチデータの値が異なる場合が連続する状態では、検出回路１１は、ＵＰ信号を出力し、フィルタ回路１２のアップダウンカウンタの値を加算し、所定の最大値に達したときにＣＬＫｕｐ信号を出力すると共に、アップダウンカウンタを初期値に戻す。
【００３８】
制御回路１３は、ＣＬＫｕｐ信号に基づき、現在のクロック信号ＣＬＫ０、ＣＬＫ１の位相を前（進み）の方向に変更する位相制御信号ＳＥＬ［ｎ：０］を出力する。クロック発生回路１４は、位相制御信号ＳＥＬ［ｎ：０］を入力し、クロック信号ＣＬＫ０、ＣＬＫ１の位相を前（進み）方向に移動させる。これを繰り返すと、ｔ１とｔ３でラッチした値がいずれ等しくなる。これは、ｔ３がデータの遷移する位相を超えてｔ１のデータと同じ値をとるようになるためである。
【００３９】
上記の動作を繰り返すことで、ｔ２とｔ３は、入力データ信号ＤＡＴＡＩＮにおけるデータの遷移する位相を追従する動作を行うこととなる。また、生成されるクロック信号ＣＬＫ０、ＣＬＫ１は、入力データ信号ＤＡＴＡＩＮと同期したクロック信号となり、クロック信号が再生される。
【００４０】
第２の動作モード（低データレートモード）において、入力データレートとクロック信号ＣＬＫ０、ＣＬＫ１の周波数の関係が、ｎ／２［Ｍｂｐｓ］のデータレートに対し、ｎ［ＭＨｚ］のクロックの関係となる。検出回路１１では、クロック信号ＣＬＫ０またはクロック信号ＣＬＫ１のみでｔ１、ｔ２、ｔ３を生成し、ＵＰ、ＤＯＷＮ信号を出力する。
【００４１】
次に、検出回路１１の第１および第２の動作モードにおける動作について説明する。
【００４２】
図３は、第１の動作モード（高データレートモード）であって、ｔ１とｔ２のラッチデータの値が異なる場合における検出回路１１の動作を表すタイミングチャートである。ＤＡＴＡＩＮ＝６２２Ｍｂｐｓ、クロック信号ＣＬＫ０、ＣＬＫ１の周波数を６２２ＭＨｚとする。また、ＳＭＯＤＥ＝Ｌｏｗである。
【００４３】
入力データ信号ＤＡＴＡＩＮは、ラッチ回路２１でクロック信号ＣＬＫ０、ＣＬＫ１の立ち上がり（ｔ２、ｔ１）でラッチされ、それぞれ信号Ｄ１０、Ｄ１１として出力される。ここで、クロック信号ＣＬＫ１の立ち上がりエッジをｔ１とし、その前のクロック信号ＣＬＫ０の立ち上がりがｔ２となり、ｔ１の後ろのクロック信号ＣＬＫ０の立ち上がりがｔ３となる。
【００４４】
同期化回路２２は、信号Ｄ１１をクロック信号ＣＬＫ０でラッチし（ｔ３）、クロック信号ＣＬＫ０に同期した信号Ｄ１２を出力する。比較データ生成回路２３の内部のセレクタ回路ＳＬ２は、ＳＭＯＤＥ＝Ｌｏｗであるので、“０”の入力データを選択して出力する。このセレクタＳＬ２の設定により、同期化回路２２から入力される信号Ｄ１２が、ｔ１のラッチデータである信号Ｄ１として比較データ生成回路２３から出力される。信号Ｄ１０に対し、ｔ２、ｔ３のタイミングのラッチデータは、ＦＦ６からＦＦ４と伝播してそれぞれ、ｔ２のラッチデータが信号Ｄ２として、ｔ３のタイミングのラッチデータが信号Ｄ３として比較データ生成回路２３から出力される。このとき、信号Ｄ１、Ｄ２、Ｄ３は、クロック信号ＣＬＫ０の同一の立ち上がりタイミングで出力される。ＳＭＯＤＥ＝Ｌｏｗでは、タイミング発生回路２５のタイミング信号ＴＩＭＩは、常時ハイレベルとなる。
【００４５】
変化点検出回路２４は、信号Ｄ１とＤ２、および、信号Ｄ１とＤ３のそれぞれ排他的論理和演算を行ってそれぞれＤＯＷＮ信号およびＵＰ信号を生成する。図３では、信号Ｄ１とＤ３は常に同じ値となり、ＵＰ信号は常時ローレベルである。信号Ｄ１とＤ２は、比較するデータが異なる時（入力データ信号ＤＡＴＡＩＮの値が変化したとき）に、ＤＯＷＮ＝Ｈｉｇｈを出力することになる。また、ＴＩＭＩが常時ハイレベルであるので、ｔ１のラッチデータである信号Ｄ１は、常にクロック信号ＣＬＫ０でラッチされて出力データ信号ＤＡＴＡＯＵＴとして出力される。さらに、クロック信号ＣＬＫ０は、バッファリングされてクロック信号ＣＬＫＯＵＴとして出力される。
【００４６】
図４は、第１の動作モード（高データレートモード）であって、ｔ１とｔ３のラッチデータの値が異なる場合における検出回路１１の動作を表すタイミングチャートである。動作の概要は、図３とほぼ同じである。図４の場合、変化点検出回路２４において、信号Ｄ１とＤ２は、常に同じ値となり、ＤＯＷＮ信号は常時ローレベルである。信号Ｄ１とＤ３は、比較するデータが異なる時（入力データ信号ＤＡＴＡＩＮの値が変化したとき）に、ＵＰ＝Ｈｉｇｈを出力することになる。また、ＴＩＭＩが常時ハイレベルであるので、ｔ１のラッチデータである信号Ｄ１は、常にクロック信号ＣＬＫ０でラッチされて出力データ信号ＤＡＴＡＯＵＴとして出力される。
【００４７】
図５は、第２の動作モード（低データレートモード）であって、ｔ１とｔ２のラッチデータの値が異なる場合における検出回路１１の動作を表すタイミングチャートである。ＤＡＴＡＩＮ＝３１１Ｍｂｐｓ、クロック信号ＣＬＫ０、ＣＬＫ１の周波数を図３と同じ６２２ＭＨｚとする。また、ＳＭＯＤＥ＝Ｈｉｇｈである。
【００４８】
入力データ信号ＤＡＴＡＩＮは、ラッチ回路２１において、クロック信号ＣＬＫ０の立ち上がりでラッチされ、信号Ｄ１０として出力される。クロック信号ＣＬＫ１のラッチデータである信号Ｄ１１、Ｄ１２は、第２の動作モードでは使用されない（無効である）。
【００４９】
比較データ生成回路２３の内部のセレクタＳＬ１、ＳＬ２は、ＳＭＯＤＥ＝Ｈｉｇｈにより“１”の入力データを出力する。信号Ｄ１０は、ＦＦ６→ＦＦ５→ＦＦ４の経路で伝播し、それぞれ信号Ｄ３、Ｄ１、Ｄ２として出力される。タイミング生成回路２５は、ＳＭＯＤＥ＝Ｈｉｇｈであるので、クロック信号ＣＬＫ０の周期で１（ハイレベル）、０（ローレベル）を繰り返すタイミング信号ＴＩＭＩを出力する。
【００５０】
変化点検出回路２４は、タイミング信号ＴＩＭＩがハイレベルのとき、信号Ｄ１とＤ２、および信号Ｄ１とＤ３のそれぞれ排他的論理和をそれぞれＤＯＷＮ信号およびＵＰ信号として出力する。タイミング信号ＴＩＭＩがローレベルであるときは、ＵＰ、ＤＯＷＮ信号は常にローレベルとなる。
【００５１】
第２の動作モードでは、ｔ１、ｔ２、ｔ３は、タイミング信号ＴＩＭＩで決定される。タイミング信号ＴＩＭＩがハイレベルに遷移するときのクロック信号ＣＬＫ０の立ち上がりエッジがｔ１である。また、ｔ１の一つ前のクロック信号ＣＬＫ０の立ち上がりがｔ２である。さらに、ｔ１の一つ後ろのタイミングの立ち上がりがｔ３となる。
【００５２】
ここで、タイミング信号ＴＩＭＩ＝Ｈｉｇｈのとき、信号Ｄ１とＤ３は、常に同じ値となり、ＵＰ信号は常時ローレベルとなる。
【００５３】
また、タイミング信号ＴＩＭＩ＝Ｈｉｇｈのとき、信号Ｄ１とＤ２は、比較するデータが異なる時（入力データ信号ＤＡＴＡＩＮのデータ値が変化したとき）に、ＤＯＷＮ＝Ｈｉｇｈを出力することになる。
【００５４】
出力データ生成回路２６は、タイミング信号ＴＩＭＩがハイレベルのときに、信号Ｄ１をラッチし、タイミング信号ＴＩＭＩ＝Ｌｏｗのときは、ラッチした値を保持する。ここでラッチするデータは、ｔ１で入力データ信号ＤＡＴＡＩＮをラッチしたデータとする。出力データ信号ＤＡＴＡＯＵＴには、６２２ＭＨｚの２クロック分、ｔ１のラッチデータを出力することで、３１１Ｍｂｐｓのデータを再生して出力している。
【００５５】
図６は、第２の動作モード（低データレートモード）であって、ｔ１とｔ３のラッチデータの値が異なる場合における検出回路１１の動作を表すタイミングチャートである。動作の概要は、図５とほぼ同じである。図６の場合、ＴＩＭＩ＝Ｈｉｇｈのタイミングでは、信号Ｄ１とＤ２は、常に同じ値となり、ＤＯＷＮ信号は常時ローレベルとなる。ＴＩＭＩ＝Ｈｉｇｈであって信号Ｄ１とＤ３の比較データの値が異なる時（データの値が変化したとき）に、ＵＰ＝Ｈｉｇｈを出力する。出力データ生成回路２６の動作は、図５の説明と同じである。
【００５６】
以上のように第２の動作モード（低データレートモード）では、クロックデータリカバリ回路は、同じ周波数のクロック信号を用いて、１／２のデータレートで動作可能である。
【００５７】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施例に係るクロックデータリカバリ回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係る検出回路の回路図である。
【図３】第１の動作モード（高データレートモード）であって、ｔ１とｔ２のラッチデータの値が異なる場合における検出回路の動作を表すタイミングチャートである。
【図４】第１の動作モード（高データレートモード）であって、ｔ１とｔ３のラッチデータの値が異なる場合における検出回路の動作を表すタイミングチャートである。
【図５】第２の動作モード（低データレートモード）であって、ｔ１とｔ２のラッチデータの値が異なる場合における検出回路の動作を表すタイミングチャートである。
【図６】第２の動作モード（低データレートモード）であって、ｔ１とｔ３のラッチデータの値が異なる場合における検出回路の動作を表すタイミングチャートである。
【符号の説明】
【００５９】
１１ 検出回路
１２ フィルタ回路
１３ 制御回路
１４ クロック発生回路
２１ ラッチ回路
２２ 同期化回路
２３ 比較データ生成回路
２４ 変化点検出回路
２５ タイミング発生回路
２６ 出力データ生成回路
ＢＵＦ バッファ回路
ＦＦ１〜ＦＦ８ フリップフロップ回路
ＩＮＶ インバータ
ＳＬ１〜ＳＬ６ セレクタ
ＥＸＯＲ１、ＥＸＯＲ２ 排他的論理和回路
【特許請求の範囲】
【請求項１】
クロック信号のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号の論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路と、
前記検出回路の検出結果に基づいて、前記入力データ信号の論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するように前記クロック信号の位相を変化させるクロック発生回路と、
を備えることを特徴とするクロックデータリカバリ回路。
【請求項２】
第１および第２の指示信号でカウント値をそれぞれ増減するフィルタ回路と、
前記フィルタ回路のカウント値に応じた位相制御信号を出力する制御回路と、
をさらに備え、
前記検出回路は、Ｄ１≠Ｄ２である場合に前記第１の指示信号を出力し、Ｄ１≠Ｄ３である場合に前記第２の指示信号を前記フィルタ回路に出力し、
前記クロック発生回路は、前記位相制御信号に応じて位相を変化させた前記クロック信号を発生することを特徴とする請求項１記載のクロックデータリカバリ回路。
【請求項３】
前記フィルタ回路は、前記第１および第２の指示信号でアップダウン動作するカウンタで構成されることを特徴とする請求項２記載のクロックデータリカバリ回路。
【請求項４】
前記クロック信号は、互いに逆相となる第１および第２のクロック信号を含み、
前記検出回路は、
第１の動作モード（ノーマルノード）に設定される場合、前記第１のクロック信号における一方のエッジのタイミングをｔ１とし、タイミングｔ１を挟んでなる、前記第２のクロック信号における一方のエッジのタイミングをそれぞれｔ２、ｔ３とし、
第２の動作モード（低速データ転送モード）に設定される場合、前記第１のクロック信号における時間的に３つの連続する一方のエッジのタイミングをそれぞれｔ２、ｔ１、ｔ３とすることを特徴とする請求項１記載のクロックデータリカバリ回路。
【請求項１】
クロック信号のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号の論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路と、
前記検出回路の検出結果に基づいて、前記入力データ信号の論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するように前記クロック信号の位相を変化させるクロック発生回路と、
を備えることを特徴とするクロックデータリカバリ回路。
【請求項２】
第１および第２の指示信号でカウント値をそれぞれ増減するフィルタ回路と、
前記フィルタ回路のカウント値に応じた位相制御信号を出力する制御回路と、
をさらに備え、
前記検出回路は、Ｄ１≠Ｄ２である場合に前記第１の指示信号を出力し、Ｄ１≠Ｄ３である場合に前記第２の指示信号を前記フィルタ回路に出力し、
前記クロック発生回路は、前記位相制御信号に応じて位相を変化させた前記クロック信号を発生することを特徴とする請求項１記載のクロックデータリカバリ回路。
【請求項３】
前記フィルタ回路は、前記第１および第２の指示信号でアップダウン動作するカウンタで構成されることを特徴とする請求項２記載のクロックデータリカバリ回路。
【請求項４】
前記クロック信号は、互いに逆相となる第１および第２のクロック信号を含み、
前記検出回路は、
第１の動作モード（ノーマルノード）に設定される場合、前記第１のクロック信号における一方のエッジのタイミングをｔ１とし、タイミングｔ１を挟んでなる、前記第２のクロック信号における一方のエッジのタイミングをそれぞれｔ２、ｔ３とし、
第２の動作モード（低速データ転送モード）に設定される場合、前記第１のクロック信号における時間的に３つの連続する一方のエッジのタイミングをそれぞれｔ２、ｔ１、ｔ３とすることを特徴とする請求項１記載のクロックデータリカバリ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１４７５５８（Ｐ２０１０−１４７５５８Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３１９７０２（Ｐ２００８−３１９７０２）
【出願日】平成２０年１２月１６日（２００８．１２．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月１６日（２００８．１２．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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