【課題】前段の光受信装置のスケルチ機能の有無に関係なく汎用的に使用可能なＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ１に同期した再生クロック２を出力するＧ−ＶＣＯ１４と、入力データ１の識別再生を再生クロック２に基づいて行うフリップフロップ回路１２と、Ｇ−ＶＣＯ１４と同一周波数のクロックを出力するサブＶＣＯ１５と、再生クロック２とサブＶＣＯ１５の出力クロック４のいずれかを選択する選択回路１７と、選択回路１７の出力クロック８と参照クロック６とを周波数比較しその周波数差に応じた周波数制御信号５を出力する周波数比較器１６とを備える。選択回路１７は、少なくとも入力データ１が無信号である期間においてサブＶＣＯ１５の出力クロック４を選択し、残りの期間において再生クロック２を選択する。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】ＰＬＬ回路の引き込時間を短縮する。
【解決手段】位相比較器１０は、ＰＬＬ回路１００への入力クロックの位相と、ＰＬＬ回路１００の出力から分周器４０を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する。ＬＰＦ２０は、位相比較器１０の出力信号に応じた直流電圧を生成する。電圧制御発振器３０は、ＬＰＦ２０により生成された電圧に応じた周波数のクロックを出力する。サイクルスリップ予測回路５０は、位相比較器１０により生成される信号を監視し、サイクルスリップの発生を予測する。サイクルスリップ予測回路５０によりサイクルスリップの発生が予測されたとき、入力クロックの位相、帰還クロックの位相および電圧制御発振器に入力される電圧のいずれかが調整される。 （もっと読む）

【課題】 消費電力を抑えた受信回路を提供する。
【解決手段】 本発明では、差動信号を差動増幅させる際に、差動入力によって発生する電流を対となる差動出力により遮断することで差動信号をラッチする回路を提供する。該ラッチ回路の適用により、受信信号の差動信号電圧差が小さい場合でも伝送データを受信できる為、増幅用アンプの削減が可能となり、受信装置の消費電力の低減を図ることができる。 （もっと読む）

【課題】デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、スプリアスを抑制し、さらに、位相雑音特性を良好に保つ。
【解決手段】分周器（２５）を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、分数部データＫに加算すべきシフト量Ｓを求め、シフト量Ｓと、シフト後分数部データＫ２とをそれぞれ出力する演算処理手段（２７）と、シフト後分数部データＫ２を積分して量子化する第１のデルタシグマ変調器（２８）と、シフト量Ｓを積分して量子化する第２のデルタシグマ変調器（２９）と、第１のデルタシグマ変調器（２８）の出力系列と第２のデルタシグマ変調器（２９）の符号反転出力とを加算する第１の加算器（３０）と、整数部データＭと第１の加算器（３０）の出力とを加算する第２の加算器（３１）とを備え、第２の加算器（３１）の出力により分周器（２５）を変調させる。 （もっと読む）

【課題】デジタル位相周波数検出器、それを含むデジタル位相固定ループ、及びデジタル位相周波数検出方法を提供すること。
【解決手段】デジタル位相周波数検出器は検出部、位相比較部及びリセット部を含む。検出部は基準信号及びフィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する。リセット部は基準エッジ信号及びフィードバックエッジ信号に基づいてリセット信号を発生する。位相比較部は基準エッジ信号及びフィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生し、第１フリップフロップ、第２フリップフロップ、及びラッチブロックを含む。第１フリップフロップは基準エッジ信号を受信するデータ入力端及びフィードバックエッジ信号を受信するクロック入力端を具備し、第２フリップフロップはフィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備する。 （もっと読む）

【課題】 電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できるＰＬＬ回路を提供する。
【解決手段】 位相の進み／遅れを検出器１１で検出し、位相の進み／遅れに相当する信号を積分器１２で積分し、起動パルス生成部１３が、電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスをＬＰＦ５と積分器１２に出力し、ＬＰＦ５と積分器１２が、起動パルス生成部１３からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電するＰＬＬ回路である。 （もっと読む）

【課題】特性の向上を図ることが可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、発振信号に基づいた充放電信号に応じて、充放電電流を出力端子に流すチャージポンプを備え、出力端子に一端が接続され、ローパスフィルタを構成する可変抵抗を備え、可変抵抗の他端に一端が接続され、接地に他端が接続され、ローパスフィルタを構成する容量を備え、前記チャージポンプ電圧を電流に変換した動作電流を出力する電圧電流変換器を備え、リング状に直列に接続された複数のインバータを有し、インバータを動作させるための動作電流が供給され、動作電流に応じて発振周波数が制御される発振信号を出力する電流制御発振器を備え、可変抵抗の他端のフィルタ電圧と、第１の基準電圧およびこの第１の基準電圧よりも高い第２の基準電圧とを比較する第１の比較回路を備え、その比較信号に基づいて、電流制御発振器のインバータの段数を制御する制御回路を備える。 （もっと読む）

【課題】ＰＬＬ回路のロック状態での定常位相誤差を抑制する。
【解決手段】ＰＬＬ回路は，レファレンスクロックとフィードバッククロックの位相を比較し，当該位相の差を示す位相比較信号を出力する位相比較器と，位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し，蓄積電荷による制御電圧を生成するループフィルタと，制御電圧に応じた周波数の出力クロックを生成する発振器と，出力クロックを分周して前記フィードバッククロックを出力する分周器とを有し，さらに，ロック状態のときに，位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，第１または第２のチャージポンプ電流の電流値を調整するチャージポンプ調整回路とを有する。 （もっと読む）

【課題】位相比較器において、２つのフリップ・フロップの出力信号がリセットされるまでの遅延時間によって両出力信号に現れる余分な成分を取り除き、それによって生じる種々の問題を解決すること。
【解決手段】本発明の位相比較器は、比較対象の２つの入力信号が入力されて第１と第２の出力信号を出力する第１と第２のフリップ・フロップと、第１と第２の出力信号を論理積処理してリセット信号を出力する論理積処理回路と、論理積処理回路と同じ遅延時間を持ち第１遅延信号と第２遅延信号を出力する第１と第２の遅延手段と、第１遅延信号と第２遅延信号がそれぞれ入力されるとともにリセット信号によってリセットされて第３と第４の出力信号を出力する第３と第４のフリップ・フロップとを備え、位相が進んだ方の入力信号を遅延させた第１もしくは第２遅延信号が入力される第３もしくは第４のフリップ・フロップの出力信号に位相比較出力信号が出力さるように構成されている。 （もっと読む）

【課題】充放電流を切り替えるスイッチを確実に動作させ、高速化に対応できチャージポンプ回路の機能を保持できる位相比較器およびクロックデータリカバリ回路を提供する。
【解決手段】入力データと第１のラッチ１１１のラッチデータの論理不一致を検出する第１の検出回路と、第１のラッチのラッチデータと第２のラッチ１１２のラッチデータの論理不一致を検出する第２の検出回路と、第１の検出回路および第２の検出回路の検出結果に応じて、電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、第１の検出回路、第２の検出回路、およびチャージポンプ回路は、第１および第２の検出回路の論理不一致判定部とチャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路１２０として形成されている。 （もっと読む）

【課題】周波数変調機能をオフした際のロックアップタイムを短縮することが可能なクロック発生器、及びクロック発生器の制御方法、並びに電子機器を提供すること。
【解決手段】周波数変調機能を有するクロック発生器で、リファレンスクロックを元にフィードバック制御を加えて、位相の同期した出力クロックを出力する位相同期ループと、出力クロックの周波数を変動させる変調制御回路と、を備え、変調制御回路は、周波数変調機能がオフされた際に、出力クロックの周波数を所望の周波数へ収束させるタイミングを速くする構成とする。 （もっと読む）

【課題】位相同期回路においてロックアップを高速化する。
【解決手段】位相同期回路１００は、基準信号の周波数にＸを乗じて得られる出力周波数を有し、基準信号源１８０と、電圧制御発振器１１０と、位相比較器１２０と、第１チャージポンプ１３０と、ループフィルタ１５０と、カウンタ１６１と、第２チャージポンプ１７０と、制御回路１６４とを備える。電圧制御発振器１１０は、第１信号、および逆相の第２信号を生成する。スイッチ１４０は、第１チャージポンプ１３０で生成された電流信号をループフィルタ１５０に供給する。カウンタ１６１は、基準信号の１周期期間に含まれる、第２信号のサイクル数をカウントする。第２チャージポンプ１７０は、互いに反対符号の第１電流信号と第２電流信号をループフィルタ１５０に供給可能である。制御回路１６４は、サイクル数とＸの値との比較に基づき、スイッチ１４０および第２チャージポンプ１７０を制御する。 （もっと読む）

【課題】リファレンスリークを低減することができ、位相ノイズを抑制することができるＰＬＬ回路を提供する。
【解決手段】切り替え機能付き周波数位相比較器は、入力されるロック検出信号に基づいて、入力される２つの信号の立ち上がりエッジを検出することにより当該２つの信号の位相差を検出する周波数比較と、入力される２つの信号の電圧レベルを検出することにより当該２つの信号の位相差を検出する位相比較とを切り替えて行う。 （もっと読む）

【課題】小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供する。
【解決手段】位相検出器１１は、参照信号と帰還信号との位相差を検出する。電圧生成器１２，１３は、位相検出器の出力信号に基づき電圧を発生する。パルス発生器１６は、参照信号に基づきパルス信号を生成する。電圧制御発振器１４は、パルス信号に同期して、発振信号を発振する。分周器１５は、電圧制御発振器からの信号を分周し、帰還信号を生成する。電圧制御発振器１４は、電圧発生回路から供給される電圧レベルをシフトするレベルシフト回路１４ｃと、電圧発生回路からの電圧とレベルシフト回路からのレベルシフトされた電圧により駆動される複数のインバータ回路１４ａ、１４ｂからなるリング発振器とにより構成され、インバータ回路の１つにパルス信号が供給される。 （もっと読む）

【課題】ジッタトレランスの低下、引き込み時間の増大、引き込みが不能等の問題を解消するクロックアンドデータリカバリ回路を提供する。
【解決手段】多相の抽出クロック信号で入力データをサンプリングするデータサンプリング回路１１からのサンプリングデータ信号群の比較結果に基づきクロック信号の位相を進める信号（ＵＰ１）又は位相を遅らせる信号（ＤＯＷＮ１）、エラー検出時エラー信号（ＥＲＲ）を出力する位相検出器１２と、ＵＰ１／ＤＯＷＮ１信号を積分する第１の積分器１３と、第２の積分器１４と、第１の積分器の出力値（ＰＰＭ）に基づき所定のパターンを生成するパターン発生器１５と、第２の積分器の出力とパターン発生器の出力を合成する混合器１６と、入力クロックを入力し前記混合器の出力信号に基づき位相を可変させた前記多相の抽出クロックを生成する位相補間器１７から構成される。 （もっと読む）

【課題】実装面積やコストを抑え、起動時間を短縮し、周波数精度の高いクロックも出力できるＭＥＭＳデバイス等を提供する。
【解決手段】 第１のクロック信号４００と第２のクロック信号４０２の少なくとも一方を出力するＭＥＭＳデバイス１００であって、同一の基板上に設けられた第１のＭＥＭＳ共振子３０２を有する第１のＭＥＭＳ発振器３００と第２のＭＥＭＳ共振子３２２を有する第２のＭＥＭＳ発振器３２０とを含み、第１のＭＥＭＳ発振器の共振周波数である第１の共振周波数と、第２のＭＥＭＳ発振器の共振周波数である第２の共振周波数とは略一致し、第１のＭＥＭＳ共振子のＱ値と第２のＭＥＭＳ共振子のＱ値とは異なり、第１のＭＥＭＳ発振器は、第１の共振周波数を周波数とする第１のクロック信号を出力し、第２のＭＥＭＳ発振器は、第２の共振周波数を周波数とする第２のクロック信号を出力する。 （もっと読む）

【課題】ＰＬＬ回路から発生するクロックジッタを検出し、基準クロック周波数と同期するＰＬＬ回路のジッタ補正装置を提供する。
【解決手段】ジッタ検出回路２がＰＬＬ回路１に入力する基準クロック周波数とＰＬＬ周波数とを比較したジッタ情報をマイコン３およびメモリ４に出力し、前記ジッタ情報に基づいてマイコン３は設定されているジッタ幅しきい値を超えるジッタ情報を基準クロック周波数との時間差からジッタ補正値を演算、ＰＬＬ回路１に出力し、ＰＬＬ回路１は補正後のＰＬＬ周波数を出力する。 （もっと読む）

【課題】高速且つ正確にＤＬＬ回路をロックさせる。
【解決手段】外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相判定回路１４０と、位相判定信号ＰＤ０の論理レベルに基づいてカウント値が更新されるカウンタ回路１３０と、カウント値に基づいて外部クロック信号ＣＬＫを遅延させることにより、内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、位相判定信号ＰＤ０が変化しない期間においてはカウンタ回路１３０の更新ピッチを最小ピッチの２倍に設定し、位相判定信号ＰＤ０が変化したことに応答してカウンタ回路１３０の更新ピッチを最小ピッチに設定するピッチ調整回路３００と、を備える。これにより、高速且つ正確にＤＬＬ回路をロックさせることが可能となる。 （もっと読む）

【課題】２つのクロック信号の位相比較に基づき生成する２つのパルス信号の遅延時間を極力短くすることができ、かつ確実にリセットできる位相検出回路および該位相検出回路を備えたＰＬＬ回路を提供すること。
【解決手段】位相検出回路は、位相比較を行う２つのクロック信号の論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備えている。 （もっと読む）