【課題】周波数逓倍回路を含む広帯域ＰＬＬ発振回路において、逓倍回路出力端に高調波等の不要周波数信号を除去するフィルタを必要とせず、簡単な構成によって不要周波数信号に起因して間違った周波数に同期することなく、安定した動作が得られる広帯域ＰＬＬ発振回路を提供する。
【解決手段】
逓倍回路に同調周波数制御機能を備え、発振周波数に応じて適切な同調周波数になるように制御する。また、ＰＬＬロックインまでの時間短縮のためにメモリに記憶した制御電圧情報をＶＣＯに印加する機能を備え、この制御電圧情報によって同時に逓倍回路の同調周波数を制御する。 （もっと読む）

適応遅延マッチングとともに２ポイント変調をサポートするデジタル位相ロックドループ（ＤＰＬＬ）が記述される。ＤＰＬＬは、それぞれ、発振器の周波数および／または位相の広帯域および狭帯域の変調をサポートするハイパスおよびローパス変調パスを含む。ＤＰＬＬは、他の変調パスの遅延と合わせるためにある変調パスの遅延を適応して調整することができる。ある設計において、ＤＰＬＬは、２つの変調パスのうちの一つに、可変遅延を提供する適応遅延ユニットを含む。適応遅延ユニット内で、遅延計算ユニットは、２つの変調パスに適用される変調する信号と、ＤＰＬＬにおける位相エラー信号とに基づいて、可変遅延を決定する。補正器は可変遅延の小数部分を提供し、プログラマブル遅延ユニットは可変遅延の整数部分を提供する。 （もっと読む）

【課題】電圧制御発振器が発振信号出力動作を停止した場合、自動的に最適消費電流で電圧制御発振器の発振信号出力動作を復帰させることができるＰＬＬ回路を提供する。
【解決手段】リセット制御回路７は、電圧制御発振器５の発振信号出力動作の停止を検出し、電圧制御発振器５の発振信号出力動作の停止を検出している間、基準信号Ref_CKを分周してなるリセット信号RESETを生成する。カウンタ８は、リセット信号RESETの立ち上がり変化の回数をカウントする。ローパスフィルタ４は、前記リセット信号RESETがＬレベルの間に周波数制御電圧Vcntを初期化する。電圧制御発振器５が有する出力アンプは、前記カウンタ８が出力するカウント値Cnt[1:0]が増加する毎に駆動電流を段階的に増加させることにより出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。 （もっと読む）

【課題】自走ＤＡＣ値と実測の同期ＤＡＣ値との誤差を取得して、当該誤差に応じた動作及び処理の検証を行える基準信号発生装置を実現する。
【解決手段】制御部１０は、推定誤差検出タイミングＴｖ（ｎ）の時点で、直前の推定タイミングＴｅ（ｍ）から推定誤差検出タイミングＴｖ（ｎ）までの期間の実測した同期ＤＡＣ値を読み出すととともに、推定タイミングＴｅ（ｍ）に算出された推定曲線２０１に対応する演算用関数および演算用係数を用いて各実測の同期ＤＡＣ値に対応する自走ＤＡＣ値を算出する。制御部１０は、実測の同期ＤＡＣ値と自走ＤＡＣ値とを差分することで、誤差を検出するとともに、誤差の積算値である位相差を算出する。これら誤差や位相差は、推定曲線の精度の指標となるので、当該誤差や位相差を用いることで、自走ＤＡＣ値に対する各種の検証が可能となる。 （もっと読む）

【課題】常に高精度な制御電圧信号のレベル（ＤＡＣ値）の推定を行うことができる基準信号発生装置を実現する。
【解決手段】制御部１０は、起動とともに計時を開始し（Ｓ１０２）、計時を行いながら（Ｓ１０３）、自走ＤＡＣ値の算出タイミングを検出して自走ＤＡＣ値の算出タイミングになると（Ｓ１０４：Ｙｅｓ）、予め設定したタイミング（起動からの経過時間）と重み付け係数との関連テーブルから、重み付け係数Ｗを設定する（Ｓ１０５）。この際、重み付け係数は、起動からの経過時間が長いほど大きな値に設定される。これにより、ＤＡＣ値の変動が激しい起動からの経過時間が短い期間では、過去のＤＡＣ値が今回の推定値に与える影響が少なくなる重み付けがなされる。一方、経過時間が十分に長いＤＡＣ値が安定する期間では、過去のＤＡＣ値が今回の推定値に与える影響が大きくなる重み付けがなされる。 （もっと読む）

【課題】半導体集積回路の製造プロセスがばらつきを持っても所望の周波数特性を有するＰＬＬを提供する。
【解決手段】ＰＬＬと制御ユニット９を具備し、ＰＬＬは位相周波数比較器１、ループフィルタ３、電圧制御発振器(ＶＣＯ)８、分周器６を含み、ＶＣＯ(８)は電圧電流変換器(ＶＩＣ)とリング発振器を含む。制御電圧Ｖcに応答してＶＩＣは、リング発振器の動作電流を設定する制御電流を生成する。制御ユニット９は、ＰＬＬをオープンループのキャリブレーション動作期間とクローズドループの通常動作期間に切り換える。通常動作期間でＶＣＯに所定の制御電圧Ｖcが供給され、ＶＣＯの周波数は所定の周波数とされる。キャリブレーション動作期間で制御電圧Ｖcと略等しいレベルの基準電圧Ｖ_REFが供給された状態のＶＣＯの周波数計測の間にＶＣＯの周波数が所定の周波数と略等しくなるように、制御ユニット９はＶＩＣ８１の動作パラメータＴの値を設定する。 （もっと読む）

【課題】起動特性に基づく安定的な遷移曲線に対して変動が生じても、高精度に自走ＤＡＣ値を推定できる基準信号発生装置を実現する。
【解決手段】制御部１０は、自走ＤＡＣ値の推定タイミングｔ_Nになると、当該タイミングｔ_Nから特定時間に亘って遡る区間ＭＮを基準区間として、推定曲線２０１を算出する。制御部１０は、基準区間ＭＮと異なる補正区間ＬＭの同期ＤＡＣ値を取得し、推定曲線２０１から得られる推定同期ＤＡＣ値との差分値ΔＤを算出する。制御部１０は、差分値ΔＤに基づいて補正値Ｃｄを算出し、各同期ＤＡＣ値を補正値Ｃｄで補正することで補正同期ＤＡＣ値を取得する。制御部１０は、この補正同期ＤＡＣ値を含む同期ＤＡＣ値から新たな推定曲線を算出し、自走ＤＡＣ値を推定する。 （もっと読む）

【課題】ビート障害の発生がなく、回路部品の少ない復調装置を実現する。
【解決手段】受信部１０に、二値化部１４とサンプリング部１５とを備え、復調装置部２０に、位相差抽出部２１と仮想ＩＦ信号生成／補正部２２と復調信号生成部２３を備えている。二値化部１４とサンプリング部１５は、ＩＦ信号の極性を判定し、一定クロックでサンプリングしてディジタル信号を生成する。位相差抽出部２１は、サンプリング部１５のディジタル信号と仮想ＩＦ信号生成／補正部２２から与えられる仮想ＩＦ信号の位相差を抽出し、抽出結果を仮想ＩＦ信号生成／補正部２２と復調信号生成部２３に渡す。仮想ＩＦ信号生成／補正部２２は、周波数及び位相が可変な仮想ＩＦ信号を演算で生成し、位相差抽出部２１からの抽出結果に基づいて、仮想ＩＦ信号の周波数と位相を補正する。復調信号生成部２３は、位相差抽出部２１からの抽出結果に基づいて復調信号を生成する。 （もっと読む）

【課題】 簡単な構成で、暴走状態に陥る前により確実に異常を検知し、半導体装置の誤動作をより効果的に防止できる位相同期回路を提供する。
【解決手段】 発振制御回路１１、電圧制御発振回路１２、帰還回路１３を備え、発振制御回路１１の出力電圧、発振制御に係る発振制御回路１１及び電圧制御発振回路１２のアナログ内部電圧の内、少なくとも何れか１つの電圧を異常検出用電圧Ｖｄｉ（ｉ＝１〜ｎ）とし、異常検出用電圧Ｖｄｉがロック可能範囲の上限値より高く設定された第１判定電圧Ｖｒｉ１より高い場合または下限値より低く設定された第２判定電圧Ｖｒｉ２より低い場合に異常状態であると判定する異常判定回路１５ｉが、異常検出用電圧Ｖｄｉ夫々について各別に設けられ、異常判定回路１５ｉ夫々における異常状態の検出結果を用いて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路１６を備える。 （もっと読む）

【課題】シンセサイザの起こり得る温度ドリフトを、連続運転間に補正する制御回路を提供する。
【解決手段】出力信号及び第１の参照信号の間の関係を示す第１の制御信号を生成し及び第１の制御信号に依存する出力信号を生成するために動作可能であり、且つ、第１の制御信号に応じて、出力信号及び第１の参照信号に間の第１の所望の関係を維持しやすいように構成される第１の制御手段と、第１の制御信号と第２の参照信号との間の第２の所望の関係を維持しやすいように、第２の制御信号を経て第１の制御信号に応じて、第１の制御手段の動作に影響を与えるように構成される第２の制御手段と、を有する制御回路。 （もっと読む）

【解決手段】自己注入同期電圧制御発振器の配置（１）では、一組の結合する第１及び第２電圧制御発振器（２１，２２）がチップ（２）上に配置され、増幅器（２３）が同一の反射型チップ（２）上に配置され、オフチップ遅延線路（１０）が、前記結合された第１及び第２電圧制御発振器（２１，２２）の外部端子に接続される一端子であって前記外部端子からの信号を反射するように適合された一端子で配列され、低位相雑音及び小型化を示すＶＣＯの配置（１）を提供するために、増幅器（２３）は、前記外部端子からの注入信号を増幅するため及び増幅された注入信号を前記第１及び第２電圧制御発振器（２１，２２）の一つに供給するために配置される。 （もっと読む）

【課題】ＰＬＬ回路のロックアップ時間を短縮することである。
【解決手段】ＶＣＯ・電流切替回路１５は、外部から与えられる分周データに基づいて、複数のＶＣＯ２２ａ〜２２ｎの内の１つを選択するＶＣＯ選択信号を出力する。また、ＶＣＯを切り替える際に、可変チャージポンプ２０の出力電流を通常（ロック時）より大きな値に変更する切替信号を出力する。ＶＣＯ・電流切替回路１５は、ＶＣＯの切り替えが終了したなら、可変チャージポンプ２０の出力電流を通常時の小さい値に切り替える切替信号を出力する。 （もっと読む）

【課題】発振周波数を制御するＰＬＬ回路で生成可能な制御電圧の最大値を低電圧化しても、可変容量ダイオードに印加される電圧の可変範囲を広げることができ、しかも簡単な回路構成で実現でき、発振器の小型化を図ること。
【解決手段】この電圧制御発振回路１は、発振用トランジスタ２と、可変容量ダイオード１６を有し発振用トランジスタ２に接続された共振回路１３と、電源電圧が印加される電源端子Ｔ２とグラウンドとの間に介挿されると共に可変容量ダイオード１６に対して並列に接続されたコレクタ抵抗ＲＣと、コレクタ抵抗ＲＣのグラウンド側の端部とグラウンドとの間に介挿され発振周波数を制御する制御電圧が印加される制御用トランジスタ２１とを具備する。 （もっと読む）

【課題】ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にする。
【解決手段】ＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、前記生成部から出力された前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、前記第２の状態において、前記生成部から出力された前記制御電圧と前記参照電圧とを比較し、前記生成部から出力される制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部とを備える。 （もっと読む）

【課題】ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にする。
【解決手段】ＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部とを有するＰＬＬ回路であって、前記生成部から出力された前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、前記第２の状態において、前記分周信号の周波数と前記基準信号の周波数とを比較し、前記分周信号の周波数が前記基準信号の周波数に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部とを備える。 （もっと読む）

【課題】ロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整する。
【解決手段】VCO６３は、トランジスタを内蔵し、入力されたVCO制御電圧に対応する発振周波数を発生させ、LPF１３１a乃至１３１dは、VCO６３が内蔵するトランジスタのゲートに、予め決められた変化率でトランジスタのゲート電圧を変化させる入力電圧を入力し、VCO制御電圧に対する、発振周波数のVCO制御電圧特性を粗調整する。本発明は、例えばPLL回路やCDR回路に適用することができる。 （もっと読む）

【課題】
従来の複数ＰＣＲに同期したＳＴＣクロック再生方法は、複数チャンネル毎にＰＣＲとの差分情報を参照するＶＣＸＯを独立に備えて複数のマスタクロックを生成し、これらマスタクロックを互いに独立に使用してＳＴＣクロックを再生するＰＬＬを有する構成となっており、高価な回路構成となっていた。
【解決手段】
複数ＰＣＲに同期させるために得られた各差分情報を一定周期で切り替えて、一組のＶＣＸＯに供給し、時分割にマスタクロックを生成し、各ＳＴＣクロックを再生するＰＬＬを機能させる。上記、切り替え時に未選択側の差分情報が必要なＰＬＬは出力クロックの変動を抑えるためにＰＬＬ内部の位相比較をＨｏｌｄさせることにより、安価で安定度の良い回路構成を可能にする。 （もっと読む）

【課題】最大の周波数マージンで、発生させる発振周波数をロック状態にする。
【解決手段】ループフィルタ２３は、発振周波数における所定の特性に基づいて、入力される制御電圧に対応して発振周波数を発生させるVCO６３であって、所定の特性が粗調整されるVCO６３に、制御電圧を入力し、VCO粗調整回路１３５は、制御電圧が所定の設定範囲を超えた場合に、VCOによる所定の特性を、複数の特性のうちのいずれかに粗調整し、DAC１３３は、制御電圧が所定の設定範囲内で変化する場合に、発振周波数がロック状態とならないとき、所定の設定範囲を広げる方向に更新する。本発明は、例えばPLL回路やCDR回路に適用することができる。 （もっと読む）

【課題】ＣＲ発振クロックの周期調整が完了したかを判定できるＣＲ発振クロック内蔵マイクロコンピュータの提供。
【解決手段】判定回路は、カウント数下限設定レジスタが示す値とカウント数上限設定レジスタが示す値との間に、外部発振パルスカウンタが示す値が収まっているかを判定する（Ｓ１７０）。収まっていると判定すると（Ｓ１７０でＹｅｓ）、判定回路は、補正完了カウンタに格納されている値に１を足してカウントアップする（Ｓ１８０）。その後、出力回路が、補正完了カウンタのカウント数が補正完了カウント数設定レジスタに格納された値以上であるかを判断する（Ｓ１９０）。以上であると判断すると（Ｓ１９０でＹｅｓ）、出力回路は、補正完了レジスタに「１」（周期調整が完了したことを示す情報）を入力する（Ｓ２００）。そして、これらのステップを繰り返す。 （もっと読む）

【課題】位相同期ループクロック発生器等に好適に使用できるオシレータ及びオシレーティング信号を生成する方法を提供する。
【解決手段】オシレータであって、第１スターブドインバータ（ｃｕｒｒｅｎｔ−ｓｔａｒｖｅｄ ｉｎｖｅｒｔｅｒ）と、前記第１スターブドインバータの内部インバータとクロスカップルされる内部インバータを含む第２スターブドインバータと、前記第１スターブドインバータの内部インバータの出力と接続される第１インバータと、前記第２スターブドインバータの内部インバータの出力と接続される第２インバータとを具備し、前記第１インバータの出力は、前記第２スターブドインバータの外部インバータの入力に供給され、前記第２インバータの出力は、前記第１スターブドインバータの外部インバータの入力に供給されることを特徴とする。 （もっと読む）