位相ロックループが複数のデジタル入力を有する多相発振器を利用する。時間に関して互いにオフセットされた複数のＤＱフリップフロップが、複数の制御信号を生成して、発振器から制御位相情報をデジタル形式で取り出す。発振器における任意の２つのデジタル入力間に接続されたＤＱフリップフロップが、進行波の方向を判定する。その方向と位相情報とにより、ルックアップテーブルがアドレス指定され、発振器の現時点のフラクショナル位相が判定される。発振器周波数を低減するために、Ｎ分周回路が用いられる。発振器に関する全位相表示信号が、現時点のフラクショナル位相を用いて判定される。この全位相を基準位相と比較して、発振器に対する修正を行うための制御信号を生成する。フィードフォワード経路において、分周器が、発振器からの高周波信号をより低い所望の周波数に分割し、それにより位相分解能を向上させる。 （もっと読む）

【課題】ループフィルタの回路面積を削減すると共に、電圧制御発振器の動作の安定化やノイズ感度の低減が可能なＰＬＬ回路を提供することである。
【解決手段】本発明のＰＬＬ回路は、位相比較器３の出力信号に応じて出力電圧を制御する第１及び第２のチャージポンプ回路４、５と、第１のチャージポンプ回路４の出力に基づく信号から所定の周波数成分が除去された第１の電圧信号を出力する第１のフィルタ６と、第２のチャージポンプ回路５からの電流を入力し、所定の一定電圧を第２の電圧信号として出力する第２のフィルタ７と、第１のフィルタ６からの第１の電圧信号と基準電圧との比較結果に基づき第３の電圧信号を出力する電圧制御部３０と、第１及び第２の電圧信号を低ゲイン入力、第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づき発振周波数を生成する電圧制御発振器１０を備える。 （もっと読む）

【課題】安定した位相同期ループを構成できない。
【解決手段】本発明は、第１、第２のクロック信号をカウントする第１、第２のカウンタと、第１のクロック信号を遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで第２のカウンタのカウント値をサンプリングするサンプル回路と、第１、第２のクロック信号を所定の数で分周した第３のクロック信号との位相差と、サンプリングしたカウント値に応じ、そのサンプリングしたカウント値のうち１つを選択する選択回路と、第１のカウンタ及び選択回路が選択したカウント値に応じて第１、第３のクロックとの位相差を演算する位相誤差演算回路と、位相誤差演算回路の演算結果に応じて第２のクロックを出力するデジタル制御発振器とを有するデジタルフェーズロックドループ回路である。 （もっと読む）

【課題】複数のＶＣＯ間の発振周波数のばらつきを補償し、ジッタを低減する。
【解決手段】第１の発振回路および第２の発振回路はそれぞれ２つの周波数制御端子を備え、それぞれの一方の周波数制御端子に周波数制御信号Ａを入力する構成であり、第２の発振回路の他方の周波数制御端子に固定の周波数制御信号Ｂを与え、第１の発振回路および第２の発振回路の各発振周波数を比較し、その周波数誤差に応じた周波数制御信号Ｃを第１の発振回路の他方の周波数制御端子に与えるばらつき補償回路を備える。 （もっと読む）

【課題】小型でＩＣ化が可能な位相同期発振器を実現すること。
【解決手段】 位相同期した複数の発振信号を得る位相同期発振器アレイにおいて、位相が１８０度異なる２つの信号を入力する第１入力端子と第２入力端子とを有したｎ個の第１差動増幅器から第ｎ差動増幅器と、１≦ｋ＜ｎの全ての自然数ｋに対して、第ｋ差動増幅器の第２入力端子と第ｋ＋１差動増幅器の第１入力端子との間の全て、及び、第ｎ差動増幅器の第２入力端子と第１差動増幅器の第１入力端子との間を、それぞれ、逆相で結合するｎ個のフィルタＦと、を設けたことを特徴とする位相同期発振器アレイ。フィルタＦは、一方の差動増幅器１の第２入力端子Ｂ１２と接地間に配設された第２インダクタＬ１２と、他方の差動増幅器２の第１入力端子Ｂ２１と接地間に配設された第１インダクタとＬ２１、一方の差動増幅器１の第２入力端子と他方の差動増幅器２の第１入力端子との間を接続する第３容量Ｃ１５と第３インダクタＬ２３との直列接続回路とを有する。 （もっと読む）

【課題】ＧＰＳ信号を正常に受信できない期間においても、ダブルオーブン型のＯＣＸＯを用いることなく、精度の高いクロック信号を用いて動作できる通信装置を提供する。
【解決手段】無線基地局は、水晶発振器１１が発生させる発振パルス信号Ｐｘｏからクロック信号ＣＬＫを生成する生成部１３と、ＧＰＳ受信機１２が受信するＧＰＳ信号から得られる基準パルス信号Ｐｒｅｆを用いてクロック信号ＣＬＫの周波数誤差を補正する誤差補正部１５と、温度を計測する温度センサ１４と、誤差補正部１５が補正した周波数誤差を示す誤差補正値を、誤差補正部１５が補正を行った際の温度と対応付けて記憶する補正値記憶部１６とを備える。基準パルス信号Ｐｒｅｆが得られなくなった場合、誤差補正部１５は、温度センサ１４が計測する温度に対応する誤差補正値を補正値記憶部１６から取得し、取得した誤差補正値を用いて周波数誤差を補正する。 （もっと読む）

【課題】デジタルロック検出装置及びこれを含む周波数合成器を提供すること。
【解決手段】本発明の一側面は、複数の制御ビートの入力を受け、複数の制御ビートのロッキング（Ｌｏｃｋｉｎｇ）の可否を通報するビート信号を生成し出力する比較部と、ビート信号から複数の遅延信号を生成した後、複数の遅延信号とビート信号を結合して１つのクロック信号を出力する遅延セルブロックと、クロック信号の遷移時点を検出し、その検出結果を反映するロック表示信号を生成する検出部を含むデジタルロック検出装置及びこれを用いた周波数合成器を提供することができる。 （もっと読む）

【課題】無線周波数集積回路において位相エラーを十分に低減する。
【解決手段】無線周波数集積回路は、与えられた電圧に応じた発振周波数の発振周波数信号を生成する電圧制御発振器を有し、発振周波数信号を分周して得られる搬送波に信号波を乗せた無線周波数信号を生成する送信部と、無線周波数回路からの前記無線周波数信号を増幅する電力増幅器と電力増幅器から送信部に回り込む、少なくとも前記発振周波数の同じ周波数の高調波成分を低減する低減手段と、
を有する。 （もっと読む）

【課題】高周波動作において、互いに容量が異なる複数のコンデンサの組み合わせを切り替えて電圧制御発振器の発振周波数帯域を切り替える際に、全ての発振周波数帯域同士を重なり合わせることが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】互いに容量が異なる複数のコンデンサ５１−１〜５１−ｎの組み合わせを切り替えることにより発振周波数帯域を切り替える電圧制御発振器２を備えるＰＬＬ回路１において、電圧制御発振器２が高周波動作しているとき、容量が比較的大きなコンデンサ５２−４又はコンデンサ５２−５が選択されなくなる場合、補正用のコンデンサ５−１又はコンデンサ５−２を選択して電圧制御発振器２の全体の容量を大きくする。 （もっと読む）

【課題】発振器を広帯域化しても、発振器の全同調帯域に渡って低位相雑音化を図ることができる高周波発振源を得ることを目的とする。
【解決手段】注入同期電圧制御発振器１の出力波を分配する電力分配器２と、その電力分配器２により分配された出力波を遅延して、遅延後の出力波を注入波として注入同期電圧制御発振器１に帰還させる遅延処理部４とを設け、移相量制御部１１が注入同期電圧制御発振器１の出力波と注入同期電圧制御発振器１に帰還される注入波の位相差がゼロになるように、移相器７により出力波に与えられる移相量を制御する。 （もっと読む）

【課題】電圧制御発振器のための補償回路を提供する。
【解決手段】電圧制御発振器（ＶＣＯ）の電圧を制御するために使用され得る回路は、第１の比較器、第２の比較器、アキュムレータ、及び出力装置を備え得る。第１の比較器は、制御電圧が高電位側しきい値電圧より高い場合に第１のパルス信号を出力する。第２の比較器は、制御電圧が低電位側しきい値電圧より低い場合に第２のパルス信号を出力する。アキュムレータは、もし第１のパルス信号が受信されるならばスイッチ制御信号の値を増加させ、もし第２のパルス信号が受信されるならばスイッチ制御信号の値を減少させる。出力装置は、スイッチ制御信号の値に応じてＶＣＯの制御電圧を補償する補償電圧を生成する。 （もっと読む）

ＦＭ受信機内の周波数シンセサイザは、フェーズロックドループ（ＰＬＬ）を用いて、局部発振器（ＬＯ）信号を生成する。ＬＯ信号は、ミキサに提供される。ＦＭ受信機は、さらに、ジャマー検出機能性を含む。ジャマーが検出されなかった場合、ＰＬＬのループ帯域幅は、比較的高い値を有するように設定され、それによって、帯域内残留ＦＭの抑制を促進する。ジャマーが検出された場合、ＰＬＬのループ帯域幅は、比較的低い値を有するように設定され、それによって、帯域外ＳＳＢ位相雑音の抑制を促進する。ジャマーが検出されたか否かに依存してループ帯域幅を適応的に変更することによって、帯域内残留ＦＭおよび帯域外ＳＳＢ位相雑音要求を満たすと同時に、ＰＬＬ内のサブ回路へのパフォーマンス要求を緩和することができる。ＰＬＬのＶＣＯが、ループ帯域幅の適応的な変更による位相雑音をより多く生成できるようにすることによって、ＶＣＯ電力消費を減らすことができる。 （もっと読む）

２ポイント変調をサポートするデジタル位相同期ループ（ＤＰＬＬ）が説明される。１つの設計において、ＤＰＬＬは、位相デジタル変換器、ループ内で動作するループフィルタ、ローパス変調パスのための第１の処理ユニットおよびハイパス変調パスのための第２の処理ユニットを含む。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループの内部の第１のポイントに対して第１の変調信号を供給する。第２の処理ユニットは、入力変調信号を受信し、ループフィルタより後のループの内部の第２のポイントに対して第２の変調信号を供給する。第１の処理ユニットは、周波数を位相に変換するために入力変調信号を累算するアキュムレータを含み得る。第２の処理ユニットは、可変利得で入力変調信号をスケールするスケーリングユニットを含み得る。 （もっと読む）

【課題】粗調整用と微調整用のコンデンサを切り替えて発振回路の発振周波数を調整する際に、粗調整区間に生じるサイクルスリップに起因して発振周波数可変範囲が狭くなるのを回避可能なデジタルＰＬＬ回路及び半導体集積回路を提供することである。
【解決手段】インダクタンス素子に並列接続される容量素子の数を変えて発振周波数が制御される発振回路４と、基準クロック及びその遅延クロックと発振回路出力とをデジタル位相比較し、その比較結果に基づいて容量素子の並列接続数を制御し、発振回路出力の位相を基準クロック位相に近づける制御をする位相比較部６とを具備し、容量素子は、インダクタンス素子に並列接続可能な所定容量の粗調整用コンデンサ４３と、これに並列接続可能で粗調整用コンデンサの１／ｎ容量を有し、粗調整時に所定数の微調整用コンデンサが１つの粗調整用として制御される複数の微調整用コンデンサ４４を備える。 （もっと読む）

サプライレギュレートされたフェイズロックループ（ＰＬＬ）が提供される。ＰＬＬは、サプライレギュレーティングループ、電圧制御発振器（ＶＣＯ）、及びＶＣＯのためのプログラマブルデカップリングキャパシタアレイを備える。ＶＣＯデカップリングキャパシタアレイのキャパシタンスは、ＮかけるＣ_UNITに等しくなるように調整可能であり、ＮはＮ分周回路の乗算ファクタの現在の値であり、Ｃ_UNITはデカップリングキャパシタアレイを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスである。ＰＬＬが１つの周波数帯から他にスイッチするとき、ＶＣＯデカップリングキャパシタによって導入される高次ポールがＰＬＬ参照周波数をトラックし、ＰＬＬの動作安定性を改善する。
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【課題】出力電圧が変化したときでも、電流値の変化を抑制できるチャージポンプを提供する。
【解決手段】電流源１０１は、出力端子１５７に向けて電流を流し、電流源１０２は、出力端子１５７から電流を引き抜く。電流調整回路１０８は、電流源１０１及び１０２の電流を制御する。電流調整回路１０８は、電流源１０２を所定の電流が流れるように制御しつつ電流源１０１を電流源１０２を流れる電流とバランスするように制御する第１のモードと、電流源１０１を所定の電流が流れるように制御しつつ電流源１０２を電流源１０１を流れる電流とバランスするように制御する第２のモードとを切り替え可能である。判定回路１０５は、出力端子１５７の電圧に応じて、第１のモードと第２のモードとを切り替える。 （もっと読む）

【課題】劣化が少なく目的とする周波数のクロックパルスを出力することのできる発振器を提供すること。
【解決手段】発振器１は、固定電極２１２と空隙を隔てて配置された可動電極２１４とを有する振動子２１を用いた発振器であって、基準電圧を供給する基準電圧供給回路３と、
クロックパルスの入力によって作動する昇圧回路４１を備え、基準電圧を所定の大きさの電圧に変換して出力する電圧調整回路４とを有し、前記振動子２１は、電圧調整回路４から出力された前記所定の大きさの電圧が固定電極２１２と可動電極２１４との間に印加されるように構成されており、昇圧回路４１に入力される前記クロックパルスは、振動子２１を発信源として得られたものであることを特徴とする。 （もっと読む）

【課題】バースト光信号が入力された場合のロックアップ動作を高速に行うデータ再生回路を得ること。
【解決手段】本発明にかかるデータ再生回路は、ＶＣＯ４で生成したクロックと入力データとを比較し、比較結果に基づいてＶＣＯ４への入力電圧を調整するＰＬＬ回路（周波数・位相比較器１，フィルタ処理回路２，ＶＣＯ４）と、ＶＣＯ４で生成されたクロックを利用して入力データを識別再生する識別回路６と、各子局装置からの送信スケジュールに基づいて、データ入力区間を特定する受信タイミング生成回路８と、を備え、ＰＬＬ回路は、第１のデータ入力区間が終了後、その次の第２のデータ入力区間が開始するまでの区間では、第１のデータ入力区間に含まれるＥＯＢ区間でＶＣＯ４への入力としていた電圧信号を、ＶＣＯ４へ継続して入力させる。 （もっと読む）

【課題】
映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供することを課題とする。
【解決手段】
映像信号のサンプリングに用いるサンプリングクロック信号として、入力電圧に応じた発振周波数のクロック信号を出力する電圧制御発振回路と、映像信号の制御に用いられる複合同期信号と、前記電圧制御発振回路の出力に基づく帰還信号との位相差を検出する位相差検出部と、前記位相差検出部で検出される位相差が所定の範囲内にある場合は当該位相差を選択して出力し、前記位相差検出部で検出される位相差が前記所定の範囲内にない場合は前記位相差検出部で検出される位相差の目標値を出力する出力部とを含み、前記出力部の出力に基づいて、前記電圧制御発振回路の入力電圧を制御する。 （もっと読む）

【課題】本発明の課題は、ＰＬＬ回路のリファレンスリークと位相雑音を低減することである。
【解決手段】チャージポンプ回路１４は、ロック状態監視回路１９から出力される、ＰＬＬ回路１１がロック状態か否かを示す信号に基づいてチャージポンプ電流を切り換える。ＰＬＬ回路１１がアンロック状態のときには、第１及び第２の電流供給回路からチャージポンプ電流を供給し、ロック状態となると、第２の電流供給回路からのみチャージポンプ電流を供給する。 （もっと読む）