ＰＬＬ回路
【課題】本発明の課題は、ＰＬＬ回路のリファレンスリークと位相雑音を低減することである。
【解決手段】チャージポンプ回路１４は、ロック状態監視回路１９から出力される、ＰＬＬ回路１１がロック状態か否かを示す信号に基づいてチャージポンプ電流を切り換える。ＰＬＬ回路１１がアンロック状態のときには、第１及び第２の電流供給回路からチャージポンプ電流を供給し、ロック状態となると、第２の電流供給回路からのみチャージポンプ電流を供給する。
【解決手段】チャージポンプ回路１４は、ロック状態監視回路１９から出力される、ＰＬＬ回路１１がロック状態か否かを示す信号に基づいてチャージポンプ電流を切り換える。ＰＬＬ回路１１がアンロック状態のときには、第１及び第２の電流供給回路からチャージポンプ電流を供給し、ロック状態となると、第２の電流供給回路からのみチャージポンプ電流を供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関する。
【背景技術】
【０００２】
ラジオ、テレビ等の受信回路の局部発振回路としてＰＬＬ（Phase Locked Loop）回路が用いられている。ＰＬＬ回路において、発振周波数を目的とする周波数に一致させるまでのロック時間を短縮するためには、ローパスフィルタに供給するチャージポンプ電流を大きくする方が良い。他方、チャージポンプ電流が大きいほどリファレンスリークが増大する。そこで、特定の周波数にロックするまではチャージポンプ回路の出力電流を大きくし、ロック状態となったならチャージポンプ回路の出力電流を減らすことが考えられている。
【０００３】
特許文献１には、ＰＬＬ回路のループフィルタ内のラグリードフィルタのコンデンサに直列に抵抗を挿入することで、電圧制御発振器の制御電圧の変動を抑え、出力周波数を安定にすることが記載されている。
【０００４】
特許文献２には、第１及び第２の２個のチャージポンプ回路を設け、第２のチャージポンプ回路の出力が基準値を上まわる場合には、第１及び第２のチャージポンプ回路の出力を徐々に減少させることで、ＰＬＬ回路のリファレンスリークを抑制することが記載されている。また、ノイズ検出器により位相ノイズを検出し、位相ノイズの大きさを所定の基準値と比較し、位相ノイズの大きさが基準値を下回るまで、低域通過フィルタの出力を徐々に増加させることが記載されている（段落０１０５）。これにより、位相ノイズを低減することができる。低域通過フィルタの出力の制御は、抵抗に直列に接続されるスイッチをオン、オフ制御することにより行われる。 特許文献３には、チャージポンプ回路の出力電流を制御するアップパルス信号とダウンパルス信号のパルス幅の差を検出し、パルス幅の差が小さい場合には、チャージポンプ回路の出力電流を小さくして、ＰＬＬ回路のリファレンスリークを低減することが記載されている。
【０００５】
しかしながら、リファレンスリークと位相雑音を低減するには、特許文献２に見られるように、チャージポンプ回路の出力又は電圧制御発振器の位相雑音をモニタするための専用の回路が必要となり、回路が複雑となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１４０６８８号公報
【特許文献２】特開２００４−２１５１０５号公報
【特許文献３】特開平１０−２３３６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は従来の問題点を鑑み、簡単な回路でリファレンスリークと位相雑音を低減したＰＬＬ回路を提供する。
【課題を解決するための手段】
【０００８】
本発明のＰＬＬ回路は、ＰＬＬ回路がロック状態か否かを監視するロック状態監視回路と、前記ロック状態監視回路により前記ＰＬＬ回路がアンロック状態と判定されたとき、チャージポンプ電流を供給し、ロック状態と判定されたとき、チャージポンプ電流の供給を停止する第１の電流供給回路と、前記ＰＬＬ回路がアンロック状態及びロック状態のとき、チャージポンプ電流を供給する第２の電流供給回路と、前記ロック状態監視回路により前記ＰＬＬ回路がロック状態と判定されたとき、カットオフ周波数を切り換えることのできるローパスフィルタとを備える。
【０００９】
このＰＬＬ回路によれば、簡単な回路でリファレンスリークを減らし、かつ位相雑音を低減することができる。
上記のＰＬＬ回路において、前記第１の電流供給回路は、前記ロック状態監視回路によりロック状態と判定されたときオフ状態となるスイッチを有し、前記スイッチがオフ状態のときチャージポンプ電流の供給を停止する。
【００１０】
このように構成することで、ＰＬＬ回路がロック状態になったとき、第１の電流供給回路のチャージポンプ電流の供給を停止し、ロック時のリファレンスリークを減らすことができる。
【００１１】
上記のＰＬＬ回路において、第１のＭＯＳトランジスタと第３のＭＯＳトランジスタを有するカレントミラー回路と、前記第３のＭＯＳトランジスタの負荷として機能する第２のＭＯＳトランジスタを有し、前記第１の電流供給回路は、縦続接続された第４のＭＯＳトランジスタと第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのゲートに前記第２のＭＯＳトランジスタのゲート電圧を印加する第１のスイッチと、前記第５のＭＯＳトランジスタのゲートに、前記第３のＭＯＳトランジスタのゲート電圧を印加する第２のスイッチを有し、前記第１のスイッチは、前記ＰＬＬ回路がアンロック状態で、かつ発振周波数を上げるときにオン状態となり、ロック状態のときオフ状態となり、前記第２のスイッチは、前記ＰＬＬ回路がアンロック状態で、かつ発振周波数を下げるときにオン状態となり、ロック状態のときオフ状態となる。
【００１２】
このように構成することで、ロック状態のときには、第１の電流供給回路の電流供給を停止し、チャージポンプ電流の値をアンロック時より小さくできる。これによりリファレンスリークを減らすことができる。また、ロック状態のとき、ローパスフィルタのカットオフ周波数を切り換えて位相ノイズを低減することができる。
【００１３】
上記のＰＬＬ回路において、前記第２の電流供給回路は、縦続接続された第６のＭＯＳトランジスタと第７のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタのゲートに、前記第２のＭＯＳトランジスタのゲート電圧を印加する第３のスイッチと、前記第７のＭＯＳトランジスタのゲートに、前記第３のＭＯＳトランジスタのゲート電圧を印加する第４のスイッチとを有し、前記第３のスイッチは、前記ＰＬＬ回路がアンロック状態又はロック状態で、発振周波数を上げるときオン状態となり、前記第４のスイッチは、前記ＰＬＬ回路がアンロック状態又はロック状態で、発振周波数を下げるときオン状態となる。
【００１４】
このように構成することで、アンロック状態のときには、第１の電流供給回路と第２の電流供給回路からチャージポンプ電流を供給し、ロック状態のときには、第２の電流供給回路からのみチャージポンプ電流を供給することができる。これにより、ロック時のリファレンスリークを減らすことができる。さらに、チャージポンプ電流を減らしたときの位相ノイズも低減することができる。
【００１５】
上記のＰＬＬ回路において、前記ローパスフィルタは、並列接続された複数のキャパシタの並列容量を切り換えるスイッチと、直列抵抗を切り換えるスイッチを有し、前記ロック状態監視回路によりロック状態であることが検出されたとき、前記スイッチを並列容量が小さくなり、かつ抵抗値が大きくなるように切り換える。
【００１６】
このように構成することで、ロック状態のときには、ローパスフィルタのキャパシタと抵抗の値を切り換えて、位相ノイズを低減することができる。
【発明の効果】
【００１７】
発明によれば、簡単な回路でＰＬＬ回路のリファレンスリークと位相雑音を減らすことができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態のＰＬＬ回路とロック状態監視回路の回路図である。
【図２】チャージポンプ電流とミスマッチ電流の関係を示す図である。
【図３】実施の形態のチャージポンプ回路の回路図と、信号の説明図である。
【図４】実施の形態のローパスフィルタ回路の回路図である。
【図５】チャージポンプ電流と位相ノイズの説明図である。
【図６】ＰＬＬ回路の動作を示すタイムチャートである。
【図７】ロック状態監視回路の機能を示すフローチャートである。
【図８】Ａ／Ｄ変換器の出力値の変動を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の好適な実施の形態について説明する。図１（Ａ）は、実施の形態のＰＬＬ回路１１の回路図である。
ＰＬＬ回路１１は、図１（Ａ）に示すように、基準周波数信号を生成する発振器１２と、位相比較器（ＰＤ）１３と、チャージポンプ回路（ＣＰ）１４と、ローパスフィルタ（ＦＩＬ）１５と、電圧制御発振器（ＶＣＯ）１６と、分周器１７を有する。ＰＬＬ回路１１は、その他にローパスフィルタ１５の出力電圧をＡ／Ｄ変換するＡ／Ｄ変換器１８と、ロック状態監視回路１９を有する。
【００２０】
位相比較器１３は、分周器１７で１／Ｎに分周された発振信号ＣＬＫと、基準周波数信号ＲＥＦの位相を比較し、位相の進み又は遅れに応じて発振周波数を上げるＵＰ信号又は下げるＤＮ信号を出力する。
【００２１】
チャージポンプ回路１４は、図１（Ａ）には示していないが、チャージポンプ電流を供給する第１の電流供給回路と第２の電流供給回路を有する。チャージポンプ回路１４は、ロック状態監視回路１９から出力されるロック状態か否かを示す信号に基づいてチャージポンプ電流を切り換える。具体的には、ＰＬＬ回路１１がアンロック状態のときには、第１及び第２の電流供給回路からチャージポンプ電流を供給する。ＰＬＬ回路１１がロック状態となると、第２の電流供給回路からのみチャージポンプ電流を供給する。
【００２２】
ローパスフィルタ１５は、チャージポンプ回路１４の出力電流を平滑し、発振周波数を制御する制御電圧ＶＴとして電圧制御発振器１６に出力する。ローパスフィルタ１５の出力電圧は、Ａ／Ｄ変換器１８によりデジタル値に変換されロック状態監視回路１９に出力される。
【００２３】
ロック状態監視回路１９は、Ａ／Ｄ変換器１８から出力されるデジタル値を監視し、ＰＬＬ回路１１がロック状態か否かを判定する。そして、ＰＬＬ回路１１がロック状態であることを示すロック信号（ＬＯＣＫ信号）又はその反転信号のＬＯＣＫＢ信号を、チャージポンプ回路１４とローパスフィルタ１５に出力する。
【００２４】
図１（Ｂ）に示すように、ロック状態監視回路１９は、時定数回路２１と判定回路２２とロック検出回路２３とを有する。
時定数回路２１は、Ａ／Ｄ変換器１８から出力されるデジタル値、例えば、８ステップに区切ったデジタル値を判定回路２２に一定期間出力する。
【００２５】
判定回路２２は、時定数回路２１から一定期間出力されるデジタル値が一定値か否かを判定する。判定回路２２は、例えば、Ａ／Ｄ変換器１８の出力値が８ステップの内の特定のステップの値が一定期間連続するか否かを判定する。あるいは、特定のステップの値が所定回数以上検出されたか否かを判定する。
【００２６】
ロック検出回路２３は、判定回路２２によりＡ／Ｄ変換器１８の出力値が一定範囲内にあると判定されたときには、ＰＬＬ回路１１がロック状態にあるものと判断し、ロック状態であることを示すＬＯＣＫ信号（又はＬＩＣＫＢ信号）を出力する。
【００２７】
図２は、チャージポンプ電流Ｉcpとミスマッチ電流ΔＩとの関係を示す図である。図２において、横軸はチャージポンプ電流Ｉcp［μＡ］を示し、縦軸はミスマッチ電流ΔＩ［μＡ］を示す。ミスマッチ電流とは、チャージポンプ回路１４の出力段のｐチャネルＭＯＳトランジスタから出力される電流と、ｎチャネルＭＯＳトランジスタに流れ込む電流の差電流である。
【００２８】
図２に示すようにチャージポンプ電流Ｉｃｐが大きくなると、ミスマッチ電流ΔＩが大きくなる。ミスマッチ電流が増加すると、ＰＬＬ回路１１のリファレンスリーク（スプリアス）が増加する。
【００２９】
本実施の形態では、ＰＬＬ回路１１がアンロック状態のときには、チャージポンプ回路１４のチャージポンプ電流を比較的大きな値にしてロックアップタイムを短くし、ロック状態のときには、チャージポンプ電流の値を小さくしてリファレンスリークが小さくなるようにしている。
【００３０】
図３（Ａ）は、チャージポンプ回路１４の一例を示す図である。ｎチャネルＭＯＳトランジスタＴＲ１のドレインと電源ＶＤＤとの間には電流源Ｉ１が接続されている。ｐチャネルＭＯＳトランジスタＴＲ２とｎチャネルＭＯＳトランジスタＴＲ３は縦続接続されており、ＭＯＳトランジスタＴＲ３のゲートは、ＭＯＳトランジスタＴＲ１のゲートとドレインに接続されている。
【００３１】
ＭＯＳトランジスタＴＲ１とＴＲ３とはカレントミラー回路を構成している。ＭＯＳトランジスタＴＲ２はＭＯＳトランジスタＴＲ３の負荷として機能しており、電流源Ｉ１と同じ電流がＭＯＳトランジスタＴＲ２に流れる。ＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３は、それぞれ第１、第２、第３のＭＯＳトランジスタに対応する。
【００３２】
ＭＯＳトランジスタＴＲ２のゲート電圧は、スイッチＳＷ２を介してｐチャネルＭＯＳトランジスタＴＲ４のゲートに印加されると共に、スイッチＳＷ６を介してｐチャネルＭＯＳトランジスタＴＲ６のゲートに印加される。また、ＭＯＳトランジスタＴＲ２のゲートには、キャパシタＣ１の一端が接続され、キャパシタＣ１の他端は電源ＶＤＤに接続されている。ＭＯＳトランジスタＴＲ４とＴＲ６のゲートは、それぞれスイッチＳＷ１とＳＷ５を介して電源ＶＤＤに接続されている。
【００３３】
スイッチＳＷ１は、位相比較器１３から出力されるＵＰ信号（発振周波数を高くする信号）によりオン、オフ制御されるスイッチであり、スイッチＳＷ２は、ＵＰＢ信号（ＵＰ信号の反転信号）によりオン、オフ制御されるスイッチである。
【００３４】
スイッチＳＷ５は、位相比較器１３から出力されるＵＰ＿Ｒ信号によりオン、オフ制御されるスイッチであり、スイッチＳＷ６は、ＵＰＢ＿Ｒ信号（ＵＰ＿Ｒ信号の反転信号）によりオン、オフ制御されるスイッチである。
【００３５】
ＭＯＳトランジスタＴＲ４は、スイッチＳＷ２がオン状態のとき（ＵＰＢ信号がハイレベルのとき）チャージポンプ電流を出力する。また、ＭＯＳトランジスタＴＲ６は、スイッチＳＷ６がオン状態のとき（ＵＰＢ＿Ｒ信号がハイレベルのとき）チャージポンプ電流を出力する。スイッチＳＷ２は第１のスイッチに対応し、スイッチＳＷ６は、第３のスイッチに対応する。また、ＭＯＳトランジスタＴＲ４は、第４のＭＯＳトランジスタに対応し、ＭＯＳトランジスタＴＲ６は、第６のＭＯＳトランジスタに対応する。
【００３６】
上記のＭＯＳトランジスタＴＲ４は、比較的大きなチャージポンプ電流を出力し、ＭＯＳトランジスタＴＲ６は小さいなチャージポンプ電流を出力するように設計してある。なお、ＭＯＳトランジスタＴＲ４とＴＲ５の出力電流をほぼ同じ値にしても良い。
【００３７】
ＭＯＳトランジスタＴＲ１のゲート電圧は、スイッチＳＷ３を介してｎチャネルＭＯＳトランジスタＴＲ５のゲートに印加されると共に、スイッチＳＷ７を介してｎチャネルＭＯＳトランジスタＴＲ７のゲートに印加される。
【００３８】
ＭＯＳトランジスタＴＲ３のゲートには、キャパシタＣ２の一端が接続され、キャパシタＣ２の他端は接地されている。ＭＯＳトランジスタＴＲ５のゲートは、スイッチＳＷ４を介して接地されている。ＭＯＳトランジスタＴＲ７のゲートはスイッチＳＷ８を介して接地されている。
【００３９】
スイッチＳＷ３は、位相比較器１３から出力されるＤＮ信号（発振周波数を低くする信号）によりオン、オフ制御されるスイッチであり、スイッチＳＷ４は、ＤＮＢ信号（ＤＮ信号の反転信号）によりオン、オフ制御されるスイッチである。
【００４０】
スイッチＳＷ７は、ＤＮ＿Ｒ信号によりオン、オフ制御されるスイッチであり、スイッチＳＷ８は、ＤＮＢ＿Ｒ信号（ＤＮ＿Ｒ信号の反転信号）によりオン、オフ制御されるスイッチである。
【００４１】
ＭＯＳトランジスタＴＲ５は、スイッチＳＷ３がオン状態のとき（ＤＮ信号がハイレベルのとき）、ＭＯＳトランジスタＴＲ１と同じゲート電圧が印加され、ローパスフィルタ１５からチャージポンプ電流が流れ込む。また、ＭＯＳトランジスタＴＲ７は、スイッチＳＷ７がオン状態のとき（ＤＮ＿Ｒ信号がハイレベルのとき）、ＭＯＳトランジスタＴＲ１と同じゲート電圧が印加され、ローパスフィルタ１５からチャージポンプ電流が流れ込む。
【００４２】
スイッチＳＷ３は、第２のスイッチに対応し、スイッチＳＷ７は、第４のスイッチに対応する。また、ＭＯＳトランジスタＴＲ５は第５のＭＯＳトランジスタに対応し、ＭＯＳトランジスタＴＲ７は第７のＭＯＳトランジスタに対応する。スイッチＳＷ２，ＳＷ３，ＭＯＳトランジスタＴＲ４、ＴＲ５は、第１の電流供給回路に対応する。また、スイッチＳＷ６，ＳＷ７、ＭＯＳトランジスタＴＲ６、ＴＲ７は、第２の電流供給回路に対応する。
【００４３】
図３（Ｂ）は、位相比較器１３から出力されるＵＰ信号、ＵＰ＿Ｒ信号、ＤＮ信号及びＤＮ＿Ｒ信号の説明図である。
位相比較器１３では、基準周波数信号と分周器１７の出力信号の位相比較が行われ、発振周波数を上げる場合にはＰＤアップ信号が生成され、発振周波数を下げる場合にはＰＤダウン信号が生成される。
【００４４】
ＰＤアップ信号は、スイッチＳＷ１１を介してＵＰ信号としてチャージポンプ回路１４に出力され、スイッチＳＷ１２を介してＵＰ＿Ｒ信号として出力される。スイッチＳＷ１１は、ＬＯＣＫＢ信号（ＬＯＣＫ信号の反転信号）がハイレベルのときオン状態となり、ＬＯＣＫＢ信号がローレベルのときオフ状態となるスイッチである。スイッチＳＷ１２は常にオン状態となっているスイッチである。
【００４５】
従って、ＰＬＬ回路１１がアンロック状態（ＬＯＣＫＢ信号がハイレベルのとき）のときには、ＰＤアップ信号がＵＰ信号として出力されるが、ロック状態となると、ＰＤアップ信号はＵＰ信号としては出力されなくなる。
【００４６】
ＰＬＬ回路１１がアンロック状態のときには、ＵＰＢ信号によりスイッチＳＷ２がオン状態となり、そのときスイッチＳＷ６はＵＰＢ＿Ｒ信号によりオン状態となっているので、ＭＯＳトランジスタＴＲ４とＴＲ６の両方からチャージポンプ電流が供給される。その後、ＰＬＬ回路１１がロック状態になると、スイッチＳＷ２がオフ状態となり、ＭＯＳトランジスタＴＲ４はオフ状態となる。その結果、ＭＯＳトランジスタＴＲ６のみからチャージポンプ電流が供給される。
【００４７】
従って、ＰＬＬ回路がアンロック状態で、発振周波数を上げるときには、ＭＯＳトランジスタＴＲ４とＴＲ６から大きなチャージポンプ電流がローパスフィルタに供給され、ロック状態となると、ＭＯＳトランジスタＴＲ６からアンロック時より小さいチャージポンプ電流がローパスフィルタ１５に供給される。
【００４８】
ＰＤダウン信号は、スイッチＳＷ１３を介してＤＮ信号として出力され、スイッチＳＷ１４を介してＤＮ＿Ｒ信号として出力される。スイッチＳＷ１３は、ＬＯＣＫＢ信号がハイレベルのときオン状態となり、ＬＯＣＫＢ信号がローレベルのときオフ状態となるスイッチである。スイッチＳＷ１４は常にオン状態となっているスイッチである。
【００４９】
従って、ＰＬＬ回路１１がアンロック状態のときには、ＰＤダウン信号がそのままＤＮ信号として出力されるが、ＰＬＬ回路１１がロック状態となると、ＰＤダウン信号はＤＮ信号としては出力されない。
【００５０】
ＰＬＬ回路１１がアンロック状態のときには、ＤＮ信号によりスイッチＳＷ３がオン状態となり、そのときＳＷ７はＤＮ＿Ｒ信号によりオン状態となっているので、ローパスフィルタ１５からＭＯＳトランジスタＴＲ５とＴＲ７の両方にチャージポンプ電流が流れ込む。その後、ＰＬＬ回路１１がロック状態になると、ＭＯＳトランジスタＴＲ５がオフ状態となり、ＭＯＳトランジスタＴＲ７のみにチャージポンプ電流が流れ込む。
【００５１】
従って、ＰＬＬ回路がアンロック状態で、発振周波数を下げるときには、ローパスフィルタ１５からＭＯＳトランジスタＴＲ４とＴＲ６に大きなチャージポンプ電流が流れ込む。その後、ロック状態となると、ＭＯＳトランジスタＴＲ５がオフ状態となり、アンロック時より小さいチャージポンプ電流がＭＯＳトランジスタＴＲ７に流れ込む。
【００５２】
図４は、ローパスフィルタ１５の一例を示す図である。ローパスフィルタ１５は、抵抗Ｒ１１と、その抵抗Ｒ１１と並列に接続されたスイッチＳＷ２１と、抵抗Ｒ１２と、キャパシタＣ１２と、そのキャパシタＣ１２と並列にキャパシタＣ１１を接続するか否かを切り換えるスイッチＳＷ２２と、キャパシタＣ２１に直列に接続されたスイッチＳＷ２３と、キャパシタＣ２２とを有する。抵抗Ｒ１１とＲ１２とキャパシタＣ１２は直列に接続されており、それらと並列にキャパシタＣ２１とＣ２２が接続されている。
【００５３】
スイッチＳＷ２１、ＳＷ２２及びＳＷ２３は、ＬＯＣＫＢ信号がハイレベルのときオン状態となり、ＬＯＣＫＢ信号がローレベルのときオフ状態となるスイッチである。
従って、図４のローパスフィルタ１５は、ＰＬＬ回路１１がアンロック状態のとき（ＬＯＣＫＢ信号がハイレベルのとき）には、スイッチＳＷ２１、ＳＷ２２がオン状態となり、キャパシタＣ１１とＣ１２が並列に接続され、それらのキャパシタに抵抗Ｒ１２のみが直列に接続される。また、スイッチＳＷ２３がオン状態となり、キャパシたＣ２１とＣ２２が並列に接続される。
【００５４】
ＰＬＬ回路１１がロック状態のとき（ＬＯＣＫＢ信号がローレベルのとき）には、スイッチＳＷ２１、ＳＷ２２がオフ状態となり、抵抗Ｒ１１が抵抗Ｒ１２に直列に接続され、抵抗Ｒ１２にキャパシタＣ１２が直列に接続される。また、スイッチＳＷ２３がオフ状態となり、キャパシタＣ２２のみが接続される。
【００５５】
上記のローパスフィルタ１５は、ＰＬＬ回路１１がアンロック状態からロック状態に変化すると、抵抗値が大きく、キャパシタの容量が小さくなるように切り換えられ、カットオフ周波数が高くなる。
【００５６】
図５は、発振周波数と位相ノイズの関係を示す図である。図５において、横軸は周波数を、縦軸は位相ノイズの大きさ示している。
ＰＬＬ回路１１がロック状態となったときにチャージポンプ電流を小さな値に切り換えると、図５に点線で示すように低い周波数帯域において位相ノイズが増加する。
【００５７】
本実施の形態においては、ロック時にチャージポンプ電流の値を小さくし、同時にローパスフィルタ１５の抵抗を大きく、キャパシタの容量を小さな値に切り換え、カットオフ周波数が高くしている。これにより、カットオフ周波数以下の周波数帯域での位相ノイズを低減することができる。
【００５８】
ここで、ＰＬＬ回路１１の動作を図６のタイムチャートを参照して説明する。図６の横軸は時間を表している。図６は、ＰＬＬ回路１１の発振周波数を下げてアンロック状態からロック状態にするときの信号波形を示している。
【００５９】
図６において、ＵＰ信号は、ロック状態のときはハイレベルの信号であり、発振周波数を上げるとき、位相差に応じた期間ローレベルとなる信号である。ＤＮ信号は、ロック状態のときはローレベルの信号であり、発振周波数を下げるとき、位相差に応じた期間ハイレベルとなる信号である。ＵＰ＿Ｒ信号、ＤＮ＿Ｒ信号は、アンロック状態のときは、それぞれＵＰ信号、ＤＮ信号と同じ信号であり、ロック状態のときには、最小幅のパルス信号となる。
【００６０】
ＤＮ信号がハイレベルの期間、ＭＯＳトランジスタＴＲ５とＴＲ７のゲートには、ＭＯＳトランジスタＴＲ１のゲート電圧が印加される。
すなわち、アンロック状態で、かつ発振周波数を下げるときには、ＭＯＳトランジスタＴＲ５とＴＲ７の両方にローパスフィルタ１５から大きなチャージ電流が流れ込む。
【００６１】
ＰＬＬ回路１１の発振周波数を下げたことにより、基準周波数信号ＲＥＦと発振周波数信号の位相差が一定値以下になると（又は位相差が無くなると）、ロック状態監視回路１９からロック（ＬＯＣＫ）信号が出力される。
【００６２】
ＬＯＣＫ信号がハイレベル（ＬＯＣＫＢ信号がローレベル）となると、図３（Ｂ）のスイッチＳＷ１１、ＳＷ１３が両方ともオフ状態となる。スイッチＳＷ１１とＳＷ１３がオフ状態になると、ＭＯＳトランジスタＴＲ４とＭＯＳトランジスタＴＲ５はオフ状態となる。
【００６３】
ＰＬＬ回路１１がロック状態のとき、ＭＯＳトランジスタＴＲ６又はＭＯＳトランジスタＴＲ７が動作状態となり、アンロック時より少ないチャージポンプ電流がローパスフィルタ１５に出力又はローパスフィルタ１５から流れ込む。
【００６４】
このようにロック時のチャージポンプ電流を、アンロック時のチャージポンプ電流より小さくすることでリファレンスリークを減らすことができる。また、ロック状態のとき、ローパスフィルタ１５のカットオフ周波数を切り換えることで位相ノイズを低減できる。
【００６５】
ここで、ロック状態監視回路１９の設計方法について、図７及び図８を参照して説明する。
図７（Ａ）は、第１の設計例の回路機能を示すフローチャートである。ハードウェア記述言語等で回路の機能を以下のように定義することで、ＰＬＬ回路１１がロック状態か否かを監視するロック状態監視回路１９を実現することができる。
【００６６】
発振周波数の制御を開始してから、Ａ／Ｄ変換器１８の出力値（ＡＤＣ「２：０」）が一定範囲の値に安定するまで待つ（Ｓ１１）。Ａ／Ｄ変換器１８の出力値が安定しなら、ＰＬＬ回路１１がロック状態であることを示すＬＯＣＫ信号＝１を出力する（Ｓ１２）。
【００６７】
図８（Ａ）は、Ａ／Ｄ変換器１８から８ステップの値を出力する場合の例である。図８（Ａ）に示すように、周波数制御を開始してから、ローパスフィルタ１５の出力電圧ＶＴのデジタル値（ＡＤＣ［２：］）が１ステップの値の範囲に収束したなら、ＰＬＬ回路１１がロック状態となったものと判定する。
【００６８】
図７（Ｂ）は、第２の設計例のフローチャートである。任意の一定時間のＡ／Ｄ変換器１８の出力が何回同一値となったか調べ、一定回数以上同一値になったならロック状態と判定する場合の回路機能を示すフローチャートである。
【００６９】
任意時間Ｗａｉｔを設定し（Ｓ２１）、Ａ／Ｄ変換器１８の出力を読み取る（Ｓ２２）。Ｎ回同一値が読み取られたか否かを判定する。Ｎ回同一の値が読み取られ無かった場合には（Ｓ２３、ＮＯ）、ステップＳ２１に戻る。
【００７０】
Ｎ回同一の値が読み取られた場合には、ステップＳ２４に進み、ＰＬＬ回路１１がロック状態であることを示すＬＯＣＫ信号＝１を出力する。
図８（Ｂ）は、Ａ／Ｄ変換器１８から８ステップの値を出力する場合の例であり、出力値ＡＤＣ[２：０]がＮ回以上同じ値となったとき、ＰＬＬ回路１１がロック状態になったものと判定する。
【００７１】
上述した実施の形態によれば、ＰＬＬ回路１１がアンロック状態のときには、チャージポンプ電流を大きな値にしてロックアップタイムを短縮し、ロック状態となったときには、チャージポンプ電流を小さな値に変更してスプリアスを低減することができる。
【００７２】
さらに、ロック状態になったとき、ローパスフィルタのカットオフ周波数を変更することで位相ノイズを低減することができる。
本発明は、上述した実施の形態の回路に限らず、例えば、以下のように構成しても良い。
【００７３】
第１の電流供給回路を４個のＭＯＳトランジスタで構成し、２個のＭＯＳトランジスタでチャージポンプ電流の値を決め、他の２個のＭＯＳトランジスタを発振周波数を上げるＵＰ信号又は下げるＤＮ信号によりオン、オフさせるようにしても良い。
【符号の説明】
【００７４】
１１ ＰＬＬ回路
１２ 発振器
１３ 位相比較器
１４ チャージポンプ回路
１５ ローパスフィルタ
１６ 電圧制御発振器
１７ 分周器
１８ Ａ／Ｄ変換器
１９ ロック状態監視回路
２１ 時定数回路
２２ 判定回路
２３ ロック検出回路
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関する。
【背景技術】
【０００２】
ラジオ、テレビ等の受信回路の局部発振回路としてＰＬＬ（Phase Locked Loop）回路が用いられている。ＰＬＬ回路において、発振周波数を目的とする周波数に一致させるまでのロック時間を短縮するためには、ローパスフィルタに供給するチャージポンプ電流を大きくする方が良い。他方、チャージポンプ電流が大きいほどリファレンスリークが増大する。そこで、特定の周波数にロックするまではチャージポンプ回路の出力電流を大きくし、ロック状態となったならチャージポンプ回路の出力電流を減らすことが考えられている。
【０００３】
特許文献１には、ＰＬＬ回路のループフィルタ内のラグリードフィルタのコンデンサに直列に抵抗を挿入することで、電圧制御発振器の制御電圧の変動を抑え、出力周波数を安定にすることが記載されている。
【０００４】
特許文献２には、第１及び第２の２個のチャージポンプ回路を設け、第２のチャージポンプ回路の出力が基準値を上まわる場合には、第１及び第２のチャージポンプ回路の出力を徐々に減少させることで、ＰＬＬ回路のリファレンスリークを抑制することが記載されている。また、ノイズ検出器により位相ノイズを検出し、位相ノイズの大きさを所定の基準値と比較し、位相ノイズの大きさが基準値を下回るまで、低域通過フィルタの出力を徐々に増加させることが記載されている（段落０１０５）。これにより、位相ノイズを低減することができる。低域通過フィルタの出力の制御は、抵抗に直列に接続されるスイッチをオン、オフ制御することにより行われる。 特許文献３には、チャージポンプ回路の出力電流を制御するアップパルス信号とダウンパルス信号のパルス幅の差を検出し、パルス幅の差が小さい場合には、チャージポンプ回路の出力電流を小さくして、ＰＬＬ回路のリファレンスリークを低減することが記載されている。
【０００５】
しかしながら、リファレンスリークと位相雑音を低減するには、特許文献２に見られるように、チャージポンプ回路の出力又は電圧制御発振器の位相雑音をモニタするための専用の回路が必要となり、回路が複雑となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１４０６８８号公報
【特許文献２】特開２００４−２１５１０５号公報
【特許文献３】特開平１０−２３３６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は従来の問題点を鑑み、簡単な回路でリファレンスリークと位相雑音を低減したＰＬＬ回路を提供する。
【課題を解決するための手段】
【０００８】
本発明のＰＬＬ回路は、ＰＬＬ回路がロック状態か否かを監視するロック状態監視回路と、前記ロック状態監視回路により前記ＰＬＬ回路がアンロック状態と判定されたとき、チャージポンプ電流を供給し、ロック状態と判定されたとき、チャージポンプ電流の供給を停止する第１の電流供給回路と、前記ＰＬＬ回路がアンロック状態及びロック状態のとき、チャージポンプ電流を供給する第２の電流供給回路と、前記ロック状態監視回路により前記ＰＬＬ回路がロック状態と判定されたとき、カットオフ周波数を切り換えることのできるローパスフィルタとを備える。
【０００９】
このＰＬＬ回路によれば、簡単な回路でリファレンスリークを減らし、かつ位相雑音を低減することができる。
上記のＰＬＬ回路において、前記第１の電流供給回路は、前記ロック状態監視回路によりロック状態と判定されたときオフ状態となるスイッチを有し、前記スイッチがオフ状態のときチャージポンプ電流の供給を停止する。
【００１０】
このように構成することで、ＰＬＬ回路がロック状態になったとき、第１の電流供給回路のチャージポンプ電流の供給を停止し、ロック時のリファレンスリークを減らすことができる。
【００１１】
上記のＰＬＬ回路において、第１のＭＯＳトランジスタと第３のＭＯＳトランジスタを有するカレントミラー回路と、前記第３のＭＯＳトランジスタの負荷として機能する第２のＭＯＳトランジスタを有し、前記第１の電流供給回路は、縦続接続された第４のＭＯＳトランジスタと第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのゲートに前記第２のＭＯＳトランジスタのゲート電圧を印加する第１のスイッチと、前記第５のＭＯＳトランジスタのゲートに、前記第３のＭＯＳトランジスタのゲート電圧を印加する第２のスイッチを有し、前記第１のスイッチは、前記ＰＬＬ回路がアンロック状態で、かつ発振周波数を上げるときにオン状態となり、ロック状態のときオフ状態となり、前記第２のスイッチは、前記ＰＬＬ回路がアンロック状態で、かつ発振周波数を下げるときにオン状態となり、ロック状態のときオフ状態となる。
【００１２】
このように構成することで、ロック状態のときには、第１の電流供給回路の電流供給を停止し、チャージポンプ電流の値をアンロック時より小さくできる。これによりリファレンスリークを減らすことができる。また、ロック状態のとき、ローパスフィルタのカットオフ周波数を切り換えて位相ノイズを低減することができる。
【００１３】
上記のＰＬＬ回路において、前記第２の電流供給回路は、縦続接続された第６のＭＯＳトランジスタと第７のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタのゲートに、前記第２のＭＯＳトランジスタのゲート電圧を印加する第３のスイッチと、前記第７のＭＯＳトランジスタのゲートに、前記第３のＭＯＳトランジスタのゲート電圧を印加する第４のスイッチとを有し、前記第３のスイッチは、前記ＰＬＬ回路がアンロック状態又はロック状態で、発振周波数を上げるときオン状態となり、前記第４のスイッチは、前記ＰＬＬ回路がアンロック状態又はロック状態で、発振周波数を下げるときオン状態となる。
【００１４】
このように構成することで、アンロック状態のときには、第１の電流供給回路と第２の電流供給回路からチャージポンプ電流を供給し、ロック状態のときには、第２の電流供給回路からのみチャージポンプ電流を供給することができる。これにより、ロック時のリファレンスリークを減らすことができる。さらに、チャージポンプ電流を減らしたときの位相ノイズも低減することができる。
【００１５】
上記のＰＬＬ回路において、前記ローパスフィルタは、並列接続された複数のキャパシタの並列容量を切り換えるスイッチと、直列抵抗を切り換えるスイッチを有し、前記ロック状態監視回路によりロック状態であることが検出されたとき、前記スイッチを並列容量が小さくなり、かつ抵抗値が大きくなるように切り換える。
【００１６】
このように構成することで、ロック状態のときには、ローパスフィルタのキャパシタと抵抗の値を切り換えて、位相ノイズを低減することができる。
【発明の効果】
【００１７】
発明によれば、簡単な回路でＰＬＬ回路のリファレンスリークと位相雑音を減らすことができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態のＰＬＬ回路とロック状態監視回路の回路図である。
【図２】チャージポンプ電流とミスマッチ電流の関係を示す図である。
【図３】実施の形態のチャージポンプ回路の回路図と、信号の説明図である。
【図４】実施の形態のローパスフィルタ回路の回路図である。
【図５】チャージポンプ電流と位相ノイズの説明図である。
【図６】ＰＬＬ回路の動作を示すタイムチャートである。
【図７】ロック状態監視回路の機能を示すフローチャートである。
【図８】Ａ／Ｄ変換器の出力値の変動を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の好適な実施の形態について説明する。図１（Ａ）は、実施の形態のＰＬＬ回路１１の回路図である。
ＰＬＬ回路１１は、図１（Ａ）に示すように、基準周波数信号を生成する発振器１２と、位相比較器（ＰＤ）１３と、チャージポンプ回路（ＣＰ）１４と、ローパスフィルタ（ＦＩＬ）１５と、電圧制御発振器（ＶＣＯ）１６と、分周器１７を有する。ＰＬＬ回路１１は、その他にローパスフィルタ１５の出力電圧をＡ／Ｄ変換するＡ／Ｄ変換器１８と、ロック状態監視回路１９を有する。
【００２０】
位相比較器１３は、分周器１７で１／Ｎに分周された発振信号ＣＬＫと、基準周波数信号ＲＥＦの位相を比較し、位相の進み又は遅れに応じて発振周波数を上げるＵＰ信号又は下げるＤＮ信号を出力する。
【００２１】
チャージポンプ回路１４は、図１（Ａ）には示していないが、チャージポンプ電流を供給する第１の電流供給回路と第２の電流供給回路を有する。チャージポンプ回路１４は、ロック状態監視回路１９から出力されるロック状態か否かを示す信号に基づいてチャージポンプ電流を切り換える。具体的には、ＰＬＬ回路１１がアンロック状態のときには、第１及び第２の電流供給回路からチャージポンプ電流を供給する。ＰＬＬ回路１１がロック状態となると、第２の電流供給回路からのみチャージポンプ電流を供給する。
【００２２】
ローパスフィルタ１５は、チャージポンプ回路１４の出力電流を平滑し、発振周波数を制御する制御電圧ＶＴとして電圧制御発振器１６に出力する。ローパスフィルタ１５の出力電圧は、Ａ／Ｄ変換器１８によりデジタル値に変換されロック状態監視回路１９に出力される。
【００２３】
ロック状態監視回路１９は、Ａ／Ｄ変換器１８から出力されるデジタル値を監視し、ＰＬＬ回路１１がロック状態か否かを判定する。そして、ＰＬＬ回路１１がロック状態であることを示すロック信号（ＬＯＣＫ信号）又はその反転信号のＬＯＣＫＢ信号を、チャージポンプ回路１４とローパスフィルタ１５に出力する。
【００２４】
図１（Ｂ）に示すように、ロック状態監視回路１９は、時定数回路２１と判定回路２２とロック検出回路２３とを有する。
時定数回路２１は、Ａ／Ｄ変換器１８から出力されるデジタル値、例えば、８ステップに区切ったデジタル値を判定回路２２に一定期間出力する。
【００２５】
判定回路２２は、時定数回路２１から一定期間出力されるデジタル値が一定値か否かを判定する。判定回路２２は、例えば、Ａ／Ｄ変換器１８の出力値が８ステップの内の特定のステップの値が一定期間連続するか否かを判定する。あるいは、特定のステップの値が所定回数以上検出されたか否かを判定する。
【００２６】
ロック検出回路２３は、判定回路２２によりＡ／Ｄ変換器１８の出力値が一定範囲内にあると判定されたときには、ＰＬＬ回路１１がロック状態にあるものと判断し、ロック状態であることを示すＬＯＣＫ信号（又はＬＩＣＫＢ信号）を出力する。
【００２７】
図２は、チャージポンプ電流Ｉcpとミスマッチ電流ΔＩとの関係を示す図である。図２において、横軸はチャージポンプ電流Ｉcp［μＡ］を示し、縦軸はミスマッチ電流ΔＩ［μＡ］を示す。ミスマッチ電流とは、チャージポンプ回路１４の出力段のｐチャネルＭＯＳトランジスタから出力される電流と、ｎチャネルＭＯＳトランジスタに流れ込む電流の差電流である。
【００２８】
図２に示すようにチャージポンプ電流Ｉｃｐが大きくなると、ミスマッチ電流ΔＩが大きくなる。ミスマッチ電流が増加すると、ＰＬＬ回路１１のリファレンスリーク（スプリアス）が増加する。
【００２９】
本実施の形態では、ＰＬＬ回路１１がアンロック状態のときには、チャージポンプ回路１４のチャージポンプ電流を比較的大きな値にしてロックアップタイムを短くし、ロック状態のときには、チャージポンプ電流の値を小さくしてリファレンスリークが小さくなるようにしている。
【００３０】
図３（Ａ）は、チャージポンプ回路１４の一例を示す図である。ｎチャネルＭＯＳトランジスタＴＲ１のドレインと電源ＶＤＤとの間には電流源Ｉ１が接続されている。ｐチャネルＭＯＳトランジスタＴＲ２とｎチャネルＭＯＳトランジスタＴＲ３は縦続接続されており、ＭＯＳトランジスタＴＲ３のゲートは、ＭＯＳトランジスタＴＲ１のゲートとドレインに接続されている。
【００３１】
ＭＯＳトランジスタＴＲ１とＴＲ３とはカレントミラー回路を構成している。ＭＯＳトランジスタＴＲ２はＭＯＳトランジスタＴＲ３の負荷として機能しており、電流源Ｉ１と同じ電流がＭＯＳトランジスタＴＲ２に流れる。ＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３は、それぞれ第１、第２、第３のＭＯＳトランジスタに対応する。
【００３２】
ＭＯＳトランジスタＴＲ２のゲート電圧は、スイッチＳＷ２を介してｐチャネルＭＯＳトランジスタＴＲ４のゲートに印加されると共に、スイッチＳＷ６を介してｐチャネルＭＯＳトランジスタＴＲ６のゲートに印加される。また、ＭＯＳトランジスタＴＲ２のゲートには、キャパシタＣ１の一端が接続され、キャパシタＣ１の他端は電源ＶＤＤに接続されている。ＭＯＳトランジスタＴＲ４とＴＲ６のゲートは、それぞれスイッチＳＷ１とＳＷ５を介して電源ＶＤＤに接続されている。
【００３３】
スイッチＳＷ１は、位相比較器１３から出力されるＵＰ信号（発振周波数を高くする信号）によりオン、オフ制御されるスイッチであり、スイッチＳＷ２は、ＵＰＢ信号（ＵＰ信号の反転信号）によりオン、オフ制御されるスイッチである。
【００３４】
スイッチＳＷ５は、位相比較器１３から出力されるＵＰ＿Ｒ信号によりオン、オフ制御されるスイッチであり、スイッチＳＷ６は、ＵＰＢ＿Ｒ信号（ＵＰ＿Ｒ信号の反転信号）によりオン、オフ制御されるスイッチである。
【００３５】
ＭＯＳトランジスタＴＲ４は、スイッチＳＷ２がオン状態のとき（ＵＰＢ信号がハイレベルのとき）チャージポンプ電流を出力する。また、ＭＯＳトランジスタＴＲ６は、スイッチＳＷ６がオン状態のとき（ＵＰＢ＿Ｒ信号がハイレベルのとき）チャージポンプ電流を出力する。スイッチＳＷ２は第１のスイッチに対応し、スイッチＳＷ６は、第３のスイッチに対応する。また、ＭＯＳトランジスタＴＲ４は、第４のＭＯＳトランジスタに対応し、ＭＯＳトランジスタＴＲ６は、第６のＭＯＳトランジスタに対応する。
【００３６】
上記のＭＯＳトランジスタＴＲ４は、比較的大きなチャージポンプ電流を出力し、ＭＯＳトランジスタＴＲ６は小さいなチャージポンプ電流を出力するように設計してある。なお、ＭＯＳトランジスタＴＲ４とＴＲ５の出力電流をほぼ同じ値にしても良い。
【００３７】
ＭＯＳトランジスタＴＲ１のゲート電圧は、スイッチＳＷ３を介してｎチャネルＭＯＳトランジスタＴＲ５のゲートに印加されると共に、スイッチＳＷ７を介してｎチャネルＭＯＳトランジスタＴＲ７のゲートに印加される。
【００３８】
ＭＯＳトランジスタＴＲ３のゲートには、キャパシタＣ２の一端が接続され、キャパシタＣ２の他端は接地されている。ＭＯＳトランジスタＴＲ５のゲートは、スイッチＳＷ４を介して接地されている。ＭＯＳトランジスタＴＲ７のゲートはスイッチＳＷ８を介して接地されている。
【００３９】
スイッチＳＷ３は、位相比較器１３から出力されるＤＮ信号（発振周波数を低くする信号）によりオン、オフ制御されるスイッチであり、スイッチＳＷ４は、ＤＮＢ信号（ＤＮ信号の反転信号）によりオン、オフ制御されるスイッチである。
【００４０】
スイッチＳＷ７は、ＤＮ＿Ｒ信号によりオン、オフ制御されるスイッチであり、スイッチＳＷ８は、ＤＮＢ＿Ｒ信号（ＤＮ＿Ｒ信号の反転信号）によりオン、オフ制御されるスイッチである。
【００４１】
ＭＯＳトランジスタＴＲ５は、スイッチＳＷ３がオン状態のとき（ＤＮ信号がハイレベルのとき）、ＭＯＳトランジスタＴＲ１と同じゲート電圧が印加され、ローパスフィルタ１５からチャージポンプ電流が流れ込む。また、ＭＯＳトランジスタＴＲ７は、スイッチＳＷ７がオン状態のとき（ＤＮ＿Ｒ信号がハイレベルのとき）、ＭＯＳトランジスタＴＲ１と同じゲート電圧が印加され、ローパスフィルタ１５からチャージポンプ電流が流れ込む。
【００４２】
スイッチＳＷ３は、第２のスイッチに対応し、スイッチＳＷ７は、第４のスイッチに対応する。また、ＭＯＳトランジスタＴＲ５は第５のＭＯＳトランジスタに対応し、ＭＯＳトランジスタＴＲ７は第７のＭＯＳトランジスタに対応する。スイッチＳＷ２，ＳＷ３，ＭＯＳトランジスタＴＲ４、ＴＲ５は、第１の電流供給回路に対応する。また、スイッチＳＷ６，ＳＷ７、ＭＯＳトランジスタＴＲ６、ＴＲ７は、第２の電流供給回路に対応する。
【００４３】
図３（Ｂ）は、位相比較器１３から出力されるＵＰ信号、ＵＰ＿Ｒ信号、ＤＮ信号及びＤＮ＿Ｒ信号の説明図である。
位相比較器１３では、基準周波数信号と分周器１７の出力信号の位相比較が行われ、発振周波数を上げる場合にはＰＤアップ信号が生成され、発振周波数を下げる場合にはＰＤダウン信号が生成される。
【００４４】
ＰＤアップ信号は、スイッチＳＷ１１を介してＵＰ信号としてチャージポンプ回路１４に出力され、スイッチＳＷ１２を介してＵＰ＿Ｒ信号として出力される。スイッチＳＷ１１は、ＬＯＣＫＢ信号（ＬＯＣＫ信号の反転信号）がハイレベルのときオン状態となり、ＬＯＣＫＢ信号がローレベルのときオフ状態となるスイッチである。スイッチＳＷ１２は常にオン状態となっているスイッチである。
【００４５】
従って、ＰＬＬ回路１１がアンロック状態（ＬＯＣＫＢ信号がハイレベルのとき）のときには、ＰＤアップ信号がＵＰ信号として出力されるが、ロック状態となると、ＰＤアップ信号はＵＰ信号としては出力されなくなる。
【００４６】
ＰＬＬ回路１１がアンロック状態のときには、ＵＰＢ信号によりスイッチＳＷ２がオン状態となり、そのときスイッチＳＷ６はＵＰＢ＿Ｒ信号によりオン状態となっているので、ＭＯＳトランジスタＴＲ４とＴＲ６の両方からチャージポンプ電流が供給される。その後、ＰＬＬ回路１１がロック状態になると、スイッチＳＷ２がオフ状態となり、ＭＯＳトランジスタＴＲ４はオフ状態となる。その結果、ＭＯＳトランジスタＴＲ６のみからチャージポンプ電流が供給される。
【００４７】
従って、ＰＬＬ回路がアンロック状態で、発振周波数を上げるときには、ＭＯＳトランジスタＴＲ４とＴＲ６から大きなチャージポンプ電流がローパスフィルタに供給され、ロック状態となると、ＭＯＳトランジスタＴＲ６からアンロック時より小さいチャージポンプ電流がローパスフィルタ１５に供給される。
【００４８】
ＰＤダウン信号は、スイッチＳＷ１３を介してＤＮ信号として出力され、スイッチＳＷ１４を介してＤＮ＿Ｒ信号として出力される。スイッチＳＷ１３は、ＬＯＣＫＢ信号がハイレベルのときオン状態となり、ＬＯＣＫＢ信号がローレベルのときオフ状態となるスイッチである。スイッチＳＷ１４は常にオン状態となっているスイッチである。
【００４９】
従って、ＰＬＬ回路１１がアンロック状態のときには、ＰＤダウン信号がそのままＤＮ信号として出力されるが、ＰＬＬ回路１１がロック状態となると、ＰＤダウン信号はＤＮ信号としては出力されない。
【００５０】
ＰＬＬ回路１１がアンロック状態のときには、ＤＮ信号によりスイッチＳＷ３がオン状態となり、そのときＳＷ７はＤＮ＿Ｒ信号によりオン状態となっているので、ローパスフィルタ１５からＭＯＳトランジスタＴＲ５とＴＲ７の両方にチャージポンプ電流が流れ込む。その後、ＰＬＬ回路１１がロック状態になると、ＭＯＳトランジスタＴＲ５がオフ状態となり、ＭＯＳトランジスタＴＲ７のみにチャージポンプ電流が流れ込む。
【００５１】
従って、ＰＬＬ回路がアンロック状態で、発振周波数を下げるときには、ローパスフィルタ１５からＭＯＳトランジスタＴＲ４とＴＲ６に大きなチャージポンプ電流が流れ込む。その後、ロック状態となると、ＭＯＳトランジスタＴＲ５がオフ状態となり、アンロック時より小さいチャージポンプ電流がＭＯＳトランジスタＴＲ７に流れ込む。
【００５２】
図４は、ローパスフィルタ１５の一例を示す図である。ローパスフィルタ１５は、抵抗Ｒ１１と、その抵抗Ｒ１１と並列に接続されたスイッチＳＷ２１と、抵抗Ｒ１２と、キャパシタＣ１２と、そのキャパシタＣ１２と並列にキャパシタＣ１１を接続するか否かを切り換えるスイッチＳＷ２２と、キャパシタＣ２１に直列に接続されたスイッチＳＷ２３と、キャパシタＣ２２とを有する。抵抗Ｒ１１とＲ１２とキャパシタＣ１２は直列に接続されており、それらと並列にキャパシタＣ２１とＣ２２が接続されている。
【００５３】
スイッチＳＷ２１、ＳＷ２２及びＳＷ２３は、ＬＯＣＫＢ信号がハイレベルのときオン状態となり、ＬＯＣＫＢ信号がローレベルのときオフ状態となるスイッチである。
従って、図４のローパスフィルタ１５は、ＰＬＬ回路１１がアンロック状態のとき（ＬＯＣＫＢ信号がハイレベルのとき）には、スイッチＳＷ２１、ＳＷ２２がオン状態となり、キャパシタＣ１１とＣ１２が並列に接続され、それらのキャパシタに抵抗Ｒ１２のみが直列に接続される。また、スイッチＳＷ２３がオン状態となり、キャパシたＣ２１とＣ２２が並列に接続される。
【００５４】
ＰＬＬ回路１１がロック状態のとき（ＬＯＣＫＢ信号がローレベルのとき）には、スイッチＳＷ２１、ＳＷ２２がオフ状態となり、抵抗Ｒ１１が抵抗Ｒ１２に直列に接続され、抵抗Ｒ１２にキャパシタＣ１２が直列に接続される。また、スイッチＳＷ２３がオフ状態となり、キャパシタＣ２２のみが接続される。
【００５５】
上記のローパスフィルタ１５は、ＰＬＬ回路１１がアンロック状態からロック状態に変化すると、抵抗値が大きく、キャパシタの容量が小さくなるように切り換えられ、カットオフ周波数が高くなる。
【００５６】
図５は、発振周波数と位相ノイズの関係を示す図である。図５において、横軸は周波数を、縦軸は位相ノイズの大きさ示している。
ＰＬＬ回路１１がロック状態となったときにチャージポンプ電流を小さな値に切り換えると、図５に点線で示すように低い周波数帯域において位相ノイズが増加する。
【００５７】
本実施の形態においては、ロック時にチャージポンプ電流の値を小さくし、同時にローパスフィルタ１５の抵抗を大きく、キャパシタの容量を小さな値に切り換え、カットオフ周波数が高くしている。これにより、カットオフ周波数以下の周波数帯域での位相ノイズを低減することができる。
【００５８】
ここで、ＰＬＬ回路１１の動作を図６のタイムチャートを参照して説明する。図６の横軸は時間を表している。図６は、ＰＬＬ回路１１の発振周波数を下げてアンロック状態からロック状態にするときの信号波形を示している。
【００５９】
図６において、ＵＰ信号は、ロック状態のときはハイレベルの信号であり、発振周波数を上げるとき、位相差に応じた期間ローレベルとなる信号である。ＤＮ信号は、ロック状態のときはローレベルの信号であり、発振周波数を下げるとき、位相差に応じた期間ハイレベルとなる信号である。ＵＰ＿Ｒ信号、ＤＮ＿Ｒ信号は、アンロック状態のときは、それぞれＵＰ信号、ＤＮ信号と同じ信号であり、ロック状態のときには、最小幅のパルス信号となる。
【００６０】
ＤＮ信号がハイレベルの期間、ＭＯＳトランジスタＴＲ５とＴＲ７のゲートには、ＭＯＳトランジスタＴＲ１のゲート電圧が印加される。
すなわち、アンロック状態で、かつ発振周波数を下げるときには、ＭＯＳトランジスタＴＲ５とＴＲ７の両方にローパスフィルタ１５から大きなチャージ電流が流れ込む。
【００６１】
ＰＬＬ回路１１の発振周波数を下げたことにより、基準周波数信号ＲＥＦと発振周波数信号の位相差が一定値以下になると（又は位相差が無くなると）、ロック状態監視回路１９からロック（ＬＯＣＫ）信号が出力される。
【００６２】
ＬＯＣＫ信号がハイレベル（ＬＯＣＫＢ信号がローレベル）となると、図３（Ｂ）のスイッチＳＷ１１、ＳＷ１３が両方ともオフ状態となる。スイッチＳＷ１１とＳＷ１３がオフ状態になると、ＭＯＳトランジスタＴＲ４とＭＯＳトランジスタＴＲ５はオフ状態となる。
【００６３】
ＰＬＬ回路１１がロック状態のとき、ＭＯＳトランジスタＴＲ６又はＭＯＳトランジスタＴＲ７が動作状態となり、アンロック時より少ないチャージポンプ電流がローパスフィルタ１５に出力又はローパスフィルタ１５から流れ込む。
【００６４】
このようにロック時のチャージポンプ電流を、アンロック時のチャージポンプ電流より小さくすることでリファレンスリークを減らすことができる。また、ロック状態のとき、ローパスフィルタ１５のカットオフ周波数を切り換えることで位相ノイズを低減できる。
【００６５】
ここで、ロック状態監視回路１９の設計方法について、図７及び図８を参照して説明する。
図７（Ａ）は、第１の設計例の回路機能を示すフローチャートである。ハードウェア記述言語等で回路の機能を以下のように定義することで、ＰＬＬ回路１１がロック状態か否かを監視するロック状態監視回路１９を実現することができる。
【００６６】
発振周波数の制御を開始してから、Ａ／Ｄ変換器１８の出力値（ＡＤＣ「２：０」）が一定範囲の値に安定するまで待つ（Ｓ１１）。Ａ／Ｄ変換器１８の出力値が安定しなら、ＰＬＬ回路１１がロック状態であることを示すＬＯＣＫ信号＝１を出力する（Ｓ１２）。
【００６７】
図８（Ａ）は、Ａ／Ｄ変換器１８から８ステップの値を出力する場合の例である。図８（Ａ）に示すように、周波数制御を開始してから、ローパスフィルタ１５の出力電圧ＶＴのデジタル値（ＡＤＣ［２：］）が１ステップの値の範囲に収束したなら、ＰＬＬ回路１１がロック状態となったものと判定する。
【００６８】
図７（Ｂ）は、第２の設計例のフローチャートである。任意の一定時間のＡ／Ｄ変換器１８の出力が何回同一値となったか調べ、一定回数以上同一値になったならロック状態と判定する場合の回路機能を示すフローチャートである。
【００６９】
任意時間Ｗａｉｔを設定し（Ｓ２１）、Ａ／Ｄ変換器１８の出力を読み取る（Ｓ２２）。Ｎ回同一値が読み取られたか否かを判定する。Ｎ回同一の値が読み取られ無かった場合には（Ｓ２３、ＮＯ）、ステップＳ２１に戻る。
【００７０】
Ｎ回同一の値が読み取られた場合には、ステップＳ２４に進み、ＰＬＬ回路１１がロック状態であることを示すＬＯＣＫ信号＝１を出力する。
図８（Ｂ）は、Ａ／Ｄ変換器１８から８ステップの値を出力する場合の例であり、出力値ＡＤＣ[２：０]がＮ回以上同じ値となったとき、ＰＬＬ回路１１がロック状態になったものと判定する。
【００７１】
上述した実施の形態によれば、ＰＬＬ回路１１がアンロック状態のときには、チャージポンプ電流を大きな値にしてロックアップタイムを短縮し、ロック状態となったときには、チャージポンプ電流を小さな値に変更してスプリアスを低減することができる。
【００７２】
さらに、ロック状態になったとき、ローパスフィルタのカットオフ周波数を変更することで位相ノイズを低減することができる。
本発明は、上述した実施の形態の回路に限らず、例えば、以下のように構成しても良い。
【００７３】
第１の電流供給回路を４個のＭＯＳトランジスタで構成し、２個のＭＯＳトランジスタでチャージポンプ電流の値を決め、他の２個のＭＯＳトランジスタを発振周波数を上げるＵＰ信号又は下げるＤＮ信号によりオン、オフさせるようにしても良い。
【符号の説明】
【００７４】
１１ ＰＬＬ回路
１２ 発振器
１３ 位相比較器
１４ チャージポンプ回路
１５ ローパスフィルタ
１６ 電圧制御発振器
１７ 分周器
１８ Ａ／Ｄ変換器
１９ ロック状態監視回路
２１ 時定数回路
２２ 判定回路
２３ ロック検出回路
【特許請求の範囲】
【請求項１】
ＰＬＬ回路がロック状態か否かを監視するロック状態監視回路と、
前記ロック状態監視回路により前記ＰＬＬ回路がアンロック状態と判定されたときには、チャージポンプ電流を供給し、ロック状態と判定されたときには、チャージポンプ電流の供給を停止する第１の電流供給回路と、
前記ＰＬＬ回路がアンロック状態及びロック状態のとき、チャージポンプ電流を供給する第２の電流供給回路と、
前記ロック状態監視回路により前記ＰＬＬ回路がロック状態と判定されたとき、カットオフ周波数を切り換えることのできるローパスフィルタとを備えるＰＬＬ回路。
【請求項２】
前記第１の電流供給回路は、前記ロック状態監視回路によりロック状態と判定されたときオフ状態となるスイッチを有し、前記スイッチがオフ状態のとき、チャージポンプ電流の供給を停止する請求項１記載のＰＬＬ回路。
【請求項３】
第１のＭＯＳトランジスタと第３のＭＯＳトランジスタを有するカレントミラー回路と、前記第３のＭＯＳトランジスタの負荷として機能する第２のＭＯＳトランジスタを有し、
前記第１の電流供給回路は、縦続接続された第４のＭＯＳトランジスタと第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのゲートに前記第２のＭＯＳトランジスタのゲート電圧を印加する第１のスイッチと、前記第５のＭＯＳトランジスタのゲートに、前記第３のＭＯＳトランジスタのゲート電圧を印加する第２のスイッチを有し、前記第１のスイッチは、前記ＰＬＬ回路がアンロック状態で、かつ発振周波数を上げるときにオン状態となり、ロック状態のときオフ状態となり、前記第２のスイッチは、前記ＰＬＬ回路がアンロック状態で、かつ発振周波数を下げるときにオン状態となり、ロック状態のときオフ状態となる請求項１記載のＰＬＬ回路。
【請求項４】
前記第２の電流供給回路は、縦続接続された第６のＭＯＳトランジスタと第７のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタのゲートに、前記第２のＭＯＳトランジスタのゲート電圧を印加する第３のスイッチと、前記第７のＭＯＳトランジスタのゲートに、前記第３のＭＯＳトランジスタのゲート電圧を印加する第４のスイッチとを有し、前記第３のスイッチは、前記ＰＬＬ回路がアンロック状態又はロック状態で、発振周波数を上げるときオン状態となり、前記第４のスイッチは、前記ＰＬＬ回路がアンロック状態又はロック状態で、発振周波数を下げるときオン状態となる請求項３記載のＰＬＬ回路。
【請求項５】
前記第１及び第３のＭＯＳトランジスタはｎチャネルＭＯＳトランジスタ、前記第２のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタであり、
前記第１の電流供給回路の前記第４のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタ、前記第５のＭＯＳトランジスタはｎチャネルＭＯＳトランジスタであり、
前記第２の電流供給回路の前記第６のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタ、前記第７のＭＯＳトランジスタはｎチャネルＭＯＳトランジスタである請求項４記載のＰＬＬ回路。
【請求項６】
前記ローパスフィルタは、並列接続された複数のキャパシタの並列容量を切り換えるスイッチと、直列抵抗を切り換えるスイッチを有し、前記ロック状態監視回路によりロック状態であることが検出されたとき、前記スイッチを並列容量が小さくなり、かつ抵抗値が大きくなるように切り換える請求項１、２、３、４又は５記載のＰＬＬ回路。
【請求項７】
前記ロック状態監視回路は、ローパスフィルタの出力電圧をＡ／Ｄ変換して得られる値が、一定期間内で所定の幅に入るとき、ロック状態と判定する請求項１乃至６のいずれか１項に記載のＰＬＬ回路。
【請求項１】
ＰＬＬ回路がロック状態か否かを監視するロック状態監視回路と、
前記ロック状態監視回路により前記ＰＬＬ回路がアンロック状態と判定されたときには、チャージポンプ電流を供給し、ロック状態と判定されたときには、チャージポンプ電流の供給を停止する第１の電流供給回路と、
前記ＰＬＬ回路がアンロック状態及びロック状態のとき、チャージポンプ電流を供給する第２の電流供給回路と、
前記ロック状態監視回路により前記ＰＬＬ回路がロック状態と判定されたとき、カットオフ周波数を切り換えることのできるローパスフィルタとを備えるＰＬＬ回路。
【請求項２】
前記第１の電流供給回路は、前記ロック状態監視回路によりロック状態と判定されたときオフ状態となるスイッチを有し、前記スイッチがオフ状態のとき、チャージポンプ電流の供給を停止する請求項１記載のＰＬＬ回路。
【請求項３】
第１のＭＯＳトランジスタと第３のＭＯＳトランジスタを有するカレントミラー回路と、前記第３のＭＯＳトランジスタの負荷として機能する第２のＭＯＳトランジスタを有し、
前記第１の電流供給回路は、縦続接続された第４のＭＯＳトランジスタと第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのゲートに前記第２のＭＯＳトランジスタのゲート電圧を印加する第１のスイッチと、前記第５のＭＯＳトランジスタのゲートに、前記第３のＭＯＳトランジスタのゲート電圧を印加する第２のスイッチを有し、前記第１のスイッチは、前記ＰＬＬ回路がアンロック状態で、かつ発振周波数を上げるときにオン状態となり、ロック状態のときオフ状態となり、前記第２のスイッチは、前記ＰＬＬ回路がアンロック状態で、かつ発振周波数を下げるときにオン状態となり、ロック状態のときオフ状態となる請求項１記載のＰＬＬ回路。
【請求項４】
前記第２の電流供給回路は、縦続接続された第６のＭＯＳトランジスタと第７のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタのゲートに、前記第２のＭＯＳトランジスタのゲート電圧を印加する第３のスイッチと、前記第７のＭＯＳトランジスタのゲートに、前記第３のＭＯＳトランジスタのゲート電圧を印加する第４のスイッチとを有し、前記第３のスイッチは、前記ＰＬＬ回路がアンロック状態又はロック状態で、発振周波数を上げるときオン状態となり、前記第４のスイッチは、前記ＰＬＬ回路がアンロック状態又はロック状態で、発振周波数を下げるときオン状態となる請求項３記載のＰＬＬ回路。
【請求項５】
前記第１及び第３のＭＯＳトランジスタはｎチャネルＭＯＳトランジスタ、前記第２のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタであり、
前記第１の電流供給回路の前記第４のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタ、前記第５のＭＯＳトランジスタはｎチャネルＭＯＳトランジスタであり、
前記第２の電流供給回路の前記第６のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタ、前記第７のＭＯＳトランジスタはｎチャネルＭＯＳトランジスタである請求項４記載のＰＬＬ回路。
【請求項６】
前記ローパスフィルタは、並列接続された複数のキャパシタの並列容量を切り換えるスイッチと、直列抵抗を切り換えるスイッチを有し、前記ロック状態監視回路によりロック状態であることが検出されたとき、前記スイッチを並列容量が小さくなり、かつ抵抗値が大きくなるように切り換える請求項１、２、３、４又は５記載のＰＬＬ回路。
【請求項７】
前記ロック状態監視回路は、ローパスフィルタの出力電圧をＡ／Ｄ変換して得られる値が、一定期間内で所定の幅に入るとき、ロック状態と判定する請求項１乃至６のいずれか１項に記載のＰＬＬ回路。
【図１】
【図３】
【図４】
【図６】
【図７】
【図８】
【図２】
【図５】
【図３】
【図４】
【図６】
【図７】
【図８】
【図２】
【図５】
【公開番号】特開２０１０−２１２９１９（Ｐ２０１０−２１２９１９Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２００９−５５８２７（Ｐ２００９−５５８２７）
【出願日】平成２１年３月１０日（２００９．３．１０）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願日】平成２１年３月１０日（２００９．３．１０）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
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