【課題】ＰＬＬ回路の回路構成を単純化することが可能となり、調整箇所の削減と低消費
電力化を実現した原子発振器を提供する。
【解決手段】この原子発振器４０のＰＬＬ回路４は、ＶＣＸＯ２の出力周波数を１／Ｒに
分周する１／Ｒ分周器５と、ＶＣＸＯ２に同期したマイクロ波周波数を生成する電圧制御
発振器６と、ＶＣＯ６から出力されるマイクロ波周波数を分周する１／Ｍプリスケーラ７
と、１／Ｍプリスケーラ７の出力周波数をＫ／Ｌに分周するＫ／Ｌ分周器８と、１／Ｒ分
周器５の出力とＫ／Ｌ分周器８の出力との位相差を出力する位相比較器９と、位相比較器
９の出力に基づいて直流分を取り出すＬＰＦ１０と、を備えて構成されている。 （もっと読む）

【課題】周波数、位相差が同期された発振器アレーにおいて、構成の簡素化、低コスト化を実現すること。
【解決手段】発振器アレーは、１次元アレー状に接続されたＮ個（Ｎは２以上の自然数）のプッシュプッシュ発振器１と、プッシュプッシュ発振器１間にそれぞれ挿入された（Ｎ−１）個の非対称結合回路２と、によって構成されている。非対称結合回路２は、一方の端子Ａからの信号入力に対する反射特性と、他方の端子Ｂからの信号入力に対する反射特性とが異なる非対称な特性を有した複共振接合回路である。端子Ａから入力される信号は、その信号の大部分を一定の反射係数で反射されて再び端子Ａから出力され、残りの一部分は透過して端子Ｂから出力され、周波数同期を行う。一方、端子Ｂから入力される信号は、反射係数が一定量変化されて反射され、端子Ｂから出力される。 （もっと読む）

【課題】従属同期網に於けるクロック位相同期回路に関し、誤接続によるクロックループ接続状態の有無を判定する。
【解決手段】基準となる上位局からのリファレンス入力と電圧制御発振器１の出力信号又は分周器４により分周した信号との位相差を位相比較器３により求め、その位相差に対応した制御値を算出し、制御値に従った制御電圧を電圧制御発振器１に入力し、リファレンス入力に位相同期したクロックを出力するクロック位相同期回路であって、位相比較器３により求めた位相比較出力信号を基に、電圧制御発振器１の制御値を求める制御値演算部２と、この制御値演算部２により求めた制御値に所定の変動量を所定時間だけ加算して、制御値の変動経過を監視する監視制御部６とを備え、制御値算出部７により求めた制御値に、所定の変動量を所定時間加算したことによる制御値の変化を基に正常な従属同期網を構成しているか否かを判定する構成を備えている。 （もっと読む）

【課題】位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。
【解決手段】デジタルＰＬＬ１００は、発振器１０、整数位相算出部２０、小数位相算出部３０、位相差算出部４０、位相差変化量モニタ部５０、および発振器制御部６０を有する。ＰＬＬにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部５０にて位相差の変化量をモニタし、変化量が整数位相算出部２０の１ＬＳＢ未満である「１」未満になった時点で整数位相算出部２０におけるカウンタ動作を停止する。 （もっと読む）

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 （もっと読む）

【課題】送信波の周波数に同期された周波数又はその逓倍波を容易かつ正確に出力できる周波数補正回路を提供する。
【解決手段】第１電圧制御発振器１６の出力信号と基準発振信号との位相差に応じた位相差信号を第１位相比較器１０により生成し、第１ループフィルタ１２を介して第１位相差信号に応じた第１発振制御信号により第１制御発振器１６の発振をフィードバック制御する第１フェーズロックループ回路１０６と、第２電圧制御発振器３６の出力信号と比較対象信号との位相差に応じた位相差信号を第２位相比較器３０により生成し、第２ループフィルタ３２を介して第２位相差信号に応じた第２発振制御信号により第２制御発振器３６の発振をフィードバック制御する第２フェーズロックループ回路１１４とを備え、第１発振制御信号に応じて第２発振制御信号を変動させることによって比較対象信号に応じて出力信号をロックする。 （もっと読む）

【課題】従来の発振回路では、出力信号のジッタを抑制できない問題があった。
【解決手段】本発明の発振回路は、発振周波数設定電流に基づき蓄積された電荷量に応じて発振周波数制御電圧Ｖｃｐを生成するフィルタコンデンサＣｐｕｍｐと、発振周波数制御電圧Ｖｃｐに応じて出力する発振信号Ｆｏｕｔの周波数を変動させる発振器３０と、発振信号Ｆｏｕｔの周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する制御回路４０と、タイミング制御信号に基づき発振信号Ｆｏｕｔの周期の長さに応じて連続的に電圧レベルが変化する周波数検出電圧Ｖｃａｐを生成する周波数検出回路１０と、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて発振周波数設定電流を連続的に可変してフィルタコンデンサＣｐｕｍｐに出力する差動増幅器２０と、を有する。 （もっと読む）

【課題】実装面積やコストを抑え、起動時間を短縮し、周波数精度の高いクロックも出力できるＭＥＭＳデバイス等を提供する。
【解決手段】 第１のクロック信号４００と第２のクロック信号４０２の少なくとも一方を出力するＭＥＭＳデバイス１００であって、同一の基板上に設けられた第１のＭＥＭＳ共振子３０２を有する第１のＭＥＭＳ発振器３００と第２のＭＥＭＳ共振子３２２を有する第２のＭＥＭＳ発振器３２０とを含み、第１のＭＥＭＳ発振器の共振周波数である第１の共振周波数と、第２のＭＥＭＳ発振器の共振周波数である第２の共振周波数とは略一致し、第１のＭＥＭＳ共振子のＱ値と第２のＭＥＭＳ共振子のＱ値とは異なり、第１のＭＥＭＳ発振器は、第１の共振周波数を周波数とする第１のクロック信号を出力し、第２のＭＥＭＳ発振器は、第２の共振周波数を周波数とする第２のクロック信号を出力する。 （もっと読む）

【課題】位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供する。
【解決手段】半導体装置のデジタル補償型位相同期回路２００において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器１０４を含む位相同期回路１００と、入力される位相差に応じて電圧制御型発振器１０４の発振ノードの容量を可変に制御するデジタル補償回路２０１とを有する。従来方式の印加電圧によって利得が決定される電圧制御型発振器１０４を、デジタル補償回路２０１の制御信号によって利得を離散的に変化させる。デジタル補償回路２０１は、電圧制御型発振器１０４の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。 （もっと読む）

【課題】デジタル制御発振器の出力と参照信号とが非同期であっても、安定したＰＬＬ動作を確立できる局部発振器を提供することを目的とする。
【解決手段】デジタル制御発振器の発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報を出力する時間デジタル変換器と、｜前記補整情報−予測位相情報｜＞｜前記補整情報＋前記第１位相情報−前記予測位相情報｜の場合に、前記第１位相情報に前記補整情報を加算したものを第２位相情報として出力し、｜補整情報−発振器予測位相｜＞｜補整情報＋第１位相情報−発振器予測位相｜でない場合に、前記第１位相情報を第２位相情報として出力する補正部と、を備えている。 （もっと読む）

【課題】周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供する。
【解決手段】発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、Ｎビットの前記発振器制御ワードを、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、前記上位Ｎ−ＡビットをＮ−ＡビットのＢｙｎａｒｙ制御を行う第１のコードＯＴＷｂに、前記下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行う第２のコードＯＴＷｕに変換して出力する制御手段と、前記制御手段から出力される前記第１および前記第２のコードに応じた発振周波数の発振信号を出力する発振器２４と、を備えている。 （もっと読む）

【課題】デジタル制御発振器の周波数を安定して制御する。
【解決手段】ＰＬＬ周波数シンセサイザ（１０１）は、基準クロック信号とＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器（２）と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタ（４）と、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する周波数制御部（６）と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する周波数制御部（７）であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、第２のデジタル制御信号の取り得る値の範囲をロック時の範囲に制限する周波数制御部と、第１および第２のデジタル制御信号によるそれぞれの周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器（１０）とを備えている。 （もっと読む）

【課題】ループフィルタの容量値を抑え、且つ動作を安定させることが可能なＰＬＬ回路を提供することを目的としている。
【解決手段】入力信号の位相と電圧制御発振回路の出力信号の位相とを比較し、位相差に応じた信号を出力する位相比較器と、前記位相比較器の出力信号に応じて充放電電流を生成するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑し第一の制御電圧を生成するループフィルタと、前記ループフィルタから出力される前記第一の制御電圧を所定の電圧になるよう第二の制御電圧を生成する制御電圧生成回路と、を備え、前記第一の制御電圧と前記第二の制御電圧とが前記電圧制御発振回路に入力される。 （もっと読む）

【課題】チップ面積の更なる縮小化を図ることができる半導体集積回路を提供する。
【解決手段】ディジタル制御発振器５０−１〜５０−ｎと、位相データ出力部１００−１〜１００−ｎと、積分処理部１５０と、フィルタ部１５１と、フィルタ部１５１からの時分割された出力信号に所定の係数を乗算した値を発振器制御値ＯＴＷとして出力する乗算器（第１の乗算器）４０と、リファレンス周波数Ｆｒｅｆに同期して、発振器制御値ＯＴＷを各ディジタル制御発振器５０−１〜５０−ｎに振り分ける出力セレクタ（制御値分離部）４２と、を備える。 （もっと読む）

【課題】位相同期ループ回路において、制御応答の改善や消費電力の低減を図る。
【解決手段】発振器制御部２５５と分周器制御部２５７は、発振制御信号と分周制御信号が、引込み過程およびロック時の双方において、ループフィルタ電圧に基づいて比例関係を持って連動して変化するようにする。発振部２１０と分周部２２０が引込み過程およびロック時の双方において連動した動作をする。引込み過程およびロック時の双方における任意のループフィルタ電圧に対応する分周部２２０の最高動作周波数が発振部２１０の発振出力信号の周波数よりも常に高くなるように各制御信号の関係を設定する。ロック時の分周制御信号は、引込み過程における発振部２１０の発振出力信号の最高周波数と対応するループフィルタ信号に基づくバイアス電流よりも小さなバイアス電流を分周部２２０に自動的に設定するようになる。このことにより、ロック時の電力消費を低減できる。 （もっと読む）

【課題】従来技術の位相同期回路では、入力クロックの切り替え時において、安定した出力クロックを生成することができないという問題があった。
【解決手段】本発明にかかる位相同期回路は、入力クロックを選択するセレクタ３と、入力クロックを分周する１／ｍ分周器４と、フィードバッククロックを分周する１／ｎ分周器５と、位相差検出器と、電圧保持回路３０を有する電圧制御発振器１０と、電圧保持回路３１を有する電圧制御発振器１１と、電圧制御発振器１０，１１のうちいずれかの出力を出力クロックとして出力するセレクタ１３と、電圧制御発振器１０，１１のうちいずれかの出力をフィードバッククロックとして出力するセレクタ１２と、備え、保持モードの電圧制御発振器が出力クロックｆｏｕｔを生成し、通常モードの電圧制御発振器がフィードバッククロックを生成している場合に、入力クロックの切り替えが行われる。 （もっと読む）

【課題】ノイズフィルタ回路の特定を適切に自動設定可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、信号遅延に応じて第３のクロック信号を発振する発振回路とを含み、フィルタ回路は、第１の遅延回路と同一構成であり制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、第２の遅延回路により第１のクロック信号をフィルタ処理して第２のクロック信号を生成する。 （もっと読む）

【課題】制御電圧に対する周波数の変化量を自由に調整できる電圧制御発振回路及びＰＬＬ回路を提供する。
【解決手段】制御電圧に応じて容量成分が制御される可変容量素子Ｃｖ１、Ｃｖ２と、可変容量素子に直列に接続された直列容量素子Ｃｓ１、Ｃｓ２と、可変容量素子と直列容量素子とから構成される直列回路に並列に接続された並列容量素子Ｃｐ１，Ｃｐ２と、可変容量素子と直列容量素子とから構成される直列回路に並列に接続され、誘導成分を構成する誘導素子Ｌとを有する電圧制御発振回路１００において、直列容量素子及び並列容量素子は、各々その容量成分を切り換え可能な構成されており、直列容量素子の容量成分及び並列容量素子の容量成分を切り換えることにより、制御電圧に対する発振周波数の変化量が調整されている。 （もっと読む）

【課題】 ＧＰＳ信号の受信障害が発生しても、内蔵オシレータよりも高い周波数安定度の基準信号を発生することと、受信障害の発生前後で連続性の高い基準信号を出力することとを両立した基準信号発生装置を提供する。
【解決手段】 ＧＰＳ受信機にて取得したＧＰＳ受信時刻と、そのＧＰＳ受信時刻の直前或いはその直後に標準電波受信機にて取得した標準電波受信時刻との時刻差を、予め定められた時間間隔毎に算出し、算出した時刻差と日時とを関連づけた時刻差データベースを構築する。ＧＰＳ受信障害の発生を未検出のときＧＰＳ受信時刻に基づいて電圧制御発振器を制御して基準信号を発生し、ＧＰＳ受信障害の発生を検出中は、時刻差データベースから取得した現在の日時に対応する時刻差に基づいて標準電波受信時刻を補正して電圧制御発振器を制御して基準信号を発生する。 （もっと読む）