【課題】Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することを目的とする。
【解決手段】ＰＬＬ回路１０１は、デジタル信号の値で周波数を離散的に調整し、微小周波数を１のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器１０と、基準信号と発振器１０の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器１１と、比較器１１の出力するデジタル値を複数のデジタル信号として出力するループフィルタ４４と、ループフィルタ４４が出力する前記デジタル信号のうち発振器１０で微小周波数の調整に対応する１のデジタル信号が直接入力され、入力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換器１３と、デジタルアナログ変換器１３からのアナログ信号の高周波成分を除去するローパスフィルタ１４と、を備える。 （もっと読む）

【課題】ジッタが抑制されたＰＬＬを提供する。
【解決手段】ＰＬＬは，基準クロックとフィードバッククロックとの位相差信号を遅延し，異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプＣＰを有す。また当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と，ループフィルタと電圧制御発振器の理想特性を持ち，位相差信号の位相差を有する位相差デジタル値を入力して理想特性に基づいてレプリカ出力を生成するレプリカ回路１０と，レプリカ出力と理想出力との誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し，複数のチャージポンプそれぞれに負帰還する係数生成回路２０−１とを有し、複数のチャージポンプはチャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成する。 （もっと読む）

【課題】発振器の出力端子間に直接寄生する容量Ｃparaの大きさが無視できない場合でも温度特性を補償する発振器及び発振器を内蔵する半導体集積回路装置を提供する。
【解決手段】インダクタンス素子Ｌと、容量素子Ｃと、増幅器３０と、をそれぞれ第１の端子と第２の端子との間に並列に接続し、インダクタンス素子と容量素子とによって生じる共振を増幅器によって増幅し、第１の端子と第２の端子とから出力する発振器であって、第１の端子と第２の端子との間にインダクタンス素子の寄生抵抗Ｒ_Ｌより抵抗値の大きな第１の抵抗素子Ｒｃが第１の端子と第２の端子との間に容量素子と直列に接続されている。 （もっと読む）

【課題】 残ピークノイズを低減させることができるとともに、ジッターの増大を防止することのできるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 実施形態のスペクトラム拡散クロックジェネレータは、チャージポンプ回路１が、出力電流量が設定に応じて変化する可変電流源を有し、位相比較器１４により検出された位相差に応じた期間、ＶＣＯ１１へ印加する電圧を制御するためのチャージ電流を出力する。 （もっと読む）

【課題】ＰＬＬ回路の引き込時間を短縮する。
【解決手段】位相比較器１０は、ＰＬＬ回路１００への入力クロックの位相と、ＰＬＬ回路１００の出力から分周器４０を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する。ＬＰＦ２０は、位相比較器１０の出力信号に応じた直流電圧を生成する。電圧制御発振器３０は、ＬＰＦ２０により生成された電圧に応じた周波数のクロックを出力する。サイクルスリップ予測回路５０は、位相比較器１０により生成される信号を監視し、サイクルスリップの発生を予測する。サイクルスリップ予測回路５０によりサイクルスリップの発生が予測されたとき、入力クロックの位相、帰還クロックの位相および電圧制御発振器に入力される電圧のいずれかが調整される。 （もっと読む）

【課題】基準信号発生装置全体の消費電力を削減する。
【解決手段】ＯＣＸＯ１２０が、ＧＰＳモジュール１１０が同期信号を受信している間、当該同期信号を用いて基準信号を発生し、ＧＰＳモジュール１１０が同期信号を受信していない間は、あらかじめ設定された値を用いて基準信号を発生し、温度制御部１３０が、ＧＰＳモジュール１１０が同期信号を受信している間、ＯＣＸＯ１２０の温度を所定の温度よりもあらかじめ設定された温度だけ高い温度で変化させ、ＧＰＳモジュール１１０が同期信号を受信していない間は、ＯＣＸＯ１２０の温度をＧＰＳモジュール１１０が同期信号を受信しなくなった際の温度に固定させる。 （もっと読む）

【課題】デジタル位相周波数検出器、それを含むデジタル位相固定ループ、及びデジタル位相周波数検出方法を提供すること。
【解決手段】デジタル位相周波数検出器は検出部、位相比較部及びリセット部を含む。検出部は基準信号及びフィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する。リセット部は基準エッジ信号及びフィードバックエッジ信号に基づいてリセット信号を発生する。位相比較部は基準エッジ信号及びフィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生し、第１フリップフロップ、第２フリップフロップ、及びラッチブロックを含む。第１フリップフロップは基準エッジ信号を受信するデータ入力端及びフィードバックエッジ信号を受信するクロック入力端を具備し、第２フリップフロップはフィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備する。 （もっと読む）

【課題】低消費電力でキャリブレーションができる回路装置及び電子機器等を提供すること。
【解決手段】回路装置は、送信回路１００と、受信回路１７０と、制御部１１０と、記憶部１３０とを含む。記憶部１３０は、送信回路用キャリブレーションパラメーターと受信回路用キャリブレーションパラメーターとの相関を表す情報を記憶する。制御部１１０は、送信回路１００の送信状態の検出結果に基づいて送信回路用キャリブレーションパラメーターを設定し、設定された送信回路用キャリブレーションパラメーターと相関を表す情報とに基づいて受信回路用キャリブレーションパラメーターを設定する。送信回路１００は、送信回路用キャリブレーションパラメーターに基づく送信処理を行う。受信回路１７０は、受信回路用キャリブレーションパラメーターに基づく受信処理を行う。 （もっと読む）

【課題】 基準周波数断時におけるフリーランの出力周波数の精度を向上させるＰＬＬ回路を提供する。
【解決手段】 比例積分方式のＰＬＬ回路を用いて、積分器１４の後にＡ／Ｄ変換部１５とパタン生成部１６を付加した構成とし、Ａ／Ｄ変換部１５が、ロック時の積分器１４の出力電圧をデジタル信号として得て、ロック外れ時はロック時のデジタル信号を保持する機能を備え、ロック外れ時で基準周波数断時には、保持したデジタル信号に応じてパタン生成部１６がパタン生成し、セレクタ１３によって積分器１４に出力するものであり、基準周波数断時には、パタン生成の波形を積分器１４に代替入力するＰＬＬ回路である。 （もっと読む）

【課題】低消費電力でキャリブレーションができる回路装置及び電子機器等を提供すること。
【解決手段】回路装置は、無線による送信処理を行う送信回路１００と、送信回路１００を制御する制御部１１０とを含む。制御部１１０は、第１の送信期間では、送信回路１００のキャリブレーションパラメーターＣＬＰとして、第１のキャリブレーションパラメーターＣＬＰ１を設定し、送信回路１００は、第１の送信期間では、第１のキャリブレーションパラメーターＣＬＰ１に基づく第１の送信処理を行う。制御部１１０は、第２の送信期間では、キャリブレーションパラメーターＣＬＰとして、第１の送信処理での送信状態の検出結果に基づいて更新された第２のキャリブレーションパラメーターＣＬＰ２を設定し、送信回路１００は、第２の送信期間では、第２のキャリブレーションパラメーターＣＬＰ２に基づく第２の送信処理を行う。 （もっと読む）

【課題】特性の向上を図ることが可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、発振信号に基づいた充放電信号に応じて、充放電電流を出力端子に流すチャージポンプを備え、出力端子に一端が接続され、ローパスフィルタを構成する可変抵抗を備え、可変抵抗の他端に一端が接続され、接地に他端が接続され、ローパスフィルタを構成する容量を備え、前記チャージポンプ電圧を電流に変換した動作電流を出力する電圧電流変換器を備え、リング状に直列に接続された複数のインバータを有し、インバータを動作させるための動作電流が供給され、動作電流に応じて発振周波数が制御される発振信号を出力する電流制御発振器を備え、可変抵抗の他端のフィルタ電圧と、第１の基準電圧およびこの第１の基準電圧よりも高い第２の基準電圧とを比較する第１の比較回路を備え、その比較信号に基づいて、電流制御発振器のインバータの段数を制御する制御回路を備える。 （もっと読む）

【課題】広範囲、光分解能に周波数を可変することのできるクロック信号を生成する。
【解決手段】オペアンプＡＭＰ１は、正入力部と負入力部が等しい電圧となるようフィードバックがかかり、回路ノードｆｂｃｋは、参照電圧ＶＲＥＦＩに等しい電圧となる。デコーダＤＥＣは、制御信号ＣＮＴ７，ＣＮＴ６をデコードし、トランジスタＴ２〜Ｔ５のいずれか１つをオンさせる。この構成によって、回路ノードｆｂｃｋが、参照電圧ＶＲＥＦＩと同電位となるようフィードバック制御がかかるため、トランジスタＴ２〜Ｔ５のＯＮ抵抗を大幅に低減することができ、周波数精度の悪化を防止することができる。 （もっと読む）

【課題】ループフィルタのカットオフ周波数を低く設定することなく、スプリアスを抑制する。
【解決手段】基準発振器で生成された基準周波数を所定の基準クロックに分周する第１の分周器１０３と、電圧制御発振器で生成された発振周波数を所定の帰還クロックに小数点分周する第２の分周器１０５と、基準クロックと帰還クロックとの位相を比較する位相比較器１０６と、位相比較器１０６による比較結果に基づいて電圧制御発振器の発振周波数を制御するチャージポンプ１０７と、を備えた小数点分周ＰＬＬ回路１において、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とを、それぞれ別個に備える。 （もっと読む）

【課題】構造簡単な距離を測定可能とした送受信装置の実現
【解決手段】第１信号の受信と第２信号の送信とを共通化した送受信アンテナ２０と、第１信号を復調して第１パルス信号を得る復調器３０と、制御信号を入力して目標周波数を設定する目標周波数設定レジスタ６１と目標位相を設定する目標位相設定レジスタ６６とを有し、目標周波数設定レジスタに設定されている目標周波数と目標位相設定レジスタに設定されている目標位相とに一致した周波数と位相の第２パルス信号を出力するパルス発振器６０を有する。第２パルス信号により搬送波を変調する変調器７０と、第１パルス信号と、第２パルス信号との位相差を検出する位相比較器３２を有する。また、位相差信号の時間変動からその時の第１パルス信号と第２パルス信号との周波数差をもとめ、その周波数差に基づいて目標周波数を制御する周波数制御装置と、位相差信号の示す位相差に基づいて目標位相を制御する位相制御装置とを有する。 （もっと読む）

【課題】周波数シンセサイザによる周波数信号を用いる無線通信装置の消費電力を低減する。
【解決手段】受信部が、受信した無線信号に基づく信号と周波数信号とを混合する第１ミキサと、当該第１ミキサの出力とローカル信号とを混合する第２ミキサと、当該第２ミキサの出力を復調して復調信号を生成する復調段とを含み、周波数シンセサイザが、制御入力電圧の変動に応じた周波数の周波数信号を生成するＶＣＯと、当該ＶＣＯの出力周波数信号を分周して得られた信号と基準クロック信号との位相差に応じた電圧を制御入力電圧とするフィードバック回路と、からなり、当該ＶＣＯは、バイアス電流が大となるほど高い周波数で動作可能となる可変周波数発振器であって、当該バイアス電流が当該モード指定に応じて制御される無線通信装置。 （もっと読む）

【課題】デジタル制御発振器を持つＰＬＬ回路に用いられるＴＤＣ回路の有限な分解能により発生する周期性誤差を補償することが可能なＰＬＬ回路を提供する。
【解決手段】発振回路の累積クロック数をデジタル値として検出する累積クロック数検出部と、前記発振回路の累積クロック数の小数部のデジタル値の、第１の基準クロックを基準とする周期性を検出する周期検出部と、前記発振回路の出力クロックの１周期のデジタル値、前記発振回路の累積クロック数の小数部が持つ周期性の１周期のデジタル値、および前記発振回路の累積クロック数の小数部が持つ周期性の各周期の開始点から前記第１の基準クロック数をカウントした値から補正値を算出する補正値算出部と、前記周期性の各周期の開始点から前記第１の基準クロックの周期で、前記累積クロック数の小数部に前記補正値を加算する加算部と、を備える、ＰＬＬ回路が提供される。 （もっと読む）

【課題】周波数やロックアップ時間が変動したり、ＰＬＬ特性が劣化したりするのを抑えることのできるＰＬＬ回路を提供する。
【解決手段】演算器１５ａ，１５ｂは、出力信号の目標の周波数を示す目標周波数設定値が変化した時、フラクショナル分周器１７に対して目標周波数設定値で示される周波数と異なる周波数を示す周波数設定値を複数回設定する。そして、演算器１５ａ，１５ｂが周波数設定値を複数回設定した後に、演算器１５ａ，１５ｂから出力される周波数設定値は、目標周波数設定値と同じ値になる。これにより、周波数の引き込み動作時に、アナログスイッチング素子を用いてループフィルタの切り替えを行う必要がないため、スイッチング切り替え時に発生するノイズや、切り替え前後のループフィルタに生じる電圧差によって、発振器にノイズが発生することがない。 （もっと読む）

【課題】ＣＭＯＳトランジスタによって構成されたＶＣＯを備えた半導体装置において、発振信号の発振振幅のばらつきの抑制および低消費電力化を実現する。
【解決手段】ＶＣＯ３０は、ＣＭＯＳトランジスタによって構成されたＬＣタンクＶＣＯと、ＶＣＯの発振周波数帯域から一の発振周波数を選択するための周波数選択信号を生成する自動周波数選択回路４２と、ＶＣＯの制御電圧を生成するＰＬＬ３２と、周波数選択信号に基づいて差動型のＭＯＳトランジスタのゲートに供給するバイアス電圧を調整するバイアス回路５０とを備える。 （もっと読む）

【課題】回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路を実現する。
【解決手段】周期信号（ｓ５）を２種類の分周比で分周して第１の分周信号（ｃ１）を出力する可変分周器（２）と、第１の分周信号（ｃ１）のサイクル数のカウント値（ｃ２）を出力し、リセットされるとカウント動作を初期値から再開するカウンタ回路（３）と、カウント値（ｃ２）が比較基準値（ａ）と一致する度にＨｉｇｈとＬｏｗとを反転させたパルス信号（ｓ１）を、第２の分周信号として出力するとともに分周比の切替信号として可変分周器（２）に供給し、カウント値（ｃ２）が比較基準値（ａ）と一致する度にカウンタ回路（３）にリセット信号（ｒ）を出力する比較器（４）と、比較器（４）に比較基準値（ａ）を供給する制御回路（５）とを備えている。 （もっと読む）

【課題】周波数変調機能をオフした際のロックアップタイムを短縮することが可能なクロック発生器、及びクロック発生器の制御方法、並びに電子機器を提供すること。
【解決手段】周波数変調機能を有するクロック発生器で、リファレンスクロックを元にフィードバック制御を加えて、位相の同期した出力クロックを出力する位相同期ループと、出力クロックの周波数を変動させる変調制御回路と、を備え、変調制御回路は、周波数変調機能がオフされた際に、出力クロックの周波数を所望の周波数へ収束させるタイミングを速くする構成とする。 （もっと読む）