ＰＬＬ
【課題】ジッタが抑制されたＰＬＬを提供する。
【解決手段】ＰＬＬは，基準クロックとフィードバッククロックとの位相差信号を遅延し，異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプＣＰを有す。また当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と，ループフィルタと電圧制御発振器の理想特性を持ち，位相差信号の位相差を有する位相差デジタル値を入力して理想特性に基づいてレプリカ出力を生成するレプリカ回路１０と，レプリカ出力と理想出力との誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し，複数のチャージポンプそれぞれに負帰還する係数生成回路２０−１とを有し、複数のチャージポンプはチャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成する。
【解決手段】ＰＬＬは，基準クロックとフィードバッククロックとの位相差信号を遅延し，異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプＣＰを有す。また当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と，ループフィルタと電圧制御発振器の理想特性を持ち，位相差信号の位相差を有する位相差デジタル値を入力して理想特性に基づいてレプリカ出力を生成するレプリカ回路１０と，レプリカ出力と理想出力との誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し，複数のチャージポンプそれぞれに負帰還する係数生成回路２０−１とを有し、複数のチャージポンプはチャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，ＰＬＬに関する。
【背景技術】
【０００２】
ＰＬＬは，基準クロックに位相同期した高周波クロックを生成するシンセサイザとして，ＲＦ送受信器に搭載される。ＲＦ（高周波）送受信器は，低雑音で高い周波数帯域（例えばGHz）で安定したローカル発振クロックを必要とする。そのようなローカル発振クロックを生成するＰＬＬシンセサイザは，ジッタが少なく周波数が安定した高周波クロックを生成することが要求される。
【０００３】
ＰＬＬシンセサイザは，基準クロックと，出力クロックからフィードバックされるフィードバッククロックとの位相比較を行う位相周波数比較器と，位相比較結果に応じて電流を生成するチャージポンプ回路と，チャージポンプ回路の電流に応じて制御電圧を生成するループフィルタと，制御電圧に応じた周波数で発振する電圧制御発振器と，電圧制御発振器が生成する出力クロックを分周する分周器とを有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１８８５４２号公報
【特許文献２】特開２００７−２６６９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＰＬＬシンセサイザをＣＭＯＳ高周波ＬＳＩに搭載するためには，省電力と省面積の理由から，チャージポンプ回路の電流を小さくし，ループフィルタのＲ／Ｃ定数を小さくすることが必要になる。
【０００６】
しかしながら，チャージポンプの電流を小さくすると正のチャージ電流であるプッシュ電流と負のチャージ電流であるプル電流とのアンバランスが大きくなり，ループフィルタの抵抗や容量を小さくしたことと相まって，ループフィルタにより生成される制御電圧のばらつきが大きくなり，出力クロックのジッタ（位相の変動）の増加を招く。また，ＬＳＩを形成するチップ上ではループフィルタや電圧発振器の特性が理想的なリニア特性からずれてノンリニアな特性になり，出力クロックのジッタの原因になる。
【０００７】
ＲＦ送受信器に搭載されるＰＬＬシンセサイザの出力クロックは，ダウンコンバートミキサのローカルクロックとして使用されるため，出力クロックの位相変動であるジッタの増加は許容することができない。
【０００８】
さらに，チャージポンプ回路の電流制限によりＰＬＬループのループ利得が低下すると，ループフィルタや電圧制御発振器の特性の変動がＰＬＬループの特性に影響しやすくなる。チップ上に設けられたループフィルタや電圧制御発振器は，理想的なリニアな特性からずれた特性を有するため，それによるＰＬＬループの特性への影響は無視できなくなる。
【０００９】
そこで，本発明の目的は，ジッタの少ない出力クロックを生成するＰＬＬシンセサイザを提供することにある。
【課題を解決するための手段】
【００１０】
ＰＬＬの第１の側面は，基準クロックとフィードバッククロックとの位相を比較し位相差信号を出力する位相比較器と，
前記位相差信号を遅延し，異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプを有し，当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と，
前記チャージ電流に基づいて制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数を有する出力クロックを生成する電圧制御発振器と，
前記出力ロックを分周して前記フィードバッククロックを生成する分周器と，
前記ループフィルタと電圧制御発振器の理想特性を持ち，前記位相差信号の位相差を有する位相差デジタル値を入力して前記理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し，前記レプリカ出力と理想出力との誤差信号を出力するレプリカ回路と，
前記誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し，前記複数のチャージポンプそれぞれに負帰還する係数生成回路とを有し，
前記複数のチャージポンプは前記チャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成する。
【発明の効果】
【００１１】
第１の側面によれば，PLLの出力クロックのジッタを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施の形態におけるＰＬＬの概略回路図である。
【図２】フィードバッククロックと基準クロックとの位相関係と位相差信号の一例を示す図である。
【図３】チャージポンプ回路CPとループフィルタLPFの一例の回路図である。
【図４】本実施の形態におけるPLLの詳細構成図である。
【図５】係数生成回路２０を構成する回路２０−１と２０−２の回路図である。
【図６】パルスバースト信号生成部PEMと積分器ADD,REG1の動作を示す図である。
【図７】デジタルフィルタの回路例を示す図である。
【発明を実施するための形態】
【００１３】
図１は，本実施の形態におけるＰＬＬの概略回路図である。図１のＰＬＬは，基準クロックRclkと，出力クロックOut_clkからフィードバックされるフィードバッククロックFclkとの位相比較を行う位相周波数比較器PFDと，位相比較結果を示す位相差信号Peに応じて正または負の電流I_push, I_pullを生成するチャージポンプ回路CPと，チャージポンプ回路CPの電流I_push, I_pullに応じて制御電圧Vcを生成するループフィルタLPFと，制御電圧Vcに応じた周波数で発振する電圧制御発振器VCOと，電圧制御発振器VCOが生成する出力クロックOut_clkを1/N分周する分周器DIVとを有する。
【００１４】
チャージポンプCPは，位相差信号Peの位相差を示すパルス幅を電流値に変換する特性を有し，パルス幅×Ｋ＝電流値とすると，特性Ｋである。また，ループフィルタLPFは，チャージポンプCPが生成する電流値から制御電圧Vcを生成する特性を有し，その特性は，S関数で表されるVc=lpf(S)の特性である。そして，電圧制御発振器VCOは，制御電圧Vcにより可変制御される容量値CのLC発振周波数の出力クロックを生成し，その特性は，積分器を示す関数１／Sである。
【００１５】
位相差信号Peは，基準クロックRclkがフィードバッククロックFclkより位相が進み又は遅れの第１の場合に第１の値を位相差時間有する第１の位相差信号と，第１の場合と逆の位相関係の第２の場合に第２の値を位相差時間有する第２の位相差信号とを有する。そして，チャージポンプ回路CPは，後述するとおり，第１の位相差信号に応じて正のチャージ電流I_pushを生成し，第２の位相差信号に応じて負のチャージ電流I_pullを生成する。
【００１６】
ループフィルタLPFは，後述するとおり，RC回路であり，正，負のチャージ電流I_push, I_pullを容量に充電して制御電圧Vcを生成する。例えば，電源電圧から供給される正のチャージ電流I_pushが生成されると制御電圧Vcは上昇し，グランドに引き抜かれる負のチャージ電流I_pullが生成されると制御電圧Vcは下降する。そして，電圧制御発振器VCOは，例えば，LC発振回路を有し，制御電圧VcによってLC発振回路の容量値が増減するように制御され，発振周波数が可変制御される。
【００１７】
以下の実施の形態では，（Ａ）フィードバッククロックFckの位相が基準クロックRclkより進んでいる場合は，チャージポンプCPが正のチャージ電流I_pushを生成し，制御電圧Vcが上昇し，電圧制御発振器VCOが出力クロックOut_clkの周波数を低減させてフィードバッククロックFclkの位相を遅らせ，逆に，（Ｂ）フィードバッククロックFckの位相が基準クロックRclkより遅れている場合は，チャージポンプCPが負のチャージ電流I_pullを生成し，制御電圧Vcが下降し，電圧制御発振器VCOが出力クロックOut_clkの周波数を上昇させてフィードバッククロックFclkの位相を進めさせるものとする。ただし，上記と逆の関係であってもよい。
【００１８】
図２は，上記のフィードバッククロックと基準クロックとの位相関係と位相比較器PFDが生成する位相差信号の一例を示す図である。図２（Ａ）は，時間T1,T2でフィードバッククロックFckの位相が基準クロックRclkより進んでいる場合である。この場合は，位相差信号Peは，時間T1, T2でレファレンスクロックRclkに同期して位相差期間中「+１」の値になる第１の位相差信号になる。その結果，上記の通り，チャージポンプCPが正のチャージ電流I_pushを生成し，制御電圧Vcが上昇し，電圧制御発振器VCOが出力クロックOut_clkの周波数を下降させる。この制御により，時間T3では，フィードバッククロックFclkの位相が基準クロックRclkより遅れ，位相差信号Peは，位相差期間中「−１」の値になる第２の位相差信号になる。
【００１９】
一方，図２（Ｂ）は，時間T4,T5でフィードバッククロックFckの位相が基準クロックRclkより遅れている場合である。この場合は，位相差信号Peは，時間T4, T5でレファレンスクロックに同期して位相差期間中「−１」の値になる第２の位相差信号になる。その結果，上記の通り，チャージポンプCPが負のチャージ電流I_pullを生成し，制御電圧Vcが降下し，電圧制御発振器VCOが出力クロックOut_clkの周波数を上昇させる。この制御により，時間T6では，フィードバッククロックFclkの位相が基準クロックRclkより進んで，位相差信号Peは，位相差期間中「＋１」の値になる第１の位相差信号になる。
【００２０】
図３は，チャージポンプ回路CPとループフィルタLPFの一例の回路図である。チャージポンプ回路CPは，電源VDD側に接続された第１の電流源I1と，PMOSトランジスタP1と，NMOSトランジスタN2と，グランドGNDに接続された第２の電流源I2とを有する。PMOSトランジスタP1は，位相比較器PFDが生成する第１の位相差信号（＋１）に応答して導通し，第１の電流源I1の電流を正のチャージ電流I_pushとして出力する。一方，NMOSトランジスタN2は，位相比較器PFDが生成する第２の位相差信号（−１）に応答して導通し，第２の電流源I2の電流を負のチャージ電流I_pullとして出力する。
【００２１】
PMOSトランジスタP1，NMOSトランジスタN2が上記の動作をするように，第１の位相差信号（＋１）は，図示しない論理回路を介してPMOSトランジスタP1を導通させるLレベル信号としてそのゲートに与えられ，第２の位相差信号（−１）も，論理回路を介してNMOSトランジスタN2を導通させるHレベル信号としてそのゲートに与えられる。
【００２２】
図３に示されたループフィルタLPFは，３次のCR回路であり，抵抗R1と容量C1を有する
１次のCR回路，容量C2を有する２次のCR回路，抵抗R2と容量C3を有する３次のCR回路とを有する。ループフィルタLPFは，チャージポンプ回路CPが生成する正のチャージ電流I_pushと負のチャージ電流I_pullとを容量C1,C2,C3に充電するCR回路である。つまり，正のチャージ電流I_pushが長い時間発生すると，ループフィルタLPFの出力である制御電圧Vcの電圧が上昇し，逆に，負のチャージ電流I_pullが長い時間発生すると，制御電圧Vcの電圧は下降する。
【００２３】
従来のPLLは，LSIのチップ上に搭載された場合，チャージ電流を小さくしループフィルタLPFや電圧制御発振器VCOのRLC素子を小さくすることが望まれる。チャージ電流を小さくしたことで，チャージポンプCP内の正のチャージ電流と負のチャージ電流とのアンバランスが大きくなる。このようなチャージ電流のアンバランスは，ループフィルタLPFの抵抗や容量を小さくしたことと相まって，ループフィルタLPFにより生成される制御電圧Vcのばらつきが大きくなり，出力クロックOut_clkのジッタを増加させる。また，LSIのチップ上ではループフィルタや電圧発振器の特性が理想的なリニア特性からずれてノンリニアになり，出力クロックOut_clkのジッタの原因になる。
【００２４】
そこで本実施の形態のPLLは，チャージポンプCPを等化器で構成し，その等化器の特性を重み付け係数A,Axで制御する。この重み付け係数A,Axにより，チャージポンプ等化器CPの特性が制御され，チャージポンプCPのチャージ電流のアンバランスとループフィルタLPF及び発振器VCOのノンリニアな特性とがキャンセルされる。言い換えれば，等化器で構成されるチャージポンプCPに，PLLループ内のチャージポンプとループフィルタLPFと電圧制御発振器VCOの理想特性からのずれをキャンセルする逆特性を持たせて，出力クロックOut_clkのジッタを抑制する。具体的には，後述するとおり，重み付け係数A,Axによりチャージポンプの等化器の周波数特性を制御する。
【００２５】
図１に示すとおり，本実施の形態のPLLは，ループフィルタと電圧制御発振器の理想特性を持ち，位相差信号Peの位相差を有する位相差デジタル値を入力して理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し，レプリカ出力と理想出力との誤差信号Doutを出力するレプリカ回路１０と，誤差信号Doutから重み付け係数A,Axを生成する係数生成回路２０とを有する。
【００２６】
図４は，本実施の形態におけるPLLの詳細構成図である。また，図５は，本実施の形態におけるPLLの係数生成回路２０の一部２０−２を示す回路図である。図４内の係数生成回路２０−１と図５の回路２０−２とにより，係数生成回路が構成される。
【００２７】
本実施の形態におけるPLLは，まず，チャージポンプCPは，正のチャージ電流をそれぞれ生成する３つの第１のチャージポンプCP1,CP2,CP3と，負のチャージ電流をそれぞれ生成する３つの第２のチャージポンプCP1x,CP2x,CP3xとを有する。さらに，チャージポンプCPは，遅延回路を構成するシフトレジスタSR1〜SR6を有し，その遅延回路によって，位相差信号PeをオーバーサンプリングクロックFovsでサンプリングした「＋１」または「−１」の信号を遅延する。このシフトレジスタSR1〜SR6は，位相差信号Peのサンプリング信号「＋１」「−１」を図示しないシステムクロックに同期して遅延させ，３組の第１，第２のチャージポンプCP1,CP1x〜CP3,CP3xに異なる遅延タイミングで供給する。
【００２８】
第１のチャージポンプCP1,CP2,CP3は，図３に示した電源電圧VDDに接続された第１の電流源I1とPMOSトランジスタP1とで構成される。同様に，第２のチャージポンプCP1x,CP2x,CP3xは，図３に示したグランドに接続された第２の電流源I2とNMOSトランジスタN1とで構成される。従って，第１のチャージポンプCP1,CP2,CP3内のPMOSトランジスタP1は，遅延して供給される位相差信号Peが「＋１」の場合に導通して第１の電流源I1のプッシュ電流を出力する。同様に，第２のチャージポンプCP1x,CP2x,CP3x内のNMOSトランジスタN2は，遅延して供給される位相差信号Peが「−１」の場合に導通して第２の電流源I2のプル電流を出力する。
【００２９】
さらに，第１のチャージポンプCP1,CP2,CP3は，図４の２０−１と図５の２０−２に示す係数生成回路２０からの重み付け係数A1,A2,A3に応じてそれぞれの電流値が重み付けされる。つまり，第１のチャージポンプCP1,CP2,CP3内の第１の電流源I1は，それぞれ，重み付け係数A1,A2,A3に応じてその電流値が可変制御される。同様に，第２のチャージポンプCP1x,CP2x,CP3xも，係数生成回路２０からの重み付け係数A1x,A2x,A3xに応じてそれぞれの電流値が重み付けされ第２の電流源I2の電流値がそれぞれ，重み付け係数A1x,A2x,A3xに応じて可変制御される。
【００３０】
そして，第１のチャージポンプCP1,CP2,CP3が生成する正のチャージ電流であるプッシュ電流と，第２のチャージポンプCP1x,CP2x,CPx3が生成する負のチャージ電流であるプル電流とが，配線結合により加算され，ループフィルタLPFに供給される。
【００３１】
上記の構成のチャージポンプCPは，等化器を構成するトランスバーサル型FIRフィルタと見なすことできる。トランスバーサル型FIRフィルタは，入力信号を遅延させ，複数の乗算器で異なる時間遅延した入力信号をそれぞれのタップ係数と乗算し，各乗算値を加算する。つまり，遅延回路であるシフトレジスタは，FIRフィルタの遅延タップの出力となる遅延信号を生成するとみなすことができる。さらに，重み付け係数A,Axにより制御される電流値は，FIRフィルタの乗算器のタップ係数と見なすことができる。そして，各チャージポンプCP1,CP2,CP3の電流を加算することがFIRフィルタの加算器と見なすことができる。従って，重み付け係数によりチャージポンプ等化器の特性を所望の特性に制御することができる。
【００３２】
ループフィルタLPFは，加算されたチャージ電流を図３に示したようなCR回路で積分し，制御電圧Vcを生成し，電圧制御発振器VCOはその制御電圧Vcに基づいて発振周波数を制御して出力クロックOut_clkを生成する。
【００３３】
本実施の形態におけるPLLは，レプリカ回路１０を有する。レプリカ回路１０は，パルスバースト信号生成部PEM及び加算器ADDとレジスタREG1とを有する積分器を有し，これらの回路により，位相差信号Peをその位相差をデジタル化したデジタル位相差信号Dpeに変換する。
【００３４】
図６は，パルスバースト信号生成部PEMと積分器ADD1,REG1の動作を示す図である。図６のレファレンスクロックRclkとフィードバッククロックFclkと位相差信号Peの関係は，図２（Ａ）と同じである。パルスバースト信号生成部PEMは，位相差信号Peの値「＋１」「０」「−１」と，オーバーサンプリングクロックFovsとの論理積によりパルスバースト信号Pemを生成する。すなわち，時間T1,T2では，位相差信号Peの「＋１」のパルスが，そのパルス幅の間の「＋１」のパルス列からなるパルスバースト信号Pemに変換される。逆に，時間T2では，位相差信号Peの「−１」のパルスが，そのパルス幅の間の「−１」のパルス列からなるパルスバースト信号Pemに変換される。
【００３５】
そして，加算器ADD1とレジスタREG1を有する積分器は，レジスタREG1が加算結果を１クロック遅延させ，加算器ADD1が次のバーストパルスPemと加算することにより，パルスバースト信号Pemを積算する。その結果，デジタル位相差信号Dpeは，位相差信号Peのパルス幅をデジタル値で示す信号となる。言い換えれば，位相差をパルス幅で示すPWM信号が，位相差を振幅値で示すPAM信号に変換されたと見なすことができる。
【００３６】
一方，PLLループ内のチャージポンプCPは，位相差信号Peのパルス幅をチャージ電流に変換する変換特性Ｋを有する。したがって，上記のデジタル位相差信号Dpeは，このチャージポンプCPが生成してループフィルタLPFに入力するチャージ電流に対応する。
【００３７】
レプリカ回路１０は，理想的なループフィルタLPFの伝達特性lpf(S)と，電圧制御発振器VCOの伝達特性1/Sとを有するデジタルフィルタ１２を有する。つまり，デジタルフィルタ１２は，PLLループ内のループフィルタLPFと電圧制御発振器VCOの理想的な，例えばリニアな，伝達特性を有する。ここで，伝達特性lpf(S)はS関数と呼ばれるものであり，デジタルフィルタ１２ではZ関数lpk(Z)に置き換えられる。また，伝達関数1/Sは積分器の関数であり，これもデジタルフィルタ１２ではZ関数1/Zで置き換えられる。
【００３８】
このデジタルフィルタ１２は，例えばタップ係数に応じて伝達特性を任意の特性に制御できるトランスバーサル型FIRフィルタで構成される。
【００３９】
デジタルフィルタ１２は，デジタル位相差信号Dpeを入力して，理想的な伝達特性により，出力クロックOut_clkの周波数または制御電圧Vcに対応したデジタルのレプリカ出力Routを生成する。レプリカ出力Routは，例えば，８ビットまたは１０ビットの適切な分解能を有する。
【００４０】
レプリカ回路１０は，さらに差分回路DEFを有し，差分回路DEFは，デジタルレプリカ出力Routと，レファレンスクロックRclkに基づく周波数または制御電圧に対応した基準値REFとの差分値（誤差）Doutを出力する。この基準値REFは，したがって，理想値である。このデジタルの差分値Doutは，レジスタREG2にラッチされる。
【００４１】
以上のとおり，レプリカ回路１０は，PLLループで生成された出力クロックOut_clkのジッタ（位相のゆらぎ）を有する位相差信号Peのパルス幅（位相差）をあらわすデジタル値Dpeから，LPFとVCOの理想的な伝達特性を有するデジタルフィルタ１２により，PLLループ内の出力クロックOut_clkの周波数または制御電圧Vcに対応したデジタルのレプリカ出力Routを生成する。つまり，レプリカ出力Routは，PLLループ内でモニタが困難な出力クロックOut_clkの周波数または制御電圧Vcを再現したものである。
【００４２】
係数生成回路２０−１，２０−２は，このレプリカ出力Routの基準値REFとの差分値（誤差）Doutに基づいて，チャージポンプ等化器CPの重み係数A1,A1x,A2,A2x,A3,A3xを生成する。係数生成回路２０−１は，誤差Doutと，誤差Doutが生成されるタイミングまで遅延させた位相差信号Peとの相関値を求める乗算器M1,M1x,M2,M2x,M3,M3xを有する。位相差信号Peに与える遅延は，遅延回路を構成するシフトレジスタSR3〜SR16により生成される。すなわち，レプリカ回路１０の入力から出力までの遅延時間D1は，チャージポンプCP1,CP1xに位相差信号Peを供給するシフトレジスタSR2の出力から乗算器M1,M1xに位相差信号Peを供給するシフトレジスタSR12の出力までの遅延時間D1と等しい。他のチャージポンプCP2,CP2x，CP3,CP3xと乗算器M2,M2x,M3,M3xについても，それぞれに位相差信号Peを供給するシフトレジスタSR4，SR6の出力からシフトレジスタSR14,SR15の出力までの遅延時間もD1である。
【００４３】
これらの乗算器が求める相関値は，レプリカ回路１０が出力する誤差Doutのうち，その誤差を発生させた位相差信号Peとの相関が強い誤差Doutである。そして，係数生成回路２０は，乗算器が求めた相関値AM1,AM1x,AM2,AM2x,AM3,AM3xを，所定の減衰率で積分して，各チャージポンプCP1,CP1x,CP2,CP2x,CP3,CP3xに与える重み付け係数A1,A1x,A2,A2x,A3,A3xを生成する。
【００４４】
図５は，係数生成回路２０を構成する回路２０−１と２０−２の回路図である。図５中の回路２０−１とチャージポンプ等化器CPは，図４と同じである。回路２０−２は，係数生成回路２０−１の乗算器M1〜M3xの出力とチャージポンプCP1〜CP3xとの間にそれぞれ設けられる。回路２０−２は，乗算器M1〜M3xが求めた相関値AM1〜AM3xをラッチするレジスタREG3と，それに減衰係数μを乗算する乗算器M10と，加算器ADD10と，加算結果を１クロック遅延させるレジスタREG4とを有する。この回路２０−２により，係数生成回路２０−１の乗算器M1〜M3xが求めた相関値AM1〜AM3xが，それぞれ，乗算器M10にて減衰係数μで減衰され，加算器ADD10とレジスタREG4とを有する積分器で積分され，重み付け係数A1〜A3xが生成される。
【００４５】
したがって，重み付け係数A1〜A3xは，回路２０−２により相関値AM1〜AM3xの高周波がカットされて平滑化した値に対応する。
【００４６】
係数生成回路２０が求めた重み付け係数A1〜A3xが，各チャージポンプCP1〜CP3xに負帰還され，それらの重み付け係数に応じてチャージポンプのチャージ電流が可変制御される。重み付け係数が負帰還されるので，誤差Doutがゼロになるように，チャージポンプ等化器CPが加算電流Icpを生成する。例えば，チャージポンプ等化器での重み付け係数による電流値の可変制御は，重み付け係数が大きいほど制御電圧Vcまたは出力クロックOut_clkのジッタが少なくなるような電流値になるように行われる。その結果，PLLループにより生成される出力クロックOut_clkは，レファレンスクロックRclkに位相同期した理想的な周波数と位相を有する出力クロックに収束する。
【００４７】
つまり，チャージポンプCPのチャージ電流のアンバランスと，ループフィルタLPF及び電圧制御発振器VCOのノンリニアな伝達特性とが，チャージポンプ等化器CPの伝達特性により修正され，チャージポンプのチャージ電流がバランスしリニアな伝達特性のループフィルタLPFや発振器VCOを有するPLLループが生成すべき周波数と位相を有する出力クロックOut_clkを生成することができる。
【００４８】
図７は，デジタルフィルタの回路例を示す図である。デジタルフィルタ１２は，図７に示したトランスバーサルFIRフィルタにより実現できる。このFIRフィルタは，入力されるデジタルの誤差信号DpeをクロックCLKで遅延させる３つのフリップフロップFF1,FF2,FF3と，それぞれ遅延した誤差信号Dpeにタップ係数B1,B2,B3をそれぞれ乗算する乗算器M21,M22,M23と，乗算器の出力を加算する加算器ADD20と，加算器ADD20の加算出力をクロックCLKに同期してラッチするフリップフロップFF4とを有する。レプリカ出力Routは，フリップフロップFF4から出力される。上記の３つの遅延フリップフロップと３つの乗算器は一例であり，実際にはもっと多くのフリップフロップと乗算器が設けられる。
【００４９】
そして，タップ係数B1,B2,B3を適宜設定することで，デジタルフィルタ１２の伝達特性を任意の特性に設定することができる。図４で説明したとおり，このデジタルフィルタ１２は，理想的なループフィルタLPFの伝達特性lpf(Z)と，電圧制御発振器VCOの伝達特性1/Zとを有する。
【００５０】
以上の通り，本実施の形態におけるPLLでは，チャージポンプCPを等化器構成にし，レプリカ回路１０で位相差信号Peに対応する出力クロックの周波数データを生成し，その周波数データと理想の周波数データとの差分（誤差）がゼロになるように，チャージポンプ等化器の伝達特性が制御される。したがって，PLLをLSIのチップに搭載しても，ジッタが少ない高速クロックOut_clkを生成することができる。
【００５１】
本実施の形態におけるPLLは，PLLループ内のチャージポンプ，ループフィルタ，電圧制御発振器などのアナログ回路が有する製造ばらつきに起因するアンバランスや，ノンリニアな伝達特性に起因して，出力クロックに発生するジッタを，製造ばらつきの影響を受けにくいデジタルのレプリカ回路と係数生成回路と，その係数でジッタを抑制するように伝達特性が制御されるチャージポンプ等化器とにより抑制することができる。
【００５２】
以上の実施の形態をまとめると，次の付記のとおりである。
【００５３】
（付記１）
基準クロックとフィードバッククロックとの位相を比較し位相差信号を出力する位相比較器と，
前記位相差信号を遅延し，異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプを有し，当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と，
前記チャージ電流に基づいて制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数を有する出力クロックを生成する電圧制御発振器と，
前記出力ロックを分周して前記フィードバッククロックを生成する分周器と，
前記ループフィルタと電圧制御発振器の理想特性を持ち，前記位相差信号の位相差を有する位相差デジタル値を入力して前記理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し，前記レプリカ出力と理想出力との誤差信号を出力するレプリカ回路と，
前記誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し，前記複数のチャージポンプそれぞれに負帰還する係数生成回路とを有し，
前記複数のチャージポンプは前記チャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成するＰＬＬ。
【００５４】
（付記２）
付記１において，
前記位相差信号は，前記基準クロックがフィードバッククロックより位相が進み又は遅れの第１の場合に第１の値を当該位相差時間有する第１の位相差信号と，前記第１の場合と逆の第２の場合に第２の値を前記位相差時間有する第２の位相差信号とを有し，
前記チャージポンプ等化器内の前記複数のチャージポンプはそれぞれ，前記第１の位相差信号に応じて正のチャージ電流を生成する第１のチャージポンプと，前記第２の位相差信号に応じて負のチャージ電流を生成する第２のチャージポンプとを有し，
前記チャージポンプ等化器は，前記複数のチャージポンプの正および負のチャージ電流を加算して出力するＰＬＬ。
【００５５】
（付記３）
付記２において，
前記相関値は前記誤差信号とそれに対応する時間の位相差信号との相関値であるＰＬＬ。
【００５６】
（付記４）
付記３において，
前記係数生成回路は，前記誤差信号とそれに対応する時間の位相差信号とを乗算する第１および第２の乗算器と，前記第１及び第２の乗算器出力をそれぞれ平滑化する第１および第２の平滑化回路とを，前記複数のチャージポンプの第１および第２のチャージポンプそれぞれに対応して複数有し，
前記複数の第１および第２の平滑化回路の出力が，重み付け係数として，前記複数の第１および第２のチャージポンプにそれぞれ負帰還されるＰＬＬ。
【００５７】
（付記５）
付記４において，
さらに，前記位相差信号を遅延させ，異なる遅延時間の位相差信号を前記複数のチャージポンプにそれぞれ供給する第１の遅延回路と，
前記異なる遅延時間の位相差信号をそれぞれ前記レプリカ回路の遅延時だけ遅延させて，前記複数の第１および第２の乗算器に供給する第２の遅延回路とを有するＰＬＬ。
【００５８】
（付記６）
付記４または５において，
前記第１および第２の平滑化回路は，前記乗算器出力に減衰係数を乗算し，当該乗算された値を積分するＰＬＬ。
【００５９】
（付記７）
付記２において，
前記レプリカ回路は，前記第１の位相差信号の第１の値と前記第２の位相差信号の第２の値とをオーバーサンプルクロックに同期して積分し前記位相差デジタル値を生成する積分器と，前記レプリカ出力と理想出力との誤差信号を生成する差分回路とを有するＰＬＬ。
【００６０】
（付記８）
付記１〜７のいずれかにおいて，
前記デジタルフィルタは，入力信号を異なる時間遅延させた複数の遅延入力信号と，タップ係数とをそれぞれ乗算する複数の乗算器と，前記複数の乗算器の出力を加算する加算器とを有するFIRフィルタで構成されるＰＬＬ。
【００６１】
（付記９）
付記２において，
前記第１のチャージポンプは，電源電圧に接続され前記正のチャージ電流を生成するＰＭＯＳトランジスタを有し，
前記第２のチャージポンプは，グランドに接続され前記負のチャージ電流を生成するＮＭＯＳトランジスタを有し，
前記複数のチャージポンプでは，それぞれ，前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが接続され，前記正および負のチャージ電流が加算されるＰＬＬ。
【００６２】
（付記１０）
付記２において，
前記ループフィルタは，前記加算されたチャージ電流を積分するＣＲフィルタを有するＰＬＬ。
【００６３】
（付記１１）
付記２において，
前記電圧制御発振器は，ＬＣ発振器を有し，前記制御電圧に応じて前記ＬＣ発振器の容量値が可変制御されるＰＬＬ。
【符号の説明】
【００６４】
ＰＦＤ：位相比較器 ＣＰ：チャージポンプ
ＳＲ１〜ＳＲ１６：第１，第２の遅延回路 ＬＰＦ：ループフィルタ
ＶＣＯ：電圧制御発振器 ＤＩＶ：分周器
１０：レプリカ回路 Ｒｏｕｔ：レプリカ出力
Ｄｏｕｔ：誤差信号 ２０：係数生成回路
Ａ１〜Ａ３ｘ：重み付け係数 １２：デジタルフィルタ
【技術分野】
【０００１】
本発明は，ＰＬＬに関する。
【背景技術】
【０００２】
ＰＬＬは，基準クロックに位相同期した高周波クロックを生成するシンセサイザとして，ＲＦ送受信器に搭載される。ＲＦ（高周波）送受信器は，低雑音で高い周波数帯域（例えばGHz）で安定したローカル発振クロックを必要とする。そのようなローカル発振クロックを生成するＰＬＬシンセサイザは，ジッタが少なく周波数が安定した高周波クロックを生成することが要求される。
【０００３】
ＰＬＬシンセサイザは，基準クロックと，出力クロックからフィードバックされるフィードバッククロックとの位相比較を行う位相周波数比較器と，位相比較結果に応じて電流を生成するチャージポンプ回路と，チャージポンプ回路の電流に応じて制御電圧を生成するループフィルタと，制御電圧に応じた周波数で発振する電圧制御発振器と，電圧制御発振器が生成する出力クロックを分周する分周器とを有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１８８５４２号公報
【特許文献２】特開２００７−２６６９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＰＬＬシンセサイザをＣＭＯＳ高周波ＬＳＩに搭載するためには，省電力と省面積の理由から，チャージポンプ回路の電流を小さくし，ループフィルタのＲ／Ｃ定数を小さくすることが必要になる。
【０００６】
しかしながら，チャージポンプの電流を小さくすると正のチャージ電流であるプッシュ電流と負のチャージ電流であるプル電流とのアンバランスが大きくなり，ループフィルタの抵抗や容量を小さくしたことと相まって，ループフィルタにより生成される制御電圧のばらつきが大きくなり，出力クロックのジッタ（位相の変動）の増加を招く。また，ＬＳＩを形成するチップ上ではループフィルタや電圧発振器の特性が理想的なリニア特性からずれてノンリニアな特性になり，出力クロックのジッタの原因になる。
【０００７】
ＲＦ送受信器に搭載されるＰＬＬシンセサイザの出力クロックは，ダウンコンバートミキサのローカルクロックとして使用されるため，出力クロックの位相変動であるジッタの増加は許容することができない。
【０００８】
さらに，チャージポンプ回路の電流制限によりＰＬＬループのループ利得が低下すると，ループフィルタや電圧制御発振器の特性の変動がＰＬＬループの特性に影響しやすくなる。チップ上に設けられたループフィルタや電圧制御発振器は，理想的なリニアな特性からずれた特性を有するため，それによるＰＬＬループの特性への影響は無視できなくなる。
【０００９】
そこで，本発明の目的は，ジッタの少ない出力クロックを生成するＰＬＬシンセサイザを提供することにある。
【課題を解決するための手段】
【００１０】
ＰＬＬの第１の側面は，基準クロックとフィードバッククロックとの位相を比較し位相差信号を出力する位相比較器と，
前記位相差信号を遅延し，異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプを有し，当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と，
前記チャージ電流に基づいて制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数を有する出力クロックを生成する電圧制御発振器と，
前記出力ロックを分周して前記フィードバッククロックを生成する分周器と，
前記ループフィルタと電圧制御発振器の理想特性を持ち，前記位相差信号の位相差を有する位相差デジタル値を入力して前記理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し，前記レプリカ出力と理想出力との誤差信号を出力するレプリカ回路と，
前記誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し，前記複数のチャージポンプそれぞれに負帰還する係数生成回路とを有し，
前記複数のチャージポンプは前記チャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成する。
【発明の効果】
【００１１】
第１の側面によれば，PLLの出力クロックのジッタを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施の形態におけるＰＬＬの概略回路図である。
【図２】フィードバッククロックと基準クロックとの位相関係と位相差信号の一例を示す図である。
【図３】チャージポンプ回路CPとループフィルタLPFの一例の回路図である。
【図４】本実施の形態におけるPLLの詳細構成図である。
【図５】係数生成回路２０を構成する回路２０−１と２０−２の回路図である。
【図６】パルスバースト信号生成部PEMと積分器ADD,REG1の動作を示す図である。
【図７】デジタルフィルタの回路例を示す図である。
【発明を実施するための形態】
【００１３】
図１は，本実施の形態におけるＰＬＬの概略回路図である。図１のＰＬＬは，基準クロックRclkと，出力クロックOut_clkからフィードバックされるフィードバッククロックFclkとの位相比較を行う位相周波数比較器PFDと，位相比較結果を示す位相差信号Peに応じて正または負の電流I_push, I_pullを生成するチャージポンプ回路CPと，チャージポンプ回路CPの電流I_push, I_pullに応じて制御電圧Vcを生成するループフィルタLPFと，制御電圧Vcに応じた周波数で発振する電圧制御発振器VCOと，電圧制御発振器VCOが生成する出力クロックOut_clkを1/N分周する分周器DIVとを有する。
【００１４】
チャージポンプCPは，位相差信号Peの位相差を示すパルス幅を電流値に変換する特性を有し，パルス幅×Ｋ＝電流値とすると，特性Ｋである。また，ループフィルタLPFは，チャージポンプCPが生成する電流値から制御電圧Vcを生成する特性を有し，その特性は，S関数で表されるVc=lpf(S)の特性である。そして，電圧制御発振器VCOは，制御電圧Vcにより可変制御される容量値CのLC発振周波数の出力クロックを生成し，その特性は，積分器を示す関数１／Sである。
【００１５】
位相差信号Peは，基準クロックRclkがフィードバッククロックFclkより位相が進み又は遅れの第１の場合に第１の値を位相差時間有する第１の位相差信号と，第１の場合と逆の位相関係の第２の場合に第２の値を位相差時間有する第２の位相差信号とを有する。そして，チャージポンプ回路CPは，後述するとおり，第１の位相差信号に応じて正のチャージ電流I_pushを生成し，第２の位相差信号に応じて負のチャージ電流I_pullを生成する。
【００１６】
ループフィルタLPFは，後述するとおり，RC回路であり，正，負のチャージ電流I_push, I_pullを容量に充電して制御電圧Vcを生成する。例えば，電源電圧から供給される正のチャージ電流I_pushが生成されると制御電圧Vcは上昇し，グランドに引き抜かれる負のチャージ電流I_pullが生成されると制御電圧Vcは下降する。そして，電圧制御発振器VCOは，例えば，LC発振回路を有し，制御電圧VcによってLC発振回路の容量値が増減するように制御され，発振周波数が可変制御される。
【００１７】
以下の実施の形態では，（Ａ）フィードバッククロックFckの位相が基準クロックRclkより進んでいる場合は，チャージポンプCPが正のチャージ電流I_pushを生成し，制御電圧Vcが上昇し，電圧制御発振器VCOが出力クロックOut_clkの周波数を低減させてフィードバッククロックFclkの位相を遅らせ，逆に，（Ｂ）フィードバッククロックFckの位相が基準クロックRclkより遅れている場合は，チャージポンプCPが負のチャージ電流I_pullを生成し，制御電圧Vcが下降し，電圧制御発振器VCOが出力クロックOut_clkの周波数を上昇させてフィードバッククロックFclkの位相を進めさせるものとする。ただし，上記と逆の関係であってもよい。
【００１８】
図２は，上記のフィードバッククロックと基準クロックとの位相関係と位相比較器PFDが生成する位相差信号の一例を示す図である。図２（Ａ）は，時間T1,T2でフィードバッククロックFckの位相が基準クロックRclkより進んでいる場合である。この場合は，位相差信号Peは，時間T1, T2でレファレンスクロックRclkに同期して位相差期間中「+１」の値になる第１の位相差信号になる。その結果，上記の通り，チャージポンプCPが正のチャージ電流I_pushを生成し，制御電圧Vcが上昇し，電圧制御発振器VCOが出力クロックOut_clkの周波数を下降させる。この制御により，時間T3では，フィードバッククロックFclkの位相が基準クロックRclkより遅れ，位相差信号Peは，位相差期間中「−１」の値になる第２の位相差信号になる。
【００１９】
一方，図２（Ｂ）は，時間T4,T5でフィードバッククロックFckの位相が基準クロックRclkより遅れている場合である。この場合は，位相差信号Peは，時間T4, T5でレファレンスクロックに同期して位相差期間中「−１」の値になる第２の位相差信号になる。その結果，上記の通り，チャージポンプCPが負のチャージ電流I_pullを生成し，制御電圧Vcが降下し，電圧制御発振器VCOが出力クロックOut_clkの周波数を上昇させる。この制御により，時間T6では，フィードバッククロックFclkの位相が基準クロックRclkより進んで，位相差信号Peは，位相差期間中「＋１」の値になる第１の位相差信号になる。
【００２０】
図３は，チャージポンプ回路CPとループフィルタLPFの一例の回路図である。チャージポンプ回路CPは，電源VDD側に接続された第１の電流源I1と，PMOSトランジスタP1と，NMOSトランジスタN2と，グランドGNDに接続された第２の電流源I2とを有する。PMOSトランジスタP1は，位相比較器PFDが生成する第１の位相差信号（＋１）に応答して導通し，第１の電流源I1の電流を正のチャージ電流I_pushとして出力する。一方，NMOSトランジスタN2は，位相比較器PFDが生成する第２の位相差信号（−１）に応答して導通し，第２の電流源I2の電流を負のチャージ電流I_pullとして出力する。
【００２１】
PMOSトランジスタP1，NMOSトランジスタN2が上記の動作をするように，第１の位相差信号（＋１）は，図示しない論理回路を介してPMOSトランジスタP1を導通させるLレベル信号としてそのゲートに与えられ，第２の位相差信号（−１）も，論理回路を介してNMOSトランジスタN2を導通させるHレベル信号としてそのゲートに与えられる。
【００２２】
図３に示されたループフィルタLPFは，３次のCR回路であり，抵抗R1と容量C1を有する
１次のCR回路，容量C2を有する２次のCR回路，抵抗R2と容量C3を有する３次のCR回路とを有する。ループフィルタLPFは，チャージポンプ回路CPが生成する正のチャージ電流I_pushと負のチャージ電流I_pullとを容量C1,C2,C3に充電するCR回路である。つまり，正のチャージ電流I_pushが長い時間発生すると，ループフィルタLPFの出力である制御電圧Vcの電圧が上昇し，逆に，負のチャージ電流I_pullが長い時間発生すると，制御電圧Vcの電圧は下降する。
【００２３】
従来のPLLは，LSIのチップ上に搭載された場合，チャージ電流を小さくしループフィルタLPFや電圧制御発振器VCOのRLC素子を小さくすることが望まれる。チャージ電流を小さくしたことで，チャージポンプCP内の正のチャージ電流と負のチャージ電流とのアンバランスが大きくなる。このようなチャージ電流のアンバランスは，ループフィルタLPFの抵抗や容量を小さくしたことと相まって，ループフィルタLPFにより生成される制御電圧Vcのばらつきが大きくなり，出力クロックOut_clkのジッタを増加させる。また，LSIのチップ上ではループフィルタや電圧発振器の特性が理想的なリニア特性からずれてノンリニアになり，出力クロックOut_clkのジッタの原因になる。
【００２４】
そこで本実施の形態のPLLは，チャージポンプCPを等化器で構成し，その等化器の特性を重み付け係数A,Axで制御する。この重み付け係数A,Axにより，チャージポンプ等化器CPの特性が制御され，チャージポンプCPのチャージ電流のアンバランスとループフィルタLPF及び発振器VCOのノンリニアな特性とがキャンセルされる。言い換えれば，等化器で構成されるチャージポンプCPに，PLLループ内のチャージポンプとループフィルタLPFと電圧制御発振器VCOの理想特性からのずれをキャンセルする逆特性を持たせて，出力クロックOut_clkのジッタを抑制する。具体的には，後述するとおり，重み付け係数A,Axによりチャージポンプの等化器の周波数特性を制御する。
【００２５】
図１に示すとおり，本実施の形態のPLLは，ループフィルタと電圧制御発振器の理想特性を持ち，位相差信号Peの位相差を有する位相差デジタル値を入力して理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し，レプリカ出力と理想出力との誤差信号Doutを出力するレプリカ回路１０と，誤差信号Doutから重み付け係数A,Axを生成する係数生成回路２０とを有する。
【００２６】
図４は，本実施の形態におけるPLLの詳細構成図である。また，図５は，本実施の形態におけるPLLの係数生成回路２０の一部２０−２を示す回路図である。図４内の係数生成回路２０−１と図５の回路２０−２とにより，係数生成回路が構成される。
【００２７】
本実施の形態におけるPLLは，まず，チャージポンプCPは，正のチャージ電流をそれぞれ生成する３つの第１のチャージポンプCP1,CP2,CP3と，負のチャージ電流をそれぞれ生成する３つの第２のチャージポンプCP1x,CP2x,CP3xとを有する。さらに，チャージポンプCPは，遅延回路を構成するシフトレジスタSR1〜SR6を有し，その遅延回路によって，位相差信号PeをオーバーサンプリングクロックFovsでサンプリングした「＋１」または「−１」の信号を遅延する。このシフトレジスタSR1〜SR6は，位相差信号Peのサンプリング信号「＋１」「−１」を図示しないシステムクロックに同期して遅延させ，３組の第１，第２のチャージポンプCP1,CP1x〜CP3,CP3xに異なる遅延タイミングで供給する。
【００２８】
第１のチャージポンプCP1,CP2,CP3は，図３に示した電源電圧VDDに接続された第１の電流源I1とPMOSトランジスタP1とで構成される。同様に，第２のチャージポンプCP1x,CP2x,CP3xは，図３に示したグランドに接続された第２の電流源I2とNMOSトランジスタN1とで構成される。従って，第１のチャージポンプCP1,CP2,CP3内のPMOSトランジスタP1は，遅延して供給される位相差信号Peが「＋１」の場合に導通して第１の電流源I1のプッシュ電流を出力する。同様に，第２のチャージポンプCP1x,CP2x,CP3x内のNMOSトランジスタN2は，遅延して供給される位相差信号Peが「−１」の場合に導通して第２の電流源I2のプル電流を出力する。
【００２９】
さらに，第１のチャージポンプCP1,CP2,CP3は，図４の２０−１と図５の２０−２に示す係数生成回路２０からの重み付け係数A1,A2,A3に応じてそれぞれの電流値が重み付けされる。つまり，第１のチャージポンプCP1,CP2,CP3内の第１の電流源I1は，それぞれ，重み付け係数A1,A2,A3に応じてその電流値が可変制御される。同様に，第２のチャージポンプCP1x,CP2x,CP3xも，係数生成回路２０からの重み付け係数A1x,A2x,A3xに応じてそれぞれの電流値が重み付けされ第２の電流源I2の電流値がそれぞれ，重み付け係数A1x,A2x,A3xに応じて可変制御される。
【００３０】
そして，第１のチャージポンプCP1,CP2,CP3が生成する正のチャージ電流であるプッシュ電流と，第２のチャージポンプCP1x,CP2x,CPx3が生成する負のチャージ電流であるプル電流とが，配線結合により加算され，ループフィルタLPFに供給される。
【００３１】
上記の構成のチャージポンプCPは，等化器を構成するトランスバーサル型FIRフィルタと見なすことできる。トランスバーサル型FIRフィルタは，入力信号を遅延させ，複数の乗算器で異なる時間遅延した入力信号をそれぞれのタップ係数と乗算し，各乗算値を加算する。つまり，遅延回路であるシフトレジスタは，FIRフィルタの遅延タップの出力となる遅延信号を生成するとみなすことができる。さらに，重み付け係数A,Axにより制御される電流値は，FIRフィルタの乗算器のタップ係数と見なすことができる。そして，各チャージポンプCP1,CP2,CP3の電流を加算することがFIRフィルタの加算器と見なすことができる。従って，重み付け係数によりチャージポンプ等化器の特性を所望の特性に制御することができる。
【００３２】
ループフィルタLPFは，加算されたチャージ電流を図３に示したようなCR回路で積分し，制御電圧Vcを生成し，電圧制御発振器VCOはその制御電圧Vcに基づいて発振周波数を制御して出力クロックOut_clkを生成する。
【００３３】
本実施の形態におけるPLLは，レプリカ回路１０を有する。レプリカ回路１０は，パルスバースト信号生成部PEM及び加算器ADDとレジスタREG1とを有する積分器を有し，これらの回路により，位相差信号Peをその位相差をデジタル化したデジタル位相差信号Dpeに変換する。
【００３４】
図６は，パルスバースト信号生成部PEMと積分器ADD1,REG1の動作を示す図である。図６のレファレンスクロックRclkとフィードバッククロックFclkと位相差信号Peの関係は，図２（Ａ）と同じである。パルスバースト信号生成部PEMは，位相差信号Peの値「＋１」「０」「−１」と，オーバーサンプリングクロックFovsとの論理積によりパルスバースト信号Pemを生成する。すなわち，時間T1,T2では，位相差信号Peの「＋１」のパルスが，そのパルス幅の間の「＋１」のパルス列からなるパルスバースト信号Pemに変換される。逆に，時間T2では，位相差信号Peの「−１」のパルスが，そのパルス幅の間の「−１」のパルス列からなるパルスバースト信号Pemに変換される。
【００３５】
そして，加算器ADD1とレジスタREG1を有する積分器は，レジスタREG1が加算結果を１クロック遅延させ，加算器ADD1が次のバーストパルスPemと加算することにより，パルスバースト信号Pemを積算する。その結果，デジタル位相差信号Dpeは，位相差信号Peのパルス幅をデジタル値で示す信号となる。言い換えれば，位相差をパルス幅で示すPWM信号が，位相差を振幅値で示すPAM信号に変換されたと見なすことができる。
【００３６】
一方，PLLループ内のチャージポンプCPは，位相差信号Peのパルス幅をチャージ電流に変換する変換特性Ｋを有する。したがって，上記のデジタル位相差信号Dpeは，このチャージポンプCPが生成してループフィルタLPFに入力するチャージ電流に対応する。
【００３７】
レプリカ回路１０は，理想的なループフィルタLPFの伝達特性lpf(S)と，電圧制御発振器VCOの伝達特性1/Sとを有するデジタルフィルタ１２を有する。つまり，デジタルフィルタ１２は，PLLループ内のループフィルタLPFと電圧制御発振器VCOの理想的な，例えばリニアな，伝達特性を有する。ここで，伝達特性lpf(S)はS関数と呼ばれるものであり，デジタルフィルタ１２ではZ関数lpk(Z)に置き換えられる。また，伝達関数1/Sは積分器の関数であり，これもデジタルフィルタ１２ではZ関数1/Zで置き換えられる。
【００３８】
このデジタルフィルタ１２は，例えばタップ係数に応じて伝達特性を任意の特性に制御できるトランスバーサル型FIRフィルタで構成される。
【００３９】
デジタルフィルタ１２は，デジタル位相差信号Dpeを入力して，理想的な伝達特性により，出力クロックOut_clkの周波数または制御電圧Vcに対応したデジタルのレプリカ出力Routを生成する。レプリカ出力Routは，例えば，８ビットまたは１０ビットの適切な分解能を有する。
【００４０】
レプリカ回路１０は，さらに差分回路DEFを有し，差分回路DEFは，デジタルレプリカ出力Routと，レファレンスクロックRclkに基づく周波数または制御電圧に対応した基準値REFとの差分値（誤差）Doutを出力する。この基準値REFは，したがって，理想値である。このデジタルの差分値Doutは，レジスタREG2にラッチされる。
【００４１】
以上のとおり，レプリカ回路１０は，PLLループで生成された出力クロックOut_clkのジッタ（位相のゆらぎ）を有する位相差信号Peのパルス幅（位相差）をあらわすデジタル値Dpeから，LPFとVCOの理想的な伝達特性を有するデジタルフィルタ１２により，PLLループ内の出力クロックOut_clkの周波数または制御電圧Vcに対応したデジタルのレプリカ出力Routを生成する。つまり，レプリカ出力Routは，PLLループ内でモニタが困難な出力クロックOut_clkの周波数または制御電圧Vcを再現したものである。
【００４２】
係数生成回路２０−１，２０−２は，このレプリカ出力Routの基準値REFとの差分値（誤差）Doutに基づいて，チャージポンプ等化器CPの重み係数A1,A1x,A2,A2x,A3,A3xを生成する。係数生成回路２０−１は，誤差Doutと，誤差Doutが生成されるタイミングまで遅延させた位相差信号Peとの相関値を求める乗算器M1,M1x,M2,M2x,M3,M3xを有する。位相差信号Peに与える遅延は，遅延回路を構成するシフトレジスタSR3〜SR16により生成される。すなわち，レプリカ回路１０の入力から出力までの遅延時間D1は，チャージポンプCP1,CP1xに位相差信号Peを供給するシフトレジスタSR2の出力から乗算器M1,M1xに位相差信号Peを供給するシフトレジスタSR12の出力までの遅延時間D1と等しい。他のチャージポンプCP2,CP2x，CP3,CP3xと乗算器M2,M2x,M3,M3xについても，それぞれに位相差信号Peを供給するシフトレジスタSR4，SR6の出力からシフトレジスタSR14,SR15の出力までの遅延時間もD1である。
【００４３】
これらの乗算器が求める相関値は，レプリカ回路１０が出力する誤差Doutのうち，その誤差を発生させた位相差信号Peとの相関が強い誤差Doutである。そして，係数生成回路２０は，乗算器が求めた相関値AM1,AM1x,AM2,AM2x,AM3,AM3xを，所定の減衰率で積分して，各チャージポンプCP1,CP1x,CP2,CP2x,CP3,CP3xに与える重み付け係数A1,A1x,A2,A2x,A3,A3xを生成する。
【００４４】
図５は，係数生成回路２０を構成する回路２０−１と２０−２の回路図である。図５中の回路２０−１とチャージポンプ等化器CPは，図４と同じである。回路２０−２は，係数生成回路２０−１の乗算器M1〜M3xの出力とチャージポンプCP1〜CP3xとの間にそれぞれ設けられる。回路２０−２は，乗算器M1〜M3xが求めた相関値AM1〜AM3xをラッチするレジスタREG3と，それに減衰係数μを乗算する乗算器M10と，加算器ADD10と，加算結果を１クロック遅延させるレジスタREG4とを有する。この回路２０−２により，係数生成回路２０−１の乗算器M1〜M3xが求めた相関値AM1〜AM3xが，それぞれ，乗算器M10にて減衰係数μで減衰され，加算器ADD10とレジスタREG4とを有する積分器で積分され，重み付け係数A1〜A3xが生成される。
【００４５】
したがって，重み付け係数A1〜A3xは，回路２０−２により相関値AM1〜AM3xの高周波がカットされて平滑化した値に対応する。
【００４６】
係数生成回路２０が求めた重み付け係数A1〜A3xが，各チャージポンプCP1〜CP3xに負帰還され，それらの重み付け係数に応じてチャージポンプのチャージ電流が可変制御される。重み付け係数が負帰還されるので，誤差Doutがゼロになるように，チャージポンプ等化器CPが加算電流Icpを生成する。例えば，チャージポンプ等化器での重み付け係数による電流値の可変制御は，重み付け係数が大きいほど制御電圧Vcまたは出力クロックOut_clkのジッタが少なくなるような電流値になるように行われる。その結果，PLLループにより生成される出力クロックOut_clkは，レファレンスクロックRclkに位相同期した理想的な周波数と位相を有する出力クロックに収束する。
【００４７】
つまり，チャージポンプCPのチャージ電流のアンバランスと，ループフィルタLPF及び電圧制御発振器VCOのノンリニアな伝達特性とが，チャージポンプ等化器CPの伝達特性により修正され，チャージポンプのチャージ電流がバランスしリニアな伝達特性のループフィルタLPFや発振器VCOを有するPLLループが生成すべき周波数と位相を有する出力クロックOut_clkを生成することができる。
【００４８】
図７は，デジタルフィルタの回路例を示す図である。デジタルフィルタ１２は，図７に示したトランスバーサルFIRフィルタにより実現できる。このFIRフィルタは，入力されるデジタルの誤差信号DpeをクロックCLKで遅延させる３つのフリップフロップFF1,FF2,FF3と，それぞれ遅延した誤差信号Dpeにタップ係数B1,B2,B3をそれぞれ乗算する乗算器M21,M22,M23と，乗算器の出力を加算する加算器ADD20と，加算器ADD20の加算出力をクロックCLKに同期してラッチするフリップフロップFF4とを有する。レプリカ出力Routは，フリップフロップFF4から出力される。上記の３つの遅延フリップフロップと３つの乗算器は一例であり，実際にはもっと多くのフリップフロップと乗算器が設けられる。
【００４９】
そして，タップ係数B1,B2,B3を適宜設定することで，デジタルフィルタ１２の伝達特性を任意の特性に設定することができる。図４で説明したとおり，このデジタルフィルタ１２は，理想的なループフィルタLPFの伝達特性lpf(Z)と，電圧制御発振器VCOの伝達特性1/Zとを有する。
【００５０】
以上の通り，本実施の形態におけるPLLでは，チャージポンプCPを等化器構成にし，レプリカ回路１０で位相差信号Peに対応する出力クロックの周波数データを生成し，その周波数データと理想の周波数データとの差分（誤差）がゼロになるように，チャージポンプ等化器の伝達特性が制御される。したがって，PLLをLSIのチップに搭載しても，ジッタが少ない高速クロックOut_clkを生成することができる。
【００５１】
本実施の形態におけるPLLは，PLLループ内のチャージポンプ，ループフィルタ，電圧制御発振器などのアナログ回路が有する製造ばらつきに起因するアンバランスや，ノンリニアな伝達特性に起因して，出力クロックに発生するジッタを，製造ばらつきの影響を受けにくいデジタルのレプリカ回路と係数生成回路と，その係数でジッタを抑制するように伝達特性が制御されるチャージポンプ等化器とにより抑制することができる。
【００５２】
以上の実施の形態をまとめると，次の付記のとおりである。
【００５３】
（付記１）
基準クロックとフィードバッククロックとの位相を比較し位相差信号を出力する位相比較器と，
前記位相差信号を遅延し，異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプを有し，当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と，
前記チャージ電流に基づいて制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数を有する出力クロックを生成する電圧制御発振器と，
前記出力ロックを分周して前記フィードバッククロックを生成する分周器と，
前記ループフィルタと電圧制御発振器の理想特性を持ち，前記位相差信号の位相差を有する位相差デジタル値を入力して前記理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し，前記レプリカ出力と理想出力との誤差信号を出力するレプリカ回路と，
前記誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し，前記複数のチャージポンプそれぞれに負帰還する係数生成回路とを有し，
前記複数のチャージポンプは前記チャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成するＰＬＬ。
【００５４】
（付記２）
付記１において，
前記位相差信号は，前記基準クロックがフィードバッククロックより位相が進み又は遅れの第１の場合に第１の値を当該位相差時間有する第１の位相差信号と，前記第１の場合と逆の第２の場合に第２の値を前記位相差時間有する第２の位相差信号とを有し，
前記チャージポンプ等化器内の前記複数のチャージポンプはそれぞれ，前記第１の位相差信号に応じて正のチャージ電流を生成する第１のチャージポンプと，前記第２の位相差信号に応じて負のチャージ電流を生成する第２のチャージポンプとを有し，
前記チャージポンプ等化器は，前記複数のチャージポンプの正および負のチャージ電流を加算して出力するＰＬＬ。
【００５５】
（付記３）
付記２において，
前記相関値は前記誤差信号とそれに対応する時間の位相差信号との相関値であるＰＬＬ。
【００５６】
（付記４）
付記３において，
前記係数生成回路は，前記誤差信号とそれに対応する時間の位相差信号とを乗算する第１および第２の乗算器と，前記第１及び第２の乗算器出力をそれぞれ平滑化する第１および第２の平滑化回路とを，前記複数のチャージポンプの第１および第２のチャージポンプそれぞれに対応して複数有し，
前記複数の第１および第２の平滑化回路の出力が，重み付け係数として，前記複数の第１および第２のチャージポンプにそれぞれ負帰還されるＰＬＬ。
【００５７】
（付記５）
付記４において，
さらに，前記位相差信号を遅延させ，異なる遅延時間の位相差信号を前記複数のチャージポンプにそれぞれ供給する第１の遅延回路と，
前記異なる遅延時間の位相差信号をそれぞれ前記レプリカ回路の遅延時だけ遅延させて，前記複数の第１および第２の乗算器に供給する第２の遅延回路とを有するＰＬＬ。
【００５８】
（付記６）
付記４または５において，
前記第１および第２の平滑化回路は，前記乗算器出力に減衰係数を乗算し，当該乗算された値を積分するＰＬＬ。
【００５９】
（付記７）
付記２において，
前記レプリカ回路は，前記第１の位相差信号の第１の値と前記第２の位相差信号の第２の値とをオーバーサンプルクロックに同期して積分し前記位相差デジタル値を生成する積分器と，前記レプリカ出力と理想出力との誤差信号を生成する差分回路とを有するＰＬＬ。
【００６０】
（付記８）
付記１〜７のいずれかにおいて，
前記デジタルフィルタは，入力信号を異なる時間遅延させた複数の遅延入力信号と，タップ係数とをそれぞれ乗算する複数の乗算器と，前記複数の乗算器の出力を加算する加算器とを有するFIRフィルタで構成されるＰＬＬ。
【００６１】
（付記９）
付記２において，
前記第１のチャージポンプは，電源電圧に接続され前記正のチャージ電流を生成するＰＭＯＳトランジスタを有し，
前記第２のチャージポンプは，グランドに接続され前記負のチャージ電流を生成するＮＭＯＳトランジスタを有し，
前記複数のチャージポンプでは，それぞれ，前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが接続され，前記正および負のチャージ電流が加算されるＰＬＬ。
【００６２】
（付記１０）
付記２において，
前記ループフィルタは，前記加算されたチャージ電流を積分するＣＲフィルタを有するＰＬＬ。
【００６３】
（付記１１）
付記２において，
前記電圧制御発振器は，ＬＣ発振器を有し，前記制御電圧に応じて前記ＬＣ発振器の容量値が可変制御されるＰＬＬ。
【符号の説明】
【００６４】
ＰＦＤ：位相比較器 ＣＰ：チャージポンプ
ＳＲ１〜ＳＲ１６：第１，第２の遅延回路 ＬＰＦ：ループフィルタ
ＶＣＯ：電圧制御発振器 ＤＩＶ：分周器
１０：レプリカ回路 Ｒｏｕｔ：レプリカ出力
Ｄｏｕｔ：誤差信号 ２０：係数生成回路
Ａ１〜Ａ３ｘ：重み付け係数 １２：デジタルフィルタ
【特許請求の範囲】
【請求項１】
基準クロックとフィードバッククロックとの位相を比較し位相差信号を出力する位相比較器と，
前記位相差信号を遅延し，異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプを有し，当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と，
前記チャージ電流に基づいて制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数を有する出力クロックを生成する電圧制御発振器と，
前記出力ロックを分周して前記フィードバッククロックを生成する分周器と，
前記ループフィルタと電圧制御発振器の理想特性を持ち，前記位相差信号の位相差を有する位相差デジタル値を入力して前記理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し，前記レプリカ出力と理想出力との誤差信号を出力するレプリカ回路と，
前記誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し，前記複数のチャージポンプそれぞれに負帰還する係数生成回路とを有し，
前記複数のチャージポンプは前記チャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成するＰＬＬ。
【請求項２】
請求項１において，
前記位相差信号は，前記基準クロックがフィードバッククロックより位相が進み又は遅れの第１の場合に第１の値を当該位相差時間有する第１の位相差信号と，前記第１の場合と逆の第２の場合に第２の値を前記位相差時間有する第２の位相差信号とを有し，
前記チャージポンプ等化器内の前記複数のチャージポンプはそれぞれ，前記第１の位相差信号に応じて正のチャージ電流を生成する第１のチャージポンプと，前記第２の位相差信号に応じて負のチャージ電流を生成する第２のチャージポンプとを有し，
前記チャージポンプ等化器は，前記複数のチャージポンプの正および負のチャージ電流を加算して出力するＰＬＬ。
【請求項３】
請求項２において，
前記相関値は前記誤差信号とそれに対応する時間の位相差信号との相関値であるＰＬＬ。
【請求項４】
請求項３において，
前記係数生成回路は，前記誤差信号とそれに対応する時間の位相差信号とを乗算する第１および第２の乗算器と，前記第１及び第２の乗算器出力をそれぞれ平滑化する第１および第２の平滑化回路とを，前記複数のチャージポンプの第１および第２のチャージポンプそれぞれに対応して複数有し，
前記複数の第１および第２の平滑化回路の出力が，重み付け係数として，前記複数の第１および第２のチャージポンプにそれぞれ負帰還されるＰＬＬ。
【請求項５】
請求項４において，
さらに，前記位相差信号を遅延させ，異なる遅延時間の位相差信号を前記複数のチャージポンプにそれぞれ供給する第１の遅延回路と，
前記異なる遅延時間の位相差信号をそれぞれ前記レプリカ回路の遅延時だけ遅延させて，前記複数の第１および第２の乗算器に供給する第２の遅延回路とを有するＰＬＬ。
【請求項６】
請求項４または５において，
前記第１および第２の平滑化回路は，前記乗算器出力に減衰係数を乗算し，当該乗算された値を積分するＰＬＬ。
【請求項７】
請求項２において，
前記レプリカ回路は，前記第１の位相差信号の第１の値と前記第２の位相差信号の第２の値とをオーバーサンプルクロックに同期して積分し前記位相差デジタル値を生成する積分器と，前記レプリカ出力と理想出力との誤差信号を生成する差分回路とを有するＰＬＬ。
【請求項１】
基準クロックとフィードバッククロックとの位相を比較し位相差信号を出力する位相比較器と，
前記位相差信号を遅延し，異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプを有し，当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と，
前記チャージ電流に基づいて制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数を有する出力クロックを生成する電圧制御発振器と，
前記出力ロックを分周して前記フィードバッククロックを生成する分周器と，
前記ループフィルタと電圧制御発振器の理想特性を持ち，前記位相差信号の位相差を有する位相差デジタル値を入力して前記理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し，前記レプリカ出力と理想出力との誤差信号を出力するレプリカ回路と，
前記誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し，前記複数のチャージポンプそれぞれに負帰還する係数生成回路とを有し，
前記複数のチャージポンプは前記チャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成するＰＬＬ。
【請求項２】
請求項１において，
前記位相差信号は，前記基準クロックがフィードバッククロックより位相が進み又は遅れの第１の場合に第１の値を当該位相差時間有する第１の位相差信号と，前記第１の場合と逆の第２の場合に第２の値を前記位相差時間有する第２の位相差信号とを有し，
前記チャージポンプ等化器内の前記複数のチャージポンプはそれぞれ，前記第１の位相差信号に応じて正のチャージ電流を生成する第１のチャージポンプと，前記第２の位相差信号に応じて負のチャージ電流を生成する第２のチャージポンプとを有し，
前記チャージポンプ等化器は，前記複数のチャージポンプの正および負のチャージ電流を加算して出力するＰＬＬ。
【請求項３】
請求項２において，
前記相関値は前記誤差信号とそれに対応する時間の位相差信号との相関値であるＰＬＬ。
【請求項４】
請求項３において，
前記係数生成回路は，前記誤差信号とそれに対応する時間の位相差信号とを乗算する第１および第２の乗算器と，前記第１及び第２の乗算器出力をそれぞれ平滑化する第１および第２の平滑化回路とを，前記複数のチャージポンプの第１および第２のチャージポンプそれぞれに対応して複数有し，
前記複数の第１および第２の平滑化回路の出力が，重み付け係数として，前記複数の第１および第２のチャージポンプにそれぞれ負帰還されるＰＬＬ。
【請求項５】
請求項４において，
さらに，前記位相差信号を遅延させ，異なる遅延時間の位相差信号を前記複数のチャージポンプにそれぞれ供給する第１の遅延回路と，
前記異なる遅延時間の位相差信号をそれぞれ前記レプリカ回路の遅延時だけ遅延させて，前記複数の第１および第２の乗算器に供給する第２の遅延回路とを有するＰＬＬ。
【請求項６】
請求項４または５において，
前記第１および第２の平滑化回路は，前記乗算器出力に減衰係数を乗算し，当該乗算された値を積分するＰＬＬ。
【請求項７】
請求項２において，
前記レプリカ回路は，前記第１の位相差信号の第１の値と前記第２の位相差信号の第２の値とをオーバーサンプルクロックに同期して積分し前記位相差デジタル値を生成する積分器と，前記レプリカ出力と理想出力との誤差信号を生成する差分回路とを有するＰＬＬ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１７５５９３（Ｐ２０１２−１７５５９３Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３７８３２（Ｐ２０１１−３７８３２）
【出願日】平成２３年２月２４日（２０１１．２．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２４日（２０１１．２．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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