アクティブマトリクス型ディスプレイ装置及びこれを備える電子機器
【課題】電圧検知素子の特性によらないメモリ回路内蔵画素を有するディスプレイ装置等を提供する。
【解決手段】各画素１００は、表示素子Ｃｌｃの電圧状態を記憶するキャパシタＣ１１と、表示素子とキャパシタとの間に接続され、サンプリング期間中にオンするスイッチング素子Ｑ１２と、キャパシタとスイッチング素子との間に現れる電圧を検知する電圧検知回路Ｑ１３とを有する。ディスプレイ装置は、電圧検知回路Ｑ１３に接続されていない側のキャパシタＣ１１の端子に接続され、サンプリング期間に、表示素子Ｃｌｃの電圧状態の変動範囲内にある所定電圧をキャパシタへ印加する第１のキャパシタ電圧源２０及び／又はスイッチング素子Ｑ１２に接続されていない側の表示素子Ｃｌｃの端子に接続され、サンプリング期間に、表示素子の電圧状態の変動範囲内にある所定電圧を表示素子へ印加する第２のキャパシタ電圧源４０を更に有する。
【解決手段】各画素１００は、表示素子Ｃｌｃの電圧状態を記憶するキャパシタＣ１１と、表示素子とキャパシタとの間に接続され、サンプリング期間中にオンするスイッチング素子Ｑ１２と、キャパシタとスイッチング素子との間に現れる電圧を検知する電圧検知回路Ｑ１３とを有する。ディスプレイ装置は、電圧検知回路Ｑ１３に接続されていない側のキャパシタＣ１１の端子に接続され、サンプリング期間に、表示素子Ｃｌｃの電圧状態の変動範囲内にある所定電圧をキャパシタへ印加する第１のキャパシタ電圧源２０及び／又はスイッチング素子Ｑ１２に接続されていない側の表示素子Ｃｌｃの端子に接続され、サンプリング期間に、表示素子の電圧状態の変動範囲内にある所定電圧を表示素子へ印加する第２のキャパシタ電圧源４０を更に有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置及びこれを備える電子機器に関する。
【背景技術】
【０００２】
従来のアクティブマトリクス型ディスプレイ装置では、動画又は静止画のいずれの表示モードでも同じようにドライバによって画素へデータが書き込まれていた。この場合に、静止画が表示されている間は常に、同じデータが画素に書き込まれる。そこで、各画素にメモリを設け、静止画表示時には、メモリに記憶されたデータを画素に書き込むことで、ドライバの駆動を停止し、消費電力を削減することが提案されている（例えば、特許文献１参照。）。この技術は、一般にＭＩＰ（Memory in Pixel）技術として知られている。
【０００３】
一般的に、ＭＩＰ技術では、各画素のメモリに記憶されたデータを保持するために、ＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）が用いられる。ＳＲＡＭがトランジスタによる順序回路で構成される一方、ＤＲＡＭはトランジスタ及びキャパシタ各１つずつで構成されるので、回路面積の縮小化及び画素ピッチの狭小化の点で、ＤＲＡＭの方が有利である。しかし、ＤＲＡＭは、キャパシタに蓄えられた微小電荷を保持するためにリフレッシュ動作を要する。ＤＲＡＭを用いた画素回路の例は、例えば、国際公開第２００４／０９０８５４（Ａ１）号パンフレット（特許文献２）に記載されている。
【０００４】
図１は、ＤＲＡＭの一般的な回路構成を表す。ＤＲＡＭは、１つのトランジスタＱ１及び１つのキャパシタＣ１を有する。トランジスタＱ１のソース端子にはビット線１１が接続され、ゲート端子にはワード線１２が接続されている。キャパシタＣ１の一方の端子はトランジスタＱ１のドレイン端子に接続され、他方の端子は接地されている。書込動作において、最初に、トランジスタＱ１は、ワード線１２を介してゲートに電圧を印加されることでオンする。続いて、２進データ“１”に相当する電圧がビット線１１に供給されることにより、トランジスタＱ１を介してキャパシタＣ１に電荷が蓄えられる。このようにキャパシタＣ１の充放電を利用して、ＤＲＡＭは“１”又は“０”で表されるデータを記憶する１ビットメモリとして機能することができる。
【０００５】
実際の使用においては、トランジスタＱ１のドレイン端子とキャパシタＣ１との間の接続点には、更なるトランジスタＱ２（図示せず。）のゲート端子が接続される。このトランジスタＱ２は、トランジスタＱ２のゲート端子に接続された側のキャパシタＣ１の端子にある電圧が所定値以上であるかどうかを検出するための電圧検知素子として働く。トランジスタＱ１がワード線１２を介してオンにされると、キャパシタＣ１にはビット線１１を介して入力電圧Ｖｉｎが印加される。このとき、トランジスタＱ２のゲート端子には入力電圧Ｖｉｎに等しい電圧Ｖｓが印加され、これによってトランジスタＱ２はオンする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３２８３５１号公報
【特許文献２】国際公開第２００４／０９０８５４（Ａ１）パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上述したような従来のＤＲＡＭ回路を用いた場合には、電圧検知のための電圧値が、電圧検知素子として用いられる素子の特性によって決まる閾値電圧によって制限されるという問題がある。
【０００８】
本発明は、このような問題を鑑み、電圧検知に用いられる素子の特性によらずに安定して動作可能なメモリ回路内蔵画素を有するアクティブマトリクス型ディスプレイ装置及びこれを備える電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明のアクティブマトリクス型ディスプレイ装置は、行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置であって、前記複数の画素の夫々は、表示素子と、前記表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタと、前記表示素子と前記キャパシタとの間に接続され、前記表示素子の電圧状態が記憶されるサンプリング期間中にオンするスイッチング素子と、前記キャパシタと前記スイッチング素子との間に現れる電圧を検知する電圧検知回路とを有し、当該ディスプレイ装置は、前記電圧検知回路に接続されていない側の前記キャパシタの端子に接続され、前記サンプリング期間に、前記表示素子の電圧状態の変動範囲内にある所定電圧を前記キャパシタへ印加する第１のキャパシタ電圧源、及び／又は前記スイッチング素子に接続されていない側の前記表示素子の端子に接続され、前記サンプリング期間に、前記表示素子の電圧状態の変動範囲内にある所定電圧を前記表示素子へ印加する第２のキャパシタ電圧源を更に有する。
【００１０】
このように、メモリ回路に用いられるキャパシタの、表示素子の一方の端子に接続される側とは反対の端子、及び／又は表示素子の他方の端子に所定電圧を印加することで、電圧検知回路の特性によらずに安定して動作可能なメモリ回路内蔵画素を有するアクティブマトリクス型ディスプレイ装置が提供される。
【００１１】
本発明のアクティブマトリクス型ディスプレイ装置は、前記複数の画素へソースラインを介してデータを供給するソースドライバを更に有し、前記ソースドライバは前記第１のキャパシタ電圧源として動作し、前記キャパシタは前記ソースラインを介して前記ソースドライバへ接続される。また、前記第２のキャパシタ電圧源は、前記複数の画素へコモン電極ラインを介して接続されるコモンドライバであっても良い。
【００１２】
このように、既存の構成を利用することで、専用の電圧源回路及びラインを設けることがなく、装置規模は維持される。
【００１３】
前記電圧検知回路は、ｎ形トランジスタ若しくはｐ形トランジスタ、又はインバータ回路、又は差動増幅回路である。
【００１４】
このように、制御端子に印加される電圧に応じて動作する回路であれば、用途や使用に応じて、いずれの回路が電圧検知回路として用いられても良い。
【００１５】
また、本発明のアクティブマトリクス型ディスプレイ装置は、画素に含まれる表示素子として液晶セルを用いる液晶ディスプレイ装置又は有機ＥＬを用いるＯＬＥＤディスプレイ装置であっても良い。
【００１６】
更に、本発明のアクティブマトリクス型ディスプレイ装置は、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、携帯オーディオプレーヤ及び携帯ゲーム機のような、電力消費が制限されるバッテリー駆動の携帯機器や、ポスターのように広告宣伝を表示するモニター等の電子機器に組み込まれて使用され得る。
【発明の効果】
【００１７】
本発明により、電圧検知に用いられる素子の特性によらずに安定して動作可能なメモリ回路内蔵画素を有するアクティブマトリクス型ディスプレイ装置及びこれを備える電子機器を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】一般的なＤＲＡＭの構成を表す。
【図２】本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置の構成を表す。
【図３】本発明の一実施例に従う画素回路の例を表す。
【図４】図３に表される画素回路の動作の一例を表すタイミングチャートである。
【図５】ｎ形トランジスタの電圧−抵抗特性を示す。
【図６】本発明の一実施例に従うソースドライバの構成を表す。
【図７】図３に表される画素回路の動作の他の例を表すタイミングチャートである。
【図８】本発明の一実施例に従う画素回路で用いられる電圧検知回路の例を示す。
【図９】本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置を備えた電子機器の例を示す。
【発明を実施するための形態】
【００１９】
以下、添付の図面を参照して、本発明の好ましい実施形態を説明する。
【００２０】
図２は、本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置の構成を表す。図２のディスプレイ装置１は、ディスプレイ部１０と、ソースドライバ２０と、ゲートドライバ３０と、コモンドライバ４０と、コントローラ５０とを有する。
【００２１】
ディスプレイ部１０は、行及び列のマトリクス状に配置された複数の画素１００を有する。ソースドライバ２０は、ソースラインＳ１〜Ｓｍを介して各画素へ接続され、画素へアナログ又はデジタルで画像データを供給する。ゲートドライバ３０は、ゲートラインＧ１〜Ｇｎを介して各画素のオン／オフを制御する。コモンドライバ４０は、コモン電極ラインＣＯＭ１〜ＣＯＭｎを介して各画素へ接続され、各画素の駆動状態に従ってコモン電極ラインの電位を変化させる。コントローラ５０は、ソースドライバ２０、ゲートドライバ３０及びコモンドライバ４０を同期させ、それらの動作を制御する。
【００２２】
各画素１００は、ディスプレイ部１０において、ソースラインＳ１〜Ｓｍ及びゲートラインＧ１〜Ｇｎの交差領域に位置し、表示素子（例えば、液晶セル又は有機ＥＬ等。）及び対応する画素内メモリを少なくとも各１つずつ有する。静止画像表示モードでは、各画素は、ソースラインＳ１〜Ｓｍを介して伝送されるデータに代えて、内蔵されるメモリに記憶されたデータに基づき動作する。従って、静止画像表示モードでは、ソースドライバ２０を停止させることが可能であり、一方、ディスプレイ部１０は連続的に静止画を表示することができる。
【００２３】
図３は、本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置の画素回路の例を表す。
【００２４】
図３の画素１００は、例えば液晶セルのような表示素子Ｃｌｃ及び保持キャパシタＣｓを有する画素容量Ｃｐｉｘと、第１のトランジスタＱ１１とを有する。表示素子Ｃｌｃの一方の端子はコモン電極ラインＣＯＭｉに接続され、他方の端子は、第１のトランジスタＱ１１を介してソースラインＳｉに接続されている。第１のトランジスタＱ１１のゲート端子はゲートラインＧｉに接続されている。保持キャパシタＣｓの一方の端子は保持容量ラインＬｃｓに接続され、他方の端子は、表示素子Ｃｌｃと同じく、第１のトランジスタＱ１１を介してソースラインＳｉに接続されている。代替的に、保持キャパシタＣｓは、保持容量ラインＬｃｓではなく、コモン電極ラインＣＯＭｉ又は次の行のゲートラインＧ（ｉ−１）へ接続されても良い。ゲートドライバ３０によってゲートラインＧｉを介して第１のトランジスタＱ１１がオンされると、ソースラインＳｉの電圧が表示素子Ｃｌｃに印加され、表示素子Ｃｌｃは光を放射する（すなわち、液晶セルの場合には、光を通すよう偏向する。）。なお、図３で、表示画素Ｃｌｃは、例えば液晶セルのような容量性素子として表されているが、ＯＬＥＤ（Organic Light-Emitting Diode）のような自発光ダイオードであっても良い。
【００２５】
画素１００は、更に、第２、第３及び第４のトランジスタＱ１２、Ｑ１３、Ｑ１４と、サンプリングキャパシタＣ１１とを有する。サンプリングキャパシタＣ１１の一方の端子はソースラインＳｉに接続され、他方の端子は、第２のトランジスタＱ１２を介して、表示素子Ｃｌｃと第１のトランジスタＱ１１との間の接続点に接続されている。第２のトランジスタＱ１２のゲート端子はサンプリングラインＬｓａｍに接続されている。第３のトランジスタＱ１３及び第４のトランジスタＱ１４は直列に接続されて、表示素子Ｃｌｃと第１のトランジスタＱ１１との間の接続点とソースラインＳｉとの間に挿入されている。第３のトランジスタのゲート端子は、サンプリングキャパシタＣ１１と第２のトランジスタＱ１２との間の接続点に接続されている。第４のトランジスタＱ１４のゲート端子は、リフレッシュラインＬｒｅｆに接続されている。サンプリングキャパシタＣ１１並びに第２及び第３のトランジスタＱ１２、Ｑ１３はＤＲＡＭを構成しており、中でも第３のトランジスタＱ１３は電圧検知素子に相当する。
【００２６】
ここで、本実施例に従うディスプレイ装置がノーマリーブラックの液晶ディスプレイであるとする。このような装置において、以下、白表示時の反転駆動を例として、図３に表される画素回路の動作を説明する。
【００２７】
図４は、図３に表される画素回路の動作の一例を表すタイミングチャートである。
【００２８】
初期状態（〜Ｔ１１）で、第１のトランジスタＱ１１を介してソースＳｉに接続された側の画素容量Ｃｐｉｘの端子の電圧（以下、「画素電圧」と称する。）Ｖｐｉｘはハイ（例えば、５ボルト（Ｖ）。）であり、一方、画素容量Ｃｐｉｘの他方の端子、すなわち、コモン電極ラインＣＯＭｉの電位はコモンドライバ４０によってロー（例えば、０Ｖ。）に駆動されている。このとき、第１、第２、第３及び第４のトランジスタＱ１１〜Ｑ１４はオフ状態である。
【００２９】
時間Ｔ１１で、現在の画素電圧Ｖｐｉｘをサンプリングするために、コントローラ５０によってサンプリングラインＬｓａｍがハイに駆動される。このとき、第２のトランジスタＱ１２はオンする。よって、第２のトランジスタＱ１２とサンプリングキャパシタＣ１１との間に現れる電圧（以下、「サンプリング電圧」と称する。）Ｖｓは、ハイに相当する電圧（＝５Ｖ）を示す。その後、時間Ｔ１２でサンプリングラインＬｓａｍがローに駆動されたとしても、キャパシタＣ１１によって、サンプリング電圧Ｖｓはハイのまま保持される。
【００３０】
また、サンプリングラインＬｓａｍがハイであるサンプリング期間Ｔ１１〜Ｔ１２の間、ソースドライバ２０によって、ソースラインＳｉには、ハイに相当する電圧からローに相当する電圧の間にある所定の中間電圧Ｖｍｉｄ（例えば、１．２５Ｖ。）が供給される。
【００３１】
続いて、期間Ｔ１３〜Ｔ１４の間、画素容量Ｃｐｉｘをプリチャージするために、ゲートラインＧｉがゲートドライバ３０によってハイに駆動され、同時に、ソースラインＳｉがソースドライバ２０によってハイに駆動される。このとき、第１のトランジスタＱ１１はオンし、画素容量ＣｐｉｘをソースラインＳｉと接続する。また、プリチャージ期間の開始時Ｔ１３に、コモン電極ラインＣＯＭｉはコモンドライバ４０によってハイに駆動される。
【００３２】
プリチャージ期間Ｔ１３〜Ｔ１４の終了後、時間Ｔ１５で、コントローラ５０によってリフレッシュラインＬｒｅｆがハイに駆動される。このとき、第４のトランジスタＱ１４はオンする。よって、第３のトランジスタＱ１３のソース端子はソースラインＳｉと接続される。プリチャージ期間Ｔ１３〜Ｔ１４が終了すると、ソースドライバ２０によってソースラインＳｉはロー（＝０Ｖ）に駆動され、よって、第３のトランジスタＱ１３のソース端子の電圧は同じくロー（＝０Ｖ）である。また、第３のトランジスタＱ１３のゲート端子には、サンプリング期間Ｔ１１〜Ｔ１２の間にソースラインＳｉに中間電圧Ｖｍｉｄが存在していたことにより、サンプリング電圧Ｖｓ＝Ｖｐｉｘ−Ｖｍｉｄが現れる。よって、第３のトランジスタＱ１３はオンする。これにより、画素容量Ｃｐｉｘは、第３のトランジスタＱ１３及び第４のトランジスタＱ１４を介してソースラインＳｉと接続され、画素電圧Ｖｐｉｘはロー（＝０Ｖ）となる。その後、時間Ｔ１６で、リフレッシュラインＬｒｅｆは再びローに駆動される。
【００３３】
最終的に、画素電圧Ｖｐｉｘ及びコモン電圧Ｖｃｏｍは、夫々初期状態から反転されて、ハイ／ローが入れ替わる。
【００３４】
この状態で、次のサンプリングタイミングＴ２１で、現在の画素電圧Ｖｐｉｘをサンプリングするために、コントローラ５０によってサンプリングラインＬｓａｍがハイに駆動される。このとき、第２のトランジスタＱ１２はオンする。よって、第２のトランジスタＱ１２とサンプリングキャパシタＣ１１との間に現れるサンプリング電圧Ｖｓは、画素容量Ｃｐｉｘに接続されてロー（＝０Ｖ）を示す。その後、時間Ｔ２２で、サンプリングラインＬｓａｍはローに駆動される。
【００３５】
また、サンプリングラインＬｓａｍがハイであるサンプリング期間Ｔ２１〜Ｔ２２の間、ソースドライバ２０によって、ソースラインＳｉには、ハイに相当する電圧からローに相当する電圧の間にある所定の中間電位Ｖｍｉｄ（例えば、１．２５ボルト。）が供給される。
【００３６】
続いて、期間Ｔ２３〜Ｔ２４の間、画素容量Ｃｐｉｘをプリチャージするために、ゲートラインＧｉがゲートドライバ３０によってハイに駆動され、同時に、ソースラインＳｉがソースドライバ２０によってハイに駆動される。このとき、第１のトランジスタＱ１１はオンし、画素容量ＣｐｉｘをソースラインＳｉと接続する。よって、画素電圧Ｖｐｉｘはハイとなる。また、プリチャージ期間の開始時Ｔ２３に、コモン電極ラインＣＯＭｉはコモンドライバ４０によってローに駆動される。
【００３７】
プリチャージ期間Ｔ２３〜Ｔ２４の終了後、時間Ｔ２５で、コントローラ５０によってリフレッシュラインＬｒｅｆがハイに駆動される。このとき、第４のトランジスタＱ１４はオンする。よって、第３のトランジスタＱ１３のソース端子はソースラインＳｉと接続される。プリチャージ期間Ｔ１３〜Ｔ１４が終了すると、ソースドライバ２０によってソースラインＳｉはロー（＝０Ｖ）に駆動され、よって、第３のトランジスタＱ１３のソース端子の電圧は同じくロー（＝０Ｖ）である。また、第３のトランジスタＱ１３のゲート端子には、サンプリング期間Ｔ２１〜Ｔ２２の間にソースラインＳｉに中間電圧Ｖｍｉｄが存在していたことにより、サンプリング電圧Ｖｓ＝Ｖｐｉｘ−Ｖｍｉｄ＜０Ｖが現れる。よって、第３のトランジスタＱ１３はオフしたままである。その後、時間Ｔ２６で、リフレッシュラインＬｒｅｆはローにされる。
【００３８】
最終的に、画素電圧Ｖｐｉｘ及びコモン電圧Ｖｃｏｍは、夫々再び反転されて、ハイ／ローが入れ替わり、初期状態に戻る。
【００３９】
このように、本発明の一実施例に従う画素回路では、サンプリング期間中に、サンプリングキャパシタＣ１１の、画素容量Ｃｐｉｘに接続される側とは反対の端子に、ソースラインＳｉを介して、ハイに相当する電圧からローに相当する電圧の間にある所定の中間電圧Ｖｍｉｄが印加される。以下、サンプリング期間中に所定の中間電位Ｖｍｉｄが印加される必要性について説明する。
【００４０】
サンプリング期間の前、すなわち、画素容量ＣｐｉｘがサンプリングキャパシタＣ１１と接続される前の回路全体の電荷Ｑ０は：
Ｑ０＝Ｃｐｉｘ（Ｖｐｉｘ−Ｖｃｏｍ）＋Ｃ１１（Ｖｓ−ＶＳｉ）
と表される。なお、ＶＳｉはソースラインＳｉの電圧である。
【００４１】
次に、サンプリング期間中、すなわち、第２のトランジスタＱ１２がオンしたことにより画素容量ＣｐｉｘがサンプリングキャパシタＣ１１と接続された場合の回路全体の電荷ＱＳは：
ＱＳ＝Ｃｐｉｘ（Ｖ０−Ｖｃｏｍ）＋Ｃ１１（Ｖ０−ＶＳｉ）
と表される。なお、Ｖ０は画素容量ＣｐｉｘとサンプリングキャパシタＣ１１との間に現れる電圧である（この場合、Ｖ０＝Ｖｐｉｘ＝Ｖｓ）。
【００４２】
ここで、電荷保存の法則よりＱ０＝ＱＳであるから、電圧Ｖ０は：
Ｖ０＝（Ｖｐｉｘ＋Ｖｓ・Ｃ１１／Ｃｐｉｘ）／（１＋Ｃ１１／Ｃｐｉｘ）
と求まる。一般に、Ｃ１１／Ｃｐｉｘ〜０と考えることができるから、最終的に、電圧Ｖ０は：
Ｖ０＝Ｖｐｉｘ
となる。よって、サンプリング期間中にサンプリングキャパシタＣ１１に蓄積される電荷Ｑ１は：
Ｑ１＝Ｃ１１（Ｖｐｉｘ−ＶＳｉ）＝Ｃ１１（Ｖｐｉｘ−Ｖｍｉｄ）
となる。この電荷は、サンプリング期間の終了後に第２のトランジスタＱ１２がオフするため、サンプリングＣ１１に保持される。
【００４３】
その後、リフレッシュ期間に、第２のトランジスタＱ１２はオフしたままであるが、ソースラインＳｉの電圧ＶＳｉが０Ｖに変化する。このときのサンプリング電圧ＶｓをＶｇとすると、電荷保存の法則により：
Ｑ１＝Ｃ１１（Ｖｐｉｘ−Ｖｍｉｄ）＝Ｃ１１（Ｖｇ−０）
が成立する。従って、電圧Ｖｇは：
Ｖｇ＝Ｖｐｉｘ−Ｖｍｉｄ
である。このように、リフレッシュ期間中のサンプリング電圧Ｖｇは、サンプリング期間中にソースラインＳｉを介して印加された所定の中間電圧Ｖｍｉｄの分だけ下にシフトする。
【００４４】
図５は、ｎ形トランジスタの電圧−抵抗特性を示す。図５（ａ）の電圧−抵抗特性曲線５０１は、所定の閾値電圧Ｖｔｈ（通常、約０．６ボルト。）を有する抵抗がハイからロー又はローからハイに変化することを示す。このように、トランジスタのオン／オフ切替は、閾値電圧Ｖｔｈを境にして如何なる傾きも有さずに生ずることが理想的である。しかし、実際には、トランジスタの電圧−抵抗特性は、図５（ｂ）で曲線５０２及び５０３によって示されるように、オン／オフ切替の際になだらかに変化する。更に、トランジスタは、素子間及びロット間で、例えば、異なる曲線５０２及び５０３で表されるように、異なる電圧−抵抗特性を有する。このようなｎ形トランジスタは、特に、本発明の一実施例に従う画素回路で第３のトランジスタＱ１３として用いられる場合には、図５（ｂ）の電圧−抵抗特性曲線５０３のように、ロー（Ｌｏｗ）側での動作が不安定である。このように、検知電圧素子によって検知される電圧は、検知電圧素子として用いられるトランジスタの特性によって決まる閾値電圧によって制限される。しかし、このような問題は、図５（ｃ）で曲線５０４及び５０５によって示されるように、トランジスタのゲート端子に印加される検知電圧の変化範囲の中心をシフトさせることによって、解消され得る。
【００４５】
このように、本発明の一実施例に従う画素回路は、サンプリング期間中に、サンプリングキャパシタＣ１１の、画素容量Ｃｐｉｘに接続される側とは反対の端子に、ソースラインＳｉを介して、所定の中間電位Ｖｍｉｄが与えられることによって、電圧検知素子として用いられる第３のトランジスタＱ１３の閾値電圧に制限されずに安定して動作することができる。
【００４６】
図６は、本発明の一実施例に従うソースドライバの構成を表す。
【００４７】
ソースドライバ２０は、制御部２１、レジスタ部２２、デジタル−アナログ変換部（Ｄ／Ａ）２３、及びバッファリング／増幅部２４を有する。制御部２１は、外部の又は内蔵する記憶装置に記憶されたプログラム２５に従って、ソースドライバ２０の各部の動作を制御することができる。レジスタ部２２は、ディスプレイ装置本体のコントローラ（図示せず。）から供給されるデジタル画像データを一時的に格納することができる。Ｄ／Ａ２３は、レジスタ部２２から出力されるデジタルデータ信号をアナログデータ信号に変換することができる。バッファリング／増幅部２４は、Ｄ／Ａ２３から出力されるアナログデータ信号又はレジスタ部２２から直接出力されるデジタルデータ信号に対してバッファリング及び増幅を行い、ソースラインＳ１〜Ｓｍを介してディスプレイ部の各画素へ供給することができる。また、Ｄ／Ａ２３は、画素回路のサンプリング期間中に、制御部２１からの信号に応答して、ソースラインＳｉへ所定の中間電圧Ｖｍｉｄを供給するよう動作する。
【００４８】
このように、本実施例で用いられるソースドライバ２０は、画素内で表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタＣ１１の、表示素子に接続されない側の端子に接続され、サンプリング期間Ｔ１１〜Ｔ１２に、表示素子の電圧状態の変動範囲内にある所定電圧ＶｍｉｄをキャパシタＣ１１へ印加する第１のキャパシタ電圧源として動作することができる。
【００４９】
代替的に、ソースドライバ２０及びソースラインＳｉとは別に、キャパシタＣ１１へ所定の中間電圧Ｖｍｉｄを供給するための専用のキャパシタ電圧源及び専用のラインが設けられても良い。これは、ソースドライバの仕様を変更することができない場合に有利である。
【００５０】
図７は、図３に表される画素回路の動作の他の例を表すタイミングチャートである。
【００５１】
図７に表される例は、サンプリング期間中に中間電位ＶｍｉｄがソースラインＳｉではなくコモン電極ラインＣＯＭｉに適用される点で、図４に表される例と異なる。また、本例で、中間電位Ｖｍｉｄは負の大きさを有する。
【００５２】
サンプリング期間の前、すなわち、画素容量ＣｐｉｘがサンプリングキャパシタＣ１１と接続される前の回路全体の電荷Ｑ０は：
Ｑ０＝Ｃｐｉｘ（Ｖｐｉｘ−Ｖｃｏｍ）＋Ｃ１１（Ｖｓ−ＶＳｉ）
と表される。なお、ＶＳｉはソースラインＳｉの電圧である。
【００５３】
次に、サンプリング期間中、すなわち、第２のトランジスタＱ１２がオンしたことにより画素容量ＣｐｉｘがサンプリングキャパシタＣ１１と接続された場合の回路全体の電荷ＱＳは：
ＱＳ＝Ｃｐｉｘ（Ｖ０−Ｖｃｏｍ−Ｖｍｉｄ）＋Ｃ１１（Ｖ０−ＶＳｉ）
と表される。なお、Ｖ０は画素容量ＣｐｉｘとサンプリングキャパシタＣ１１との間に現れる電圧である（この場合、Ｖ０＝Ｖｐｉｘ＝Ｖｓ）。
【００５４】
ここで、電荷保存の法則よりＱ０＝ＱＳであるから、電圧Ｖ０は：
Ｖ０＝（Ｖｐｉｘ＋Ｖｍｉｄ＋Ｖｓ・Ｃ１１／Ｃｐｉｘ）／（１＋Ｃ１１／Ｃｐｉｘ）
と求まる。一般に、Ｃ１１／Ｃｐｉｘ〜０と考えることができるから、最終的に、電圧Ｖ０は：
Ｖ０＝Ｖｐｉｘ＋Ｖｍｉｄ
となる。よって、サンプリング期間中にサンプリングキャパシタＣ１１に蓄積される電荷Ｑ１は：
Ｑ１＝Ｃ１１（Ｖｐｉｘ＋Ｖｍｉｄ−ＶＳｉ）
となる。この電荷は、サンプリング期間の終了後に第２のトランジスタＱ１２がオフするため、サンプリングＣ１１に保持される。
【００５５】
その後、リフレッシュ期間に、第２のトランジスタＱ１２はオフしたままであるが、ソースラインＳｉの電圧ＶＳｉが０Ｖに変化する。このときのサンプリング電圧ＶｓをＶｇとすると、電荷保存の法則により：
Ｑ１＝Ｃ１１（Ｖｐｉｘ＋Ｖｍｉｄ−ＶＳｉ）＝Ｃ１１（Ｖｇ−０）
が成立する。従って、電圧Ｖｇは：
Ｖｇ＝Ｖｐｉｘ＋Ｖｍｉｄ
である。このように、リフレッシュ期間中のサンプリング電圧Ｖｇは、サンプリング期間中にコモンドライバ４０によってコモン電極ラインＣＯＭｉを介して印加された所定の中間電圧Ｖｍｉｄの分だけ上にシフトする。しかし、本例で中間電位Ｖｍｉｄは負の大きさを有しており、実際には、サンプリング電圧Ｖｇは中間電圧Ｖｍｉｄの分だけ下にシフトする。これにより、本発明の一実施例に従う画素回路は、図５を参照して上述されたように、電圧検知素子として用いられる第３のトランジスタＱ１３の閾値電圧に制限されずに安定して動作することができる。
【００５６】
このように、本実施例で用いられるコモンドライバ４０は、画素内で表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタＣ１１に接続されていない側の表示素子Ｃｌｃの端子に接続され、サンプリング期間Ｔ１１〜Ｔ１２に、表示素子の電圧状態の変動範囲内にある所定電圧Ｖｍｉｄを表示素子Ｃｌｃへ印加する第２のキャパシタ電圧源として動作することができる。
【００５７】
代替的に、コモンドライバ４０及びコモン電極ラインＣＯＭｉとは別に、表示素子Ｃｌｃへ所定の中間電圧Ｖｍｉｄを供給するための専用のキャパシタ電圧源及び専用のラインが設けられても良い。これは、コモンドライバの仕様を変更することができない場合に有利である。
【００５８】
以上説明してきた実施例では、電圧検知素子としてｎ形トランジスタが用いられた。しかし、当然ｐ形トランジスタが用いられて良く、あるいは、電圧検知素子に代えて、以下のような回路が用いられても良い。
【００５９】
図８は、本発明の一実施例に従う画素回路で用いられる電圧検知回路の例を示す。図８には、理解を容易にするため、画素回路内に形成されるＤＲＡＭ回路及びその出力に接続された電圧検知回路のみが示される。
【００６０】
図８（ａ）は、図３に表される画素回路において、電圧検知素子としての第３のトランジスタＱ１３に代えて、電圧検知回路として、ｐ形トランジスタ及びｎ形トランジスタから成るインバータ回路７１が用いられる場合を示す。インバータ回路７１の出力Ｏｕｔは、表示素子Ｃｌｃと第１のトランジスタＱ１１との間の接続点に接続されている。
【００６１】
図８（ｂ）は、図３に表される画素回路において、電圧検知素子としての第３のトランジスタＱ１３に代えて、電圧検知回路として、カレントミラー回路及び定電流回路を用いた差動増幅回路７２が用いられる場合を示す。差動増幅回路７２の出力Ｏｕｔは、表示素子Ｃｌｃと第１のトランジスタＱ１１との間の接続点に接続されている。
【００６２】
いずれの電圧検知回路７１、７２も、サンプリング期間中にソースラインＳｉ又はコモン電極ラインＣＯＭｉを介して所定の中間電位Ｖｍｉｄが適用されることによって、検知電圧の変化範囲の中心をシフトさせられる。
【００６３】
図９は、本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置を備えた電子機器の例である。
【００６４】
図９の電子機器２００は、ラップトップ型ＰＣとして表されているが、例えば、携帯電話、ポータブルデジタルアシスタント（ＰＤＡ）、カーナビゲーション装置又はポータブルゲーム機のような他の電子機器であっても良い。電子機器２００は、画像等を表示可能なディスプレイモジュールを備えたディスプレイ装置１を有する。
【００６５】
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
【００６６】
例えば、上記実施例は、電圧検知回路の検知電圧の変化範囲の中心をシフトするためにソースラインＳｉ又はコモン電極ラインＣＯＭｉのいずれか一方に中間電位Ｖｍｉｄが適用される動作の例に関して説明されたが、これらの動作を組み合わせて具現化されることも可能である。
【符号の説明】
【００６７】
１ アクティブマトリクス型ディスプレイ装置
１０ ディスプレイ部
２０ ソースドライバ
２１ 制御部
２２ レジスタ部
２３ デジタル−アナログ変換部
２４ バッファリング／増幅部
２５ プログラム
３０ ゲートドライバ
４０ コモンドライバ
５０ コントローラ
１００ 画素
２００ 電子機器
Ｃ１１ サンプリングコンデンサ
Ｃｌｃ 表示素子
Ｃｐｉｘ 画素容量
Ｇ１〜Ｇｎ、Ｇｉ ゲートライン
Ｌｒｅｆ リフレッシュライン
Ｌｓａｍ サンプリングライン
Ｑ１１〜Ｑ１４ トランジスタ
Ｓ１〜Ｓｍ、Ｓｉ ソースライン
Ｖｃｏｍ コモン電圧
Ｖｐｉｘ 画素電圧
【技術分野】
【０００１】
本発明は、行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置及びこれを備える電子機器に関する。
【背景技術】
【０００２】
従来のアクティブマトリクス型ディスプレイ装置では、動画又は静止画のいずれの表示モードでも同じようにドライバによって画素へデータが書き込まれていた。この場合に、静止画が表示されている間は常に、同じデータが画素に書き込まれる。そこで、各画素にメモリを設け、静止画表示時には、メモリに記憶されたデータを画素に書き込むことで、ドライバの駆動を停止し、消費電力を削減することが提案されている（例えば、特許文献１参照。）。この技術は、一般にＭＩＰ（Memory in Pixel）技術として知られている。
【０００３】
一般的に、ＭＩＰ技術では、各画素のメモリに記憶されたデータを保持するために、ＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）が用いられる。ＳＲＡＭがトランジスタによる順序回路で構成される一方、ＤＲＡＭはトランジスタ及びキャパシタ各１つずつで構成されるので、回路面積の縮小化及び画素ピッチの狭小化の点で、ＤＲＡＭの方が有利である。しかし、ＤＲＡＭは、キャパシタに蓄えられた微小電荷を保持するためにリフレッシュ動作を要する。ＤＲＡＭを用いた画素回路の例は、例えば、国際公開第２００４／０９０８５４（Ａ１）号パンフレット（特許文献２）に記載されている。
【０００４】
図１は、ＤＲＡＭの一般的な回路構成を表す。ＤＲＡＭは、１つのトランジスタＱ１及び１つのキャパシタＣ１を有する。トランジスタＱ１のソース端子にはビット線１１が接続され、ゲート端子にはワード線１２が接続されている。キャパシタＣ１の一方の端子はトランジスタＱ１のドレイン端子に接続され、他方の端子は接地されている。書込動作において、最初に、トランジスタＱ１は、ワード線１２を介してゲートに電圧を印加されることでオンする。続いて、２進データ“１”に相当する電圧がビット線１１に供給されることにより、トランジスタＱ１を介してキャパシタＣ１に電荷が蓄えられる。このようにキャパシタＣ１の充放電を利用して、ＤＲＡＭは“１”又は“０”で表されるデータを記憶する１ビットメモリとして機能することができる。
【０００５】
実際の使用においては、トランジスタＱ１のドレイン端子とキャパシタＣ１との間の接続点には、更なるトランジスタＱ２（図示せず。）のゲート端子が接続される。このトランジスタＱ２は、トランジスタＱ２のゲート端子に接続された側のキャパシタＣ１の端子にある電圧が所定値以上であるかどうかを検出するための電圧検知素子として働く。トランジスタＱ１がワード線１２を介してオンにされると、キャパシタＣ１にはビット線１１を介して入力電圧Ｖｉｎが印加される。このとき、トランジスタＱ２のゲート端子には入力電圧Ｖｉｎに等しい電圧Ｖｓが印加され、これによってトランジスタＱ２はオンする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３２８３５１号公報
【特許文献２】国際公開第２００４／０９０８５４（Ａ１）パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上述したような従来のＤＲＡＭ回路を用いた場合には、電圧検知のための電圧値が、電圧検知素子として用いられる素子の特性によって決まる閾値電圧によって制限されるという問題がある。
【０００８】
本発明は、このような問題を鑑み、電圧検知に用いられる素子の特性によらずに安定して動作可能なメモリ回路内蔵画素を有するアクティブマトリクス型ディスプレイ装置及びこれを備える電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明のアクティブマトリクス型ディスプレイ装置は、行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置であって、前記複数の画素の夫々は、表示素子と、前記表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタと、前記表示素子と前記キャパシタとの間に接続され、前記表示素子の電圧状態が記憶されるサンプリング期間中にオンするスイッチング素子と、前記キャパシタと前記スイッチング素子との間に現れる電圧を検知する電圧検知回路とを有し、当該ディスプレイ装置は、前記電圧検知回路に接続されていない側の前記キャパシタの端子に接続され、前記サンプリング期間に、前記表示素子の電圧状態の変動範囲内にある所定電圧を前記キャパシタへ印加する第１のキャパシタ電圧源、及び／又は前記スイッチング素子に接続されていない側の前記表示素子の端子に接続され、前記サンプリング期間に、前記表示素子の電圧状態の変動範囲内にある所定電圧を前記表示素子へ印加する第２のキャパシタ電圧源を更に有する。
【００１０】
このように、メモリ回路に用いられるキャパシタの、表示素子の一方の端子に接続される側とは反対の端子、及び／又は表示素子の他方の端子に所定電圧を印加することで、電圧検知回路の特性によらずに安定して動作可能なメモリ回路内蔵画素を有するアクティブマトリクス型ディスプレイ装置が提供される。
【００１１】
本発明のアクティブマトリクス型ディスプレイ装置は、前記複数の画素へソースラインを介してデータを供給するソースドライバを更に有し、前記ソースドライバは前記第１のキャパシタ電圧源として動作し、前記キャパシタは前記ソースラインを介して前記ソースドライバへ接続される。また、前記第２のキャパシタ電圧源は、前記複数の画素へコモン電極ラインを介して接続されるコモンドライバであっても良い。
【００１２】
このように、既存の構成を利用することで、専用の電圧源回路及びラインを設けることがなく、装置規模は維持される。
【００１３】
前記電圧検知回路は、ｎ形トランジスタ若しくはｐ形トランジスタ、又はインバータ回路、又は差動増幅回路である。
【００１４】
このように、制御端子に印加される電圧に応じて動作する回路であれば、用途や使用に応じて、いずれの回路が電圧検知回路として用いられても良い。
【００１５】
また、本発明のアクティブマトリクス型ディスプレイ装置は、画素に含まれる表示素子として液晶セルを用いる液晶ディスプレイ装置又は有機ＥＬを用いるＯＬＥＤディスプレイ装置であっても良い。
【００１６】
更に、本発明のアクティブマトリクス型ディスプレイ装置は、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、携帯オーディオプレーヤ及び携帯ゲーム機のような、電力消費が制限されるバッテリー駆動の携帯機器や、ポスターのように広告宣伝を表示するモニター等の電子機器に組み込まれて使用され得る。
【発明の効果】
【００１７】
本発明により、電圧検知に用いられる素子の特性によらずに安定して動作可能なメモリ回路内蔵画素を有するアクティブマトリクス型ディスプレイ装置及びこれを備える電子機器を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】一般的なＤＲＡＭの構成を表す。
【図２】本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置の構成を表す。
【図３】本発明の一実施例に従う画素回路の例を表す。
【図４】図３に表される画素回路の動作の一例を表すタイミングチャートである。
【図５】ｎ形トランジスタの電圧−抵抗特性を示す。
【図６】本発明の一実施例に従うソースドライバの構成を表す。
【図７】図３に表される画素回路の動作の他の例を表すタイミングチャートである。
【図８】本発明の一実施例に従う画素回路で用いられる電圧検知回路の例を示す。
【図９】本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置を備えた電子機器の例を示す。
【発明を実施するための形態】
【００１９】
以下、添付の図面を参照して、本発明の好ましい実施形態を説明する。
【００２０】
図２は、本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置の構成を表す。図２のディスプレイ装置１は、ディスプレイ部１０と、ソースドライバ２０と、ゲートドライバ３０と、コモンドライバ４０と、コントローラ５０とを有する。
【００２１】
ディスプレイ部１０は、行及び列のマトリクス状に配置された複数の画素１００を有する。ソースドライバ２０は、ソースラインＳ１〜Ｓｍを介して各画素へ接続され、画素へアナログ又はデジタルで画像データを供給する。ゲートドライバ３０は、ゲートラインＧ１〜Ｇｎを介して各画素のオン／オフを制御する。コモンドライバ４０は、コモン電極ラインＣＯＭ１〜ＣＯＭｎを介して各画素へ接続され、各画素の駆動状態に従ってコモン電極ラインの電位を変化させる。コントローラ５０は、ソースドライバ２０、ゲートドライバ３０及びコモンドライバ４０を同期させ、それらの動作を制御する。
【００２２】
各画素１００は、ディスプレイ部１０において、ソースラインＳ１〜Ｓｍ及びゲートラインＧ１〜Ｇｎの交差領域に位置し、表示素子（例えば、液晶セル又は有機ＥＬ等。）及び対応する画素内メモリを少なくとも各１つずつ有する。静止画像表示モードでは、各画素は、ソースラインＳ１〜Ｓｍを介して伝送されるデータに代えて、内蔵されるメモリに記憶されたデータに基づき動作する。従って、静止画像表示モードでは、ソースドライバ２０を停止させることが可能であり、一方、ディスプレイ部１０は連続的に静止画を表示することができる。
【００２３】
図３は、本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置の画素回路の例を表す。
【００２４】
図３の画素１００は、例えば液晶セルのような表示素子Ｃｌｃ及び保持キャパシタＣｓを有する画素容量Ｃｐｉｘと、第１のトランジスタＱ１１とを有する。表示素子Ｃｌｃの一方の端子はコモン電極ラインＣＯＭｉに接続され、他方の端子は、第１のトランジスタＱ１１を介してソースラインＳｉに接続されている。第１のトランジスタＱ１１のゲート端子はゲートラインＧｉに接続されている。保持キャパシタＣｓの一方の端子は保持容量ラインＬｃｓに接続され、他方の端子は、表示素子Ｃｌｃと同じく、第１のトランジスタＱ１１を介してソースラインＳｉに接続されている。代替的に、保持キャパシタＣｓは、保持容量ラインＬｃｓではなく、コモン電極ラインＣＯＭｉ又は次の行のゲートラインＧ（ｉ−１）へ接続されても良い。ゲートドライバ３０によってゲートラインＧｉを介して第１のトランジスタＱ１１がオンされると、ソースラインＳｉの電圧が表示素子Ｃｌｃに印加され、表示素子Ｃｌｃは光を放射する（すなわち、液晶セルの場合には、光を通すよう偏向する。）。なお、図３で、表示画素Ｃｌｃは、例えば液晶セルのような容量性素子として表されているが、ＯＬＥＤ（Organic Light-Emitting Diode）のような自発光ダイオードであっても良い。
【００２５】
画素１００は、更に、第２、第３及び第４のトランジスタＱ１２、Ｑ１３、Ｑ１４と、サンプリングキャパシタＣ１１とを有する。サンプリングキャパシタＣ１１の一方の端子はソースラインＳｉに接続され、他方の端子は、第２のトランジスタＱ１２を介して、表示素子Ｃｌｃと第１のトランジスタＱ１１との間の接続点に接続されている。第２のトランジスタＱ１２のゲート端子はサンプリングラインＬｓａｍに接続されている。第３のトランジスタＱ１３及び第４のトランジスタＱ１４は直列に接続されて、表示素子Ｃｌｃと第１のトランジスタＱ１１との間の接続点とソースラインＳｉとの間に挿入されている。第３のトランジスタのゲート端子は、サンプリングキャパシタＣ１１と第２のトランジスタＱ１２との間の接続点に接続されている。第４のトランジスタＱ１４のゲート端子は、リフレッシュラインＬｒｅｆに接続されている。サンプリングキャパシタＣ１１並びに第２及び第３のトランジスタＱ１２、Ｑ１３はＤＲＡＭを構成しており、中でも第３のトランジスタＱ１３は電圧検知素子に相当する。
【００２６】
ここで、本実施例に従うディスプレイ装置がノーマリーブラックの液晶ディスプレイであるとする。このような装置において、以下、白表示時の反転駆動を例として、図３に表される画素回路の動作を説明する。
【００２７】
図４は、図３に表される画素回路の動作の一例を表すタイミングチャートである。
【００２８】
初期状態（〜Ｔ１１）で、第１のトランジスタＱ１１を介してソースＳｉに接続された側の画素容量Ｃｐｉｘの端子の電圧（以下、「画素電圧」と称する。）Ｖｐｉｘはハイ（例えば、５ボルト（Ｖ）。）であり、一方、画素容量Ｃｐｉｘの他方の端子、すなわち、コモン電極ラインＣＯＭｉの電位はコモンドライバ４０によってロー（例えば、０Ｖ。）に駆動されている。このとき、第１、第２、第３及び第４のトランジスタＱ１１〜Ｑ１４はオフ状態である。
【００２９】
時間Ｔ１１で、現在の画素電圧Ｖｐｉｘをサンプリングするために、コントローラ５０によってサンプリングラインＬｓａｍがハイに駆動される。このとき、第２のトランジスタＱ１２はオンする。よって、第２のトランジスタＱ１２とサンプリングキャパシタＣ１１との間に現れる電圧（以下、「サンプリング電圧」と称する。）Ｖｓは、ハイに相当する電圧（＝５Ｖ）を示す。その後、時間Ｔ１２でサンプリングラインＬｓａｍがローに駆動されたとしても、キャパシタＣ１１によって、サンプリング電圧Ｖｓはハイのまま保持される。
【００３０】
また、サンプリングラインＬｓａｍがハイであるサンプリング期間Ｔ１１〜Ｔ１２の間、ソースドライバ２０によって、ソースラインＳｉには、ハイに相当する電圧からローに相当する電圧の間にある所定の中間電圧Ｖｍｉｄ（例えば、１．２５Ｖ。）が供給される。
【００３１】
続いて、期間Ｔ１３〜Ｔ１４の間、画素容量Ｃｐｉｘをプリチャージするために、ゲートラインＧｉがゲートドライバ３０によってハイに駆動され、同時に、ソースラインＳｉがソースドライバ２０によってハイに駆動される。このとき、第１のトランジスタＱ１１はオンし、画素容量ＣｐｉｘをソースラインＳｉと接続する。また、プリチャージ期間の開始時Ｔ１３に、コモン電極ラインＣＯＭｉはコモンドライバ４０によってハイに駆動される。
【００３２】
プリチャージ期間Ｔ１３〜Ｔ１４の終了後、時間Ｔ１５で、コントローラ５０によってリフレッシュラインＬｒｅｆがハイに駆動される。このとき、第４のトランジスタＱ１４はオンする。よって、第３のトランジスタＱ１３のソース端子はソースラインＳｉと接続される。プリチャージ期間Ｔ１３〜Ｔ１４が終了すると、ソースドライバ２０によってソースラインＳｉはロー（＝０Ｖ）に駆動され、よって、第３のトランジスタＱ１３のソース端子の電圧は同じくロー（＝０Ｖ）である。また、第３のトランジスタＱ１３のゲート端子には、サンプリング期間Ｔ１１〜Ｔ１２の間にソースラインＳｉに中間電圧Ｖｍｉｄが存在していたことにより、サンプリング電圧Ｖｓ＝Ｖｐｉｘ−Ｖｍｉｄが現れる。よって、第３のトランジスタＱ１３はオンする。これにより、画素容量Ｃｐｉｘは、第３のトランジスタＱ１３及び第４のトランジスタＱ１４を介してソースラインＳｉと接続され、画素電圧Ｖｐｉｘはロー（＝０Ｖ）となる。その後、時間Ｔ１６で、リフレッシュラインＬｒｅｆは再びローに駆動される。
【００３３】
最終的に、画素電圧Ｖｐｉｘ及びコモン電圧Ｖｃｏｍは、夫々初期状態から反転されて、ハイ／ローが入れ替わる。
【００３４】
この状態で、次のサンプリングタイミングＴ２１で、現在の画素電圧Ｖｐｉｘをサンプリングするために、コントローラ５０によってサンプリングラインＬｓａｍがハイに駆動される。このとき、第２のトランジスタＱ１２はオンする。よって、第２のトランジスタＱ１２とサンプリングキャパシタＣ１１との間に現れるサンプリング電圧Ｖｓは、画素容量Ｃｐｉｘに接続されてロー（＝０Ｖ）を示す。その後、時間Ｔ２２で、サンプリングラインＬｓａｍはローに駆動される。
【００３５】
また、サンプリングラインＬｓａｍがハイであるサンプリング期間Ｔ２１〜Ｔ２２の間、ソースドライバ２０によって、ソースラインＳｉには、ハイに相当する電圧からローに相当する電圧の間にある所定の中間電位Ｖｍｉｄ（例えば、１．２５ボルト。）が供給される。
【００３６】
続いて、期間Ｔ２３〜Ｔ２４の間、画素容量Ｃｐｉｘをプリチャージするために、ゲートラインＧｉがゲートドライバ３０によってハイに駆動され、同時に、ソースラインＳｉがソースドライバ２０によってハイに駆動される。このとき、第１のトランジスタＱ１１はオンし、画素容量ＣｐｉｘをソースラインＳｉと接続する。よって、画素電圧Ｖｐｉｘはハイとなる。また、プリチャージ期間の開始時Ｔ２３に、コモン電極ラインＣＯＭｉはコモンドライバ４０によってローに駆動される。
【００３７】
プリチャージ期間Ｔ２３〜Ｔ２４の終了後、時間Ｔ２５で、コントローラ５０によってリフレッシュラインＬｒｅｆがハイに駆動される。このとき、第４のトランジスタＱ１４はオンする。よって、第３のトランジスタＱ１３のソース端子はソースラインＳｉと接続される。プリチャージ期間Ｔ１３〜Ｔ１４が終了すると、ソースドライバ２０によってソースラインＳｉはロー（＝０Ｖ）に駆動され、よって、第３のトランジスタＱ１３のソース端子の電圧は同じくロー（＝０Ｖ）である。また、第３のトランジスタＱ１３のゲート端子には、サンプリング期間Ｔ２１〜Ｔ２２の間にソースラインＳｉに中間電圧Ｖｍｉｄが存在していたことにより、サンプリング電圧Ｖｓ＝Ｖｐｉｘ−Ｖｍｉｄ＜０Ｖが現れる。よって、第３のトランジスタＱ１３はオフしたままである。その後、時間Ｔ２６で、リフレッシュラインＬｒｅｆはローにされる。
【００３８】
最終的に、画素電圧Ｖｐｉｘ及びコモン電圧Ｖｃｏｍは、夫々再び反転されて、ハイ／ローが入れ替わり、初期状態に戻る。
【００３９】
このように、本発明の一実施例に従う画素回路では、サンプリング期間中に、サンプリングキャパシタＣ１１の、画素容量Ｃｐｉｘに接続される側とは反対の端子に、ソースラインＳｉを介して、ハイに相当する電圧からローに相当する電圧の間にある所定の中間電圧Ｖｍｉｄが印加される。以下、サンプリング期間中に所定の中間電位Ｖｍｉｄが印加される必要性について説明する。
【００４０】
サンプリング期間の前、すなわち、画素容量ＣｐｉｘがサンプリングキャパシタＣ１１と接続される前の回路全体の電荷Ｑ０は：
Ｑ０＝Ｃｐｉｘ（Ｖｐｉｘ−Ｖｃｏｍ）＋Ｃ１１（Ｖｓ−ＶＳｉ）
と表される。なお、ＶＳｉはソースラインＳｉの電圧である。
【００４１】
次に、サンプリング期間中、すなわち、第２のトランジスタＱ１２がオンしたことにより画素容量ＣｐｉｘがサンプリングキャパシタＣ１１と接続された場合の回路全体の電荷ＱＳは：
ＱＳ＝Ｃｐｉｘ（Ｖ０−Ｖｃｏｍ）＋Ｃ１１（Ｖ０−ＶＳｉ）
と表される。なお、Ｖ０は画素容量ＣｐｉｘとサンプリングキャパシタＣ１１との間に現れる電圧である（この場合、Ｖ０＝Ｖｐｉｘ＝Ｖｓ）。
【００４２】
ここで、電荷保存の法則よりＱ０＝ＱＳであるから、電圧Ｖ０は：
Ｖ０＝（Ｖｐｉｘ＋Ｖｓ・Ｃ１１／Ｃｐｉｘ）／（１＋Ｃ１１／Ｃｐｉｘ）
と求まる。一般に、Ｃ１１／Ｃｐｉｘ〜０と考えることができるから、最終的に、電圧Ｖ０は：
Ｖ０＝Ｖｐｉｘ
となる。よって、サンプリング期間中にサンプリングキャパシタＣ１１に蓄積される電荷Ｑ１は：
Ｑ１＝Ｃ１１（Ｖｐｉｘ−ＶＳｉ）＝Ｃ１１（Ｖｐｉｘ−Ｖｍｉｄ）
となる。この電荷は、サンプリング期間の終了後に第２のトランジスタＱ１２がオフするため、サンプリングＣ１１に保持される。
【００４３】
その後、リフレッシュ期間に、第２のトランジスタＱ１２はオフしたままであるが、ソースラインＳｉの電圧ＶＳｉが０Ｖに変化する。このときのサンプリング電圧ＶｓをＶｇとすると、電荷保存の法則により：
Ｑ１＝Ｃ１１（Ｖｐｉｘ−Ｖｍｉｄ）＝Ｃ１１（Ｖｇ−０）
が成立する。従って、電圧Ｖｇは：
Ｖｇ＝Ｖｐｉｘ−Ｖｍｉｄ
である。このように、リフレッシュ期間中のサンプリング電圧Ｖｇは、サンプリング期間中にソースラインＳｉを介して印加された所定の中間電圧Ｖｍｉｄの分だけ下にシフトする。
【００４４】
図５は、ｎ形トランジスタの電圧−抵抗特性を示す。図５（ａ）の電圧−抵抗特性曲線５０１は、所定の閾値電圧Ｖｔｈ（通常、約０．６ボルト。）を有する抵抗がハイからロー又はローからハイに変化することを示す。このように、トランジスタのオン／オフ切替は、閾値電圧Ｖｔｈを境にして如何なる傾きも有さずに生ずることが理想的である。しかし、実際には、トランジスタの電圧−抵抗特性は、図５（ｂ）で曲線５０２及び５０３によって示されるように、オン／オフ切替の際になだらかに変化する。更に、トランジスタは、素子間及びロット間で、例えば、異なる曲線５０２及び５０３で表されるように、異なる電圧−抵抗特性を有する。このようなｎ形トランジスタは、特に、本発明の一実施例に従う画素回路で第３のトランジスタＱ１３として用いられる場合には、図５（ｂ）の電圧−抵抗特性曲線５０３のように、ロー（Ｌｏｗ）側での動作が不安定である。このように、検知電圧素子によって検知される電圧は、検知電圧素子として用いられるトランジスタの特性によって決まる閾値電圧によって制限される。しかし、このような問題は、図５（ｃ）で曲線５０４及び５０５によって示されるように、トランジスタのゲート端子に印加される検知電圧の変化範囲の中心をシフトさせることによって、解消され得る。
【００４５】
このように、本発明の一実施例に従う画素回路は、サンプリング期間中に、サンプリングキャパシタＣ１１の、画素容量Ｃｐｉｘに接続される側とは反対の端子に、ソースラインＳｉを介して、所定の中間電位Ｖｍｉｄが与えられることによって、電圧検知素子として用いられる第３のトランジスタＱ１３の閾値電圧に制限されずに安定して動作することができる。
【００４６】
図６は、本発明の一実施例に従うソースドライバの構成を表す。
【００４７】
ソースドライバ２０は、制御部２１、レジスタ部２２、デジタル−アナログ変換部（Ｄ／Ａ）２３、及びバッファリング／増幅部２４を有する。制御部２１は、外部の又は内蔵する記憶装置に記憶されたプログラム２５に従って、ソースドライバ２０の各部の動作を制御することができる。レジスタ部２２は、ディスプレイ装置本体のコントローラ（図示せず。）から供給されるデジタル画像データを一時的に格納することができる。Ｄ／Ａ２３は、レジスタ部２２から出力されるデジタルデータ信号をアナログデータ信号に変換することができる。バッファリング／増幅部２４は、Ｄ／Ａ２３から出力されるアナログデータ信号又はレジスタ部２２から直接出力されるデジタルデータ信号に対してバッファリング及び増幅を行い、ソースラインＳ１〜Ｓｍを介してディスプレイ部の各画素へ供給することができる。また、Ｄ／Ａ２３は、画素回路のサンプリング期間中に、制御部２１からの信号に応答して、ソースラインＳｉへ所定の中間電圧Ｖｍｉｄを供給するよう動作する。
【００４８】
このように、本実施例で用いられるソースドライバ２０は、画素内で表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタＣ１１の、表示素子に接続されない側の端子に接続され、サンプリング期間Ｔ１１〜Ｔ１２に、表示素子の電圧状態の変動範囲内にある所定電圧ＶｍｉｄをキャパシタＣ１１へ印加する第１のキャパシタ電圧源として動作することができる。
【００４９】
代替的に、ソースドライバ２０及びソースラインＳｉとは別に、キャパシタＣ１１へ所定の中間電圧Ｖｍｉｄを供給するための専用のキャパシタ電圧源及び専用のラインが設けられても良い。これは、ソースドライバの仕様を変更することができない場合に有利である。
【００５０】
図７は、図３に表される画素回路の動作の他の例を表すタイミングチャートである。
【００５１】
図７に表される例は、サンプリング期間中に中間電位ＶｍｉｄがソースラインＳｉではなくコモン電極ラインＣＯＭｉに適用される点で、図４に表される例と異なる。また、本例で、中間電位Ｖｍｉｄは負の大きさを有する。
【００５２】
サンプリング期間の前、すなわち、画素容量ＣｐｉｘがサンプリングキャパシタＣ１１と接続される前の回路全体の電荷Ｑ０は：
Ｑ０＝Ｃｐｉｘ（Ｖｐｉｘ−Ｖｃｏｍ）＋Ｃ１１（Ｖｓ−ＶＳｉ）
と表される。なお、ＶＳｉはソースラインＳｉの電圧である。
【００５３】
次に、サンプリング期間中、すなわち、第２のトランジスタＱ１２がオンしたことにより画素容量ＣｐｉｘがサンプリングキャパシタＣ１１と接続された場合の回路全体の電荷ＱＳは：
ＱＳ＝Ｃｐｉｘ（Ｖ０−Ｖｃｏｍ−Ｖｍｉｄ）＋Ｃ１１（Ｖ０−ＶＳｉ）
と表される。なお、Ｖ０は画素容量ＣｐｉｘとサンプリングキャパシタＣ１１との間に現れる電圧である（この場合、Ｖ０＝Ｖｐｉｘ＝Ｖｓ）。
【００５４】
ここで、電荷保存の法則よりＱ０＝ＱＳであるから、電圧Ｖ０は：
Ｖ０＝（Ｖｐｉｘ＋Ｖｍｉｄ＋Ｖｓ・Ｃ１１／Ｃｐｉｘ）／（１＋Ｃ１１／Ｃｐｉｘ）
と求まる。一般に、Ｃ１１／Ｃｐｉｘ〜０と考えることができるから、最終的に、電圧Ｖ０は：
Ｖ０＝Ｖｐｉｘ＋Ｖｍｉｄ
となる。よって、サンプリング期間中にサンプリングキャパシタＣ１１に蓄積される電荷Ｑ１は：
Ｑ１＝Ｃ１１（Ｖｐｉｘ＋Ｖｍｉｄ−ＶＳｉ）
となる。この電荷は、サンプリング期間の終了後に第２のトランジスタＱ１２がオフするため、サンプリングＣ１１に保持される。
【００５５】
その後、リフレッシュ期間に、第２のトランジスタＱ１２はオフしたままであるが、ソースラインＳｉの電圧ＶＳｉが０Ｖに変化する。このときのサンプリング電圧ＶｓをＶｇとすると、電荷保存の法則により：
Ｑ１＝Ｃ１１（Ｖｐｉｘ＋Ｖｍｉｄ−ＶＳｉ）＝Ｃ１１（Ｖｇ−０）
が成立する。従って、電圧Ｖｇは：
Ｖｇ＝Ｖｐｉｘ＋Ｖｍｉｄ
である。このように、リフレッシュ期間中のサンプリング電圧Ｖｇは、サンプリング期間中にコモンドライバ４０によってコモン電極ラインＣＯＭｉを介して印加された所定の中間電圧Ｖｍｉｄの分だけ上にシフトする。しかし、本例で中間電位Ｖｍｉｄは負の大きさを有しており、実際には、サンプリング電圧Ｖｇは中間電圧Ｖｍｉｄの分だけ下にシフトする。これにより、本発明の一実施例に従う画素回路は、図５を参照して上述されたように、電圧検知素子として用いられる第３のトランジスタＱ１３の閾値電圧に制限されずに安定して動作することができる。
【００５６】
このように、本実施例で用いられるコモンドライバ４０は、画素内で表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタＣ１１に接続されていない側の表示素子Ｃｌｃの端子に接続され、サンプリング期間Ｔ１１〜Ｔ１２に、表示素子の電圧状態の変動範囲内にある所定電圧Ｖｍｉｄを表示素子Ｃｌｃへ印加する第２のキャパシタ電圧源として動作することができる。
【００５７】
代替的に、コモンドライバ４０及びコモン電極ラインＣＯＭｉとは別に、表示素子Ｃｌｃへ所定の中間電圧Ｖｍｉｄを供給するための専用のキャパシタ電圧源及び専用のラインが設けられても良い。これは、コモンドライバの仕様を変更することができない場合に有利である。
【００５８】
以上説明してきた実施例では、電圧検知素子としてｎ形トランジスタが用いられた。しかし、当然ｐ形トランジスタが用いられて良く、あるいは、電圧検知素子に代えて、以下のような回路が用いられても良い。
【００５９】
図８は、本発明の一実施例に従う画素回路で用いられる電圧検知回路の例を示す。図８には、理解を容易にするため、画素回路内に形成されるＤＲＡＭ回路及びその出力に接続された電圧検知回路のみが示される。
【００６０】
図８（ａ）は、図３に表される画素回路において、電圧検知素子としての第３のトランジスタＱ１３に代えて、電圧検知回路として、ｐ形トランジスタ及びｎ形トランジスタから成るインバータ回路７１が用いられる場合を示す。インバータ回路７１の出力Ｏｕｔは、表示素子Ｃｌｃと第１のトランジスタＱ１１との間の接続点に接続されている。
【００６１】
図８（ｂ）は、図３に表される画素回路において、電圧検知素子としての第３のトランジスタＱ１３に代えて、電圧検知回路として、カレントミラー回路及び定電流回路を用いた差動増幅回路７２が用いられる場合を示す。差動増幅回路７２の出力Ｏｕｔは、表示素子Ｃｌｃと第１のトランジスタＱ１１との間の接続点に接続されている。
【００６２】
いずれの電圧検知回路７１、７２も、サンプリング期間中にソースラインＳｉ又はコモン電極ラインＣＯＭｉを介して所定の中間電位Ｖｍｉｄが適用されることによって、検知電圧の変化範囲の中心をシフトさせられる。
【００６３】
図９は、本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置を備えた電子機器の例である。
【００６４】
図９の電子機器２００は、ラップトップ型ＰＣとして表されているが、例えば、携帯電話、ポータブルデジタルアシスタント（ＰＤＡ）、カーナビゲーション装置又はポータブルゲーム機のような他の電子機器であっても良い。電子機器２００は、画像等を表示可能なディスプレイモジュールを備えたディスプレイ装置１を有する。
【００６５】
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
【００６６】
例えば、上記実施例は、電圧検知回路の検知電圧の変化範囲の中心をシフトするためにソースラインＳｉ又はコモン電極ラインＣＯＭｉのいずれか一方に中間電位Ｖｍｉｄが適用される動作の例に関して説明されたが、これらの動作を組み合わせて具現化されることも可能である。
【符号の説明】
【００６７】
１ アクティブマトリクス型ディスプレイ装置
１０ ディスプレイ部
２０ ソースドライバ
２１ 制御部
２２ レジスタ部
２３ デジタル−アナログ変換部
２４ バッファリング／増幅部
２５ プログラム
３０ ゲートドライバ
４０ コモンドライバ
５０ コントローラ
１００ 画素
２００ 電子機器
Ｃ１１ サンプリングコンデンサ
Ｃｌｃ 表示素子
Ｃｐｉｘ 画素容量
Ｇ１〜Ｇｎ、Ｇｉ ゲートライン
Ｌｒｅｆ リフレッシュライン
Ｌｓａｍ サンプリングライン
Ｑ１１〜Ｑ１４ トランジスタ
Ｓ１〜Ｓｍ、Ｓｉ ソースライン
Ｖｃｏｍ コモン電圧
Ｖｐｉｘ 画素電圧
【特許請求の範囲】
【請求項１】
行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置であって、
前記複数の画素の夫々は、
表示素子と、
前記表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタと、
前記表示素子と前記キャパシタとの間に接続され、前記表示素子の電圧状態が記憶されるサンプリング期間中にオンするスイッチング素子と、
前記キャパシタと前記スイッチング素子との間に現れる電圧を検知する電圧検知回路とを有し、
当該ディスプレイ装置は、
前記電圧検知回路に接続されていない側の前記キャパシタの端子に接続され、前記サンプリング期間に、前記表示素子の電圧状態の変動範囲内にある所定電圧を前記キャパシタへ印加する第１のキャパシタ電圧源、及び／又は
前記スイッチング素子に接続されていない側の前記表示素子の端子に接続され、前記サンプリング期間に、前記表示素子の電圧状態の変動範囲内にある所定電圧を前記表示素子へ印加する第２のキャパシタ電圧源を更に有する、アクティブマトリクス型ディスプレイ装置。
【請求項２】
前記複数の画素へソースラインを介してデータを供給するソースドライバを更に有し、
前記ソースドライバは前記第１のキャパシタ電圧源として動作し、
前記キャパシタは前記ソースラインを介して前記ソースドライバへ接続される、請求項１記載のアクティブマトリクス型ディスプレイ装置。
【請求項３】
前記第２のキャパシタ電圧源は、前記複数の画素へコモン電極ラインを介して接続されるコモンドライバである、請求項１記載のアクティブマトリクス型ディスプレイ装置。
【請求項４】
前記電圧検知回路は、ｎ形トランジスタ又はｐ形トランジスタである、請求項１乃至３のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
【請求項５】
前記電圧検知回路は、インバータ回路である、請求項１乃至３のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
【請求項６】
前記電圧検知回路は、差動増幅回路である、請求項１乃至３のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
【請求項７】
液晶ディスプレイ装置である請求項１乃至６のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
【請求項８】
ＯＬＥＤディスプレイ装置である請求項１乃至６のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
【請求項９】
請求項１乃至８のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置を備える電子機器。
【請求項１】
行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置であって、
前記複数の画素の夫々は、
表示素子と、
前記表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタと、
前記表示素子と前記キャパシタとの間に接続され、前記表示素子の電圧状態が記憶されるサンプリング期間中にオンするスイッチング素子と、
前記キャパシタと前記スイッチング素子との間に現れる電圧を検知する電圧検知回路とを有し、
当該ディスプレイ装置は、
前記電圧検知回路に接続されていない側の前記キャパシタの端子に接続され、前記サンプリング期間に、前記表示素子の電圧状態の変動範囲内にある所定電圧を前記キャパシタへ印加する第１のキャパシタ電圧源、及び／又は
前記スイッチング素子に接続されていない側の前記表示素子の端子に接続され、前記サンプリング期間に、前記表示素子の電圧状態の変動範囲内にある所定電圧を前記表示素子へ印加する第２のキャパシタ電圧源を更に有する、アクティブマトリクス型ディスプレイ装置。
【請求項２】
前記複数の画素へソースラインを介してデータを供給するソースドライバを更に有し、
前記ソースドライバは前記第１のキャパシタ電圧源として動作し、
前記キャパシタは前記ソースラインを介して前記ソースドライバへ接続される、請求項１記載のアクティブマトリクス型ディスプレイ装置。
【請求項３】
前記第２のキャパシタ電圧源は、前記複数の画素へコモン電極ラインを介して接続されるコモンドライバである、請求項１記載のアクティブマトリクス型ディスプレイ装置。
【請求項４】
前記電圧検知回路は、ｎ形トランジスタ又はｐ形トランジスタである、請求項１乃至３のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
【請求項５】
前記電圧検知回路は、インバータ回路である、請求項１乃至３のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
【請求項６】
前記電圧検知回路は、差動増幅回路である、請求項１乃至３のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
【請求項７】
液晶ディスプレイ装置である請求項１乃至６のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
【請求項８】
ＯＬＥＤディスプレイ装置である請求項１乃至６のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
【請求項９】
請求項１乃至８のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置を備える電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１６０３７６（Ｐ２０１０−１６０３７６Ａ）
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願番号】特願２００９−３１７２（Ｐ２００９−３１７２）
【出願日】平成２１年１月９日（２００９．１．９）
【出願人】（５０３００２７６５）統寶光電股▲ふん▼有限公司 (37)
【Ｆターム（参考）】
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願日】平成２１年１月９日（２００９．１．９）
【出願人】（５０３００２７６５）統寶光電股▲ふん▼有限公司 (37)
【Ｆターム（参考）】
[ Back to top ]