アクティブマトリクス基板
【課題】アクティブ動作中に外部電源による電位の制御を必要としない静電気保護回路を有するアクティブマトリクス基板を提供する。
【解決手段】本発明のアクティブマトリクス基板１は、複数のゲート配線２２と、複数のソース配線２１と、高電位側ＥＳＤリング３１及び低電位側ＥＳＤリング３２と、ゲート配線２２及びソース配線２１の各々に対応して配置されアノード電極が低電位側ＥＳＤリング３２に接続されカソード電極がゲート配線２２及びソース配線２１のうちの一の配線に接続されたＥＳＤダイオード４２と、アノード電極が当該一の配線に接続されカソード電極が高電位側ＥＳＤリング３１に接続されたＥＳＤダイオード４１と、２本以上のゲート配線２２の各々に対応して配置されアノード電極が低電位側ＥＳＤリング３２に接続されカソード電極が対応するゲート配線２２に接続された低電位固定ダイオード４３とを備える。
【解決手段】本発明のアクティブマトリクス基板１は、複数のゲート配線２２と、複数のソース配線２１と、高電位側ＥＳＤリング３１及び低電位側ＥＳＤリング３２と、ゲート配線２２及びソース配線２１の各々に対応して配置されアノード電極が低電位側ＥＳＤリング３２に接続されカソード電極がゲート配線２２及びソース配線２１のうちの一の配線に接続されたＥＳＤダイオード４２と、アノード電極が当該一の配線に接続されカソード電極が高電位側ＥＳＤリング３１に接続されたＥＳＤダイオード４１と、２本以上のゲート配線２２の各々に対応して配置されアノード電極が低電位側ＥＳＤリング３２に接続されカソード電極が対応するゲート配線２２に接続された低電位固定ダイオード４３とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板に関し、特に、静電気保護機能を有するアクティブマトリクス基板に関する。
【背景技術】
【０００２】
近年の表示装置の高品位化への需要に伴い、薄型で低消費電力の表示パネルとして、２次元に配列された複数の画素を備える液晶表示パネルや有機エレクトロルミネッセンス（ＥＬ）表示パネルが注目されている。これらの表示パネルの中でも、アクティブマトリクス型の表示パネルは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が設けられ、選択したゲート配線を通じてこのＴＦＴをオンさせ、ソース配線からのデータ信号等をこのＴＦＴに接続された駆動トランジスタ及び保持容量素子に入力することにより、発光素子の発光輝度及び発光タイミングを制御している。これにより、アクティブマトリクス型の表示パネルでは、次の走査（選択）まで発光素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。
【０００３】
しかしながら、アクティブマトリクス型の表示パネルでは、選択された画素の保持容量素子にデータ電圧を保持させるという充電方式であることから、製造中及び表示動作中に、大量の静電電荷がＴＦＴ、ゲート配線及びソース配線に蓄積され易いという性質を有する。この蓄積された静電電荷により、ＴＦＴのゲート絶縁層などに代表される画素回路の構成要素が静電破壊してしまうという問題がある。
【０００４】
特許文献１には、表示パネルの製造中及び表示動作中に発生する静電電荷から画素回路を保護するＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）保護回路を備えた電子装置が開示されている。
【０００５】
図８は、特許文献１に記載された電子装置が備えるＥＳＤ保護回路の構成図である。同図に記載された電子装置５００は、行列状に配置された複数の画素５１０と、画素列ごとに配置されたソース配線５０１と、画素行ごとに配置されたゲート配線５０２と、放電リング５０３及び５０４と、ソース配線５０１ごと及びゲート配線５０２ごとに配置された放電デバイス５２３及び５２４とを備える。放電デバイス５２３は、放電リング５０３からソース配線５０１またはゲート配線５０２へ順方向電流を流す電流制限素子である。また、放電デバイス５２４は、ソース配線５０１またはゲート配線５０２から放電リング５０４へ順方向電流を流す電流制限素子である。
【０００６】
画素５１０は、選択トランジスタ５１１と画素回路５１２とで構成されている。選択トランジスタ５１１のゲート電極はゲート配線５０２に接続され、ソース電極はソース配線５０１に接続されている。この接続関係より、書き込み動作及び表示動作、つまりアクティブ動作中には、選択トランジスタ５１１のゲート電圧であるゲート配線５０２の電圧により、選択トランジスタ５１１が行順次に導通状態となる。選択トランジスタ５１１の導通期間において、選択トランジスタ５１１のソース電圧であるソース配線５０１のデータ電圧が画素回路５１２に供給される。
【０００７】
上記アクティブ動作中において、放電リング５０３は、ソース配線５０１に設定される最小電圧以下の電圧、かつ、ゲート配線５０２に設定される最小電圧以下の電圧に設定される。また、放電リング５０４は、ソース配線５０１に設定される最大電圧以上の電圧、かつ、ゲート配線５０２に設定される最大電圧以上の電圧に設定される。これにより、電子装置５００のアクティブ動作中では、ソース配線５０１及びゲート配線５０２のデータ電圧書き込みのための電圧変化により、放電デバイス５２３及び５２４が順方向電流を流す状態には至らない。
【０００８】
一方、ソース配線５０１及びゲート配線５０２に静電電荷が異常に蓄積されると、選択トランジスタ５１１及び画素回路５１２が静電破壊する恐れがある。このとき、蓄積された静電電荷が正電荷である場合には、当該正電荷が蓄積されたソース配線５０１またはゲート配線５０２の電位が、放電リング５０４の電位よりも高くなる。これにより、放電デバイス５２４に順方向電流が流れて、上記正電荷が放電リング５０４へ放電されるので、静電破壊が回避される。また、蓄積された静電電荷が負電荷である場合には、当該負電荷が蓄積されたソース配線５０１またはゲート配線５０２の電位が、放電リング５０３の電位よりも低くなる。これにより、放電デバイス５２３に順方向電流が流れて、上記負電荷が放電リング５０３へ放電されるので、静電破壊が回避される。
【０００９】
以上のように、特許文献１に記載された電子装置５００は、２つの放電ラインのそれぞれに適切な電位が設定されることにより、アクティブ動作中における静電破壊を回避することが可能となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００４−５３８５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に記載された電子装置５００において、データ電圧書き込みのためのアクティブ動作中に、放電デバイス５２３及び５２４に順方向電流が流れない状態、つまり放電デバイス５２３及び５２４を非動作状態とするために、２つの放電リング５０３及び５０４に対して前述した所定の電位を外部電源により設定維持しなければならない。また、外部電源から上記電位を設定するための端子を、表示パネルに確保する必要がある。
【００１２】
上記課題に鑑み、本発明は、アクティブ動作中に外部電源による電位の制御が不要な静電気保護回路を有するアクティブマトリクス基板を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第１の静電気放電リング及び第２の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記２本のゲート配線のうちの対応するゲート配線に接続された第３のダイオードとを備えることを特徴とする。
【発明の効果】
【００１４】
本発明のアクティブマトリクス基板によれば、アクティブ動作に必要な電位を活用することにより、外部電源による電位制御をせずとも、アクティブ動作中における静電気保護回路を非動作状態とすることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係るアクティブマトリクス基板の構成を示すブロック図である。
【図２】実施の形態１に係る画素の回路構成の一例を示す図である。
【図３Ａ】本発明の実施の形態１に係るアクティブマトリクス基板のアクティブ動作時かつＥＳＤ非動作時の回路状態を表す図である。
【図３Ｂ】本発明の実施の形態１に係るアクティブマトリクス基板のＥＳＤ保護動作時における回路状態を表す図である。
【図４】本発明の実施の形態２に係るアクティブマトリクス基板の構成を示すブロック図である。
【図５】実施の形態２に係る画素の回路構成の一例を示す図である。
【図６Ａ】本発明の実施の形態２に係るアクティブマトリクス基板の通常のアクティブ動作時における回路状態を表す図である。
【図６Ｂ】本発明の実施の形態２に係るアクティブマトリクス基板のＥＳＤ保護動作時における回路状態を表す図である。
【図７】本発明のアクティブマトリクス基板を内蔵した薄型フラットＴＶの外観図である。
【図８】特許文献１に記載された電子装置が備えるＥＳＤ回路の構成図である。
【発明を実施するための形態】
【００１６】
本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第１の静電気放電リング及び第２の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記２本のゲート配線のうちの対応するゲート配線に接続された第３のダイオードとを備えることを特徴とする。
【００１７】
本態様によれば、ゲート配線に対応して配置された２以上の第３のダイオードにより、負電荷放電用である第１の静電気放電リングを、ゲート配線の非選択電位に固定できる。よって、外部電源により第１の静電気放電リングの電位を制御せずとも、アクティブ動作中における第１のダイオードを非動作状態とすることが可能となる。よって、負の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００１８】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第２の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの高電位側の電源線に接続されていてもよい。
【００１９】
これにより、画素回路に供給する電源電位のうちの高電位側の電位を活用して、正電荷放電用の第２の静電気放電リングを、当該高電位側の電位に固定できる。よって、外部電源により第２の静電気放電リングの電位を制御せずとも、アクティブ動作中における第２のダイオードを非動作状態とすることが可能となる。よって、正の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００２０】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードは、それぞれ、ｎ型薄膜トランジスタで構成されており、前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードの各々のアノード電極は、前記ｎ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であり、カソード電極は、前記ｎ型薄膜トランジスタのソース電極であることが好ましい。
【００２１】
本発明の一態様に係るアクティブマトリクス基板は、ｎ型薄膜トランジスタで回路構成される画素の表示用基板として適用される。よって、第１、第２及び第３のダイオードも同様のｎ型薄膜トランジスタを用いて形成することにより、製造工程の簡素化及び製造歩留まりの向上が図られる。
【００２２】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第３のダイオードは、前記第１のダイオードよりもビルトイン電圧が低いことが好ましい。
【００２３】
第３のダイオードは、第１の静電気放電リングから、ローレベルの非選択電位であるゲート配線へと優先的に順方向電流を流して、第１の静電気放電リングを常にゲート配線の非選択電位に設定する必要がある。よって、第３のダイオードのビルトイン電圧は小さく設定される。一方、第１のダイオードは、負の静電電荷が異常蓄積された場合の異常時のみ動作状態となればよいので、ビルトイン電圧は第３のダイオードのビルトイン電圧に比べて大きく設定されている。これにより、適切なタイミングで、放電リングの電位固定動作及びＥＳＤ保護動作が実行される。
【００２４】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第３のダイオードは、前記第１の静電気放電リングから前記一のゲート配線へと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第１の静電気放電リングに固定させる。
【００２５】
これにより、負の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００２６】
また、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第１の静電気放電リング及び第２の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が前記２本のゲート配線のうちの対応するゲート配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第３のダイオードとを備えることを特徴とする。
【００２７】
本態様によれば、ゲート配線に対応して配置された２以上の第３のダイオードにより、正電荷放電用である第２の静電気放電リングを、ゲート配線の非選択電位に固定できる。よって、外部電源により第２の静電気放電リングの電位を制御せずとも、アクティブ動作中における第２のダイオードを非動作状態とすることが可能となる。よって、正の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００２８】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第１の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの低電位側の電源線に接続されていてもよい。
【００２９】
これにより、画素回路に供給する電源電位のうちの低電位側の電位を活用して、負電荷放電用の第１の静電気放電リングを、当該低電位側の電位に固定できる。よって、外部電源により第１の静電気放電リングの電位を制御せずとも、アクティブ動作中における第１のダイオードを非動作状態とすることが可能となる。よって、負の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００３０】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードは、それぞれ、ｐ型薄膜トランジスタで構成されており、前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードの各々のアノード電極は、前記ｐ型薄膜トランジスタのソース電極であり、カソード電極は、前記ｐ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であることが好ましい。
【００３１】
本発明の一態様に係るアクティブマトリクス基板は、ｐ型薄膜トランジスタで回路構成される画素の表示用基板として適用される。よって、第１、第２及び第３のダイオードも同様のｐ型薄膜トランジスタを用いて形成することにより、製造工程の簡素化及び製造歩留まりの向上が図られる。
【００３２】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第３のダイオードは、前記第２のダイオードよりもビルトイン電圧が低いことが好ましい。
【００３３】
第３のダイオードは、ハイレベルの非選択電位であるゲート配線から、第２の静電気放電リングへと優先的に順方向電流を流して、第２の静電気放電リングを常にゲート配線の非選択電位に設定する必要がある。よって、第３のダイオードのビルトイン電圧は小さく設定される。一方、第２のダイオードは、正の静電電荷が異常蓄積された場合の異常時のみ動作状態となればよいので、ビルトイン電圧は第３のダイオードのビルトイン電圧に比べて大きく設定されている。これにより、適切なタイミングで、放電リングの電位固定動作及びＥＳＤ保護動作が実行される。
【００３４】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第３のダイオードは、前記一のゲート配線から前記第２の静電気放電リングへと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第２の静電気放電リングに固定させる。
【００３５】
これにより、正の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００３６】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態および各図面において、同じ構成要素には同じ符号を付し説明する。
【００３７】
（実施の形態１）
本実施の形態におけるアクティブマトリクス基板は、基板上に配置された複数のゲート配線及び複数のソース配線と、当該基板上の周縁領域に配置された第１の静電気放電リング及び第２の静電気放電リングと、少なくとも複数のゲート配線の各々または複数のソース配線の各々に対応して配置され、アノード電極が第１の静電気放電リングに接続され、カソード電極が複数のゲート配線及び複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が当該一の配線に接続され、カソード電極が第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が第１の静電気放電リングに接続され、カソード電極が上記２本のゲート配線のうちの一のゲート配線に接続された第３のダイオードとを備える。
【００３８】
これにより、負電荷放電用である第１の静電気放電リングを、ゲート配線の非選択電位に固定できる。よって、外部電源により第１の静電気放電リングの電位を制御せずとも、アクティブ動作中における第１のダイオードを非動作状態とすることが可能となる。
【００３９】
以下、本発明の実施の形態１について、図面を参照しながら説明する。
【００４０】
図１は、本発明の実施の形態１に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板１は、基板上に配置された複数の画素１０と、画素列ごとに配置されたソース配線２１と、画素行ごとに配置されたゲート配線２２と、高電位側ＥＳＤリング３１と、低電位側ＥＳＤリング３２と、ＥＳＤダイオード４１及び４２と、低電位固定ダイオード４３とを備える。上記基板は、例えば、ガラス基板である。アクティブマトリクス基板１は、例えば、有機ＥＬディスプレイに代表されるような、表示装置の一部である表示パネルを構成する。
【００４１】
ゲート配線２２は、基板上に配置され、複数の画素１０のうちソース信号であるデータ電圧を書き込む画素を選択するゲート信号を当該画素に与える機能を有する。
【００４２】
ソース配線２１は、基板上であってゲート配線２２と直交する方向に配置され、上記ゲート信号により選択された画素へデータ電圧を書き込む機能を有する。
【００４３】
高電位側ＥＳＤリング３１は、基板上の周縁領域に配置された第２の静電気放電リングである。高電位側ＥＳＤリング３１は、ゲート端子及びソース端子から流入し、または、ゲート配線２２及びソース配線２１に蓄積された正の静電電荷を逃がすことにより、当該正の静電電荷が画素１０で放電して画素回路を静電破壊することを回避する機能を有する。
【００４４】
低電位側ＥＳＤリング３２は、基板上の周縁領域に配置された第１の静電気放電リングである。低電位側ＥＳＤリング３２は、ゲート端子及びソース端子から流入し、または、ゲート配線２２及びソース配線２１に蓄積された負の静電電荷を逃がすことにより、当該負の静電電荷が画素１０で放電して画素回路を静電破壊することを回避する機能を有する。
【００４５】
アクティブマトリクス基板１は、ゲート端子Ｇ１〜Ｇｍを介してゲートドライバと接続され、ソース端子Ｓ１〜Ｓｎを介してソースドライバと接続される。
【００４６】
ここで、画素１０の構成を詳細に説明する。
【００４７】
図２は、実施の形態１に係る画素の回路構成の一例を示す図である。同図に記載された画素１０は、基板上に行列状に配置され、選択トランジスタ１０１と、駆動トランジスタ１０２と、コンデンサ１０３と、有機ＥＬ素子１０４とを備える。ここで、選択トランジスタ１０１及び駆動トランジスタ１０２は、ｎ型の薄膜トランジスタで構成されている。選択トランジスタ１０１のドレイン電極はソース配線２１に、ゲート電極はゲート配線２２に、ソース電極はコンデンサ１０３及び駆動トランジスタ１０２のゲート電極に接続されている。また、駆動トランジスタ１０２のドレイン電極は、電源電位ＶＴＦＴを供給する電源線２３に接続され、ソース電極は有機ＥＬ素子１０４のアノード電極に接続されている。
【００４８】
この構成において、ゲート配線２２に画素選択電位であるハイレベルの電位ＶＨのゲート信号が行順次に入力され選択トランジスタ１０１がオン状態になると、ソース配線２１を介して供給されたデータ電圧ＶＤＴがコンデンサ１０３に書き込まれる。そして、コンデンサ１０３に書き込まれた保持電圧は１フレーム期間を通じて保持され、この保持電圧により駆動トランジスタ１０２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、電源線２３→駆動トランジスタ１０２→有機ＥＬ素子１０４へと供給される。これにより、有機ＥＬ素子１０４が発光し、画像として表示される。
【００４９】
なお、画素１０は、上述した回路構成に限定されない。つまり、選択トランジスタ１０１、駆動トランジスタ１０２及びコンデンサ１０３は、データ電圧に応じた駆動電流を有機ＥＬ素子１０４に流すために必要な回路構成要素であるが、当該回路構成要素に別の回路構成要素が付加される場合も、本発明に係る画素１０に含まれる。
【００５０】
再び図１に戻って、本発明の要部であるＥＳＤ保護回路の構成及び機能について説明する。
【００５１】
本実施の形態１に係るアクティブマトリクス基板１には、複数の画素１０が配置された表示領域を囲むように、高電位側ＥＳＤリング３１及び低電位側ＥＳＤリング３２が配置されている。高電位側ＥＳＤリング３１は複数の画素１０に高電位側の電源電位を供給するための電源線２３に接続されている。
【００５２】
また、互いに直列接続されたＥＳＤダイオード４１及び４２がゲート配線２２及びソース配線２１ごとに配置されている。ＥＳＤダイオード４１のアノード電極及びＥＳＤダイオード４２のカソード電極は、ゲート配線２２に接続されている。ＥＳＤダイオード４１のカソード電極は高電位側ＥＳＤリング３１に接続されている。ＥＳＤダイオード４２のアノード電極は低電位側ＥＳＤリング３２に接続されている。第１のダイオードであるＥＳＤダイオード４２と、第２のダイオードであるＥＳＤダイオード４１とは、電流制限部を構成する。
【００５３】
さらに、１行目のゲート配線２２及び２行目のゲート配線２２に対応して、第３のダイオードである低電位固定ダイオード４３が配置されている。低電位固定ダイオード４３のアノード電極は低電位側ＥＳＤリング３２に接続され、カソード電極はゲート配線２２に接続されている。
【００５４】
上記構成により、表示領域への書き込み動作時及び表示領域の表示動作時、つまり通常のアクティブ動作時には、低電位固定ダイオード４３は低電位側ＥＳＤリング３２を画素非選択電位である低電位に固定する機能を有する。また、通常のアクティブ動作時には、ＥＳＤダイオード４１及び４２には、順方向電流は流れない。つまり、ＥＳＤダイオード４１及び４２は、非動作状態となっている。
【００５５】
一方、アクティブ動作中に、静電電荷が異常に蓄積して放電するおそれのある場合には、ＥＳＤダイオード４１及び４２のいずれかに順方向電流が流れる。つまり、高電位側ＥＳＤリング３１または低電位側ＥＳＤリング３２へと静電電荷が放電することにより、ソース配線２１、ゲート配線２２及び画素１０が保護される。
【００５６】
なお、本実施の形態では、低電位固定ダイオード４３は、１行目及び２行目のゲート配線２２に対応して配置されているが、これに限らず、任意の２本以上のゲート配線２２に対応させて、２つ以上配置されていればよい。
【００５７】
なお、ＥＳＤダイオード４１及び４２ならびに低電位固定ダイオード４３は、それぞれ、ｎ型薄膜トランジスタで構成されていることが好ましい。この場合には、ＥＳＤダイオード４１及び４２ならびに低電位固定ダイオード４３の各々のアノード電極は、ｎ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であり、カソード電極は、ｎ型薄膜トランジスタのソース電極とすればよい。これにより、画素１０の選択トランジスタ１０１及び駆動トランジスタ１０２を含め、アクティブマトリクス基板１の構成要素である薄膜トランジスタを全てｎ型とできるので製造工程の簡素化及び製造歩留まりの向上が図られる。
【００５８】
上記構成において、画素１０で構成された表示領域への書き込み動作及び表示領域の表示動作時、つまりアクティブ動作時の回路動作について詳細に説明する。
【００５９】
図３Ａは、本発明の実施の形態１に係るアクティブマトリクス基板の通常のアクティブ動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線２１及びゲート配線２２に異常な静電電荷が蓄積していない通常の状態を想定している。
【００６０】
この場合、高電位側ＥＳＤリング３１は、電源線２３の電位であるＶＴＦＴに設定されている。一方、低電位側ＥＳＤリング３２は、低電位固定ダイオード４３を介して１行目及び２行目のゲート配線２２に接続されている。ここで、画素１０の構成要素である選択トランジスタ１０１がｎ型ＴＦＴであることから、選択トランジスタ１０１は、ゲート配線２２の電位がハイレベルの電位ＶＨである場合にオン状態となり、ゲート配線２２の電位がローレベルの電位ＶＬである場合にオフ状態となる。アクティブ動作時には、行順次に、常に１本のゲート配線２２のみの電位がＶＨとなり、その他のゲート配線２２の電位はＶＬである。つまり、低電位固定ダイオード４３が接続された１行目及び２行目のゲート配線２２のうち、少なくともいずれか１本が常にローレベルの電位ＶＬとなっている。よって、低電位側ＥＳＤリング３２は、低電位側ＥＳＤリング３２から電位ＶＬとなっているゲート配線２２へ順方向電流が流れることにより、電位ＶＬへと収束する。一方、ハイレベルの電位ＶＨとなっているゲート配線２２から低電位側ＥＳＤリング３２へは、逆方向となるので電流は流れず、低電位側ＥＳＤリング３２の電位は、当該ゲート配線２２の電位により変動しない。
【００６１】
なお、低電位固定ダイオード４３の閾値電圧は、ＥＳＤダイオード４２の閾値電圧も小さく設定されている。ＥＳＤダイオード４２は、負の静電電荷がゲート配線２２またはソース配線２１に異常蓄積された場合、つまり、電位がＶＬである低電位側ＥＳＤリング３２に対し、ゲート配線２２またはソース配線２１の電位が遙かに低くなった場合に順方向電流を流して負の静電電荷を低電位側ＥＳＤリング３２に放電する。よって、ＥＳＤダイオード４２は、異常時のみ動作状態とするため、閾値電圧は大きく設定されている。これに対して、低電位固定ダイオード４３は、アクティブ動作中の低電位側ＥＳＤリング３２の電位を常にＶＬに維持させるために配置されたものである。よって、低電位側ＥＳＤリング３２から、電位がＶＬであるゲート配線２２へと、優先的に低電位固定ダイオード４３を介して順方向電流を流す必要があるので、低電位固定ダイオード４３の閾値電圧は小さく設定されている。
【００６２】
なお、上記ＥＳＤダイオードの閾値電圧とは、ダイオードのビルトイン電圧のことであり、ダイオードの電流−電圧特性において順方向電流が実質的に発生する（指数関数的に増加する）電圧である。
【００６３】
また、電源線２３の電位ＶＴＦＴと、ゲート配線２２の電位ＶＨまたはＶＬと、ソース配線の電位ＶＤＴ〜ＶＬとの高低関係は、ＶＴＦＴ≧ＶＨ＞ＶＤＴ＞ＶＬという関係が成立している。これにより、アクティブ動作時には、高電位側ＥＳＤリング３１の電位はＶＴＦＴに設定され、低電位側ＥＳＤリング３２の電位はＶＬに設定され、ゲート配線２２及びソース配線２１の電位は、上記２つのＥＳＤリングの電位の間となっている。よって、ＥＳＤダイオード４１及び４２には順方向電流が流れない状態、つまりＥＳＤダイオード４１及び４２は非動作状態となっている。
【００６４】
図３Ｂは、本発明の実施の形態１に係るアクティブマトリクス基板のＥＳＤ保護動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線２１及びゲート配線２２に異常な静電電荷が蓄積した状態を想定している。
【００６５】
例えば、ゲート端子Ｇ１及び１行目のゲート配線２２に正の静電電荷が異常蓄積された場合、１行目のゲート配線２２の電位は高電位側ＥＳＤリング３１の電位ＶＴＦＴよりも高い状態となる。この場合には、ＥＳＤダイオード４１に順方向電流が流れる。つまり、ＥＳＤダイオード４１が動作状態となり、上記正の静電電荷を高電位側ＥＳＤリング３１へと放電させ、ＥＳＤ保護機能が作用する。
【００６６】
また、例えば、ゲート端子Ｇ２及び２行目のゲート配線２２に負の静電電荷が異常蓄積された場合、２行目のゲート配線２２の電位は低電位側ＥＳＤリング３２の電位ＶＬよりも低い状態となる。この場合には、ＥＳＤダイオード４２に順方向電流が流れる。つまり、ＥＳＤダイオード４２が動作状態となり、上記負の静電電荷を低電位側ＥＳＤリング３２へと放電させ、ＥＳＤ保護機能が作用する。
【００６７】
以上、本実施の形態にかかるアクティブマトリクス基板１によれば、アクティブ動作時において、（１）ｎ型ＴＦＴで構成された画素回路の内部電源（ＶＴＦＴ）を活用して、正電荷放電用のＥＳＤリングを高電位に固定し、（２）ゲート配線に対応して配置された２以上の低電位固定ダイオードにより、負電荷放電用のＥＳＤリングを低電位に固定し、（３）ゲート配線及びソース配線に対応して直列接続されたＥＳＤダイオードを配置することにより、外部電源によりＥＳＤリングの電位を制御せずとも、アクティブ動作中における静電気保護回路を非動作状態とすることが可能となる。よって、外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００６８】
（実施の形態２）
本実施の形態では、画素回路がｐ型ＴＦＴで構成された場合のアクティブマトリクス基板について、図面を参照しながら説明する。なお、実施の形態１に係るアクティブマトリクス基板１と同じ構成要素及び機能については説明を省略し、異なる特徴的な点のみ詳細に説明する。
【００６９】
図４は、本発明の実施の形態２に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板２は、複数の画素１１と、画素列ごとに配置されたソース配線２１と、画素行ごとに配置されたゲート配線２２と、高電位側ＥＳＤリング３１と、低電位側ＥＳＤリング３２と、ＥＳＤダイオード４１及び４２と、高電位固定ダイオード５３とを備える。
【００７０】
ここで、画素１１の構成を詳細に説明する。
【００７１】
図５は、実施の形態２に係る画素の回路構成の一例を示す図である。同図に記載された画素１１は、基板上に行列状に配置され、選択トランジスタ１１１と、駆動トランジスタ１１２と、コンデンサ１１３と、有機ＥＬ素子１１４とを備える。ここで、選択トランジスタ１１１及び駆動トランジスタ１１２は、ｐ型の薄膜トランジスタで構成されている。選択トランジスタ１１１のソース電極はソース配線２１に、ゲート電極はゲート配線２２に、ドレイン電極はコンデンサ１１３及び駆動トランジスタ１１２のゲート電極に接続されている。また、駆動トランジスタ１１２のソース電極は、電源電位ＶＴＦＴを供給する電源線２３に接続され、ドレイン電極は有機ＥＬ素子１１４のアノード電極に接続されている。有機ＥＬ素子１１４のカソード電極は、基準電位線２４に接続されている。基準電位線２４は、全ての画素１１にわたり共通の基準電位に設定された線であり、基準電位とは、例えば、接地電位である。
【００７２】
この構成において、ゲート配線２２に画素選択電位であるローレベルの電位ＶＬのゲート信号が行順次に入力され選択トランジスタ１１１がオン状態になると、ソース配線２１を介して供給されたデータ電圧ＶＤＴがコンデンサ１１３に書き込まれる。そして、コンデンサ１１３に書き込まれた保持電圧は１フレーム期間を通じて保持され、この保持電圧により駆動トランジスタ１１２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、電源線２３→駆動トランジスタ１１２→有機ＥＬ素子１１４→基準電位線２４へと流れる。これにより、有機ＥＬ素子１１４が発光し、画像として表示される。
【００７３】
なお、画素１１は、上述した回路構成に限定されない。つまり、選択トランジスタ１１１、駆動トランジスタ１１２及びコンデンサ１１３は、データ電圧に応じた駆動電流を有機ＥＬ素子１１４に流すために必要な回路構成要素であるが、当該回路構成要素に別の回路構成要素が付加される場合も、本発明に係る画素１１に含まれる。
【００７４】
再び図４に戻って、本発明の要部であるＥＳＤ保護回路の構成及び機能について説明する。
【００７５】
本実施の形態２に係るアクティブマトリクス基板２には、複数の画素１１が配置された表示領域を囲むように、高電位側ＥＳＤリング３１及び低電位側ＥＳＤリング３２が配置されている。低電位側ＥＳＤリング３２は基準電位線２４に接続されている。
【００７６】
また、互いに直列接続されたＥＳＤダイオード４１及び４２がゲート配線２２及びソース配線２１ごとに配置されている。ＥＳＤダイオード４１及び４２の接続関係は、実施の形態１と同様である。
【００７７】
さらに、１行目のゲート配線２２及び２行目のゲート配線２２に対応して、高電位固定ダイオード５３が配置されている。高電位固定ダイオード５３のカソード電極は高電位側ＥＳＤリング３１に接続され、アノード電極はゲート配線２２に接続されている。
【００７８】
上記構成により、通常のアクティブ動作時には、高電位固定ダイオード５３は高電位側ＥＳＤリング３１を画素非選択電位である高電位に固定する機能を有する。また、通常のアクティブ動作時には、ＥＳＤダイオード４１及び４２には、順方向電流は流れない。つまり、ＥＳＤダイオード４１及び４２は、非動作状態となっている。
【００７９】
一方、アクティブ動作中に、静電電荷が異常に蓄積して放電するおそれのある場合には、ＥＳＤダイオード４１及び４２のいずれかに順方向電流が流れる。つまり、高電位側ＥＳＤリング３１または低電位側ＥＳＤリング３２へと静電電荷が放電することにより、ソース配線２１、ゲート配線２２及び画素１１が保護される。
【００８０】
なお、本実施の形態では、高電位固定ダイオード５３は、１行目及び２行目のゲート配線２２に対応して配置されているが、これに限らず、任意の２本以上のゲート配線２２に対応させて、２つ以上配置されていればよい。
【００８１】
なお、ＥＳＤダイオード４１及び４２ならびに高電位固定ダイオード５３は、それぞれ、ｐ型薄膜トランジスタで構成されていることが好ましい。この場合には、ＥＳＤダイオード４１及び４２ならびに高電位固定ダイオード５３の各々のアノード電極は、ｐ型薄膜トランジスタのソース電極であり、カソード電極は、ｐ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極とすればよい。これにより、画素１１の選択トランジスタ１１１及び駆動トランジスタ１１２を含め、アクティブマトリクス基板２の構成要素である薄膜トランジスタを全てｐ型とできるので製造工程の簡素化及び製造歩留まりの向上が図られる。
【００８２】
上記構成において、画素１１で構成された表示領域のアクティブ動作時の回路動作について詳細に説明する。
【００８３】
図６Ａは、本発明の実施の形態２に係るアクティブマトリクス基板の通常のアクティブ動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線２１及びゲート配線２２に異常な静電電荷が蓄積していない通常の状態を想定している。
【００８４】
この場合、低電位側ＥＳＤリング３２は、基準電位線２４の電位であるＶＥＬに設定されている。一方、高電位側ＥＳＤリング３１は、高電位固定ダイオード５３を介して１行目及び２行目のゲート配線２２に接続されている。ここで、画素１１の構成要素である選択トランジスタ１１１がｐ型ＴＦＴであることから、選択トランジスタ１１１は、ゲート配線２２の電位がローレベルの電位ＶＬである場合にオン状態となり、ゲート配線２２の電位がハイレベルの電位ＶＨである場合にオフ状態となる。アクティブ動作時には、行順次に、常に１本のゲート配線２２のみの電位がＶＬとなり、その他のゲート配線２２の電位はＶＨである。つまり、高電位固定ダイオード５３が接続された１行目及び２行目のゲート配線２２のうち、少なくともいずれか１本が常にハイレベルの電位ＶＨとなっている。よって、高電位側ＥＳＤリング３１は、電位ＶＨとなっているゲート配線２２から低電位側ＥＳＤリング３２へ順方向電流が流れることにより、電位ＶＨへと収束する。一方、ローレベルの電位ＶＬとなっているゲート配線２２から高電位側ＥＳＤリング３１へは、逆方向となるので電流は流れず、高電位側ＥＳＤリング３１の電位は、当該ゲート配線２２の電位により変動しない。
【００８５】
なお、高電位固定ダイオード５３の閾値電圧は、ＥＳＤダイオード４１の閾値電圧も小さく設定されている。ＥＳＤダイオード４１は、正の静電電荷がゲート配線２２またはソース配線２１に異常蓄積された場合、つまり、電位がＶＨである高電位側ＥＳＤリング３１に対し、ゲート配線２２またはソース配線２１の電位が遙かに高くなった場合に順方向電流を流して正の静電電荷を高電位側ＥＳＤリング３１に放電する。よって、ＥＳＤダイオード４１は、異常時のみ動作状態とするため、閾値電圧は大きく設定されている。これに対して、高電位固定ダイオード５３は、アクティブ動作中の高電位側ＥＳＤリング３１の電位を常にＶＨに維持させるために配置されたものである。よって、電位がＶＨであるゲート配線２２から、高電位側ＥＳＤリング３１へと、優先的に高電位固定ダイオード５３を介して順方向電流を流す必要があるので、高電位固定ダイオード５３の閾値電圧は小さく設定されている。
【００８６】
また、基準電位線２４の電位ＶＥＬと、ゲート配線２２の電位ＶＬまたはＶＨと、ソース配線の電位ＶＨ〜ＶＤＴとの高低関係は、ＶＨ＞ＶＤＴ＞ＶＬ≧ＶＥＬという関係が成立している。これにより、アクティブ動作時には、低電位側ＥＳＤリング３２の電位はＶＥＬに設定され、高電位側ＥＳＤリング３１の電位はＶＨに設定され、ゲート配線２２及びソース配線２１の電位は、上記２つのＥＳＤリングの電位の間となっている。よって、ＥＳＤダイオード４１及び４２には順方向電流が流れない状態、つまりＥＳＤダイオード４１及び４２は非動作状態となっている。
【００８７】
図６Ｂは、本発明の実施の形態２に係るアクティブマトリクス基板のＥＳＤ保護動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線２１及びゲート配線２２に異常な静電電荷が蓄積した状態を想定している。
【００８８】
例えば、ゲート端子Ｇ１及び１行目のゲート配線２２に正の静電電荷が異常蓄積された場合、１行目のゲート配線２２の電位は高電位側ＥＳＤリング３１の電位ＶＨよりも高い状態となる。この場合には、ＥＳＤダイオード４１に順方向電流が流れる。つまり、ＥＳＤダイオード４１が動作状態となり、上記正の静電電荷を高電位側ＥＳＤリング３１へと放電させ、ＥＳＤ保護機能が作用する。
【００８９】
また、例えば、ゲート端子Ｇ２及び２行目のゲート配線２２に負の静電電荷が異常蓄積された場合、２行目のゲート配線２２の電位は低電位側ＥＳＤリング３２の電位ＶＥＬよりも低い状態となる。この場合には、ＥＳＤダイオード４２に順方向電流が流れる。つまり、ＥＳＤダイオード４２が動作状態となり、上記負の静電電荷を低電位側ＥＳＤリング３２へと放電させ、ＥＳＤ保護機能が作用する。
【００９０】
以上、本実施の形態にかかるアクティブマトリクス基板２によれば、アクティブ動作時において、（１）ｐ型ＴＦＴで構成された画素回路の内部電源（ＶＥＬ）を活用して、負電荷放電用のＥＳＤリングを低電位に固定し、（２）ゲート配線に対応して配置された２以上の高電位固定ダイオードにより、正電荷放電用のＥＳＤリングを高電位に固定し、（３）ゲート配線及びソース配線に対応して直列接続されたＥＳＤダイオードを配置することにより、外部電源によりＥＳＤリングの電位を制御せずとも、アクティブ動作中における静電気保護回路を非動作状態とすることが可能となる。よって、外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００９１】
以上、実施の形態１および２について説明してきたが、本発明に係るアクティブマトリクス基板は、上述した実施の形態に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス基板を内蔵した各種機器も本発明に含まれる。
【００９２】
また、例えば、本発明に係るアクティブマトリクス基板は、図７に記載されたような薄型フラットＴＶに内蔵される。本発明に係るアクティブマトリクス基板が内蔵されることにより、外部電源によるＥＳＤリングの電位制御を必要としない薄型フラットＴＶが実現される。
【産業上の利用可能性】
【００９３】
本発明のアクティブマトリクス基板は、特に、表示階調に応じた画素信号電流により発光画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
【符号の説明】
【００９４】
１、２ アクティブマトリクス基板
１０、１１、５１０ 画素
２１、５０１ ソース配線
２２、５０２ ゲート配線
２３ 電源線
２４ 基準電位線
３１ 高電位側ＥＳＤリング
３２ 低電位側ＥＳＤリング
４１、４２ ＥＳＤダイオード
４３ 低電位固定ダイオード
５３ 高電位固定ダイオード
１０１、１１１、５１１ 選択トランジスタ
１０２、１１２ 駆動トランジスタ
１０３、１１３ コンデンサ
１０４、１１４ 有機ＥＬ素子
５０３、５０４ 放電リング
５００ 電子装置
５１２ 画素回路
５２３、５２４ 放電デバイス
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板に関し、特に、静電気保護機能を有するアクティブマトリクス基板に関する。
【背景技術】
【０００２】
近年の表示装置の高品位化への需要に伴い、薄型で低消費電力の表示パネルとして、２次元に配列された複数の画素を備える液晶表示パネルや有機エレクトロルミネッセンス（ＥＬ）表示パネルが注目されている。これらの表示パネルの中でも、アクティブマトリクス型の表示パネルは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が設けられ、選択したゲート配線を通じてこのＴＦＴをオンさせ、ソース配線からのデータ信号等をこのＴＦＴに接続された駆動トランジスタ及び保持容量素子に入力することにより、発光素子の発光輝度及び発光タイミングを制御している。これにより、アクティブマトリクス型の表示パネルでは、次の走査（選択）まで発光素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。
【０００３】
しかしながら、アクティブマトリクス型の表示パネルでは、選択された画素の保持容量素子にデータ電圧を保持させるという充電方式であることから、製造中及び表示動作中に、大量の静電電荷がＴＦＴ、ゲート配線及びソース配線に蓄積され易いという性質を有する。この蓄積された静電電荷により、ＴＦＴのゲート絶縁層などに代表される画素回路の構成要素が静電破壊してしまうという問題がある。
【０００４】
特許文献１には、表示パネルの製造中及び表示動作中に発生する静電電荷から画素回路を保護するＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）保護回路を備えた電子装置が開示されている。
【０００５】
図８は、特許文献１に記載された電子装置が備えるＥＳＤ保護回路の構成図である。同図に記載された電子装置５００は、行列状に配置された複数の画素５１０と、画素列ごとに配置されたソース配線５０１と、画素行ごとに配置されたゲート配線５０２と、放電リング５０３及び５０４と、ソース配線５０１ごと及びゲート配線５０２ごとに配置された放電デバイス５２３及び５２４とを備える。放電デバイス５２３は、放電リング５０３からソース配線５０１またはゲート配線５０２へ順方向電流を流す電流制限素子である。また、放電デバイス５２４は、ソース配線５０１またはゲート配線５０２から放電リング５０４へ順方向電流を流す電流制限素子である。
【０００６】
画素５１０は、選択トランジスタ５１１と画素回路５１２とで構成されている。選択トランジスタ５１１のゲート電極はゲート配線５０２に接続され、ソース電極はソース配線５０１に接続されている。この接続関係より、書き込み動作及び表示動作、つまりアクティブ動作中には、選択トランジスタ５１１のゲート電圧であるゲート配線５０２の電圧により、選択トランジスタ５１１が行順次に導通状態となる。選択トランジスタ５１１の導通期間において、選択トランジスタ５１１のソース電圧であるソース配線５０１のデータ電圧が画素回路５１２に供給される。
【０００７】
上記アクティブ動作中において、放電リング５０３は、ソース配線５０１に設定される最小電圧以下の電圧、かつ、ゲート配線５０２に設定される最小電圧以下の電圧に設定される。また、放電リング５０４は、ソース配線５０１に設定される最大電圧以上の電圧、かつ、ゲート配線５０２に設定される最大電圧以上の電圧に設定される。これにより、電子装置５００のアクティブ動作中では、ソース配線５０１及びゲート配線５０２のデータ電圧書き込みのための電圧変化により、放電デバイス５２３及び５２４が順方向電流を流す状態には至らない。
【０００８】
一方、ソース配線５０１及びゲート配線５０２に静電電荷が異常に蓄積されると、選択トランジスタ５１１及び画素回路５１２が静電破壊する恐れがある。このとき、蓄積された静電電荷が正電荷である場合には、当該正電荷が蓄積されたソース配線５０１またはゲート配線５０２の電位が、放電リング５０４の電位よりも高くなる。これにより、放電デバイス５２４に順方向電流が流れて、上記正電荷が放電リング５０４へ放電されるので、静電破壊が回避される。また、蓄積された静電電荷が負電荷である場合には、当該負電荷が蓄積されたソース配線５０１またはゲート配線５０２の電位が、放電リング５０３の電位よりも低くなる。これにより、放電デバイス５２３に順方向電流が流れて、上記負電荷が放電リング５０３へ放電されるので、静電破壊が回避される。
【０００９】
以上のように、特許文献１に記載された電子装置５００は、２つの放電ラインのそれぞれに適切な電位が設定されることにより、アクティブ動作中における静電破壊を回避することが可能となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００４−５３８５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に記載された電子装置５００において、データ電圧書き込みのためのアクティブ動作中に、放電デバイス５２３及び５２４に順方向電流が流れない状態、つまり放電デバイス５２３及び５２４を非動作状態とするために、２つの放電リング５０３及び５０４に対して前述した所定の電位を外部電源により設定維持しなければならない。また、外部電源から上記電位を設定するための端子を、表示パネルに確保する必要がある。
【００１２】
上記課題に鑑み、本発明は、アクティブ動作中に外部電源による電位の制御が不要な静電気保護回路を有するアクティブマトリクス基板を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第１の静電気放電リング及び第２の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記２本のゲート配線のうちの対応するゲート配線に接続された第３のダイオードとを備えることを特徴とする。
【発明の効果】
【００１４】
本発明のアクティブマトリクス基板によれば、アクティブ動作に必要な電位を活用することにより、外部電源による電位制御をせずとも、アクティブ動作中における静電気保護回路を非動作状態とすることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係るアクティブマトリクス基板の構成を示すブロック図である。
【図２】実施の形態１に係る画素の回路構成の一例を示す図である。
【図３Ａ】本発明の実施の形態１に係るアクティブマトリクス基板のアクティブ動作時かつＥＳＤ非動作時の回路状態を表す図である。
【図３Ｂ】本発明の実施の形態１に係るアクティブマトリクス基板のＥＳＤ保護動作時における回路状態を表す図である。
【図４】本発明の実施の形態２に係るアクティブマトリクス基板の構成を示すブロック図である。
【図５】実施の形態２に係る画素の回路構成の一例を示す図である。
【図６Ａ】本発明の実施の形態２に係るアクティブマトリクス基板の通常のアクティブ動作時における回路状態を表す図である。
【図６Ｂ】本発明の実施の形態２に係るアクティブマトリクス基板のＥＳＤ保護動作時における回路状態を表す図である。
【図７】本発明のアクティブマトリクス基板を内蔵した薄型フラットＴＶの外観図である。
【図８】特許文献１に記載された電子装置が備えるＥＳＤ回路の構成図である。
【発明を実施するための形態】
【００１６】
本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第１の静電気放電リング及び第２の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記２本のゲート配線のうちの対応するゲート配線に接続された第３のダイオードとを備えることを特徴とする。
【００１７】
本態様によれば、ゲート配線に対応して配置された２以上の第３のダイオードにより、負電荷放電用である第１の静電気放電リングを、ゲート配線の非選択電位に固定できる。よって、外部電源により第１の静電気放電リングの電位を制御せずとも、アクティブ動作中における第１のダイオードを非動作状態とすることが可能となる。よって、負の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００１８】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第２の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの高電位側の電源線に接続されていてもよい。
【００１９】
これにより、画素回路に供給する電源電位のうちの高電位側の電位を活用して、正電荷放電用の第２の静電気放電リングを、当該高電位側の電位に固定できる。よって、外部電源により第２の静電気放電リングの電位を制御せずとも、アクティブ動作中における第２のダイオードを非動作状態とすることが可能となる。よって、正の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００２０】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードは、それぞれ、ｎ型薄膜トランジスタで構成されており、前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードの各々のアノード電極は、前記ｎ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であり、カソード電極は、前記ｎ型薄膜トランジスタのソース電極であることが好ましい。
【００２１】
本発明の一態様に係るアクティブマトリクス基板は、ｎ型薄膜トランジスタで回路構成される画素の表示用基板として適用される。よって、第１、第２及び第３のダイオードも同様のｎ型薄膜トランジスタを用いて形成することにより、製造工程の簡素化及び製造歩留まりの向上が図られる。
【００２２】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第３のダイオードは、前記第１のダイオードよりもビルトイン電圧が低いことが好ましい。
【００２３】
第３のダイオードは、第１の静電気放電リングから、ローレベルの非選択電位であるゲート配線へと優先的に順方向電流を流して、第１の静電気放電リングを常にゲート配線の非選択電位に設定する必要がある。よって、第３のダイオードのビルトイン電圧は小さく設定される。一方、第１のダイオードは、負の静電電荷が異常蓄積された場合の異常時のみ動作状態となればよいので、ビルトイン電圧は第３のダイオードのビルトイン電圧に比べて大きく設定されている。これにより、適切なタイミングで、放電リングの電位固定動作及びＥＳＤ保護動作が実行される。
【００２４】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第３のダイオードは、前記第１の静電気放電リングから前記一のゲート配線へと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第１の静電気放電リングに固定させる。
【００２５】
これにより、負の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００２６】
また、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第１の静電気放電リング及び第２の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が前記２本のゲート配線のうちの対応するゲート配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第３のダイオードとを備えることを特徴とする。
【００２７】
本態様によれば、ゲート配線に対応して配置された２以上の第３のダイオードにより、正電荷放電用である第２の静電気放電リングを、ゲート配線の非選択電位に固定できる。よって、外部電源により第２の静電気放電リングの電位を制御せずとも、アクティブ動作中における第２のダイオードを非動作状態とすることが可能となる。よって、正の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００２８】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第１の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの低電位側の電源線に接続されていてもよい。
【００２９】
これにより、画素回路に供給する電源電位のうちの低電位側の電位を活用して、負電荷放電用の第１の静電気放電リングを、当該低電位側の電位に固定できる。よって、外部電源により第１の静電気放電リングの電位を制御せずとも、アクティブ動作中における第１のダイオードを非動作状態とすることが可能となる。よって、負の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００３０】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードは、それぞれ、ｐ型薄膜トランジスタで構成されており、前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードの各々のアノード電極は、前記ｐ型薄膜トランジスタのソース電極であり、カソード電極は、前記ｐ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であることが好ましい。
【００３１】
本発明の一態様に係るアクティブマトリクス基板は、ｐ型薄膜トランジスタで回路構成される画素の表示用基板として適用される。よって、第１、第２及び第３のダイオードも同様のｐ型薄膜トランジスタを用いて形成することにより、製造工程の簡素化及び製造歩留まりの向上が図られる。
【００３２】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第３のダイオードは、前記第２のダイオードよりもビルトイン電圧が低いことが好ましい。
【００３３】
第３のダイオードは、ハイレベルの非選択電位であるゲート配線から、第２の静電気放電リングへと優先的に順方向電流を流して、第２の静電気放電リングを常にゲート配線の非選択電位に設定する必要がある。よって、第３のダイオードのビルトイン電圧は小さく設定される。一方、第２のダイオードは、正の静電電荷が異常蓄積された場合の異常時のみ動作状態となればよいので、ビルトイン電圧は第３のダイオードのビルトイン電圧に比べて大きく設定されている。これにより、適切なタイミングで、放電リングの電位固定動作及びＥＳＤ保護動作が実行される。
【００３４】
また、本発明の一態様に係るアクティブマトリクス基板は、前記第３のダイオードは、前記一のゲート配線から前記第２の静電気放電リングへと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第２の静電気放電リングに固定させる。
【００３５】
これにより、正の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００３６】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態および各図面において、同じ構成要素には同じ符号を付し説明する。
【００３７】
（実施の形態１）
本実施の形態におけるアクティブマトリクス基板は、基板上に配置された複数のゲート配線及び複数のソース配線と、当該基板上の周縁領域に配置された第１の静電気放電リング及び第２の静電気放電リングと、少なくとも複数のゲート配線の各々または複数のソース配線の各々に対応して配置され、アノード電極が第１の静電気放電リングに接続され、カソード電極が複数のゲート配線及び複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が当該一の配線に接続され、カソード電極が第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が第１の静電気放電リングに接続され、カソード電極が上記２本のゲート配線のうちの一のゲート配線に接続された第３のダイオードとを備える。
【００３８】
これにより、負電荷放電用である第１の静電気放電リングを、ゲート配線の非選択電位に固定できる。よって、外部電源により第１の静電気放電リングの電位を制御せずとも、アクティブ動作中における第１のダイオードを非動作状態とすることが可能となる。
【００３９】
以下、本発明の実施の形態１について、図面を参照しながら説明する。
【００４０】
図１は、本発明の実施の形態１に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板１は、基板上に配置された複数の画素１０と、画素列ごとに配置されたソース配線２１と、画素行ごとに配置されたゲート配線２２と、高電位側ＥＳＤリング３１と、低電位側ＥＳＤリング３２と、ＥＳＤダイオード４１及び４２と、低電位固定ダイオード４３とを備える。上記基板は、例えば、ガラス基板である。アクティブマトリクス基板１は、例えば、有機ＥＬディスプレイに代表されるような、表示装置の一部である表示パネルを構成する。
【００４１】
ゲート配線２２は、基板上に配置され、複数の画素１０のうちソース信号であるデータ電圧を書き込む画素を選択するゲート信号を当該画素に与える機能を有する。
【００４２】
ソース配線２１は、基板上であってゲート配線２２と直交する方向に配置され、上記ゲート信号により選択された画素へデータ電圧を書き込む機能を有する。
【００４３】
高電位側ＥＳＤリング３１は、基板上の周縁領域に配置された第２の静電気放電リングである。高電位側ＥＳＤリング３１は、ゲート端子及びソース端子から流入し、または、ゲート配線２２及びソース配線２１に蓄積された正の静電電荷を逃がすことにより、当該正の静電電荷が画素１０で放電して画素回路を静電破壊することを回避する機能を有する。
【００４４】
低電位側ＥＳＤリング３２は、基板上の周縁領域に配置された第１の静電気放電リングである。低電位側ＥＳＤリング３２は、ゲート端子及びソース端子から流入し、または、ゲート配線２２及びソース配線２１に蓄積された負の静電電荷を逃がすことにより、当該負の静電電荷が画素１０で放電して画素回路を静電破壊することを回避する機能を有する。
【００４５】
アクティブマトリクス基板１は、ゲート端子Ｇ１〜Ｇｍを介してゲートドライバと接続され、ソース端子Ｓ１〜Ｓｎを介してソースドライバと接続される。
【００４６】
ここで、画素１０の構成を詳細に説明する。
【００４７】
図２は、実施の形態１に係る画素の回路構成の一例を示す図である。同図に記載された画素１０は、基板上に行列状に配置され、選択トランジスタ１０１と、駆動トランジスタ１０２と、コンデンサ１０３と、有機ＥＬ素子１０４とを備える。ここで、選択トランジスタ１０１及び駆動トランジスタ１０２は、ｎ型の薄膜トランジスタで構成されている。選択トランジスタ１０１のドレイン電極はソース配線２１に、ゲート電極はゲート配線２２に、ソース電極はコンデンサ１０３及び駆動トランジスタ１０２のゲート電極に接続されている。また、駆動トランジスタ１０２のドレイン電極は、電源電位ＶＴＦＴを供給する電源線２３に接続され、ソース電極は有機ＥＬ素子１０４のアノード電極に接続されている。
【００４８】
この構成において、ゲート配線２２に画素選択電位であるハイレベルの電位ＶＨのゲート信号が行順次に入力され選択トランジスタ１０１がオン状態になると、ソース配線２１を介して供給されたデータ電圧ＶＤＴがコンデンサ１０３に書き込まれる。そして、コンデンサ１０３に書き込まれた保持電圧は１フレーム期間を通じて保持され、この保持電圧により駆動トランジスタ１０２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、電源線２３→駆動トランジスタ１０２→有機ＥＬ素子１０４へと供給される。これにより、有機ＥＬ素子１０４が発光し、画像として表示される。
【００４９】
なお、画素１０は、上述した回路構成に限定されない。つまり、選択トランジスタ１０１、駆動トランジスタ１０２及びコンデンサ１０３は、データ電圧に応じた駆動電流を有機ＥＬ素子１０４に流すために必要な回路構成要素であるが、当該回路構成要素に別の回路構成要素が付加される場合も、本発明に係る画素１０に含まれる。
【００５０】
再び図１に戻って、本発明の要部であるＥＳＤ保護回路の構成及び機能について説明する。
【００５１】
本実施の形態１に係るアクティブマトリクス基板１には、複数の画素１０が配置された表示領域を囲むように、高電位側ＥＳＤリング３１及び低電位側ＥＳＤリング３２が配置されている。高電位側ＥＳＤリング３１は複数の画素１０に高電位側の電源電位を供給するための電源線２３に接続されている。
【００５２】
また、互いに直列接続されたＥＳＤダイオード４１及び４２がゲート配線２２及びソース配線２１ごとに配置されている。ＥＳＤダイオード４１のアノード電極及びＥＳＤダイオード４２のカソード電極は、ゲート配線２２に接続されている。ＥＳＤダイオード４１のカソード電極は高電位側ＥＳＤリング３１に接続されている。ＥＳＤダイオード４２のアノード電極は低電位側ＥＳＤリング３２に接続されている。第１のダイオードであるＥＳＤダイオード４２と、第２のダイオードであるＥＳＤダイオード４１とは、電流制限部を構成する。
【００５３】
さらに、１行目のゲート配線２２及び２行目のゲート配線２２に対応して、第３のダイオードである低電位固定ダイオード４３が配置されている。低電位固定ダイオード４３のアノード電極は低電位側ＥＳＤリング３２に接続され、カソード電極はゲート配線２２に接続されている。
【００５４】
上記構成により、表示領域への書き込み動作時及び表示領域の表示動作時、つまり通常のアクティブ動作時には、低電位固定ダイオード４３は低電位側ＥＳＤリング３２を画素非選択電位である低電位に固定する機能を有する。また、通常のアクティブ動作時には、ＥＳＤダイオード４１及び４２には、順方向電流は流れない。つまり、ＥＳＤダイオード４１及び４２は、非動作状態となっている。
【００５５】
一方、アクティブ動作中に、静電電荷が異常に蓄積して放電するおそれのある場合には、ＥＳＤダイオード４１及び４２のいずれかに順方向電流が流れる。つまり、高電位側ＥＳＤリング３１または低電位側ＥＳＤリング３２へと静電電荷が放電することにより、ソース配線２１、ゲート配線２２及び画素１０が保護される。
【００５６】
なお、本実施の形態では、低電位固定ダイオード４３は、１行目及び２行目のゲート配線２２に対応して配置されているが、これに限らず、任意の２本以上のゲート配線２２に対応させて、２つ以上配置されていればよい。
【００５７】
なお、ＥＳＤダイオード４１及び４２ならびに低電位固定ダイオード４３は、それぞれ、ｎ型薄膜トランジスタで構成されていることが好ましい。この場合には、ＥＳＤダイオード４１及び４２ならびに低電位固定ダイオード４３の各々のアノード電極は、ｎ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であり、カソード電極は、ｎ型薄膜トランジスタのソース電極とすればよい。これにより、画素１０の選択トランジスタ１０１及び駆動トランジスタ１０２を含め、アクティブマトリクス基板１の構成要素である薄膜トランジスタを全てｎ型とできるので製造工程の簡素化及び製造歩留まりの向上が図られる。
【００５８】
上記構成において、画素１０で構成された表示領域への書き込み動作及び表示領域の表示動作時、つまりアクティブ動作時の回路動作について詳細に説明する。
【００５９】
図３Ａは、本発明の実施の形態１に係るアクティブマトリクス基板の通常のアクティブ動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線２１及びゲート配線２２に異常な静電電荷が蓄積していない通常の状態を想定している。
【００６０】
この場合、高電位側ＥＳＤリング３１は、電源線２３の電位であるＶＴＦＴに設定されている。一方、低電位側ＥＳＤリング３２は、低電位固定ダイオード４３を介して１行目及び２行目のゲート配線２２に接続されている。ここで、画素１０の構成要素である選択トランジスタ１０１がｎ型ＴＦＴであることから、選択トランジスタ１０１は、ゲート配線２２の電位がハイレベルの電位ＶＨである場合にオン状態となり、ゲート配線２２の電位がローレベルの電位ＶＬである場合にオフ状態となる。アクティブ動作時には、行順次に、常に１本のゲート配線２２のみの電位がＶＨとなり、その他のゲート配線２２の電位はＶＬである。つまり、低電位固定ダイオード４３が接続された１行目及び２行目のゲート配線２２のうち、少なくともいずれか１本が常にローレベルの電位ＶＬとなっている。よって、低電位側ＥＳＤリング３２は、低電位側ＥＳＤリング３２から電位ＶＬとなっているゲート配線２２へ順方向電流が流れることにより、電位ＶＬへと収束する。一方、ハイレベルの電位ＶＨとなっているゲート配線２２から低電位側ＥＳＤリング３２へは、逆方向となるので電流は流れず、低電位側ＥＳＤリング３２の電位は、当該ゲート配線２２の電位により変動しない。
【００６１】
なお、低電位固定ダイオード４３の閾値電圧は、ＥＳＤダイオード４２の閾値電圧も小さく設定されている。ＥＳＤダイオード４２は、負の静電電荷がゲート配線２２またはソース配線２１に異常蓄積された場合、つまり、電位がＶＬである低電位側ＥＳＤリング３２に対し、ゲート配線２２またはソース配線２１の電位が遙かに低くなった場合に順方向電流を流して負の静電電荷を低電位側ＥＳＤリング３２に放電する。よって、ＥＳＤダイオード４２は、異常時のみ動作状態とするため、閾値電圧は大きく設定されている。これに対して、低電位固定ダイオード４３は、アクティブ動作中の低電位側ＥＳＤリング３２の電位を常にＶＬに維持させるために配置されたものである。よって、低電位側ＥＳＤリング３２から、電位がＶＬであるゲート配線２２へと、優先的に低電位固定ダイオード４３を介して順方向電流を流す必要があるので、低電位固定ダイオード４３の閾値電圧は小さく設定されている。
【００６２】
なお、上記ＥＳＤダイオードの閾値電圧とは、ダイオードのビルトイン電圧のことであり、ダイオードの電流−電圧特性において順方向電流が実質的に発生する（指数関数的に増加する）電圧である。
【００６３】
また、電源線２３の電位ＶＴＦＴと、ゲート配線２２の電位ＶＨまたはＶＬと、ソース配線の電位ＶＤＴ〜ＶＬとの高低関係は、ＶＴＦＴ≧ＶＨ＞ＶＤＴ＞ＶＬという関係が成立している。これにより、アクティブ動作時には、高電位側ＥＳＤリング３１の電位はＶＴＦＴに設定され、低電位側ＥＳＤリング３２の電位はＶＬに設定され、ゲート配線２２及びソース配線２１の電位は、上記２つのＥＳＤリングの電位の間となっている。よって、ＥＳＤダイオード４１及び４２には順方向電流が流れない状態、つまりＥＳＤダイオード４１及び４２は非動作状態となっている。
【００６４】
図３Ｂは、本発明の実施の形態１に係るアクティブマトリクス基板のＥＳＤ保護動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線２１及びゲート配線２２に異常な静電電荷が蓄積した状態を想定している。
【００６５】
例えば、ゲート端子Ｇ１及び１行目のゲート配線２２に正の静電電荷が異常蓄積された場合、１行目のゲート配線２２の電位は高電位側ＥＳＤリング３１の電位ＶＴＦＴよりも高い状態となる。この場合には、ＥＳＤダイオード４１に順方向電流が流れる。つまり、ＥＳＤダイオード４１が動作状態となり、上記正の静電電荷を高電位側ＥＳＤリング３１へと放電させ、ＥＳＤ保護機能が作用する。
【００６６】
また、例えば、ゲート端子Ｇ２及び２行目のゲート配線２２に負の静電電荷が異常蓄積された場合、２行目のゲート配線２２の電位は低電位側ＥＳＤリング３２の電位ＶＬよりも低い状態となる。この場合には、ＥＳＤダイオード４２に順方向電流が流れる。つまり、ＥＳＤダイオード４２が動作状態となり、上記負の静電電荷を低電位側ＥＳＤリング３２へと放電させ、ＥＳＤ保護機能が作用する。
【００６７】
以上、本実施の形態にかかるアクティブマトリクス基板１によれば、アクティブ動作時において、（１）ｎ型ＴＦＴで構成された画素回路の内部電源（ＶＴＦＴ）を活用して、正電荷放電用のＥＳＤリングを高電位に固定し、（２）ゲート配線に対応して配置された２以上の低電位固定ダイオードにより、負電荷放電用のＥＳＤリングを低電位に固定し、（３）ゲート配線及びソース配線に対応して直列接続されたＥＳＤダイオードを配置することにより、外部電源によりＥＳＤリングの電位を制御せずとも、アクティブ動作中における静電気保護回路を非動作状態とすることが可能となる。よって、外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００６８】
（実施の形態２）
本実施の形態では、画素回路がｐ型ＴＦＴで構成された場合のアクティブマトリクス基板について、図面を参照しながら説明する。なお、実施の形態１に係るアクティブマトリクス基板１と同じ構成要素及び機能については説明を省略し、異なる特徴的な点のみ詳細に説明する。
【００６９】
図４は、本発明の実施の形態２に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板２は、複数の画素１１と、画素列ごとに配置されたソース配線２１と、画素行ごとに配置されたゲート配線２２と、高電位側ＥＳＤリング３１と、低電位側ＥＳＤリング３２と、ＥＳＤダイオード４１及び４２と、高電位固定ダイオード５３とを備える。
【００７０】
ここで、画素１１の構成を詳細に説明する。
【００７１】
図５は、実施の形態２に係る画素の回路構成の一例を示す図である。同図に記載された画素１１は、基板上に行列状に配置され、選択トランジスタ１１１と、駆動トランジスタ１１２と、コンデンサ１１３と、有機ＥＬ素子１１４とを備える。ここで、選択トランジスタ１１１及び駆動トランジスタ１１２は、ｐ型の薄膜トランジスタで構成されている。選択トランジスタ１１１のソース電極はソース配線２１に、ゲート電極はゲート配線２２に、ドレイン電極はコンデンサ１１３及び駆動トランジスタ１１２のゲート電極に接続されている。また、駆動トランジスタ１１２のソース電極は、電源電位ＶＴＦＴを供給する電源線２３に接続され、ドレイン電極は有機ＥＬ素子１１４のアノード電極に接続されている。有機ＥＬ素子１１４のカソード電極は、基準電位線２４に接続されている。基準電位線２４は、全ての画素１１にわたり共通の基準電位に設定された線であり、基準電位とは、例えば、接地電位である。
【００７２】
この構成において、ゲート配線２２に画素選択電位であるローレベルの電位ＶＬのゲート信号が行順次に入力され選択トランジスタ１１１がオン状態になると、ソース配線２１を介して供給されたデータ電圧ＶＤＴがコンデンサ１１３に書き込まれる。そして、コンデンサ１１３に書き込まれた保持電圧は１フレーム期間を通じて保持され、この保持電圧により駆動トランジスタ１１２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、電源線２３→駆動トランジスタ１１２→有機ＥＬ素子１１４→基準電位線２４へと流れる。これにより、有機ＥＬ素子１１４が発光し、画像として表示される。
【００７３】
なお、画素１１は、上述した回路構成に限定されない。つまり、選択トランジスタ１１１、駆動トランジスタ１１２及びコンデンサ１１３は、データ電圧に応じた駆動電流を有機ＥＬ素子１１４に流すために必要な回路構成要素であるが、当該回路構成要素に別の回路構成要素が付加される場合も、本発明に係る画素１１に含まれる。
【００７４】
再び図４に戻って、本発明の要部であるＥＳＤ保護回路の構成及び機能について説明する。
【００７５】
本実施の形態２に係るアクティブマトリクス基板２には、複数の画素１１が配置された表示領域を囲むように、高電位側ＥＳＤリング３１及び低電位側ＥＳＤリング３２が配置されている。低電位側ＥＳＤリング３２は基準電位線２４に接続されている。
【００７６】
また、互いに直列接続されたＥＳＤダイオード４１及び４２がゲート配線２２及びソース配線２１ごとに配置されている。ＥＳＤダイオード４１及び４２の接続関係は、実施の形態１と同様である。
【００７７】
さらに、１行目のゲート配線２２及び２行目のゲート配線２２に対応して、高電位固定ダイオード５３が配置されている。高電位固定ダイオード５３のカソード電極は高電位側ＥＳＤリング３１に接続され、アノード電極はゲート配線２２に接続されている。
【００７８】
上記構成により、通常のアクティブ動作時には、高電位固定ダイオード５３は高電位側ＥＳＤリング３１を画素非選択電位である高電位に固定する機能を有する。また、通常のアクティブ動作時には、ＥＳＤダイオード４１及び４２には、順方向電流は流れない。つまり、ＥＳＤダイオード４１及び４２は、非動作状態となっている。
【００７９】
一方、アクティブ動作中に、静電電荷が異常に蓄積して放電するおそれのある場合には、ＥＳＤダイオード４１及び４２のいずれかに順方向電流が流れる。つまり、高電位側ＥＳＤリング３１または低電位側ＥＳＤリング３２へと静電電荷が放電することにより、ソース配線２１、ゲート配線２２及び画素１１が保護される。
【００８０】
なお、本実施の形態では、高電位固定ダイオード５３は、１行目及び２行目のゲート配線２２に対応して配置されているが、これに限らず、任意の２本以上のゲート配線２２に対応させて、２つ以上配置されていればよい。
【００８１】
なお、ＥＳＤダイオード４１及び４２ならびに高電位固定ダイオード５３は、それぞれ、ｐ型薄膜トランジスタで構成されていることが好ましい。この場合には、ＥＳＤダイオード４１及び４２ならびに高電位固定ダイオード５３の各々のアノード電極は、ｐ型薄膜トランジスタのソース電極であり、カソード電極は、ｐ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極とすればよい。これにより、画素１１の選択トランジスタ１１１及び駆動トランジスタ１１２を含め、アクティブマトリクス基板２の構成要素である薄膜トランジスタを全てｐ型とできるので製造工程の簡素化及び製造歩留まりの向上が図られる。
【００８２】
上記構成において、画素１１で構成された表示領域のアクティブ動作時の回路動作について詳細に説明する。
【００８３】
図６Ａは、本発明の実施の形態２に係るアクティブマトリクス基板の通常のアクティブ動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線２１及びゲート配線２２に異常な静電電荷が蓄積していない通常の状態を想定している。
【００８４】
この場合、低電位側ＥＳＤリング３２は、基準電位線２４の電位であるＶＥＬに設定されている。一方、高電位側ＥＳＤリング３１は、高電位固定ダイオード５３を介して１行目及び２行目のゲート配線２２に接続されている。ここで、画素１１の構成要素である選択トランジスタ１１１がｐ型ＴＦＴであることから、選択トランジスタ１１１は、ゲート配線２２の電位がローレベルの電位ＶＬである場合にオン状態となり、ゲート配線２２の電位がハイレベルの電位ＶＨである場合にオフ状態となる。アクティブ動作時には、行順次に、常に１本のゲート配線２２のみの電位がＶＬとなり、その他のゲート配線２２の電位はＶＨである。つまり、高電位固定ダイオード５３が接続された１行目及び２行目のゲート配線２２のうち、少なくともいずれか１本が常にハイレベルの電位ＶＨとなっている。よって、高電位側ＥＳＤリング３１は、電位ＶＨとなっているゲート配線２２から低電位側ＥＳＤリング３２へ順方向電流が流れることにより、電位ＶＨへと収束する。一方、ローレベルの電位ＶＬとなっているゲート配線２２から高電位側ＥＳＤリング３１へは、逆方向となるので電流は流れず、高電位側ＥＳＤリング３１の電位は、当該ゲート配線２２の電位により変動しない。
【００８５】
なお、高電位固定ダイオード５３の閾値電圧は、ＥＳＤダイオード４１の閾値電圧も小さく設定されている。ＥＳＤダイオード４１は、正の静電電荷がゲート配線２２またはソース配線２１に異常蓄積された場合、つまり、電位がＶＨである高電位側ＥＳＤリング３１に対し、ゲート配線２２またはソース配線２１の電位が遙かに高くなった場合に順方向電流を流して正の静電電荷を高電位側ＥＳＤリング３１に放電する。よって、ＥＳＤダイオード４１は、異常時のみ動作状態とするため、閾値電圧は大きく設定されている。これに対して、高電位固定ダイオード５３は、アクティブ動作中の高電位側ＥＳＤリング３１の電位を常にＶＨに維持させるために配置されたものである。よって、電位がＶＨであるゲート配線２２から、高電位側ＥＳＤリング３１へと、優先的に高電位固定ダイオード５３を介して順方向電流を流す必要があるので、高電位固定ダイオード５３の閾値電圧は小さく設定されている。
【００８６】
また、基準電位線２４の電位ＶＥＬと、ゲート配線２２の電位ＶＬまたはＶＨと、ソース配線の電位ＶＨ〜ＶＤＴとの高低関係は、ＶＨ＞ＶＤＴ＞ＶＬ≧ＶＥＬという関係が成立している。これにより、アクティブ動作時には、低電位側ＥＳＤリング３２の電位はＶＥＬに設定され、高電位側ＥＳＤリング３１の電位はＶＨに設定され、ゲート配線２２及びソース配線２１の電位は、上記２つのＥＳＤリングの電位の間となっている。よって、ＥＳＤダイオード４１及び４２には順方向電流が流れない状態、つまりＥＳＤダイオード４１及び４２は非動作状態となっている。
【００８７】
図６Ｂは、本発明の実施の形態２に係るアクティブマトリクス基板のＥＳＤ保護動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線２１及びゲート配線２２に異常な静電電荷が蓄積した状態を想定している。
【００８８】
例えば、ゲート端子Ｇ１及び１行目のゲート配線２２に正の静電電荷が異常蓄積された場合、１行目のゲート配線２２の電位は高電位側ＥＳＤリング３１の電位ＶＨよりも高い状態となる。この場合には、ＥＳＤダイオード４１に順方向電流が流れる。つまり、ＥＳＤダイオード４１が動作状態となり、上記正の静電電荷を高電位側ＥＳＤリング３１へと放電させ、ＥＳＤ保護機能が作用する。
【００８９】
また、例えば、ゲート端子Ｇ２及び２行目のゲート配線２２に負の静電電荷が異常蓄積された場合、２行目のゲート配線２２の電位は低電位側ＥＳＤリング３２の電位ＶＥＬよりも低い状態となる。この場合には、ＥＳＤダイオード４２に順方向電流が流れる。つまり、ＥＳＤダイオード４２が動作状態となり、上記負の静電電荷を低電位側ＥＳＤリング３２へと放電させ、ＥＳＤ保護機能が作用する。
【００９０】
以上、本実施の形態にかかるアクティブマトリクス基板２によれば、アクティブ動作時において、（１）ｐ型ＴＦＴで構成された画素回路の内部電源（ＶＥＬ）を活用して、負電荷放電用のＥＳＤリングを低電位に固定し、（２）ゲート配線に対応して配置された２以上の高電位固定ダイオードにより、正電荷放電用のＥＳＤリングを高電位に固定し、（３）ゲート配線及びソース配線に対応して直列接続されたＥＳＤダイオードを配置することにより、外部電源によりＥＳＤリングの電位を制御せずとも、アクティブ動作中における静電気保護回路を非動作状態とすることが可能となる。よって、外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。
【００９１】
以上、実施の形態１および２について説明してきたが、本発明に係るアクティブマトリクス基板は、上述した実施の形態に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス基板を内蔵した各種機器も本発明に含まれる。
【００９２】
また、例えば、本発明に係るアクティブマトリクス基板は、図７に記載されたような薄型フラットＴＶに内蔵される。本発明に係るアクティブマトリクス基板が内蔵されることにより、外部電源によるＥＳＤリングの電位制御を必要としない薄型フラットＴＶが実現される。
【産業上の利用可能性】
【００９３】
本発明のアクティブマトリクス基板は、特に、表示階調に応じた画素信号電流により発光画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
【符号の説明】
【００９４】
１、２ アクティブマトリクス基板
１０、１１、５１０ 画素
２１、５０１ ソース配線
２２、５０２ ゲート配線
２３ 電源線
２４ 基準電位線
３１ 高電位側ＥＳＤリング
３２ 低電位側ＥＳＤリング
４１、４２ ＥＳＤダイオード
４３ 低電位固定ダイオード
５３ 高電位固定ダイオード
１０１、１１１、５１１ 選択トランジスタ
１０２、１１２ 駆動トランジスタ
１０３、１１３ コンデンサ
１０４、１１４ 有機ＥＬ素子
５０３、５０４ 放電リング
５００ 電子装置
５１２ 画素回路
５２３、５２４ 放電デバイス
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、
前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、
前記基板上の周縁領域に配置された、第１の静電気放電リング及び第２の静電気放電リングと、
少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、
前記複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記２本のゲート配線のうちの対応するゲート配線に接続された第３のダイオードとを備える、
アクティブマトリクス基板。
【請求項２】
前記第２の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの高電位側の電源線に接続されている、
請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードは、それぞれ、ｎ型薄膜トランジスタで構成されており、
前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードの各々のアノード電極は、前記ｎ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であり、カソード電極は、前記ｎ型薄膜トランジスタのソース電極である、
請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記第３のダイオードは、前記第１のダイオードよりもビルトイン電圧が低い、
請求項１に記載のアクティブマトリクス基板。
【請求項５】
前記第３のダイオードは、前記第１の静電気放電リングから前記一のゲート配線へと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第１の静電気放電リングに固定させる、
請求項１に記載のアクティブマトリクス基板。
【請求項６】
基板と、
前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、
前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、
前記基板上の周縁領域に配置された、第１の静電気放電リング及び第２の静電気放電リングと、
少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、
前記複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が前記２本のゲート配線のうちの対応するゲート配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第３のダイオードとを備える、
アクティブマトリクス基板。
【請求項７】
前記第１の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの低電位側の電源線に接続されている、
請求項６に記載のアクティブマトリクス基板。
【請求項８】
前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードは、それぞれ、ｐ型薄膜トランジスタで構成されており、
前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードの各々のアノード電極は、前記ｐ型薄膜トランジスタのソース電極であり、カソード電極は、前記ｐ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極である、
請求項６に記載のアクティブマトリクス基板。
【請求項９】
前記第３のダイオードは、前記第２のダイオードよりもビルトイン電圧が低い、
請求項６に記載のアクティブマトリクス基板。
【請求項１０】
前記第３のダイオードは、前記一のゲート配線から前記第２の静電気放電リングへと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第２の静電気放電リングに固定させる、
請求項６に記載のアクティブマトリクス基板。
【請求項１】
基板と、
前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、
前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、
前記基板上の周縁領域に配置された、第１の静電気放電リング及び第２の静電気放電リングと、
少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、
前記複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記２本のゲート配線のうちの対応するゲート配線に接続された第３のダイオードとを備える、
アクティブマトリクス基板。
【請求項２】
前記第２の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの高電位側の電源線に接続されている、
請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードは、それぞれ、ｎ型薄膜トランジスタで構成されており、
前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードの各々のアノード電極は、前記ｎ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であり、カソード電極は、前記ｎ型薄膜トランジスタのソース電極である、
請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記第３のダイオードは、前記第１のダイオードよりもビルトイン電圧が低い、
請求項１に記載のアクティブマトリクス基板。
【請求項５】
前記第３のダイオードは、前記第１の静電気放電リングから前記一のゲート配線へと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第１の静電気放電リングに固定させる、
請求項１に記載のアクティブマトリクス基板。
【請求項６】
基板と、
前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、
前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、
前記基板上の周縁領域に配置された、第１の静電気放電リング及び第２の静電気放電リングと、
少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第１の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第１のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第２のダイオードからなる電流制限部と、
前記複数のゲート配線のうちの少なくとも２本のゲート配線の各々に対応して配置され、アノード電極が前記２本のゲート配線のうちの対応するゲート配線に接続され、カソード電極が前記第２の静電気放電リングに接続された第３のダイオードとを備える、
アクティブマトリクス基板。
【請求項７】
前記第１の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの低電位側の電源線に接続されている、
請求項６に記載のアクティブマトリクス基板。
【請求項８】
前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードは、それぞれ、ｐ型薄膜トランジスタで構成されており、
前記第１のダイオード、前記第２のダイオード及び前記第３のダイオードの各々のアノード電極は、前記ｐ型薄膜トランジスタのソース電極であり、カソード電極は、前記ｐ型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極である、
請求項６に記載のアクティブマトリクス基板。
【請求項９】
前記第３のダイオードは、前記第２のダイオードよりもビルトイン電圧が低い、
請求項６に記載のアクティブマトリクス基板。
【請求項１０】
前記第３のダイオードは、前記一のゲート配線から前記第２の静電気放電リングへと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第２の静電気放電リングに固定させる、
請求項６に記載のアクティブマトリクス基板。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【公開番号】特開２０１３−７３１１７（Ｐ２０１３−７３１１７Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１３４４０（Ｐ２０１１−２１３４４０）
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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