アレイ基板及びその製造方法
【課題】アレイ基板及びその製造方法を提供する。
【解決手段】アレイ基板は回路パターンが配置されたベース基板と、前記回路パターンの上面及び側面を覆うと共に接したクラッド層とを備える。
【解決手段】アレイ基板は回路パターンが配置されたベース基板と、前記回路パターンの上面及び側面を覆うと共に接したクラッド層とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板およびその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、以下ＴＦＴ−ＬＣＤという）は現在主流の平板ディスプレイであり、その液晶パネルはセル化して配置されたアレイ基板とカラーフィルタ基板とを備える。構造設計の需要に応じて、ゲートスキャンライン、データライン、共通電極などの回路構造を、アレイ基板とカラーフィルタ基板のそれぞれに配置することができる。
【０００３】
サイズが大きく、且つ、解像度が高いＴＦＴ−ＬＣＤの場合、線抵抗による信号遅延は表示の効果に大きく影響している。よって、低抵抗率の材料を利用することはこの問題を解決ための有効な方法となる。活性金属の抵抗率は、通常他の不活性金属の抵抗率より低い。例えば、活性金属である銅（Ｃｕ）の導電率は約１．７×１０−６オーム／センチ（Ω／ｃｍ）であるのに対して、不活性金属であるモリブデン（Ｍｏ）の抵抗率は約５．７×１０−６オーム／センチ（Ω／ｃｍ）である。そのため、Ｃｕなどの活性金属は、基板における回路パターンの材料としてよく利用される。しかし、Ｃｕは良い導電性を持っているが、いくつかの欠点もある。例えば、（ｉ）Ｃｕとガラス基板又は窒化シリコンとの粘着力が弱い、（ｉｉ）Ｃｕは窒化シリコンと直接に接触した場合容易に拡散されるため、窒化シリコンの絶縁特性に影響を与えると共に、シリコンと反応して珪化銅を生成し、（ｉｉｉ）後続のプラズマ化学気相蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以下ＰＥＣＶＤという）工程において、設備を汚染し、成膜の性質を影響する。
【０００４】
従って、現在よく使用されているのは、下バリア層と、Ｃｕ又はＣｕ合金と、上バリア層からなる３層の銅配線構造を形成する方法である。このような技術により、Ｃｕの拡散によるＴＦＴ特性の劣化を減少させることができるが、銅配線の側面はバリア層に保護されておらず、依然として外に露出されるため、やはり窒化シリコンの絶縁材料層に影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ベース基板と、前記ベース基板に配置された回路パターンと、前記回路パターンの上面及び側面を覆う共に接したクラッド層とを備えるアレイ基板を提供する。
【０００６】
上記目的を実現するために、本発明はさらにベース基板に回路パターン薄膜を堆積すると共に、前記回路パターン薄膜に対してパターニングを行って前記回路パターンを形成するステップと、前記回路パターンが形成されたベース基板にクラッド層薄膜を堆積すると共に、前記クラッド層薄膜に対してパターニングを行って、前記回路パターンの上面及び側面を覆うクラッド層のパターンを形成するステップとを備えるアレイ基板の製造方法を提供する。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施例１に係るアレイ基板の一部の上面視構造の概略図である。
【図２】図１のＡ−Ａ線での断面の側面図である。
【図３】本発明の実施例２に係るアレイ基板の断面の側面図である。
【図４】本発明の実施例３によって製造されたアレイ基板の一部の上面視構造の概略図の一つである。
【図５】図４のＢ−Ｂ線の断面の側面図である。
【図６】本発明の実施例３によって製造されたアレイ基板の一部の上面視構造の概略図の他の一つである。
【図７】図６のＣ−Ｃ線の断面の側面図である。
【図８】本発明の実施例３によって製造されたアレイ基板の一部の上面視構造の概略図のさらに他の一つである。
【図９】図８のＤ−Ｄ線の断面の側面図である。
【発明を実施するための形態】
【０００８】
以下、図を参照しながら本発明の実施例を更に詳しく説明する。
【０００９】
本発明の各実施例に係るアレイ基板は、回路パターンが配置されたベース基板を備える。回路パターンには、ゲートスキャンラインと、ゲート電極と、共通電極ラインと、データラインと、活性層と、ソース電極と、ドレイン電極などを備えてもよい。各回路パターンとの間の絶縁を確保するために、通常は間隔をおいて各回路パターンを配置し、又は絶縁層で各回路パターンを隔離する。例えば、ゲート絶縁層によりゲートスキャンラインと、ゲート電極と、共通電極ラインとを覆い、パッシベーション層によりデータラインと、活性層と、ソース電極と、ドレイン電極を覆う。ゲート絶縁層とパッシベーション層には、普通窒化シリコンなどの絶縁材料が採用される。本発明の実施例に係るアレイ基板は、回路パターンの上面及び側面の一部を覆うクラッド層を更に備える。例えば、クラッド層は、ゲートスキャンラインとゲート電極の上面及び側面を覆い、また、アレイ基板にゲートスキャンラインと同じ材料により同時に形成された共通電極ラインがあれば、共通電極ラインの上面及び側面も覆う第１のクラッド、及びデータラインと、ソース電極と、ドレイン電極との上面及び下面を覆う第２のクラッド層を含む。クラッド層が形成されたＴＦＴスイッチは、ゲート電極に活性層が形成され、活性層にソース電極とドレイン電極との端部が対向するように配置され、ソース電極とドレイン電極の上面及び側面は第２のクラッド層に覆われ、且つ第２のクラッド層はソース電極とドレイン電極の端部において切断されて活性層におけるＴＦＴチャネルを露出させるように構成された。
【００１０】
本発明の実施例によれば、導電材料により作成される回路パターンは、銅、アルミニウム（Ａｌ）などの導電性がよく、且つ、絶縁材料において容易に拡散される低抵抗の金属材料より作成されることができる。回路パターンの上面及び側面には、クラッド層による遮蔽があるため、よく拡散される金属が絶縁層材料において拡散されるのを防止することができ、絶縁層の絶縁性能への影響を防止することができる。ここで、低抵抗の金属材料とは、通常抵抗が１０μΩ／ｃｍよりも小さい金属を指す。
【００１１】
回路パターンが形成された各種のアレイ基板において、いずれもクラッド層によって回路パターンを覆うことができ、回路パターンは少なくとも銅又はアルミニウムなどの材料からなる基礎導電層を含み、更に、下バリア層及び／又は上バリア層を含んでも良い。下バリア層は、基礎導電層と同時に形成された積層構造であり、且つ基礎導電層の下面に接し、基礎導電層と下層基板との間の粘着力を強化する役割を果す。上バリア層は、基礎導電層と同時に形成された積層構造であり、且つ基礎導電層の上面に接すると共にクラッド層の下にあり、基礎導電層の上層に対する影響を阻止する役割を果す。上バリア層と下バリア層も阻止の役割を果すことができるが、基礎導電層とは一回のパターニング工程において同時に形成されるため、パターンは完全に重なり、基礎導電層の側面を保護することができなくなる。
【００１２】
本実施例の技術案において、クラッド層を配置することで、また、クラッド層が基礎導電層の側面まで延されることができるため、下層のベース基板構造に直接に接することができ、基礎導電層とベース基板との間の粘着力を強化し、分離されることが防止できる。また、画素電極はドレイン電極に直接オーバーラップすることができるため、工程の信頼性が向上された。
【００１３】
基礎導電層の材料には、Ｃｕ、Ａｌ、Ｃｕ合金又はＡｌ合金が好ましい。クラッド層の材料には、ＩｎＳｎ酸化物（ＩＴＯ）、ＩｎＺｎ酸化物（ＩＺＯ）、Ｍｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタン（ＴｉＮ）が好ましい。下バリア層及び／又は上バリア層の材料には、Ｍｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンなどが好ましい。
【００１４】
ＩＴＯ、ＩＺＯなどの透明導電材料によりクラッド層を作成することで、ＴＦＴの特性を影響することなく、Ｃｕ、Ａｌなどの金属が窒化シリコンなどの絶縁層へ拡散されることを防止することができる一方、ＩＴＯ、ＩＺＯとガラスベース基板との粘着力がより強いため、Ｃｕ、Ａｌなどの回路パターンが後続の工程で容易に分離されない。
【００１５】
例えば、Ａｌから基礎導電層を作成し、酸化物を採用してクラッド層とする場合、Ａｌは酸化物に酸化されて絶縁性の酸化アルミニウムを生じるため、下バリア層と上バリア層を同時に作成することが好ましい。また、基礎導電層の側面に酸化アルミニウムを形成することができ、導電性に影響しない。基礎導電層の上面は通常ビアホールを介して上層の他の回路パターンと接するため、基礎導電層の上面の導電性を確保することが好ましい。
【００１６】
本発明の実施例のクラッド層に回路パターンが覆われる技術案は、各種のアレイ基板の構造に幅広く応用できる。工程を簡素化するために、本発明はＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）型ＴＦＴ−ＬＣＤを好ましい実施例として説明する。
【００１７】
実施例１
図１は本発明の実施例１に係るアレイ基板の一部の上面視構造の概略図である。図２は図１のＡ−Ａ線の断面の側面図である。
【００１８】
当該アレイ基板のベース基板１における回路パターンは、画素ユニットを形成するゲートスキャンライン２とデータライン３を備え、更に、各画素ユニットに形成された薄膜トランジスタ（ＴＦＴ）スイッチと、共通電極５と、共通電極ライン６と、画素電極１２とを備える。ＴＦＴスイッチはゲート電極４と、活性層７と、ソース電極８と、ドレイン電極９とを有し、共通電極５は画素ユニットを覆うブロック状のパターンであり、画素電極１２は隙間を有する櫛状のパターンである。図２に示したように、クラッド層は、ゲートスキャンライン２、ゲート電極４、及び共通電極ライン６を覆う第１のクラッド層１３と、データライン３、ソース電極８、及びドレイン電極９を覆う第２のクラッド層１４とを有する。第１のクラッド層１３はゲートスキャンライン２と、ゲート電極４と、共通電極ライン６との上面及び側面を覆い、且つ第１のクラッド層１３は共通電極５と同じ材料により同時に形成することができる。第２のクラッド層１４はデータライン３と、ソース電極８と、ドレイン電極９との上面及び側面を覆い、且つ第２のクラッド層１４は画素電極１２と同じ材料により同時に形成することができる。また、ドレイン電極９に形成された画素電極材料は、一つは第２のクラッド層とし、他の一つは画素電極とドレイン電極９とのオーバーラップ部として機能している。
【００１９】
上記技術案の上で、ソース電極８とドレイン電極９との間の活性層７を保護するために、クラッド層と画素電極１２が形成されたベース基板１に保護膜１１を形成することもできる。当該保護膜層１１はパッシベーション層に相当し、保護機能を発揮するが、ビアホールエッチングのパターニング工程を行う必要がなく、平坦化された表面が実現でき、後続のセル化工程の実現に有利である。
【００２０】
また、ゲート電極４と、活性層７と、共通電極ライン６との階層構造、及びデータライン３と、ソース電極８と、ドレイン電極９との階層構造はいずれも下バリア層１５ａと、基礎導電層１５ｂと、上バリア層１５ｃとを含むことができる。上バリア層１５ｃと下バリア層１５ａはＭｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンより作成でき、基礎導電層１５ｂはＣｕ又はＣｕ合金より作成できる。
【００２１】
第１のクラッド層１３は共通電極５と同様にＩＴＯを採用して同一のエッチング工程で成形でき、第２のクラッド層１４は画素電極１２と同様にＩＴＯを採用して同一のエッチング工程で成形でき、この技術案はＦＦＳ型アレイ基板において共通電極５と画素電極１２のパターンを作成する従来のステップを利用して、第１のクラッド層１３と第２のクラッド層１４を形成することで、Ｃｕ、Ａｌなどの材料の回路パターンがゲート絶縁層１０と保護膜層１１へ拡散される問題を解決するとともに、エッチングによってクラッド層のパターンを形成するステップを別に追加する必要もない。このため、工程の複雑性を増えず、従来の生産工程において普及しやすい。
【００２２】
本実施例において、ゲートスキャンライン２と、ゲート電極４と、共通電極ライン６との基礎導電層１５ｂのために、下バリア層１５ａを配置することにより、基礎導電層１５ｂと基板１との粘着力を強化して、回路パターンが分離されることを防止できる。また、上バリア層１５ｃを配置することにより、基礎導電層１５ｂの上面と第１のクラッド層１３との間の反応を防止できる。好ましくはＡｌから基礎導電層１５ｂを作成する場合、本実施例の構造は特に最適である。
【００２３】
データライン３と、ソース電極８と、ドレイン電極９とのために、下バリア層１５ａを配置することにより、データライン３と、ソース電極８と、ドレイン電極９とが下層の活性層７へ拡散されることを防止でき、且つ活性層７との間の粘着力を強化できて、回路パターンが分離されることを防止できる。しかし、採用された工程が異なるため、データラインはゲート絶縁層と直接に接触され、ソースドレイン電極は活性層と直接に接触されることがあり、この場合、データラインとソースドレイン電極の下方に下バリア層を配置すれば、活性金属がゲート絶縁層と活性層へ拡散されることを防止できる。また、上バリア層１５ｃを配置することにより、基礎導電層１５ｂの上面と第２のクラッド層１４との間の反応を防止できる。特に、Ａｌから基礎導電層１５ｂを作成する場合、本実施例の構造は特に最適である。
【００２４】
実施例２
本発明の実施例２に係るアレイ基板の上面視構造は図１に示されたようである。図３は本発明の実施例２に係るアレイ基板の断面の側面図であり、実施例１との相違は以下の通りである。即ち、本実施例における回路パターンは、下バリア層１５ａと基礎導電層１５ｂだけを備えるものである。実施例１と比べ、本実施例によれば、材料が更に省かれ、上バリア層薄膜を堆積する工程が減少される。
【００２５】
同層に形成された回路パターン、例えばゲートスキャンライン、ゲート電極、共通電極ライン、又はデータライン、ソース電極、ドレイン電極であって、その具体的な層構造は必要に応じて設計されることができる。例えば、ゲートスキャンラインと、ゲート電極と、共通電極ラインをベース基板に直接に形成し、下バリア層を配置する必要はなく、基礎導電層の材料が下方の絶縁層へ拡散されることを防止できる。また、クラッド層は回路パターンの側面を覆い、側面に沿って延伸する部分をベース基板に接することで、基礎導電層と基板との粘着力を強化できる。また、データラインと、ソース電極と、ドレイン電極とはその採用される材料により、下バリア層と上バリア層を選択的に配置することができる。
【００２６】
本発明のもう１つの実施例によってアレイ基板の製造方法が提供される。この方法は、ベース基板に回路パターン薄膜を堆積すると共に、回路パターン薄膜に対してパターニングを行って回路パターンを形成するステップと、回路パターンが形成されたベース基板にクラッド層薄膜を堆積すると共に、クラッド層薄膜に対してパターニングを行って、回路パターンの上面及び側面を覆うクラッド層のパターンを形成するステップと、を備える。
【００２７】
本発明に提供されるアレイ基板の製造方法は、本発明のアレイ基板の製造に用いることができ、従来のアレイ基板の製造方法と比べ、クラッド層薄膜を堆積すると共にエッチングしてクラッド層のパターンを形成するステップが追加された。本発明の製造方法の特徴は、２回のパターニング工程によってクラッド層の回路パターンが含まれたパターンを形成することであり、その中で、第１回パターニング工程で回路パターンを形成し、第２回パターニング工程で回路パターンの上面と側面を覆うクラッド層のパターンを形成する。また、回路パターンがクラッド層のパターンの範囲に入り、回路パターンの上面と側面を覆うように、第２回パターニング工程に使用されるマスクは、第１回パターニング工程に使用されるマスクのパターンの幅よりも広くてよい。これにより、Ｃｕ、Ａｌなどの金属材料が絶縁層へ拡散されることを防止する。
【００２８】
上記第１回パターニング工程の前に、回路パターン薄膜を堆積するステップは具体的に以下のいくつかの形式を備えてもよい。
【００２９】
ベース基板に下バリア層薄膜、基礎導電層薄膜、上バリア層薄膜を連続に堆積して回路パターン薄膜とし、エッチングによって形成された回路パターンは、重なっている下バリア層と、基礎導電層と、上バリア層とを備える。
【００３０】
又は、ベース基板に基礎導電層薄膜、上バリア層薄膜を連続に堆積して回路パターン薄膜とし、エッチングによって形成された回路パターンは重なっている基礎導電層と上バリア層とを備える。
【００３１】
又は、ベース基板に下バリア層薄膜、基礎導電層薄膜を連続に堆積して回路パターン薄膜とし、エッチングによって形成された回路パターンは重なっている下バリア層と基礎導電層とを備える。
【００３２】
又は、ベース基板に基礎導電層薄膜だけを堆積して回路パターン薄膜とし、エッチングによって形成された回路パターンは基礎導電層だけを備える。
【００３３】
アレイ基板の具体的構造設計によって、本発明に提供されるアレイ基板の製造方法は多種の形式を有する。工程と材料を省くために、アレイ基板の既有の回路パターンの材料と工程によりクラッド層を実現することが好ましい。基礎導電層の材料には、Ｃｕ、Ａｌ、Ｃｕ合金又はＡｌ合金が好ましい。クラッド層の材料には、ＩｎＺｎ酸化物、ＩｎＳｎ酸化物、Ｍｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンが好ましい。下バリア層及び／又は上バリア層の材料には、Ｍｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンなどが好ましい。
【００３４】
次は、ＦＦＳ型ＴＦＴ−ＬＣＤの好ましい実施方法について説明する。
【００３５】
実施例３
本発明の実施例３にアレイ基板の製造方法が提供される。この方法は以下のステップを備える。即ち、
ステップ１１０：ベース基板１にマグネトロンスパッタリング法によりゲート金属薄膜を堆積し、ゲート金属薄膜において基礎導電層１５ｂを製造するための材料はＣｕ、又はＡｌ、又はその合金であってもよい。
【００３６】
ステップ１２０：図４と図５に示すように、ゲート金属薄膜に対してパターニング工程を行うことにより、ゲートスキャンライン２と、ゲート電極４と、共通電極ライン６とのパターンを形成して回路パターンとする。
【００３７】
ステップ１３０：前記パターンが形成されたベース基板１に共通電極薄膜を堆積してクラッド層薄膜とする。
【００３８】
ステップ１４０：図６と図７に示すように、共通電極薄膜に対してパターニング工程を行うことにより、クラッド層と共通電極５のパターンを形成し、クラッド層はゲートスキャンライン２と、ゲート電極４と、共通電極ライン６との上面及び側面を覆う。
【００３９】
前記ステップ１１０〜１４０はゲートスキャンライン２と、ゲート電極４と、共通電極ライン６と、その上のクラッド層とを形成する過程であり、当該クラッド層は第１のクラッド層１３と言われ、共通電極５を形成する材料とパターニング工程によって形成され、工程の複雑性が増えない。
【００４０】
続いて、後続の回路パターンを作成する。
【００４１】
ステップ２１０：ゲートスキャンライン２と、ゲート電極４と、共通電極ライン６が形成されたベース基板１にゲート絶縁層１０を形成する。
【００４２】
ステップ２２０：ゲート絶縁層１０に活性層薄膜とデータライン金属薄膜を連続に堆積する。
【００４３】
ステップ２３０：図８と図９に示すように、データライン金属薄膜と活性層薄膜に対してパターニング工程を行って、活性層７と、データライン３と、ソース電極８と、ドレイン電極９とを含むパターンを形成する。
【００４４】
ステップ２４０：前記パターンが形成されたベース基板１に、画素電極薄膜を堆積してクラッド層薄膜とする。
【００４５】
ステップ２５０：図１と図２に示すように、画素電極薄膜に対してパターニング工程を行って、クラッド層と画素電極１２を含むパターンを形成し、クラッド層はデータライン３と、ソース電極８と、ドレイン電極９との上面及び側面を覆い、当該クラッド層のＴＦＴチャネルに対応する部分はエッチングされる。
【００４６】
前記ステップ２１０〜２５０は活性層７と、データライン３と、ソース電極８と、ドレイン電極９と、その上のクラッド層とを形成する過程である。当該クラッド層は第２のクラッド層１４と言われ、画素電極１２を形成する材料とパターニング工程によって形成され、工程の複雑性が増えない。
【００４７】
本実施例のステップ１１０〜１４０と、ステップ２１０〜２５０とは独立に実施でき、同一のアレイ基板の製造工程において実施することが好ましい。また、回路パターン薄膜を堆積する場合に、異なる階層構造を堆積すれば、下バリア層１５ａ及び／又は上バリア層１５ｃ、及び基礎導電層１５ｂを有する回路パターンが形成できる。
【００４８】
ソース電極８とドレイン電極との間の活性層７を保護するために、クラッド層と画素電極１２が形成されたベース基板１に保護膜層１１を形成することもできる。当該保護膜層１１はビアホールエッチングのパターニング工程を行う必要がなく、平坦化された表面が実現でき、後続のセル化工程の実現に有利である。
【００４９】
最後に以下のことを説明する。上記実施例は本発明の技術案を説明するものであり、限定するものではない。前記実施例を参照して本発明を詳細に説明したが、当業者は、上記各実施例に記載の技術案を修正し、又はその中の一部の技術的特徴を均等に取替えてもよいと理解すべきである。これらの修正又は取替えは対応する技術案の本質を本発明の各実施例の技術案の精神と範囲から逸脱させない。
【符号の説明】
【００５０】
１ ベース基板
２ ゲートスキャンライン
３ データライン
４ ゲート電極
５ 共通電極
６ 共通電極ライン
７ 活性層
８ ソース電極
９ ドレイン電極
１０ ゲート絶縁層
１１ 保護膜層
１２ 画素電極
１３ 第１のクラッド層
１４ 第２のクラッド層
１５ａ 下バリア層
１５ｂ 基礎導電層
１５ｃ 上バリア層
【技術分野】
【０００１】
本発明は、アレイ基板およびその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、以下ＴＦＴ−ＬＣＤという）は現在主流の平板ディスプレイであり、その液晶パネルはセル化して配置されたアレイ基板とカラーフィルタ基板とを備える。構造設計の需要に応じて、ゲートスキャンライン、データライン、共通電極などの回路構造を、アレイ基板とカラーフィルタ基板のそれぞれに配置することができる。
【０００３】
サイズが大きく、且つ、解像度が高いＴＦＴ−ＬＣＤの場合、線抵抗による信号遅延は表示の効果に大きく影響している。よって、低抵抗率の材料を利用することはこの問題を解決ための有効な方法となる。活性金属の抵抗率は、通常他の不活性金属の抵抗率より低い。例えば、活性金属である銅（Ｃｕ）の導電率は約１．７×１０−６オーム／センチ（Ω／ｃｍ）であるのに対して、不活性金属であるモリブデン（Ｍｏ）の抵抗率は約５．７×１０−６オーム／センチ（Ω／ｃｍ）である。そのため、Ｃｕなどの活性金属は、基板における回路パターンの材料としてよく利用される。しかし、Ｃｕは良い導電性を持っているが、いくつかの欠点もある。例えば、（ｉ）Ｃｕとガラス基板又は窒化シリコンとの粘着力が弱い、（ｉｉ）Ｃｕは窒化シリコンと直接に接触した場合容易に拡散されるため、窒化シリコンの絶縁特性に影響を与えると共に、シリコンと反応して珪化銅を生成し、（ｉｉｉ）後続のプラズマ化学気相蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以下ＰＥＣＶＤという）工程において、設備を汚染し、成膜の性質を影響する。
【０００４】
従って、現在よく使用されているのは、下バリア層と、Ｃｕ又はＣｕ合金と、上バリア層からなる３層の銅配線構造を形成する方法である。このような技術により、Ｃｕの拡散によるＴＦＴ特性の劣化を減少させることができるが、銅配線の側面はバリア層に保護されておらず、依然として外に露出されるため、やはり窒化シリコンの絶縁材料層に影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ベース基板と、前記ベース基板に配置された回路パターンと、前記回路パターンの上面及び側面を覆う共に接したクラッド層とを備えるアレイ基板を提供する。
【０００６】
上記目的を実現するために、本発明はさらにベース基板に回路パターン薄膜を堆積すると共に、前記回路パターン薄膜に対してパターニングを行って前記回路パターンを形成するステップと、前記回路パターンが形成されたベース基板にクラッド層薄膜を堆積すると共に、前記クラッド層薄膜に対してパターニングを行って、前記回路パターンの上面及び側面を覆うクラッド層のパターンを形成するステップとを備えるアレイ基板の製造方法を提供する。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施例１に係るアレイ基板の一部の上面視構造の概略図である。
【図２】図１のＡ−Ａ線での断面の側面図である。
【図３】本発明の実施例２に係るアレイ基板の断面の側面図である。
【図４】本発明の実施例３によって製造されたアレイ基板の一部の上面視構造の概略図の一つである。
【図５】図４のＢ−Ｂ線の断面の側面図である。
【図６】本発明の実施例３によって製造されたアレイ基板の一部の上面視構造の概略図の他の一つである。
【図７】図６のＣ−Ｃ線の断面の側面図である。
【図８】本発明の実施例３によって製造されたアレイ基板の一部の上面視構造の概略図のさらに他の一つである。
【図９】図８のＤ−Ｄ線の断面の側面図である。
【発明を実施するための形態】
【０００８】
以下、図を参照しながら本発明の実施例を更に詳しく説明する。
【０００９】
本発明の各実施例に係るアレイ基板は、回路パターンが配置されたベース基板を備える。回路パターンには、ゲートスキャンラインと、ゲート電極と、共通電極ラインと、データラインと、活性層と、ソース電極と、ドレイン電極などを備えてもよい。各回路パターンとの間の絶縁を確保するために、通常は間隔をおいて各回路パターンを配置し、又は絶縁層で各回路パターンを隔離する。例えば、ゲート絶縁層によりゲートスキャンラインと、ゲート電極と、共通電極ラインとを覆い、パッシベーション層によりデータラインと、活性層と、ソース電極と、ドレイン電極を覆う。ゲート絶縁層とパッシベーション層には、普通窒化シリコンなどの絶縁材料が採用される。本発明の実施例に係るアレイ基板は、回路パターンの上面及び側面の一部を覆うクラッド層を更に備える。例えば、クラッド層は、ゲートスキャンラインとゲート電極の上面及び側面を覆い、また、アレイ基板にゲートスキャンラインと同じ材料により同時に形成された共通電極ラインがあれば、共通電極ラインの上面及び側面も覆う第１のクラッド、及びデータラインと、ソース電極と、ドレイン電極との上面及び下面を覆う第２のクラッド層を含む。クラッド層が形成されたＴＦＴスイッチは、ゲート電極に活性層が形成され、活性層にソース電極とドレイン電極との端部が対向するように配置され、ソース電極とドレイン電極の上面及び側面は第２のクラッド層に覆われ、且つ第２のクラッド層はソース電極とドレイン電極の端部において切断されて活性層におけるＴＦＴチャネルを露出させるように構成された。
【００１０】
本発明の実施例によれば、導電材料により作成される回路パターンは、銅、アルミニウム（Ａｌ）などの導電性がよく、且つ、絶縁材料において容易に拡散される低抵抗の金属材料より作成されることができる。回路パターンの上面及び側面には、クラッド層による遮蔽があるため、よく拡散される金属が絶縁層材料において拡散されるのを防止することができ、絶縁層の絶縁性能への影響を防止することができる。ここで、低抵抗の金属材料とは、通常抵抗が１０μΩ／ｃｍよりも小さい金属を指す。
【００１１】
回路パターンが形成された各種のアレイ基板において、いずれもクラッド層によって回路パターンを覆うことができ、回路パターンは少なくとも銅又はアルミニウムなどの材料からなる基礎導電層を含み、更に、下バリア層及び／又は上バリア層を含んでも良い。下バリア層は、基礎導電層と同時に形成された積層構造であり、且つ基礎導電層の下面に接し、基礎導電層と下層基板との間の粘着力を強化する役割を果す。上バリア層は、基礎導電層と同時に形成された積層構造であり、且つ基礎導電層の上面に接すると共にクラッド層の下にあり、基礎導電層の上層に対する影響を阻止する役割を果す。上バリア層と下バリア層も阻止の役割を果すことができるが、基礎導電層とは一回のパターニング工程において同時に形成されるため、パターンは完全に重なり、基礎導電層の側面を保護することができなくなる。
【００１２】
本実施例の技術案において、クラッド層を配置することで、また、クラッド層が基礎導電層の側面まで延されることができるため、下層のベース基板構造に直接に接することができ、基礎導電層とベース基板との間の粘着力を強化し、分離されることが防止できる。また、画素電極はドレイン電極に直接オーバーラップすることができるため、工程の信頼性が向上された。
【００１３】
基礎導電層の材料には、Ｃｕ、Ａｌ、Ｃｕ合金又はＡｌ合金が好ましい。クラッド層の材料には、ＩｎＳｎ酸化物（ＩＴＯ）、ＩｎＺｎ酸化物（ＩＺＯ）、Ｍｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタン（ＴｉＮ）が好ましい。下バリア層及び／又は上バリア層の材料には、Ｍｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンなどが好ましい。
【００１４】
ＩＴＯ、ＩＺＯなどの透明導電材料によりクラッド層を作成することで、ＴＦＴの特性を影響することなく、Ｃｕ、Ａｌなどの金属が窒化シリコンなどの絶縁層へ拡散されることを防止することができる一方、ＩＴＯ、ＩＺＯとガラスベース基板との粘着力がより強いため、Ｃｕ、Ａｌなどの回路パターンが後続の工程で容易に分離されない。
【００１５】
例えば、Ａｌから基礎導電層を作成し、酸化物を採用してクラッド層とする場合、Ａｌは酸化物に酸化されて絶縁性の酸化アルミニウムを生じるため、下バリア層と上バリア層を同時に作成することが好ましい。また、基礎導電層の側面に酸化アルミニウムを形成することができ、導電性に影響しない。基礎導電層の上面は通常ビアホールを介して上層の他の回路パターンと接するため、基礎導電層の上面の導電性を確保することが好ましい。
【００１６】
本発明の実施例のクラッド層に回路パターンが覆われる技術案は、各種のアレイ基板の構造に幅広く応用できる。工程を簡素化するために、本発明はＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）型ＴＦＴ−ＬＣＤを好ましい実施例として説明する。
【００１７】
実施例１
図１は本発明の実施例１に係るアレイ基板の一部の上面視構造の概略図である。図２は図１のＡ−Ａ線の断面の側面図である。
【００１８】
当該アレイ基板のベース基板１における回路パターンは、画素ユニットを形成するゲートスキャンライン２とデータライン３を備え、更に、各画素ユニットに形成された薄膜トランジスタ（ＴＦＴ）スイッチと、共通電極５と、共通電極ライン６と、画素電極１２とを備える。ＴＦＴスイッチはゲート電極４と、活性層７と、ソース電極８と、ドレイン電極９とを有し、共通電極５は画素ユニットを覆うブロック状のパターンであり、画素電極１２は隙間を有する櫛状のパターンである。図２に示したように、クラッド層は、ゲートスキャンライン２、ゲート電極４、及び共通電極ライン６を覆う第１のクラッド層１３と、データライン３、ソース電極８、及びドレイン電極９を覆う第２のクラッド層１４とを有する。第１のクラッド層１３はゲートスキャンライン２と、ゲート電極４と、共通電極ライン６との上面及び側面を覆い、且つ第１のクラッド層１３は共通電極５と同じ材料により同時に形成することができる。第２のクラッド層１４はデータライン３と、ソース電極８と、ドレイン電極９との上面及び側面を覆い、且つ第２のクラッド層１４は画素電極１２と同じ材料により同時に形成することができる。また、ドレイン電極９に形成された画素電極材料は、一つは第２のクラッド層とし、他の一つは画素電極とドレイン電極９とのオーバーラップ部として機能している。
【００１９】
上記技術案の上で、ソース電極８とドレイン電極９との間の活性層７を保護するために、クラッド層と画素電極１２が形成されたベース基板１に保護膜１１を形成することもできる。当該保護膜層１１はパッシベーション層に相当し、保護機能を発揮するが、ビアホールエッチングのパターニング工程を行う必要がなく、平坦化された表面が実現でき、後続のセル化工程の実現に有利である。
【００２０】
また、ゲート電極４と、活性層７と、共通電極ライン６との階層構造、及びデータライン３と、ソース電極８と、ドレイン電極９との階層構造はいずれも下バリア層１５ａと、基礎導電層１５ｂと、上バリア層１５ｃとを含むことができる。上バリア層１５ｃと下バリア層１５ａはＭｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンより作成でき、基礎導電層１５ｂはＣｕ又はＣｕ合金より作成できる。
【００２１】
第１のクラッド層１３は共通電極５と同様にＩＴＯを採用して同一のエッチング工程で成形でき、第２のクラッド層１４は画素電極１２と同様にＩＴＯを採用して同一のエッチング工程で成形でき、この技術案はＦＦＳ型アレイ基板において共通電極５と画素電極１２のパターンを作成する従来のステップを利用して、第１のクラッド層１３と第２のクラッド層１４を形成することで、Ｃｕ、Ａｌなどの材料の回路パターンがゲート絶縁層１０と保護膜層１１へ拡散される問題を解決するとともに、エッチングによってクラッド層のパターンを形成するステップを別に追加する必要もない。このため、工程の複雑性を増えず、従来の生産工程において普及しやすい。
【００２２】
本実施例において、ゲートスキャンライン２と、ゲート電極４と、共通電極ライン６との基礎導電層１５ｂのために、下バリア層１５ａを配置することにより、基礎導電層１５ｂと基板１との粘着力を強化して、回路パターンが分離されることを防止できる。また、上バリア層１５ｃを配置することにより、基礎導電層１５ｂの上面と第１のクラッド層１３との間の反応を防止できる。好ましくはＡｌから基礎導電層１５ｂを作成する場合、本実施例の構造は特に最適である。
【００２３】
データライン３と、ソース電極８と、ドレイン電極９とのために、下バリア層１５ａを配置することにより、データライン３と、ソース電極８と、ドレイン電極９とが下層の活性層７へ拡散されることを防止でき、且つ活性層７との間の粘着力を強化できて、回路パターンが分離されることを防止できる。しかし、採用された工程が異なるため、データラインはゲート絶縁層と直接に接触され、ソースドレイン電極は活性層と直接に接触されることがあり、この場合、データラインとソースドレイン電極の下方に下バリア層を配置すれば、活性金属がゲート絶縁層と活性層へ拡散されることを防止できる。また、上バリア層１５ｃを配置することにより、基礎導電層１５ｂの上面と第２のクラッド層１４との間の反応を防止できる。特に、Ａｌから基礎導電層１５ｂを作成する場合、本実施例の構造は特に最適である。
【００２４】
実施例２
本発明の実施例２に係るアレイ基板の上面視構造は図１に示されたようである。図３は本発明の実施例２に係るアレイ基板の断面の側面図であり、実施例１との相違は以下の通りである。即ち、本実施例における回路パターンは、下バリア層１５ａと基礎導電層１５ｂだけを備えるものである。実施例１と比べ、本実施例によれば、材料が更に省かれ、上バリア層薄膜を堆積する工程が減少される。
【００２５】
同層に形成された回路パターン、例えばゲートスキャンライン、ゲート電極、共通電極ライン、又はデータライン、ソース電極、ドレイン電極であって、その具体的な層構造は必要に応じて設計されることができる。例えば、ゲートスキャンラインと、ゲート電極と、共通電極ラインをベース基板に直接に形成し、下バリア層を配置する必要はなく、基礎導電層の材料が下方の絶縁層へ拡散されることを防止できる。また、クラッド層は回路パターンの側面を覆い、側面に沿って延伸する部分をベース基板に接することで、基礎導電層と基板との粘着力を強化できる。また、データラインと、ソース電極と、ドレイン電極とはその採用される材料により、下バリア層と上バリア層を選択的に配置することができる。
【００２６】
本発明のもう１つの実施例によってアレイ基板の製造方法が提供される。この方法は、ベース基板に回路パターン薄膜を堆積すると共に、回路パターン薄膜に対してパターニングを行って回路パターンを形成するステップと、回路パターンが形成されたベース基板にクラッド層薄膜を堆積すると共に、クラッド層薄膜に対してパターニングを行って、回路パターンの上面及び側面を覆うクラッド層のパターンを形成するステップと、を備える。
【００２７】
本発明に提供されるアレイ基板の製造方法は、本発明のアレイ基板の製造に用いることができ、従来のアレイ基板の製造方法と比べ、クラッド層薄膜を堆積すると共にエッチングしてクラッド層のパターンを形成するステップが追加された。本発明の製造方法の特徴は、２回のパターニング工程によってクラッド層の回路パターンが含まれたパターンを形成することであり、その中で、第１回パターニング工程で回路パターンを形成し、第２回パターニング工程で回路パターンの上面と側面を覆うクラッド層のパターンを形成する。また、回路パターンがクラッド層のパターンの範囲に入り、回路パターンの上面と側面を覆うように、第２回パターニング工程に使用されるマスクは、第１回パターニング工程に使用されるマスクのパターンの幅よりも広くてよい。これにより、Ｃｕ、Ａｌなどの金属材料が絶縁層へ拡散されることを防止する。
【００２８】
上記第１回パターニング工程の前に、回路パターン薄膜を堆積するステップは具体的に以下のいくつかの形式を備えてもよい。
【００２９】
ベース基板に下バリア層薄膜、基礎導電層薄膜、上バリア層薄膜を連続に堆積して回路パターン薄膜とし、エッチングによって形成された回路パターンは、重なっている下バリア層と、基礎導電層と、上バリア層とを備える。
【００３０】
又は、ベース基板に基礎導電層薄膜、上バリア層薄膜を連続に堆積して回路パターン薄膜とし、エッチングによって形成された回路パターンは重なっている基礎導電層と上バリア層とを備える。
【００３１】
又は、ベース基板に下バリア層薄膜、基礎導電層薄膜を連続に堆積して回路パターン薄膜とし、エッチングによって形成された回路パターンは重なっている下バリア層と基礎導電層とを備える。
【００３２】
又は、ベース基板に基礎導電層薄膜だけを堆積して回路パターン薄膜とし、エッチングによって形成された回路パターンは基礎導電層だけを備える。
【００３３】
アレイ基板の具体的構造設計によって、本発明に提供されるアレイ基板の製造方法は多種の形式を有する。工程と材料を省くために、アレイ基板の既有の回路パターンの材料と工程によりクラッド層を実現することが好ましい。基礎導電層の材料には、Ｃｕ、Ａｌ、Ｃｕ合金又はＡｌ合金が好ましい。クラッド層の材料には、ＩｎＺｎ酸化物、ＩｎＳｎ酸化物、Ｍｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンが好ましい。下バリア層及び／又は上バリア層の材料には、Ｍｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンなどが好ましい。
【００３４】
次は、ＦＦＳ型ＴＦＴ−ＬＣＤの好ましい実施方法について説明する。
【００３５】
実施例３
本発明の実施例３にアレイ基板の製造方法が提供される。この方法は以下のステップを備える。即ち、
ステップ１１０：ベース基板１にマグネトロンスパッタリング法によりゲート金属薄膜を堆積し、ゲート金属薄膜において基礎導電層１５ｂを製造するための材料はＣｕ、又はＡｌ、又はその合金であってもよい。
【００３６】
ステップ１２０：図４と図５に示すように、ゲート金属薄膜に対してパターニング工程を行うことにより、ゲートスキャンライン２と、ゲート電極４と、共通電極ライン６とのパターンを形成して回路パターンとする。
【００３７】
ステップ１３０：前記パターンが形成されたベース基板１に共通電極薄膜を堆積してクラッド層薄膜とする。
【００３８】
ステップ１４０：図６と図７に示すように、共通電極薄膜に対してパターニング工程を行うことにより、クラッド層と共通電極５のパターンを形成し、クラッド層はゲートスキャンライン２と、ゲート電極４と、共通電極ライン６との上面及び側面を覆う。
【００３９】
前記ステップ１１０〜１４０はゲートスキャンライン２と、ゲート電極４と、共通電極ライン６と、その上のクラッド層とを形成する過程であり、当該クラッド層は第１のクラッド層１３と言われ、共通電極５を形成する材料とパターニング工程によって形成され、工程の複雑性が増えない。
【００４０】
続いて、後続の回路パターンを作成する。
【００４１】
ステップ２１０：ゲートスキャンライン２と、ゲート電極４と、共通電極ライン６が形成されたベース基板１にゲート絶縁層１０を形成する。
【００４２】
ステップ２２０：ゲート絶縁層１０に活性層薄膜とデータライン金属薄膜を連続に堆積する。
【００４３】
ステップ２３０：図８と図９に示すように、データライン金属薄膜と活性層薄膜に対してパターニング工程を行って、活性層７と、データライン３と、ソース電極８と、ドレイン電極９とを含むパターンを形成する。
【００４４】
ステップ２４０：前記パターンが形成されたベース基板１に、画素電極薄膜を堆積してクラッド層薄膜とする。
【００４５】
ステップ２５０：図１と図２に示すように、画素電極薄膜に対してパターニング工程を行って、クラッド層と画素電極１２を含むパターンを形成し、クラッド層はデータライン３と、ソース電極８と、ドレイン電極９との上面及び側面を覆い、当該クラッド層のＴＦＴチャネルに対応する部分はエッチングされる。
【００４６】
前記ステップ２１０〜２５０は活性層７と、データライン３と、ソース電極８と、ドレイン電極９と、その上のクラッド層とを形成する過程である。当該クラッド層は第２のクラッド層１４と言われ、画素電極１２を形成する材料とパターニング工程によって形成され、工程の複雑性が増えない。
【００４７】
本実施例のステップ１１０〜１４０と、ステップ２１０〜２５０とは独立に実施でき、同一のアレイ基板の製造工程において実施することが好ましい。また、回路パターン薄膜を堆積する場合に、異なる階層構造を堆積すれば、下バリア層１５ａ及び／又は上バリア層１５ｃ、及び基礎導電層１５ｂを有する回路パターンが形成できる。
【００４８】
ソース電極８とドレイン電極との間の活性層７を保護するために、クラッド層と画素電極１２が形成されたベース基板１に保護膜層１１を形成することもできる。当該保護膜層１１はビアホールエッチングのパターニング工程を行う必要がなく、平坦化された表面が実現でき、後続のセル化工程の実現に有利である。
【００４９】
最後に以下のことを説明する。上記実施例は本発明の技術案を説明するものであり、限定するものではない。前記実施例を参照して本発明を詳細に説明したが、当業者は、上記各実施例に記載の技術案を修正し、又はその中の一部の技術的特徴を均等に取替えてもよいと理解すべきである。これらの修正又は取替えは対応する技術案の本質を本発明の各実施例の技術案の精神と範囲から逸脱させない。
【符号の説明】
【００５０】
１ ベース基板
２ ゲートスキャンライン
３ データライン
４ ゲート電極
５ 共通電極
６ 共通電極ライン
７ 活性層
８ ソース電極
９ ドレイン電極
１０ ゲート絶縁層
１１ 保護膜層
１２ 画素電極
１３ 第１のクラッド層
１４ 第２のクラッド層
１５ａ 下バリア層
１５ｂ 基礎導電層
１５ｃ 上バリア層
【特許請求の範囲】
【請求項１】
アレイ基板であって、
ベース基板と、
前記ベース基板に配置された回路パターンと、
前記回路パターンの上面及び側面を覆うと共に接したクラッド層と、を備えることを特徴とするアレイ基板。
【請求項２】
前記回路パターンは少なくとも基礎導電層を備えることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記回路パターンは、前記基礎導電層の下面の下に配置された下バリア層を更に備え、前記下バリア層は前記基礎導電層の下面に接することを特徴とする請求項２に記載のアレイ基板。
【請求項４】
前記回路パターンは、前記基礎導電層の上面の上に配置された上バリア層を更に備え、前記上バリア層は前記基礎導電層の上面に接し、前記クラッド層の下において前記基礎導電層の上面を覆うことを特徴とする請求項２に記載のアレイ基板。
【請求項５】
前記回路パターンは、前記基礎導電層の上面の上に配置された上バリア層を更に備え、前記上バリア層は前記基礎導電層の上面に接し、前記クラッド層の下において前記基礎導電層の上面を覆うことを特徴とする請求項３に記載のアレイ基板。
【請求項６】
前記基礎導電層の材料はＣｕ、Ａｌ、Ｃｕ合金又はＡｌ合金であることを特徴とする請求項２に記載のアレイ基板。
【請求項７】
前記クラッド層の材料はＩｎＳｎ酸化物、ＩｎＺｎ酸化物、Ｍｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンであることを特徴とする請求項１に記載のアレイ基板。
【請求項８】
前記下バリア層の材料はＭｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンであることを特徴とする請求項３に記載のアレイ基板。
【請求項９】
前記上バリア層の材料はＭｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンであることを特徴とする請求項４に記載のアレイ基板。
【請求項１０】
前記ベース基板に複数の画素ユニットを形成するゲートスキャンライン及びデータラインと、
各画素ユニットに形成されたＴＦＴスイッチ及び画素電極とを備えることを特徴とする請求項１に記載のアレイ基板。
【請求項１１】
前記回路パターンは前記ゲートスキャンラインとゲート電極を含むことを特徴とする請求項１０に記載のアレイ基板。
【請求項１２】
前記ＴＦＴスイッチはゲート電極と、活性層と、ソース電極と、ドレイン電極とを有し、前記回路パターンは前記データラインと、ソース電極と、ドレイン電極とを有することを特徴とする請求項１０に記載のアレイ基板。
【請求項１３】
前記ベース基板に配置された第２の回路パターンと、
前記第２の回路パターンの上面及び側面を覆うと共に接した第２のクラッド層とを備え、
前記ＴＦＴスイッチングはゲート電極と、活性層と、ソース電極と、ドレイン電極とを備え、前記第２の回路パターンは前記データラインと、ソース電極と、ドレイン電極とを備えることを特徴とする請求項１１に記載のアレイ基板。
【請求項１４】
前記ベース基板の各画素領域における共通電極を更に備え、
前記共通電極は画素ユニットを覆うブロック状のパターンであり、前記画素電極は隙間を有する櫛状のパターンであり、前記クラッド層と前記共通電極は同じ材料により同一のステップで形成され、前記第２のクラッド層と前記画素電極は同じ材料により同一のステップで形成されることを特徴とする請求項１３に記載のアレイ基板。
【請求項１５】
前記ベース基板における共通電極ラインを更に備え、前記クラッド層は前記共通電極ラインの上面及び側面を覆うことを特徴とする請求項１０に記載のアレイ基板。
【請求項１６】
アレイ基板の製造方法であって、
ベース基板に回路パターン薄膜を堆積すると共に、前記回路パターン薄膜に対してパターニングを行って前記回路パターンを形成するステップと、
前記回路パターンが形成されたベース基板にクラッド層薄膜を堆積すると共に、前記クラッド層薄膜に対してパターニングを行って、前記回路パターンの上面及び側面を覆うクラッド層のパターンを形成するステップと、を備えることを特徴とするアレイ基板の製造方法。
【請求項１７】
ベース基板に堆積した回路パターン薄膜は、
ベース基板に下バリア層薄膜、基礎導電層薄膜、及び上バリア層薄膜を連続に堆積してなる前記回路パターン薄膜、又は、
ベース基板に基礎導電層薄膜、上バリア層薄膜を連続に堆積してなる前記回路パターン薄膜、又は、
ベース基板に下バリア層薄膜、基礎導電層薄膜を連続に堆積してなる前記回路パターン薄膜、又は、
ベース基板に基礎導電層薄膜を堆積してなる前記回路パターン薄膜を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項１８】
ベース基板にゲートスキャンラインとゲート電極を含むパターンを形成して前記回路パターンとし、
前記パターンが形成されたベース基板に共通電極薄膜を堆積すると共に、前記共通電極薄膜に対してパターニングを行って、前記クラッド層と共通電極を含むパターンを形成し、前記クラッド層は前記ゲートスキャンラインと、ゲート電極との上面及び側面を覆うことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項１９】
ゲートスキャンラインと、ゲート電極とが形成されたベース基板にゲート絶縁層を形成し、前記ゲート絶縁層に活性層と、データラインと、ソース電極と、ドレイン電極とを含むパターンを形成して前記回路パターンとし、
前記パターンが形成されたベース基板に画素電極薄膜を堆積すると共に、前記画素電極薄膜に対してパターニングを行って、前記クラッド層と画素電極を含むパターンを形成し、前記クラッド層は前記データラインと、ソース電極と、ドレイン電極との上面及び側面を覆うことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項２０】
前記クラッド層と画素電極が形成された後、前記クラッド層と画素電極が形成されたベース基板に保護膜層を更に形成する工程を含むことを特徴とする請求項１９に記載のアレイ基板の製造方法。
【請求項１】
アレイ基板であって、
ベース基板と、
前記ベース基板に配置された回路パターンと、
前記回路パターンの上面及び側面を覆うと共に接したクラッド層と、を備えることを特徴とするアレイ基板。
【請求項２】
前記回路パターンは少なくとも基礎導電層を備えることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記回路パターンは、前記基礎導電層の下面の下に配置された下バリア層を更に備え、前記下バリア層は前記基礎導電層の下面に接することを特徴とする請求項２に記載のアレイ基板。
【請求項４】
前記回路パターンは、前記基礎導電層の上面の上に配置された上バリア層を更に備え、前記上バリア層は前記基礎導電層の上面に接し、前記クラッド層の下において前記基礎導電層の上面を覆うことを特徴とする請求項２に記載のアレイ基板。
【請求項５】
前記回路パターンは、前記基礎導電層の上面の上に配置された上バリア層を更に備え、前記上バリア層は前記基礎導電層の上面に接し、前記クラッド層の下において前記基礎導電層の上面を覆うことを特徴とする請求項３に記載のアレイ基板。
【請求項６】
前記基礎導電層の材料はＣｕ、Ａｌ、Ｃｕ合金又はＡｌ合金であることを特徴とする請求項２に記載のアレイ基板。
【請求項７】
前記クラッド層の材料はＩｎＳｎ酸化物、ＩｎＺｎ酸化物、Ｍｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンであることを特徴とする請求項１に記載のアレイ基板。
【請求項８】
前記下バリア層の材料はＭｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンであることを特徴とする請求項３に記載のアレイ基板。
【請求項９】
前記上バリア層の材料はＭｏ、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｔｉ又は窒化チタンであることを特徴とする請求項４に記載のアレイ基板。
【請求項１０】
前記ベース基板に複数の画素ユニットを形成するゲートスキャンライン及びデータラインと、
各画素ユニットに形成されたＴＦＴスイッチ及び画素電極とを備えることを特徴とする請求項１に記載のアレイ基板。
【請求項１１】
前記回路パターンは前記ゲートスキャンラインとゲート電極を含むことを特徴とする請求項１０に記載のアレイ基板。
【請求項１２】
前記ＴＦＴスイッチはゲート電極と、活性層と、ソース電極と、ドレイン電極とを有し、前記回路パターンは前記データラインと、ソース電極と、ドレイン電極とを有することを特徴とする請求項１０に記載のアレイ基板。
【請求項１３】
前記ベース基板に配置された第２の回路パターンと、
前記第２の回路パターンの上面及び側面を覆うと共に接した第２のクラッド層とを備え、
前記ＴＦＴスイッチングはゲート電極と、活性層と、ソース電極と、ドレイン電極とを備え、前記第２の回路パターンは前記データラインと、ソース電極と、ドレイン電極とを備えることを特徴とする請求項１１に記載のアレイ基板。
【請求項１４】
前記ベース基板の各画素領域における共通電極を更に備え、
前記共通電極は画素ユニットを覆うブロック状のパターンであり、前記画素電極は隙間を有する櫛状のパターンであり、前記クラッド層と前記共通電極は同じ材料により同一のステップで形成され、前記第２のクラッド層と前記画素電極は同じ材料により同一のステップで形成されることを特徴とする請求項１３に記載のアレイ基板。
【請求項１５】
前記ベース基板における共通電極ラインを更に備え、前記クラッド層は前記共通電極ラインの上面及び側面を覆うことを特徴とする請求項１０に記載のアレイ基板。
【請求項１６】
アレイ基板の製造方法であって、
ベース基板に回路パターン薄膜を堆積すると共に、前記回路パターン薄膜に対してパターニングを行って前記回路パターンを形成するステップと、
前記回路パターンが形成されたベース基板にクラッド層薄膜を堆積すると共に、前記クラッド層薄膜に対してパターニングを行って、前記回路パターンの上面及び側面を覆うクラッド層のパターンを形成するステップと、を備えることを特徴とするアレイ基板の製造方法。
【請求項１７】
ベース基板に堆積した回路パターン薄膜は、
ベース基板に下バリア層薄膜、基礎導電層薄膜、及び上バリア層薄膜を連続に堆積してなる前記回路パターン薄膜、又は、
ベース基板に基礎導電層薄膜、上バリア層薄膜を連続に堆積してなる前記回路パターン薄膜、又は、
ベース基板に下バリア層薄膜、基礎導電層薄膜を連続に堆積してなる前記回路パターン薄膜、又は、
ベース基板に基礎導電層薄膜を堆積してなる前記回路パターン薄膜を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項１８】
ベース基板にゲートスキャンラインとゲート電極を含むパターンを形成して前記回路パターンとし、
前記パターンが形成されたベース基板に共通電極薄膜を堆積すると共に、前記共通電極薄膜に対してパターニングを行って、前記クラッド層と共通電極を含むパターンを形成し、前記クラッド層は前記ゲートスキャンラインと、ゲート電極との上面及び側面を覆うことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項１９】
ゲートスキャンラインと、ゲート電極とが形成されたベース基板にゲート絶縁層を形成し、前記ゲート絶縁層に活性層と、データラインと、ソース電極と、ドレイン電極とを含むパターンを形成して前記回路パターンとし、
前記パターンが形成されたベース基板に画素電極薄膜を堆積すると共に、前記画素電極薄膜に対してパターニングを行って、前記クラッド層と画素電極を含むパターンを形成し、前記クラッド層は前記データラインと、ソース電極と、ドレイン電極との上面及び側面を覆うことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項２０】
前記クラッド層と画素電極が形成された後、前記クラッド層と画素電極が形成されたベース基板に保護膜層を更に形成する工程を含むことを特徴とする請求項１９に記載のアレイ基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−７０２００（Ｐ２０１１−７０２００Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２０１０−２１３５１０（Ｐ２０１０−２１３５１０）
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（５０７１３４３０１）北京京東方光電科技有限公司 (90)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（５０７１３４３０１）北京京東方光電科技有限公司 (90)
【Ｆターム（参考）】
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