クロック制御回路、方法、及び、プログラム
【課題】受信データ取り込みに用いるクロック信号の位相を複数回変化させずに、クロックの位相調整が可能なクロック制御回路を提供する。
【解決手段】周期パルス受信部１４は、比較用クロックＣＣＬＫに基づいて、入力データＤＡＴＡと共に送信された入力周期パルスＦＰを取り込み、受信周期パルスＦＰ１として出力する。比較パルス生成部１５は、比較用クロックＣＣＬＫに基づいて、入力周期パルスＦＰと同じ周期の期待周期パルスＦＰ２を生成する。制御部１２は、比較用クロックＣＣＬＫの位相を変化させ、複数の比較用クロックＣＣＬＫの位相にて受信周期パルスＦＰ１と期待周期パルスＦＰ２とが一致するか否かを監視し、監視結果に基づいて、受信用クロックＲＣＬＫの位相を決定する。
【解決手段】周期パルス受信部１４は、比較用クロックＣＣＬＫに基づいて、入力データＤＡＴＡと共に送信された入力周期パルスＦＰを取り込み、受信周期パルスＦＰ１として出力する。比較パルス生成部１５は、比較用クロックＣＣＬＫに基づいて、入力周期パルスＦＰと同じ周期の期待周期パルスＦＰ２を生成する。制御部１２は、比較用クロックＣＣＬＫの位相を変化させ、複数の比較用クロックＣＣＬＫの位相にて受信周期パルスＦＰ１と期待周期パルスＦＰ２とが一致するか否かを監視し、監視結果に基づいて、受信用クロックＲＣＬＫの位相を決定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック制御回路、方法、及び、プログラムに関し、更に詳しくは、データと共に送信側デバイスから受信した周期パルスを用いてクロックの位相制御を行うクロック制御回路、方法、及び、プログラムに関する。
【背景技術】
【０００２】
プリント盤内又はプリント盤間のＬＳＩ等のデバイス間でのデータ伝送に用いる受信回路では、受信データを正しく取り込むために、データ取り込みのタイミングを定めるクロック信号の位相調整が必要である。位相調整に関して、特許文献１には、入力データ信号からクロックを抽出し、抽出したクロックの位相調整を行う技術が記載されている。図６に、特許文献１に記載のリタイミング回路を示す。ＰＬＬ回路１０１は、入力データ信号から再生クロックを抽出する。第１リタイミング回路１０２は、再生クロックを第１位相シフタ１０３で遅延した（位相調整した）クロックで、入力データの取り込みを行う。第２リタイミング回路１０５は、再生クロックを第２位相シフタ１０４で遅延したクロックで、入力データの取り込みを行う。
【０００３】
判定制御回路１０６は、第２の位相シフタの遅延量を段階的に変化させ、各遅延量で、第１リタイミング回路１０２の出力と第２リタイミング回路１０５の出力とが一致するか否かを観測する。判定制御回路１０６は、その観測データを用いて、第１位相シフタ１０３の遅延量、すなわち、入力データ信号の取り込みに用いる再生クロックの遅延量を決定する。特許文献１では、第１位相シフタ１０３の遅延量が最適位置であれば、第２位相シフタ１０４の遅延量がその最適位置の前後で変化したとしても、第１リタイミング回路１０２の出力と第２リタイミング回路１０５の出力が一致するであろうことを利用して、再生クロックの最適な遅延量を見つけている。
【特許文献１】特開２００３−３１８８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１では、第１位相シフタ１０３の遅延量を固定した状態で第２位相シフタ１０４の遅延量を順次変化させ、第１リタイミング回路１０２の出力データと第２リタイミング回路１０５の出力データとの一致頻度から、第１位相シフタ１０３の遅延量を決定している。特許文献１では、この処理を、第１位相シフタ１０３の遅延量を変化させる必要がなくなるまで繰り返し行う必要がある。特に、第１位相シフタ１０３の遅延量がクロック最適からずれていた場合は、１回の調整では第１位相シフタ１０３の遅延量をクロック最適に合わせることはできず、最適な位相を得るために、第１位相シフタ１０３の遅延量を、複数回変化させなければならないという問題がある。
【０００５】
本発明は、受信データ取り込みに用いるクロック信号の位相を複数回変化させずに、クロックの位相調整が可能なクロック制御回路、データ受信回路、クロック制御方法、及び、プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明のクロック制御回路は、比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスとして出力する周期パルス受信部と、前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成する比較パルス生成部と、前記比較用クロックの位相を変化させ、複数の前記比較用クロックの位相にて前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する制御部とを備えることを特徴とする。
【０００７】
本発明のデータ受信回路は、比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスとして出力する周期パルス受信部と、前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成する比較パルス生成部と、複数の前記比較用クロックの位相にて、前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する制御部と、前記制御部からの指令に基づいて、前記比較用クロックと前記受信用クロックとを生成するクロック生成部と、前記受信用クロックに基づいて、前記入力データを取り込むデータ受信部とを備えることを特徴とする。
【０００８】
本発明のクロック制御方法は、クロック生成回路におけるクロックの位相制御を行うクロック制御方法であって、前記クロック生成回路が生成する比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスを生成するステップと、前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成するステップと、前記比較用クロックの位相を変化させ、複数の前記比較用クロックの位相にて前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記クロック生成回路が生成する、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定するステップとを有することを特徴とする。
【０００９】
本発明のプログラムは、クロック生成回路に、クロックの位相制御を行う処理を実行させるプログラムであって、前記クロック生成回路に、比較用クロックの位相を変化させ、該比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込んだ受信周期パルスと、前記比較用クロックに基づいて生成された、前記入力周期パルスと同じ周期の期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する処理を実行させることを特徴とする。
【発明の効果】
【００１０】
本発明のクロック制御回路、データ受信回路、クロック制御方法、及び、プログラムは、受信データ取り込みに用いるクロック信号の位相を複数回変化させずに、クロックの位相調整を行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の一実施形態のクロック制御回路を含むデータ受信回路を示している。データ受信回路は、ＰＬＬ部（クロック生成部）１１、制御部１２、データ受信部１３、周期パルス受信部１４、及び、比較パルス生成部１５を有する。データ受信回路には、入力データＤＡＴＡと、入力周期パルスＦＰ、及び、リファレンスクロックＲＥＦ＿ＣＬＫが入力される。入力データＤＡＴＡは、図示しないプリント盤やＬＳＩなどに含まれるデータ送信回路から送信されたデータである。入力周期パルスＦＰは、入力データＤＡＴＡと共にデータ送信回路から送信された固定周期のパルス信号である。
【００１２】
図２に、入力データＤＡＴＡ、入力周期パルスＦＰ、及び、リファレンスクロックＲＥＦ＿ＣＬＫの関係を示す。入力データＤＡＴＡ及び入力周期パルスＦＰは、送信側デバイスから送信された信号であり、ほぼ同じタイミングで変化する。入力周期パルスＦＰは、Ｎクロック周期（Ｎは２以上の整数）で‘１’となり、それ以外は‘０’となる繰り返しパターンである。リファレンスクロックＲＥＦ＿ＣＬＫは、デバイスの外部にある発振器等から入力するクロック信号であり、入力データＤＡＴＡ及び入力周期パルスＦＰ（‘１’の部分）と周波数は同じであるが、変化タイミングは、これらと一致するとは限らない。
【００１３】
ＰＬＬ（Phase Locked Loop）部１１は、リファレンスクロックＲＥＦ＿ＣＬＫに基づいて、それぞれ、リファレンスクロックＲＥＦ＿ＣＬＫと所定の位相関係にある比較用クロックＣＣＬＫ及び受信用クロックＲＣＬＫとを生成する。ＰＬＬ部１１は、制御部１２から入力される比較用遅延量ａに従って、リファレンスクロックＲＥＦ＿ＣＬＫと、遅延量ａに対応した位相差を有する比較用クロックＣＣＬＫを生成する。また、ＰＬＬ部１１は、制御部１２から入力される受信用遅延量ｂに従って、リファレンスクロックＲＥＦ＿ＣＬＫと、遅延量ｂに対応した位相差を有する受信用クロックＲＣＬＫを生成する。
【００１４】
ＰＬＬ部１１は、生成した受信用クロックＲＣＬＫをデータ受信部１３に入力する。また、ＰＬＬ部１１は、生成した比較用クロックＣＣＬＫを、周期パルス受信部１４及び比較パルス生成部１５に入力する。データ受信部１３は、Ｆ／Ｆ（Flip Flop）で構成され、受信用クロックＲＣＬＫに基づいて、入力データＤＡＴＡ及び入力周期パルスＦＰを取り込む。データ受信部１３が取り込んだ入力データＤＡＴＡ及び入力周期パルスＦＰは、半導体回路の内部回路に供給され、使用される。
【００１５】
周期パルス受信部１４は、Ｆ／Ｆ（Flip Flop）で構成され、比較用クロックＣＣＬＫに基づいて、入力周期パルスＦＰを取り込む。周期パルス受信部１４は、取り込んだ受信周期パルスＦＰ１を、制御部１２に出力する。比較パルス生成部１５は、比較用クロックＣＣＬＫに基づいて、入力周期パルスＦＰと同じ周期を持つ期待周期パルスＦＰ２を生成する。比較パルス生成部１５は、制御部１２から、動作開始通知ｃ（リセット通知）を受けると、現在の期待周期パルスＦＰ２をリセットし、その後、周期パルス受信部１４が入力周期パルスＦＰの１つめのパルスを取り込んだタイミングから動作を開始する。比較パルス生成部１５は、カウンタなどにより、リファレンスクロックＲＥＦ＿ＣＬＫから期待周期パルスＦＰ２を生成する。
【００１６】
制御部１２は、比較用遅延量ａを段階的に変化させ、遅延量を変化させるごとに、比較パルス生成部１５に、リセット通知ｃを発行する。制御部１２は、リセット通知の発行後、一定期間、周期パルス受信部１４での入力周期パルスＦＰの取り込み結果（受信周期パルスＦＰ１）と、比較パルス生成部１５が出力する期待周期パルスＦＰ２との比較結果をモニタし、その結果に基づいて、受信用遅延量ｂを決定する。比較用遅延量ａの変化幅は、遅延ゼロからリファレンスクロックＲＥＦ＿ＣＬＫの１周期分までとする。比較結果をモニタする一定期間は、周期パルスＦＰの周期よりも十分に長い時間、例えば、入力周期パルスＦＰの数十倍とする。
【００１７】
図３に、リファレンスクロックＲＥＦ＿ＣＬＫと、比較用クロックＣＣＬＫとを示す。ＰＬＬ部１１は、制御部１２から入力される比較用遅延量ａに基づいて、リファレンスクロックＲＥＦ＿ＣＬＫと同相（遅延ゼロ）の比較用クロックＣＣＬＫ（１）から、リファレンスクロックＲＥＦ＿ＣＬＫをほぼ１周期分遅延した比較用クロックＣＣＬＫ（ｍ）までを生成する。制御部１２は、入力周期パルスＦＰの周期のＬ倍の期間を、受信周期パルスＦＰ１と期待周期パルスＦＰ２との比較結果のモニタ期間とし、モニタ期間ごとに比較用遅延量ａの変更を行う。
【００１８】
制御部１２は、比較用遅延量ａを変更し、比較用クロックＣＣＬＫの位相を制御する。ＰＬＬ部１１は、比較用遅延量ａに従った位相の比較用クロックＣＣＬＫを生成する。ＰＬＬ部１１は、生成した比較用クロックＣＣＬＫを周期パルス受信部１４及び比較パルス生成部１５に供給する。周期パルス受信部１４は、比較用クロックＣＣＬＫに基づいて、例えば、比較用クロックＣＣＬＫの立ち上がりエッジで、入力周期パルスＦＰをラッチし、ラッチしたデータを受信周期パルスＦＰ１として出力する。
【００１９】
制御部１２は、比較用遅延量ａを変更するたびに、比較パルス生成部１５に、リセット通知ｃを発行する。比較パルス生成部１５は、制御部１２からリセット通知ｃを受けると、周期パルス受信部１４から入力される受信周期パルスＦＰ１の最初の‘１’のタイミングから期待周期パルス生成を開始する。比較パルス生成部１５は、次に比較用遅延量ａが変更され、リセット通知ｃが発行されるまで、一定の周期で、期待周期パルスＦＰ２を生成し続ける。制御部１２は、比較用遅延量ａの変更後、次に比較用遅延量ａを変更するまでの間、入力周期パルスＦＰを比較用クロックＣＣＬＫで取り込んだ受信周期パルスＦＰ１と期待周期パルスＦＰ２とが一致する回数と、一致しない回数とを計測する。
【００２０】
図４に、入力周期パルスＦＰと、受信周期パルスＦＰ１、及び、期待周期パルスＦＰ２を示す。図４では、比較用クロックＣＣＬＫの立ち上がりエッジと、入力周期パルスＦＰの立ち上がりエッジとがほぼ同じタイミングとなっている。この状態では、周期パルス受信部１４は、入力周期パルス立ち上がりエッジを‘１’として取り込むときと‘０’として取り込むときとが発生する。すなわち、時刻Ｔａの時点で入力周期パルスＦＰのレベルが十分に上がっていれば、受信周期パルスＦＰ１は、実線で示すように時刻Ｔａで‘０’から‘１’に変化する。しかし、時刻Ｔａの時点で入力周期パルスのレベルが低いと、時刻Ｔａで入力周期パルス‘１’を取り込むことができず、受信周期パルスＦＰ１は、点線で示すように、１クロック遅れた時刻Ｔｂになって‘０’から‘１’へと変化する。
【００２１】
図５に、入力周期パルスＦＰと、受信周期パルスＦＰ１、及び、期待周期パルスＦＰ２の別例を示す。図５では、比較用クロックＣＣＬＫの立ち上がりエッジが、入力周期パルスの‘１’の期間のほぼ中央となっている。この場合は、時刻Ｔｄの時点で、入力周期パルスＦＰのレベルが十分に上がっているので、受信周期パルスＦＰ１は、時刻Ｔｄで‘０’から‘１’へと変化する。つまり、周期パルス受信部１４にて、時刻Ｔｄで、安定的に入力周期パルス‘１’を取り込むことができる。
【００２２】
図４のケースでは、期待周期パルスＦＰ２が‘０’から‘１’へと立ち上がる時刻Ｔａで、周期パルス受信部１４にて入力周期パルスを安定的に取り込むことができない。従って、この状態で、一定期間（監視期間）にわたり、受信周期パルスＦＰ１と期待周期パルスＦＰ２とが一致するか否かを監視すると、一致するときと一致しないときの双方が観測される。このような位相のクロックを、データ受信部１３にてデータ取り込みに用いる受信用クロックＲＣＬＫとして用いると、データを安定的に正しく取り込むことができない。このため、このときの比較用遅延量ａを、受信用クロックＲＣＬＫの遅延量ｂに用いることはできない。
【００２３】
一方、図５のケースでは、期待周期パルスＦＰ２が‘０’から‘１’へと立ち上がる時刻Ｔｄで、周期パルス受信部１４にて入力周期パルスを安定的に取り込むことができる。このため、一定期間にわたり、受信周期パルスＦＰ１と期待周期パルスＦＰ２とが一致するか否かを監視すると、両者は、全て一致することになる。このような位相のクロックを、受信用クロックＲＣＬＫとして用いると、データ受信部１３にて安定的にデータを正しく取り込むことができるので、このときの比較用遅延量ａは、受信用クロックＲＣＬＫの遅延量ｂの候補とすることができる。
【００２４】
制御部１２は、監視期間ごとに、比較用遅延量ａをゼロからリファレンスクロックＲＥＦ＿ＣＬＫの１周期分まで変化させ、それぞれの遅延量において、受信周期パルスＦＰ１及び期待周期パルスＦＰ２が‘１’となるタイミングが一致するか否かを判断する。判断の結果は、不一致となる連続する遅延量の範囲と、常に一致する遅延量の範囲とに分かれる。ただし、不一致範囲と、一致範囲との境界付近では、不一致と一致とが混在する形となる。制御部１２は、一致する遅延量の範囲及び一致しない遅延量の範囲の少なくとも一方に基づいて、入力データのデータ取り込みに用いる受信用クロックＲＣＬＫの遅延量ｂを決定する。
【００２５】
受信用遅延量ｂの決定では、制御部１２は、例えば、一致区間の遅延量、つまり、受信周期クロックＦＰ１と期待周期クロックＦＰ２とが全て一致する遅延量のうちで、遅延量が最も小さい遅延量と、遅延量が最も大きい遅延量とを求め、その中心を、受信用遅延量ｂとして決定することができる。また、制御部１２は、不一致区間の遅延量、つまり、受信周期クロックＦＰ１と期待周期クロックＦＰ２とが一致しない遅延量に、リファレンスクロックＲＥＦ＿ＣＬＫの半周期分の遅延を加えた遅延量を、受信用遅延量ｂとして決定してもよい。
【００２６】
制御部１２は、決定した受信用遅延量ｂをＰＬＬ部１１に出力する。ＰＬＬ部１１は、リファレンスクロックＲＥＦ＿ＣＬＫに受信用遅延量ｂに従った遅延量を付加した位相の受信用クロックＲＣＬＫを生成する。データ受信部１３は、受信用クロックＲＣＬＫに従って、入力ＤＡＴＡ及び入力周期パルスＦＰを取り込む。上記した受信用遅延量ｂの決定を、デバイス起動時に行うことで、受信用クロックＲＣＬＫの位相（遅延量）を、入力データＤＡＴＡ及び入力周期パルスＦＰのデータ取り込みに適した位相に設定することが可能となる。また、起動処理の完了後も、上記した受信用遅延量ｂの決定を繰り返し行うことで、動作中のデータ及びクロックの位相変動等を監視することができる。
【００２７】
本実施形態では、制御部１２は、比較用クロックＣＣＬＫの位相を変化させ、複数の比較用クロックＣＣＬＫの位相にて、周期パルス受信部１４が出力する受信周期パルスＦＰ１と、比較用パルス生成部１５が出力する期待周期パルスＦＰ２とが一致するか否かを監視する。制御部１２は、その監視結果に基づいて、入力データＤＡＴＡのデータ取り込みに用いる受信用クロックＲＣＬＫの位相を決定する。
【００２８】
本実施形態では、比較用クロックＣＣＬＫで取り込んだ受信周期パルスＦＰ１と、比較用クロックＣＣＬＫに基づいて生成した固定周期の期待周期パルスＦＰ２との関係に基づいて受信用クロックＲＣＬＫの位相を決定する。つまり、本実施形態では、受信用クロックＲＣＬＫの位相決定に、受信用クロックＲＣＬＫに基づいて取り込んだデータは用いていない。このため、調整前の受信用クロックＲＣＬＫの位相に依存しない形で受信用クロックＲＣＬＫの位相調整が可能であり、受信用クロックＲＣＬＫがクロック最適からずれている状態でも、１回の調整で、受信用クロックＲＣＬＫの位相を、データ取り込みを良好に行うことができる位相に調整できる。
【００２９】
プリント盤内又はプリント盤間のＬＳＩ等のデバイス間でのデータ伝送における受信回路では、プリント盤設計工程で、受信デバイスの入力特性を、送信デバイスの出力特性、プリント盤の伝送特性、装置内クロック源から送信デバイス及び受信デバイスまでのクロック伝送遅延等を考慮して設計するという手法が採られることがある。しかし、この手法では、データ伝送速度が高速になると、周囲温度や電源電圧の変動、デバイス特性のばらつき、周辺デバイスの影響等により特性変化することが想定されるため、受信デバイスの入力特性やプリント盤の配線設計の配線設計、特性の精度が厳しく制限されることになる。
【００３０】
また、クロック調整に関して、クロック源から送信デバイス及び受信デバイスのクロック配線に位相調整が可能なデバイスを挿入し、評価工程で波形観測を行って位相調整を行うという手法が採られることもある。この手法では、データ伝送速度が高速になると、反射の影響を受けるために、正確に位相調整を行うためには、受信デバイス直近で波形を観測し、位相調整を行う必要がある。しかし、実際には、デバイスの構造や配線パターンなどにより、端子の直近で波形観測を行うことが困難であり、正確な位相調整が困難である。
【００３１】
本実施形態では、受信周期パルスＦＰ１と期待周期パルスＦＰ２との比較結果に基づいて受信用クロックＲＣＬＫの位相調整を行うので、入力データＤＡＴＡ及び入力周期パルスＦＰの入力特性を厳密に規定することなく、位相調整が可能である。また、プリント盤の配線長を厳密に規定する必要もなくなり、プリント盤の配置配線設計が容易になるという利点もある。
【００３２】
なお、上記実施形態では、クロック生成部にＰＬＬ回路を用いたが、これには限定されない。クロック生成部は、リファレンスクロックＲＥＦ＿ＣＬＫに基づいて、制御部からの指示に基づいた遅延量（位相）のクロック信号を生成できればよく、例えば、リファレンスクロックＲＥＦ＿ＣＬＫを可変遅延量で遅延して受信用クロックＲＣＬＫと比較用クロックＣＣＬＫとを生成する構成でも構わない。
【００３３】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明のクロック制御回路、データ受信回路、クロック制御方法、及び、プログラムは、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態のクロック制御回路を含むデータ受信回路を示すブロック図。
【図２】入力データＤＡＴＡ、入力周期パルスＦＰ、及び、リファレンスクロックＲＥＦ＿ＣＬＫの関係を示す波形図。
【図３】リファレンスクロックＲＥＦ＿ＣＬＫと、比較用クロックＣＣＬＫとを示す波形図。
【図４】入力周期パルスＦＰと、受信周期パルスＦＰ１、及び、期待周期パルスＦＰ２を示す波形図。
【図５】入力周期パルスＦＰと、受信周期パルスＦＰ１、及び、期待周期パルスＦＰ２の別例を示す波形図。
【図６】特許文献１に記載のリタイミング回路を示すブロック図。
【符号の説明】
【００３５】
１１：ＰＬＬ部
１２：制御部
１３：データ受信部
１４：周期パルス受信部
１５：比較パルス生成部
【技術分野】
【０００１】
本発明は、クロック制御回路、方法、及び、プログラムに関し、更に詳しくは、データと共に送信側デバイスから受信した周期パルスを用いてクロックの位相制御を行うクロック制御回路、方法、及び、プログラムに関する。
【背景技術】
【０００２】
プリント盤内又はプリント盤間のＬＳＩ等のデバイス間でのデータ伝送に用いる受信回路では、受信データを正しく取り込むために、データ取り込みのタイミングを定めるクロック信号の位相調整が必要である。位相調整に関して、特許文献１には、入力データ信号からクロックを抽出し、抽出したクロックの位相調整を行う技術が記載されている。図６に、特許文献１に記載のリタイミング回路を示す。ＰＬＬ回路１０１は、入力データ信号から再生クロックを抽出する。第１リタイミング回路１０２は、再生クロックを第１位相シフタ１０３で遅延した（位相調整した）クロックで、入力データの取り込みを行う。第２リタイミング回路１０５は、再生クロックを第２位相シフタ１０４で遅延したクロックで、入力データの取り込みを行う。
【０００３】
判定制御回路１０６は、第２の位相シフタの遅延量を段階的に変化させ、各遅延量で、第１リタイミング回路１０２の出力と第２リタイミング回路１０５の出力とが一致するか否かを観測する。判定制御回路１０６は、その観測データを用いて、第１位相シフタ１０３の遅延量、すなわち、入力データ信号の取り込みに用いる再生クロックの遅延量を決定する。特許文献１では、第１位相シフタ１０３の遅延量が最適位置であれば、第２位相シフタ１０４の遅延量がその最適位置の前後で変化したとしても、第１リタイミング回路１０２の出力と第２リタイミング回路１０５の出力が一致するであろうことを利用して、再生クロックの最適な遅延量を見つけている。
【特許文献１】特開２００３−３１８８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１では、第１位相シフタ１０３の遅延量を固定した状態で第２位相シフタ１０４の遅延量を順次変化させ、第１リタイミング回路１０２の出力データと第２リタイミング回路１０５の出力データとの一致頻度から、第１位相シフタ１０３の遅延量を決定している。特許文献１では、この処理を、第１位相シフタ１０３の遅延量を変化させる必要がなくなるまで繰り返し行う必要がある。特に、第１位相シフタ１０３の遅延量がクロック最適からずれていた場合は、１回の調整では第１位相シフタ１０３の遅延量をクロック最適に合わせることはできず、最適な位相を得るために、第１位相シフタ１０３の遅延量を、複数回変化させなければならないという問題がある。
【０００５】
本発明は、受信データ取り込みに用いるクロック信号の位相を複数回変化させずに、クロックの位相調整が可能なクロック制御回路、データ受信回路、クロック制御方法、及び、プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明のクロック制御回路は、比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスとして出力する周期パルス受信部と、前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成する比較パルス生成部と、前記比較用クロックの位相を変化させ、複数の前記比較用クロックの位相にて前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する制御部とを備えることを特徴とする。
【０００７】
本発明のデータ受信回路は、比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスとして出力する周期パルス受信部と、前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成する比較パルス生成部と、複数の前記比較用クロックの位相にて、前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する制御部と、前記制御部からの指令に基づいて、前記比較用クロックと前記受信用クロックとを生成するクロック生成部と、前記受信用クロックに基づいて、前記入力データを取り込むデータ受信部とを備えることを特徴とする。
【０００８】
本発明のクロック制御方法は、クロック生成回路におけるクロックの位相制御を行うクロック制御方法であって、前記クロック生成回路が生成する比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスを生成するステップと、前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成するステップと、前記比較用クロックの位相を変化させ、複数の前記比較用クロックの位相にて前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記クロック生成回路が生成する、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定するステップとを有することを特徴とする。
【０００９】
本発明のプログラムは、クロック生成回路に、クロックの位相制御を行う処理を実行させるプログラムであって、前記クロック生成回路に、比較用クロックの位相を変化させ、該比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込んだ受信周期パルスと、前記比較用クロックに基づいて生成された、前記入力周期パルスと同じ周期の期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する処理を実行させることを特徴とする。
【発明の効果】
【００１０】
本発明のクロック制御回路、データ受信回路、クロック制御方法、及び、プログラムは、受信データ取り込みに用いるクロック信号の位相を複数回変化させずに、クロックの位相調整を行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の一実施形態のクロック制御回路を含むデータ受信回路を示している。データ受信回路は、ＰＬＬ部（クロック生成部）１１、制御部１２、データ受信部１３、周期パルス受信部１４、及び、比較パルス生成部１５を有する。データ受信回路には、入力データＤＡＴＡと、入力周期パルスＦＰ、及び、リファレンスクロックＲＥＦ＿ＣＬＫが入力される。入力データＤＡＴＡは、図示しないプリント盤やＬＳＩなどに含まれるデータ送信回路から送信されたデータである。入力周期パルスＦＰは、入力データＤＡＴＡと共にデータ送信回路から送信された固定周期のパルス信号である。
【００１２】
図２に、入力データＤＡＴＡ、入力周期パルスＦＰ、及び、リファレンスクロックＲＥＦ＿ＣＬＫの関係を示す。入力データＤＡＴＡ及び入力周期パルスＦＰは、送信側デバイスから送信された信号であり、ほぼ同じタイミングで変化する。入力周期パルスＦＰは、Ｎクロック周期（Ｎは２以上の整数）で‘１’となり、それ以外は‘０’となる繰り返しパターンである。リファレンスクロックＲＥＦ＿ＣＬＫは、デバイスの外部にある発振器等から入力するクロック信号であり、入力データＤＡＴＡ及び入力周期パルスＦＰ（‘１’の部分）と周波数は同じであるが、変化タイミングは、これらと一致するとは限らない。
【００１３】
ＰＬＬ（Phase Locked Loop）部１１は、リファレンスクロックＲＥＦ＿ＣＬＫに基づいて、それぞれ、リファレンスクロックＲＥＦ＿ＣＬＫと所定の位相関係にある比較用クロックＣＣＬＫ及び受信用クロックＲＣＬＫとを生成する。ＰＬＬ部１１は、制御部１２から入力される比較用遅延量ａに従って、リファレンスクロックＲＥＦ＿ＣＬＫと、遅延量ａに対応した位相差を有する比較用クロックＣＣＬＫを生成する。また、ＰＬＬ部１１は、制御部１２から入力される受信用遅延量ｂに従って、リファレンスクロックＲＥＦ＿ＣＬＫと、遅延量ｂに対応した位相差を有する受信用クロックＲＣＬＫを生成する。
【００１４】
ＰＬＬ部１１は、生成した受信用クロックＲＣＬＫをデータ受信部１３に入力する。また、ＰＬＬ部１１は、生成した比較用クロックＣＣＬＫを、周期パルス受信部１４及び比較パルス生成部１５に入力する。データ受信部１３は、Ｆ／Ｆ（Flip Flop）で構成され、受信用クロックＲＣＬＫに基づいて、入力データＤＡＴＡ及び入力周期パルスＦＰを取り込む。データ受信部１３が取り込んだ入力データＤＡＴＡ及び入力周期パルスＦＰは、半導体回路の内部回路に供給され、使用される。
【００１５】
周期パルス受信部１４は、Ｆ／Ｆ（Flip Flop）で構成され、比較用クロックＣＣＬＫに基づいて、入力周期パルスＦＰを取り込む。周期パルス受信部１４は、取り込んだ受信周期パルスＦＰ１を、制御部１２に出力する。比較パルス生成部１５は、比較用クロックＣＣＬＫに基づいて、入力周期パルスＦＰと同じ周期を持つ期待周期パルスＦＰ２を生成する。比較パルス生成部１５は、制御部１２から、動作開始通知ｃ（リセット通知）を受けると、現在の期待周期パルスＦＰ２をリセットし、その後、周期パルス受信部１４が入力周期パルスＦＰの１つめのパルスを取り込んだタイミングから動作を開始する。比較パルス生成部１５は、カウンタなどにより、リファレンスクロックＲＥＦ＿ＣＬＫから期待周期パルスＦＰ２を生成する。
【００１６】
制御部１２は、比較用遅延量ａを段階的に変化させ、遅延量を変化させるごとに、比較パルス生成部１５に、リセット通知ｃを発行する。制御部１２は、リセット通知の発行後、一定期間、周期パルス受信部１４での入力周期パルスＦＰの取り込み結果（受信周期パルスＦＰ１）と、比較パルス生成部１５が出力する期待周期パルスＦＰ２との比較結果をモニタし、その結果に基づいて、受信用遅延量ｂを決定する。比較用遅延量ａの変化幅は、遅延ゼロからリファレンスクロックＲＥＦ＿ＣＬＫの１周期分までとする。比較結果をモニタする一定期間は、周期パルスＦＰの周期よりも十分に長い時間、例えば、入力周期パルスＦＰの数十倍とする。
【００１７】
図３に、リファレンスクロックＲＥＦ＿ＣＬＫと、比較用クロックＣＣＬＫとを示す。ＰＬＬ部１１は、制御部１２から入力される比較用遅延量ａに基づいて、リファレンスクロックＲＥＦ＿ＣＬＫと同相（遅延ゼロ）の比較用クロックＣＣＬＫ（１）から、リファレンスクロックＲＥＦ＿ＣＬＫをほぼ１周期分遅延した比較用クロックＣＣＬＫ（ｍ）までを生成する。制御部１２は、入力周期パルスＦＰの周期のＬ倍の期間を、受信周期パルスＦＰ１と期待周期パルスＦＰ２との比較結果のモニタ期間とし、モニタ期間ごとに比較用遅延量ａの変更を行う。
【００１８】
制御部１２は、比較用遅延量ａを変更し、比較用クロックＣＣＬＫの位相を制御する。ＰＬＬ部１１は、比較用遅延量ａに従った位相の比較用クロックＣＣＬＫを生成する。ＰＬＬ部１１は、生成した比較用クロックＣＣＬＫを周期パルス受信部１４及び比較パルス生成部１５に供給する。周期パルス受信部１４は、比較用クロックＣＣＬＫに基づいて、例えば、比較用クロックＣＣＬＫの立ち上がりエッジで、入力周期パルスＦＰをラッチし、ラッチしたデータを受信周期パルスＦＰ１として出力する。
【００１９】
制御部１２は、比較用遅延量ａを変更するたびに、比較パルス生成部１５に、リセット通知ｃを発行する。比較パルス生成部１５は、制御部１２からリセット通知ｃを受けると、周期パルス受信部１４から入力される受信周期パルスＦＰ１の最初の‘１’のタイミングから期待周期パルス生成を開始する。比較パルス生成部１５は、次に比較用遅延量ａが変更され、リセット通知ｃが発行されるまで、一定の周期で、期待周期パルスＦＰ２を生成し続ける。制御部１２は、比較用遅延量ａの変更後、次に比較用遅延量ａを変更するまでの間、入力周期パルスＦＰを比較用クロックＣＣＬＫで取り込んだ受信周期パルスＦＰ１と期待周期パルスＦＰ２とが一致する回数と、一致しない回数とを計測する。
【００２０】
図４に、入力周期パルスＦＰと、受信周期パルスＦＰ１、及び、期待周期パルスＦＰ２を示す。図４では、比較用クロックＣＣＬＫの立ち上がりエッジと、入力周期パルスＦＰの立ち上がりエッジとがほぼ同じタイミングとなっている。この状態では、周期パルス受信部１４は、入力周期パルス立ち上がりエッジを‘１’として取り込むときと‘０’として取り込むときとが発生する。すなわち、時刻Ｔａの時点で入力周期パルスＦＰのレベルが十分に上がっていれば、受信周期パルスＦＰ１は、実線で示すように時刻Ｔａで‘０’から‘１’に変化する。しかし、時刻Ｔａの時点で入力周期パルスのレベルが低いと、時刻Ｔａで入力周期パルス‘１’を取り込むことができず、受信周期パルスＦＰ１は、点線で示すように、１クロック遅れた時刻Ｔｂになって‘０’から‘１’へと変化する。
【００２１】
図５に、入力周期パルスＦＰと、受信周期パルスＦＰ１、及び、期待周期パルスＦＰ２の別例を示す。図５では、比較用クロックＣＣＬＫの立ち上がりエッジが、入力周期パルスの‘１’の期間のほぼ中央となっている。この場合は、時刻Ｔｄの時点で、入力周期パルスＦＰのレベルが十分に上がっているので、受信周期パルスＦＰ１は、時刻Ｔｄで‘０’から‘１’へと変化する。つまり、周期パルス受信部１４にて、時刻Ｔｄで、安定的に入力周期パルス‘１’を取り込むことができる。
【００２２】
図４のケースでは、期待周期パルスＦＰ２が‘０’から‘１’へと立ち上がる時刻Ｔａで、周期パルス受信部１４にて入力周期パルスを安定的に取り込むことができない。従って、この状態で、一定期間（監視期間）にわたり、受信周期パルスＦＰ１と期待周期パルスＦＰ２とが一致するか否かを監視すると、一致するときと一致しないときの双方が観測される。このような位相のクロックを、データ受信部１３にてデータ取り込みに用いる受信用クロックＲＣＬＫとして用いると、データを安定的に正しく取り込むことができない。このため、このときの比較用遅延量ａを、受信用クロックＲＣＬＫの遅延量ｂに用いることはできない。
【００２３】
一方、図５のケースでは、期待周期パルスＦＰ２が‘０’から‘１’へと立ち上がる時刻Ｔｄで、周期パルス受信部１４にて入力周期パルスを安定的に取り込むことができる。このため、一定期間にわたり、受信周期パルスＦＰ１と期待周期パルスＦＰ２とが一致するか否かを監視すると、両者は、全て一致することになる。このような位相のクロックを、受信用クロックＲＣＬＫとして用いると、データ受信部１３にて安定的にデータを正しく取り込むことができるので、このときの比較用遅延量ａは、受信用クロックＲＣＬＫの遅延量ｂの候補とすることができる。
【００２４】
制御部１２は、監視期間ごとに、比較用遅延量ａをゼロからリファレンスクロックＲＥＦ＿ＣＬＫの１周期分まで変化させ、それぞれの遅延量において、受信周期パルスＦＰ１及び期待周期パルスＦＰ２が‘１’となるタイミングが一致するか否かを判断する。判断の結果は、不一致となる連続する遅延量の範囲と、常に一致する遅延量の範囲とに分かれる。ただし、不一致範囲と、一致範囲との境界付近では、不一致と一致とが混在する形となる。制御部１２は、一致する遅延量の範囲及び一致しない遅延量の範囲の少なくとも一方に基づいて、入力データのデータ取り込みに用いる受信用クロックＲＣＬＫの遅延量ｂを決定する。
【００２５】
受信用遅延量ｂの決定では、制御部１２は、例えば、一致区間の遅延量、つまり、受信周期クロックＦＰ１と期待周期クロックＦＰ２とが全て一致する遅延量のうちで、遅延量が最も小さい遅延量と、遅延量が最も大きい遅延量とを求め、その中心を、受信用遅延量ｂとして決定することができる。また、制御部１２は、不一致区間の遅延量、つまり、受信周期クロックＦＰ１と期待周期クロックＦＰ２とが一致しない遅延量に、リファレンスクロックＲＥＦ＿ＣＬＫの半周期分の遅延を加えた遅延量を、受信用遅延量ｂとして決定してもよい。
【００２６】
制御部１２は、決定した受信用遅延量ｂをＰＬＬ部１１に出力する。ＰＬＬ部１１は、リファレンスクロックＲＥＦ＿ＣＬＫに受信用遅延量ｂに従った遅延量を付加した位相の受信用クロックＲＣＬＫを生成する。データ受信部１３は、受信用クロックＲＣＬＫに従って、入力ＤＡＴＡ及び入力周期パルスＦＰを取り込む。上記した受信用遅延量ｂの決定を、デバイス起動時に行うことで、受信用クロックＲＣＬＫの位相（遅延量）を、入力データＤＡＴＡ及び入力周期パルスＦＰのデータ取り込みに適した位相に設定することが可能となる。また、起動処理の完了後も、上記した受信用遅延量ｂの決定を繰り返し行うことで、動作中のデータ及びクロックの位相変動等を監視することができる。
【００２７】
本実施形態では、制御部１２は、比較用クロックＣＣＬＫの位相を変化させ、複数の比較用クロックＣＣＬＫの位相にて、周期パルス受信部１４が出力する受信周期パルスＦＰ１と、比較用パルス生成部１５が出力する期待周期パルスＦＰ２とが一致するか否かを監視する。制御部１２は、その監視結果に基づいて、入力データＤＡＴＡのデータ取り込みに用いる受信用クロックＲＣＬＫの位相を決定する。
【００２８】
本実施形態では、比較用クロックＣＣＬＫで取り込んだ受信周期パルスＦＰ１と、比較用クロックＣＣＬＫに基づいて生成した固定周期の期待周期パルスＦＰ２との関係に基づいて受信用クロックＲＣＬＫの位相を決定する。つまり、本実施形態では、受信用クロックＲＣＬＫの位相決定に、受信用クロックＲＣＬＫに基づいて取り込んだデータは用いていない。このため、調整前の受信用クロックＲＣＬＫの位相に依存しない形で受信用クロックＲＣＬＫの位相調整が可能であり、受信用クロックＲＣＬＫがクロック最適からずれている状態でも、１回の調整で、受信用クロックＲＣＬＫの位相を、データ取り込みを良好に行うことができる位相に調整できる。
【００２９】
プリント盤内又はプリント盤間のＬＳＩ等のデバイス間でのデータ伝送における受信回路では、プリント盤設計工程で、受信デバイスの入力特性を、送信デバイスの出力特性、プリント盤の伝送特性、装置内クロック源から送信デバイス及び受信デバイスまでのクロック伝送遅延等を考慮して設計するという手法が採られることがある。しかし、この手法では、データ伝送速度が高速になると、周囲温度や電源電圧の変動、デバイス特性のばらつき、周辺デバイスの影響等により特性変化することが想定されるため、受信デバイスの入力特性やプリント盤の配線設計の配線設計、特性の精度が厳しく制限されることになる。
【００３０】
また、クロック調整に関して、クロック源から送信デバイス及び受信デバイスのクロック配線に位相調整が可能なデバイスを挿入し、評価工程で波形観測を行って位相調整を行うという手法が採られることもある。この手法では、データ伝送速度が高速になると、反射の影響を受けるために、正確に位相調整を行うためには、受信デバイス直近で波形を観測し、位相調整を行う必要がある。しかし、実際には、デバイスの構造や配線パターンなどにより、端子の直近で波形観測を行うことが困難であり、正確な位相調整が困難である。
【００３１】
本実施形態では、受信周期パルスＦＰ１と期待周期パルスＦＰ２との比較結果に基づいて受信用クロックＲＣＬＫの位相調整を行うので、入力データＤＡＴＡ及び入力周期パルスＦＰの入力特性を厳密に規定することなく、位相調整が可能である。また、プリント盤の配線長を厳密に規定する必要もなくなり、プリント盤の配置配線設計が容易になるという利点もある。
【００３２】
なお、上記実施形態では、クロック生成部にＰＬＬ回路を用いたが、これには限定されない。クロック生成部は、リファレンスクロックＲＥＦ＿ＣＬＫに基づいて、制御部からの指示に基づいた遅延量（位相）のクロック信号を生成できればよく、例えば、リファレンスクロックＲＥＦ＿ＣＬＫを可変遅延量で遅延して受信用クロックＲＣＬＫと比較用クロックＣＣＬＫとを生成する構成でも構わない。
【００３３】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明のクロック制御回路、データ受信回路、クロック制御方法、及び、プログラムは、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態のクロック制御回路を含むデータ受信回路を示すブロック図。
【図２】入力データＤＡＴＡ、入力周期パルスＦＰ、及び、リファレンスクロックＲＥＦ＿ＣＬＫの関係を示す波形図。
【図３】リファレンスクロックＲＥＦ＿ＣＬＫと、比較用クロックＣＣＬＫとを示す波形図。
【図４】入力周期パルスＦＰと、受信周期パルスＦＰ１、及び、期待周期パルスＦＰ２を示す波形図。
【図５】入力周期パルスＦＰと、受信周期パルスＦＰ１、及び、期待周期パルスＦＰ２の別例を示す波形図。
【図６】特許文献１に記載のリタイミング回路を示すブロック図。
【符号の説明】
【００３５】
１１：ＰＬＬ部
１２：制御部
１３：データ受信部
１４：周期パルス受信部
１５：比較パルス生成部
【特許請求の範囲】
【請求項１】
比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスとして出力する周期パルス受信部と、
前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成する比較パルス生成部と、
前記比較用クロックの位相を変化させ、複数の前記比較用クロックの位相にて前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する制御部とを備えるクロック制御回路。
【請求項２】
前記制御部は、前記比較用クロックの位相を変化させるごとに、前記比較パルス生成部にリセット通知を行い、前記比較パルス生成部は、前記リセット通知があった後、前記周期パルス受信部が最初の前記入力周期パルスを取り込むと、前記期待周期パルスの生成を開始する、請求項１に記載のクロック制御回路。
【請求項３】
前記制御部は、前記入力周期パルスの複数周期にわたって前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視する、請求項１又は２に記載のクロック制御回路。
【請求項４】
前記制御部は、前記受信周期パルスと前記期待周期パルスとが一致する前記比較用クロックの位相範囲を求め、該求めた位相範囲に基づいて、前記受信用クロックの位相を決定する、請求項３に記載のクロック制御回路。
【請求項５】
前記制御部は、前記一致する比較用クロックの位相範囲の中心の位相を、前記受信用クロックの位相に決定する、請求項４に記載のクロック制御回路。
【請求項６】
前記制御部は、前記受信周期パルスと前記期待周期パルスとが一致しない前記比較用クロックの位相範囲を求め、該求めた位相範囲に基づいて、前記受信用クロックの位相を決定する、請求項３に記載のクロック制御回路。
【請求項７】
前記制御部は、前記一致しない前記比較用クロックの位相範囲に含まれる位相から、前記比較用クロックの半周期に相当する分だけ位相がずれた位相を、前記受信用クロックの位相に決定する、請求項６に記載のクロック制御回路。
【請求項８】
比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスとして出力する周期パルス受信部と、
前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成する比較パルス生成部と、
複数の前記比較用クロックの位相にて、前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する制御部と、
前記制御部からの指令に基づいて、前記比較用クロックと前記受信用クロックとを生成するクロック生成部と、
前記受信用クロックに基づいて、前記入力データを取り込むデータ受信部とを備えるデータ受信回路。
【請求項９】
前記クロック生成部は、入力される外部クロックに基づいて、該外部クロックに対して、それぞれ、前記制御部から指定された位相に従った位相差を有するクロックを、前記比較用クロック及び前記受信用クロックとして出力する、請求項８に記載のデータ受信回路。
【請求項１０】
前記クロック生成部は、ＰＬＬ（Phase Locked Loop）回路を含む、請求項９に記載のデータ受信回路。
【請求項１１】
クロック生成回路におけるクロックの位相制御を行うクロック制御方法であって、
前記クロック生成回路が生成する比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスを生成するステップと、
前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成するステップと、
前記比較用クロックの位相を変化させ、複数の前記比較用クロックの位相にて前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記クロック生成回路が生成する、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定するステップとを有するクロック制御方法。
【請求項１２】
クロック生成回路に、クロックの位相制御を行う処理を実行させるプログラムであって、前記クロック生成回路に、
比較用クロックの位相を変化させ、該比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込んだ受信周期パルスと、前記比較用クロックに基づいて生成された、前記入力周期パルスと同じ周期の期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する処理を実行させるプログラム。
【請求項１】
比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスとして出力する周期パルス受信部と、
前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成する比較パルス生成部と、
前記比較用クロックの位相を変化させ、複数の前記比較用クロックの位相にて前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する制御部とを備えるクロック制御回路。
【請求項２】
前記制御部は、前記比較用クロックの位相を変化させるごとに、前記比較パルス生成部にリセット通知を行い、前記比較パルス生成部は、前記リセット通知があった後、前記周期パルス受信部が最初の前記入力周期パルスを取り込むと、前記期待周期パルスの生成を開始する、請求項１に記載のクロック制御回路。
【請求項３】
前記制御部は、前記入力周期パルスの複数周期にわたって前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視する、請求項１又は２に記載のクロック制御回路。
【請求項４】
前記制御部は、前記受信周期パルスと前記期待周期パルスとが一致する前記比較用クロックの位相範囲を求め、該求めた位相範囲に基づいて、前記受信用クロックの位相を決定する、請求項３に記載のクロック制御回路。
【請求項５】
前記制御部は、前記一致する比較用クロックの位相範囲の中心の位相を、前記受信用クロックの位相に決定する、請求項４に記載のクロック制御回路。
【請求項６】
前記制御部は、前記受信周期パルスと前記期待周期パルスとが一致しない前記比較用クロックの位相範囲を求め、該求めた位相範囲に基づいて、前記受信用クロックの位相を決定する、請求項３に記載のクロック制御回路。
【請求項７】
前記制御部は、前記一致しない前記比較用クロックの位相範囲に含まれる位相から、前記比較用クロックの半周期に相当する分だけ位相がずれた位相を、前記受信用クロックの位相に決定する、請求項６に記載のクロック制御回路。
【請求項８】
比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスとして出力する周期パルス受信部と、
前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成する比較パルス生成部と、
複数の前記比較用クロックの位相にて、前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する制御部と、
前記制御部からの指令に基づいて、前記比較用クロックと前記受信用クロックとを生成するクロック生成部と、
前記受信用クロックに基づいて、前記入力データを取り込むデータ受信部とを備えるデータ受信回路。
【請求項９】
前記クロック生成部は、入力される外部クロックに基づいて、該外部クロックに対して、それぞれ、前記制御部から指定された位相に従った位相差を有するクロックを、前記比較用クロック及び前記受信用クロックとして出力する、請求項８に記載のデータ受信回路。
【請求項１０】
前記クロック生成部は、ＰＬＬ（Phase Locked Loop）回路を含む、請求項９に記載のデータ受信回路。
【請求項１１】
クロック生成回路におけるクロックの位相制御を行うクロック制御方法であって、
前記クロック生成回路が生成する比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込み、受信周期パルスを生成するステップと、
前記比較用クロックに基づいて、前記入力周期パルスと同じ周期の期待周期パルスを生成するステップと、
前記比較用クロックの位相を変化させ、複数の前記比較用クロックの位相にて前記受信周期パルスと前記期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記クロック生成回路が生成する、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定するステップとを有するクロック制御方法。
【請求項１２】
クロック生成回路に、クロックの位相制御を行う処理を実行させるプログラムであって、前記クロック生成回路に、
比較用クロックの位相を変化させ、該比較用クロックに基づいて、送信側から入力データと共に送信された入力周期パルスを取り込んだ受信周期パルスと、前記比較用クロックに基づいて生成された、前記入力周期パルスと同じ周期の期待周期パルスとが一致するか否かを監視し、該監視結果に基づいて、前記入力データのデータ取り込みに用いる受信用クロックの位相を決定する処理を実行させるプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−２２５３８９（Ｐ２００９−２２５３８９Ａ）
【公開日】平成２１年１０月１日（２００９．１０．１）
【国際特許分類】
【出願番号】特願２００８−７０５９４（Ｐ２００８−７０５９４）
【出願日】平成２０年３月１９日（２００８．３．１９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２１年１０月１日（２００９．１０．１）
【国際特許分類】
【出願日】平成２０年３月１９日（２００８．３．１９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
[ Back to top ]