クロック生成回路と半導体装置及びクロック生成方法
【課題】スペクトルの抑圧効果の高い変調波形を得ることができ、Hershey−kissによる変調方式と比べ、回路規模を小さくするクロック生成回路の提供。
【解決手段】変調波形生成部20は、SSCG変調波形として、tan波形またはtan+三角波を生成し、PLLループの低域パスフィルタ14の出力に、該SSCG変調波形を合成した信号を発振器(VCO)15に与える。
【解決手段】変調波形生成部20は、SSCG変調波形として、tan波形またはtan+三角波を生成し、PLLループの低域パスフィルタ14の出力に、該SSCG変調波形を合成した信号を発振器(VCO)15に与える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、クロック生成技術に関し、特に、スペクトラム拡散クロック生成回路(SSCG)と該クロック生成回路を備えた半導体装置並びにクロック生成方法に関する。
【背景技術】
【0002】
近時、LSI(Large Scale Integrated Circuit)等半導体装置の動作周波数の向上に伴い、EMI(Electro−Magnetic Interference:電磁妨害)対策の重要性が高まっている。例えばプリンタ、パソコン用途、ディジタル民生機器等に、EMI対策としてスペクトラム拡散クロック生成回路(Spread Spectrum Clock Generator:「SSCG」と略記される)が搭載されることが多い。LSIの内部クロック信号が特定の周波数を持つことで、該クロックのスペクトラムは当該特定の周波数にピークを持ち、放射電磁雑音の原因となっている。SSCGはクロックの周波数をわずかに変動させて発振させる(周波数変調する)ことで、スペクトラムのエネルギーを他の周波数へ分散させ、当該特定の周波数に存在したピーク値を下げる。印加制御電圧によって発振周波数が可変する電圧制御発振器(VCO:Voltage Controlled Oscillator)の周波数の変調には、三角波やHershey−kiss変調波形が用いられることが多い。
【0003】
図10に、SSCGの変調波形であるHershey−kiss波形を示す(図10は、特許文献1のFig.4をそのまま引用)。図10において、横軸は周期の割合(PERCENTAGE OF PERIOD)、縦軸は変調偏差の割合(PERCENTAGE OF MODULATION DEVIATION)である。
【0004】
Hershey−kiss波形による変調回路には、特許文献1に記載されているように、
・PLL(Phase Locked Loop:位相同期ループ)のフィードバックループ内の分周器の分周比を変化させる方法、
・アナログ領域で生成する方法、
・所望の変調波形のディジタルコードをデジタルアナログ変換器(DIGITAL TO ANALOG CONVERTER:「DAC」と略記される)に入力してその出力を利用する方法等がある。
【0005】
図11は、PLLのフィードバックループ内の分周器の分周比を変化させる構成を示す図(特許文献1のFig.6をそのまま引用した図)である。図11のPLLは、リファレンスクロック側に分周器(Programmable Counter1)35、フィードバックループ側に、分周器(Programmable Counter)42を備えている。また、それぞれの分周比がルックアップテーブル(LOOKUP TABLE1)46と、ルックアップテーブル(LOOKUP TABLE2)47で設定される。分周器35、42の分周比を、PLLの動作中に、ルックアップテーブル46、47から切り替えることで、VCO39の出力クロック信号のスペクトラムを拡散している。なお、Y1(31)は発振回路(OSC)33で用いるピエゾクリスタル素子である。
【0006】
図12は、アナログ領域で変調波形を生成する構成を示す図(特許文献1のFig.7からそのまま引用した図)である。アナログ変調回路(ANALOG MODULATION CIRCUIT)52で変調波形を生成しVCO51の制御電圧に加え、VCO51の出力クロックのスペクトラムを拡散している。
【0007】
アナログ変調回路52は、図示されない三角波生成部とlog(対数)変換回路の出力を3倍し、anti−log(逆対数)回路を通すことで、Hershey−kissの3乗の特性を得る。なお、位相検出器(Phase Detctor)37、フィルタ(Filter)38、VCO39、分周器42はPLLのループを構成し、VCO39に入力される制御電圧にアナログ変調回路52からの変調波形を加算した電圧を出力用のVCO51に与え、バッファ(Buffer)40を介して出力する。
【0008】
図13は、特許文献1のFig.8をそのまま引用した図である。発振回路72と反転増幅器(インバータ)71でクロック信号を生成している。インバータ71の出力を分周器35で分周したクロック信号が、PLL(位相検出器37、フィルタ38、VCO39、分周器42のループ)へリファレンスクロックとして位相検出器37に入力される。発振回路72は可変容量素子(バラクタダイオードD)を含み、その容量値がアナログ変調回路52からの出力電圧で可変される。バラクタダイオードDの容量値を可変させ、発振回路72の発振周波数を変えることで、PLLからの出力クロックのスペクトラムを拡散している。アナログ変調回路部52は、図12に示したものと同じ構成とされる。
【0009】
図14は、特許文献1のFig.9をそのまま引用した図であり、所望の波形のディジタルコードをデジタルアナログ変換器(DAC)83に入力してその出力を利用する例を示す図である。ROM(Read Only Memory)82から所望のディジタルコードがデジタルアナログ変換器83へ入力される。デジタルアナログ変換器83でアナログ変調波形を生成し、VCO51の制御電圧に加え、VCO51の出力クロックのスペクトラムを拡散している。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】米国特許第5488627号明細書(US Patent 5,488,627)
【特許文献2】米国特許第4278839号明細書(US Patent 4,278,839)
【発明の概要】
【発明が解決しようとする課題】
【0011】
以下に関連技術の分析を行う。
【0012】
SSCGのPLLにおいて、変調により、VCOの出力周波数の増減方向が変わる際に、VCOの出力クロック周波数がすぐに追従しないことがある。このため、スペクトルが変調された帯域の下限と上限にピークを持ち、抑圧量が低下することがある(後に図5を参照して説明される)。そして、このピークを持った部分で電磁放射のエネルギーが増えてしまう。
【0013】
この問題を解消するための変調方式として、Hershey−kiss波形による変調方式がある。
【0014】
例えばROMが搭載できないLSI等において、アナログ回路によって変調波形の生成を行う場合、Hershey−kissによる変調は、上記したように、図12、図13のアナログ変調回路部52で行われる。この場合、
・log(対数)変換回路、
・3倍の増幅器、
・anti−log(逆対数)変換回路、
・三角波発振器
が必要である。
【0015】
本発明の目的は、スペクトルの抑圧効果の高い変調波形を得ることができるクロック生成回路と半導体装置ならびにクロック生成方法を提供することにある。また、本発明によれば、上記目的を達成するとともに、Hershey−kissによる変調方式と比べ、回路規模を小さくするクロック生成回路と半導体装置を提供するものである。
【課題を解決するための手段】
【0016】
本発明によれば、発振クロックの周波数が可変に制御される発振器と、前記発振器の発振クロックの周波数を変調させるための変調波形を生成する変調波形生成部と、を備え、前記変調波形に基づき前記発振器から周波数変調されたクロック信号を出力するクロック生成回路であって、前記変調波形生成部は、前記変調波形として、正接(tangent)波形、又は、正接波形と三角波を合成した波形を生成するクロック生成回路が提供される。
【0017】
本発明によれば、周波数が可変に制御される発振器に周波数変調用の信号波形を与え周波数変調したクロック信号を生成するにあたり、周波数変調範囲の上限の前後の領域と前記周波数変調範囲の下限の前後の領域で、単位時間当たりの周波数変化量が残りの領域よりも大きくなる変調波形として、正接(tangent)波形、又は、正接波形と三角波を合成した波形を用いるクロック生成方法が提供される。
【発明の効果】
【0018】
本発明によれば、スペクトルの抑圧効果の高い変調波形を得ることができる。また、本発明によれば、Hershey−kissによる変調方式と比べ、回路規模を小さくすることができる。
【図面の簡単な説明】
【0019】
【図1】本発明の一実施形態の構成を示す図である。
【図2】本発明の第1の実施例の構成を示す図である。
【図3】tan波形の変調波形を示す図である。
【図4】tan+三角波の変調波形を示す図である。
【図5】SSCGで変調された帯域の下限と上限にピークを持つ例を示す図である。
【図6】本発明の第2の実施例の構成を示す図である。
【図7】(A)、(B)は本発明の第3の実施例の構成を示す図である。
【図8】図7のtan生成回路(アナログ領域)の構成を示す図である。
【図9】tan生成回路の入出力特性(アナログ領域)を示す図である。
【図10】Hershey−kissの変調波形を示す図である。
【図11】関連技術(特許文献1)の構成を示す図(その1)である。
【図12】関連技術(特許文献1)の構成を示す図(その2)である。
【図13】関連技術(特許文献1)の構成を示す図(その3)である。
【図14】関連技術(特許文献1)の構成を示す図(その4)である。
【発明を実施するための形態】
【0020】
本発明の実施形態について説明する。本発明の好ましい態様(Preferred Modes)の1つによれば、図1を参照すると、発振クロックの周波数が可変に制御される発振器(例えば電圧制御発振器:VCO)15と、発振器(VCO)15の発振クロックの周波数を変調させるための変調波形を生成する変調波形生成部20とを備えている。変調波形生成部20は、前記変調波形として、正接(tangent、以下、「tan」と略記される)波形、又は正接波形と三角波を合成した波形を生成する。より詳細には、入力されるレファレンスクロック(基準クロック)と、発振器(VCO)15からの発振クロック又は前記発振クロックを分周したクロックとの比較器(周波数位相比較器)12での位相比較結果に対応したレベルの信号に、変調波形生成部20からの変調波形を合成した信号を、周波数を可変するための制御信号(PLL制御電圧)として発振器(VCO)15に与え、発振器(VCO)15から周波数変調されたクロック信号が生成される。
【0021】
本発明においては、発振器(VCO)15の周波数の変化の方向が切り替わる前後(周波数変調範囲の上限と下限の前後)で、単位時間当たりの周波数変化量を増やすため、変調波形生成部20において、tan波形もしくはtan+三角波による変調波形が生成される。
【0022】
リファレンスクロックと発振器(VCO)15の発振クロック又は前記発振クロックを分周器11で分周したクロックとの位相、又は、位相と周波数を比較する比較器(周波数位相比較器)12と、比較器(周波数位相比較器)12での比較結果に対応したレベルの信号を生成するチャージポンプ13と、チャージポンプ13の出力信号を平滑化する第1のフィルタ(低域パスフィルタ)14と、第1のフィルタ(低域パスフィルタ)14の出力信号と、変調波形生成部20の出力信号(SSCG変調波形)を合成(加算)した信号を、前記制御信号(PLL制御電圧)として発振器(VCO)15に供給する合成回路(加算器)16と、を含む。発振器(VCO)15、発振クロックを分周する場合の分周器11、比較器(周波数位相比較器)12、チャージポンプ13、第1のフィルタ(低域パスフィルタ)14、及び、加算器16はPLLのループ(PLLのメインパス)を構成する。
【0023】
本実施形態において、変調波形は、
・デルタシグマ(ΔΣ)変調されたパルスコードから得る方式、
・DACによる方式、
・アナログ領域、
等で生成することができる。
【0024】
本発明によれば、tanまたはtan+三角波方式は、例えば図7(A)、(B)に示すように、三角波発振回路25、tan生成回路26を備えた構成とされ、Hershey−kissによる変調に比べ、回路規模を小さくすることができる。
【0025】
SSCGでは、周波数変調を行わない場合の周波数から、発振器(VCO)15の出力クロックの周波数を例えば数%程度変化させる。
【0026】
このとき、
(1)[元の周波数(=周波数変調しない場合のクロックの周波数)]から[速い周波数]に偏移し、
(2)[速い周波数](周波数変調範囲の上限)から[元の周波数]に戻り、
(3)さらに、[元の周波数]から[遅い周波数]に偏移したのち、
(4)[遅い周波数](周波数変調範囲の下限)から[元の周波数]に戻る、
という具合に周期的に変化する。
【0027】
しかしながら、
[速い周波数]→[遅い周波数]、または、
[遅い周波数]→[速い周波数]、
と変化の方向が切り替わる際に、発振器(VCO)15からの出力クロックの周波数が直ちに追従しないため、出力クロックの周波数スペクトルの変調範囲の下限と上限にピークを持つことがある。
【0028】
そこで、本発明の一実施形態においては、図1に示すように、変調波形生成部20は、SSCG変調波形として、tan波形もしくはtan波に三角波を加算した波形(tanθ+(ax+b)またはtanθ+(−ax+c))の波形を生成する。なお、tanθに加算されるax+bは、傾きが正の直線であり、発振クロックの周波数変調の1周期(360度)において、0〜90度、270〜360度の範囲でtan(θ)に加算され、−ax+cは傾きが負の直線であり、90〜270度の範囲でtan(θ)に加算される。
【0029】
第1のフィルタ(低域パスフィルタ)14の出力電圧(周波数位相比較結果に対応して電圧レベル)に、tan波もしくはtan+三角波(SSCG変調波形)を加算した制御電圧(PLL制御電圧)を、発振器(VCO)15に与えることで、周波数の変化の方向が切り替わる前後で、単位時間当たりの周波数変化量を増やしている。このため、周波数変調範囲の下限と上限のスペクトルのピークを抑えられる。
【0030】
図3、図4に示すように、tan波もしくはtan波に三角波を加算した波形は、Hershey−kissの波形(図10)とは異なる波形である。
【0031】
図3、図4において、横軸は時間(周波数変調の1周期、1周期を360度とする角度θにも対応する)、縦軸は変調信号の振幅である。図3に示すように、tan(θ)はθ=90度(=1/4周期)とθ=270度(=3/4周期)で正、負にそれぞれ最大値と最小値(周波数変調範囲の上限と下限)をとる。また図4に示すように、tan波に三角波を加算した波形は、周波数変調1周期の範囲で、90度(=1/4周期)と270度(=3/4周期)で、正、負にそれぞれ最大値と最小値(周波数変調範囲の上限と下限)をとる。
【0032】
発振器(VCO)15の出力クロックの周波数が、上記(2)の[速い周波数]から[元の周波数]に戻る転換点(周波数変調範囲の上限)が、図3、図4における90度(=1/4周期)に対応し、発振器(VCO)15の出力クロックの周波数が、上記(4)の[遅い周波数]から[元の周波数]に戻る転換点(周波数変調範囲の下限)が、図3、図4における270度(=3/4周期)に対応する。すなわち、周波数の変化の方向が切り替わる箇所(周波数変調範囲の上限、下限)の前後で、変調波形の電圧振幅(絶対値)が増大し、単位時間当たりの周波数変化量が増加していることがわかる。また、図3、図4におけるゼロクロス点(0度、180度)は、発振器(VCO)15の出力クロックの周波数が[元の周波数]である場合に対応する。
【0033】
なお、図1において、発振器(VCO)15からの発振クロックを分周する分周器11、リファレンスクロック(基準クロック)と、分周器11の分周クロックの周波数、位相差を検出する周波数位相比較器12、周波数位相比較器12での周波数位相差に応じたレベルの信号を出力するチャージポンプ13、チャージポンプ13の出力を平滑化する低域パスフィルタ(「ループフィルタ」ともいう)14、加算器(電圧加算器)16、PLL制御電圧に応じて発振周波数が可変制御されるVCO15からなるループがPLLのメインパスを構成している。以下、いくつかの実施例に即して説明する。
【0034】
<実施例1>
図2は、本発明の一実施例の構成を示す図である。図2は、図1に示した実施形態の具体例を示す図であり、tan波形またはtan波に三角波を加算した波形(以下、「tan+三角波」と表記する)で、SSCGのVCOを変調する構成が示されている。図1の実施形態と同様、変調波形生成部20と、PLLのメインパスから構成される。なお、図2において、図1と同一又は同等の要素には同一の参照符号が付されている。
【0035】
変調波形生成部20は、tan波形もしくはtan+三角波形がデルタシグマ(ΔΣ)変調されて書き込まれているROM(Read Only Memory)21と、ROM21の出力パルスの振幅レベルを調整するレベル調整部22と、低域パスフィルタ23を備えている。
【0036】
PLLのメインのパスは、VCO15の発振クロックを分周する分周器11と、分周器11の分周信号とリファレンスクロックの周波数、位相を比較する周波数位相比較器12と、周波数位相差に応じたレベルの信号を出力するチャージポンプ13と、チャージポンプ13の出力を平滑化する低域パスフィルタ14と、加算器16と、制御電圧(PLL制御電圧)に応じて発振周波数が可変制御されるVCO15から構成される。
【0037】
VCO15の制御電圧(PLL制御電圧)は、変調波形生成部20の出力である低域パスフィルタ23の出力(SSCG変調波形)と、PLLメインパスの低域パスフィルタ14の出力とを加算器16で加算した電圧とされる。
【0038】
本実施例において、スペクトラム拡散用の変調波形(tan波形もしくはtan+三角波)を生成するための信号は、tan波形もしくはtan+三角波をデルタシグマ(ΔΣ)変調した信号(パルスコード)としてROM21に記憶されている。
【0039】
なお、ΔΣ変調は、アナログ信号をオーバサンプリングし、量子化雑音のスペクトラム密度を広い周波数帯域に分散させるものであり、積分器と比較器(量子化器:例えば1ビット量子化器)を備え、入力信号から比較器(量子化器)の信号を遅延させた信号を減算した結果を積分器に入力する。ΔΣ変調された1ビット量子化データをアナログフィルタ(低域パスフィルタ)に通すことで、元のアナログ信号波形(この場合、tan波形もしくはtan+三角波)が再生される。
【0040】
レベル調整部22は、ΔΣ変調されたコード(tan波形もしくはtan+三角波を生成するためのコード)をROM21から読み出し振幅レベルを調整し、低域パスフィルタ(アナログフィルタ)23を通過させることで、tan波形もしくはtan+三角波の電圧波形に戻される。図3にtan波形の変調波形、図4にtan+三角波の変調波形を示す。図3、図4において、横軸は時間(又は1周期を360で表した角度)、縦軸は変調信号の電圧(周波数変調の偏差(変調割合)に対応)である。
【0041】
図3に示すtan波形は、横軸を、周波数変調1周期に対応する0度から360度とした場合、90度(1/4周期)、270度(3/4周期)で+、−に最大となり、0度(0周期)、180度(1/2周期)、360度(1周期)でゼロクロスする。
【0042】
図4のtan+三角波は、90度(1/4周期)で+に最大となり、0度(0周期)、180度(1/2周期)で0となる正極性の三角波形を、tan波形に重畳し、270度(3/4周期)で−に絶対値が最大となり、180度(1/2周期)、360度(1周期)で0となる負極性の三角波形をtan波形に重畳したものである。
【0043】
低域パスフィルタ23からのtan波形又はtan+三角波(SSCG変調波形)は、低域パスフィルタ14の出力信号と、加算器16で加算され、制御電圧としてVCO15に供給される。なお、図2において、変調波形生成部20が、図3、図4のtan波形又はtan+三角波と180度位相がずれた波形(逆相信号波形)を、SSCG変調波形として生成する構成とした場合、図2の加算器16は、低域パスフィルタ14の出力信号から該SSCG変調波形を減算した信号をPLL制御電圧としてVCO15に供給する減算器で構成される。
【0044】
前述したように、SSCGでは、VCO15の出力クロックの周波数を、変調しない場合の周波数から数%変化させる。すなわち、[元の周波数(=変調しない場合のクロックの周波数)]→[速い周波数]→[元の周波数]→[遅い周波数]→[元の周波数]という周期的な変化する。
【0045】
このとき、
[周波数が速い]→[周波数が遅い]、または、
[周波数が遅い]→[周波数が速い]
と変化の方向が切り替わる際に、VCO15の出力クロック周波数がすぐに追従しないため、図5に示すように、変調された周波数帯域の下限と上限とにそれぞれピークを持ち、抑圧量が低下することがある。このため、ピークを持った部分(図5の変調された周波数帯域の下限と上限)で電磁放射のエネルギーが増えてしまう。
【0046】
これに対して、本実施例によれば、tan波形(tanθ)もしくはtan+三角波(tanθ+(ax+b)またはtanθ+(−ax+c))の変調波形によってVCO15の発振周波数を変調し、発振周波数の変化の方向が切り替わる前後で、単位時間当たりの周波数変化量を増やすことで、VCO15の発振周波数をただちに追従可能としている。このため、本実施例によれば、周波数変調範囲の下限と上限でのスペクトルのピークを抑えることができる。
【0047】
<実施例2>
次に本発明の第2の実施例を説明する。図6は、本発明の第2の実施例の構成を示す図である。図6において、図1と同一又は同等の要素には、同一の参照符号が付されている。本実施例は、変調波形生成部20の構成が前記第1の実施例と相違している。
【0048】
図6を参照すると、変調波形生成部20は、tan波もしくはtan+三角波の波形(wave form)のコードが記憶されたROM21と、ROM21から読み出したtan波形もしくはtan+三角波のコードからアナログ波形を出力するデジタルアナログ変換器(DAC)24と、低域パスフィルタ23により構成される。PLLのメインのパスは、図2と同様である。VCO15の制御電圧(PLL制御電圧)は、変調波形生成部20の出力(SSCG変調波形)とPLLメインパスの低域パスフィルタ23の出力を加算する加算器16の出力である。
【0049】
前記実施例1ではROM21には、スペクトラム拡散用の変調波形(tan波形もしくはtan+三角波)をΔΣ変調されたコードを記憶しているが、本実施例においては、スペクトラム拡散用の変調波形(tan波形もしくはtan+三角波)をサンプリングしたデジタルコードが、ROM21に書きこまれている。
【0050】
DAC24は、ROM21から読み出したtan波形もしくはtan+三角波のコード(デジタル信号系列)をアナログ信号電圧に変換することで、変調波(tan波形もしくはtan+三角波)のアナログ電圧波形を出力する。DAC24からのアナログ出力信号を受ける低域パスフィルタ23(「reconstruction filter」ともいう)により、DAC24のアナログ出力信号のうちサンプリング周波数の1/2以上の不要な高周波が遮断(Cut−Off)される。低域パスフィルタ23の出力信号(アナログ出力電圧)がSSCG変調波形として加算器16に入力され、低域パスフィルタ14の出力電圧と加算される。VCO15の出力クロックの周波数は、[元の周波数(=変調しない場合のクロックの周波数)]→[速い周波数]→[元の周波数]→[遅い周波数]→[元の周波数]と周期的に変化する。
【0051】
本実施例によれば、前記実施例1と同様、tan波形もしくはtan+三角波(tanθ+ax+bまたは、tanθ−ax+c)の変調波形でVCO15の周波数を変調し、周波数の変化の方向が切り替わる前後で、単位時間当たりの周波数変化量を増やしている。このため、本実施例によれば、周波数変調範囲の下限と上限のスペクトルのピークを抑えることができる。
【0052】
<実施例3>
次に本発明の第3の実施例を説明する。以下では、第3の実施例として、図1において、tan波形またはtanに三角波を加算した変調波形を生成する変調波形生成部20をアナログ領域で構成した構成を説明する。図7(A)、(B)は、アナログ領域で、tan波形もしくはtan+三角波の変調波形を生成する部分の構成を示す図である。
【0053】
図7(A)は、変調波形生成部20が、変調波形として、tan波形を生成する場合の構成である。三角波発振回路25は三角波を発振出力する。三角波発振回路25は、三角波として、周波数変調1周期(360度)の0、180度でゼロクロスし、90度で最大値の正の三角波と、180度と360度でゼロクロスし、270度で最小値(振幅最大値)をとる負の三角波とを、半周期毎に、交互に掃引出力する。
【0054】
三角波発振回路25からの掃引三角波がtan生成回路26に入力される。tan生成回路26は、図9に示すような入出力特性(横軸は入力、縦軸は出力を示し、例えばそれぞれ入力電圧、出力電圧である)を持つ。三角波発振回路25からの掃引三角波を入力するtan生成回路26から、tan波(27−1)(図3のtan波形の変調波形に対応)が出力される。
【0055】
図8は、図7(A)のtan生成回路26の構成の一例を示す図である。図8に示す回路は、特許文献2等に記載されている回路(バイポーラトランジスタ)を、MOS(Metal−Oxide Semiconductor)トランジスタで構成したものである。
【0056】
図8を参照すると、一端がグランドに接続された電流源I0の他端に一端が接続された抵抗R3、R6の他端にゲートがそれぞれ接続されたnMOSトランジスタMN1、MN2と、抵抗R3、R6の他端にソースがそれぞれ接続されたnMOSトランジスタMN3、MN4と、を備えている。nMOSトランジスタMN1、MN3のドレインは抵抗R1の一端に共通接続され、抵抗R1の他端は電源VCCに接続されている。nMOSトランジスタMN2、MN4のドレインは抵抗R2の一端に共通接続され、抵抗R2の他端は電源VCCに接続されている。nMOSトランジスタMN1のソースは抵抗R4の一端に接続され、抵抗R4の他端は、抵抗R6の一端に接続されている。nMOSトランジスタMN2のソースは抵抗R5の一端に接続され、抵抗R5の他端は、抵抗R3の一端に接続されている。nMOSトランジスタMN3、MN4のゲートは入力信号INPUTを差動で入力し、nMOSトランジスタMN3、MN4のドレインから出力信号OUTが差動で出力される。なお、tan生成回路26は、特許文献2のように、バイポーラトランジスタで構成してもよいことは勿論である。nMOSトランジスタMN3、MN4のゲートには、図7(A)の三角波発振回路25から出力される三角波が差動で入力され、nMOSトランジスタMN3、MN4のドレインからtan波形が差動出力される。
【0057】
図7(B)は、変調波形生成部20が、変調波形として、tan+三角波を生成する場合の構成である。三角波発振回路25、tan生成回路26は、図7(A)に示した構成とされる。三角波発振回路25からの三角波形はレベル設定回路28−1でレベルが調整される。三角波としては、周波数変調1周期(360度)の0、180度でゼロクロスし、90度で最大値の正の三角波と、180度と360度でゼロクロスし、270度で最小値(振幅最大値)をとる負の三角波とが半周期毎に交互に出力される。三角波発振回路25からの掃印三角波を入力するtan生成回路26は、例えば前述した図8の回路構成を有し、tan波形を出力し、レベル設定回路28−2でレベルが調整される。レベル設定回路28−1、28−2でレベル調整された三角波とtan波が加算器(第2の加算器)29に入力されて加算され、加算器29の出力が、tan+三角波(27−2)(図4のtan+三角波の変調波形に対応)となる。
【0058】
本発明によれば、tan波形もしくはtan+三角波の変調波形を用いることで、Hershey−kissの変調波形を用いることなく、スペクトルの抑圧効果の高い変調方式が得られる。
【0059】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【0060】
11 分周器
12 周波数位相比較器
13 チャージポンプ
14 低域パスフィルタ
15 VCO(電圧制御発振器、発振器)
16 加算器
20 変調波形生成部
21 ROM
22 レベル調整部
23 低域パスフィルタ
24 DAC
25 三角波発振回路
26 tan生成回路
27−1 tan波
27−2 tan+三角波
28−1、28−2 レベル設定回路
29 加算器
31 Y1(ピエゾクリスタル)
33 発振回路(OSC)
35 PROGRAMMABLE COUNTER 1
37 PHASE DETECTOR
38 FILTER
39 VCO 1
40 BUFFER
42 PROGRAMMABLE COUNTER 2
45、85 PROGRAMMABLE COUNTER 3
46 LOOKUP TABLE 1
47 LOOKUP TABLE 2
49 UP/DOWN
51 VCO 2
52 ANALOG MODULATION CIRCUIT
62 ROM
63 DEVIDE BY 2 CIRCUIT
71 インバータ
72 発振回路(OSC)
82 ROM
83 DIGITAL TO ANALOG CCNVERTER
【技術分野】
【0001】
本発明は、クロック生成技術に関し、特に、スペクトラム拡散クロック生成回路(SSCG)と該クロック生成回路を備えた半導体装置並びにクロック生成方法に関する。
【背景技術】
【0002】
近時、LSI(Large Scale Integrated Circuit)等半導体装置の動作周波数の向上に伴い、EMI(Electro−Magnetic Interference:電磁妨害)対策の重要性が高まっている。例えばプリンタ、パソコン用途、ディジタル民生機器等に、EMI対策としてスペクトラム拡散クロック生成回路(Spread Spectrum Clock Generator:「SSCG」と略記される)が搭載されることが多い。LSIの内部クロック信号が特定の周波数を持つことで、該クロックのスペクトラムは当該特定の周波数にピークを持ち、放射電磁雑音の原因となっている。SSCGはクロックの周波数をわずかに変動させて発振させる(周波数変調する)ことで、スペクトラムのエネルギーを他の周波数へ分散させ、当該特定の周波数に存在したピーク値を下げる。印加制御電圧によって発振周波数が可変する電圧制御発振器(VCO:Voltage Controlled Oscillator)の周波数の変調には、三角波やHershey−kiss変調波形が用いられることが多い。
【0003】
図10に、SSCGの変調波形であるHershey−kiss波形を示す(図10は、特許文献1のFig.4をそのまま引用)。図10において、横軸は周期の割合(PERCENTAGE OF PERIOD)、縦軸は変調偏差の割合(PERCENTAGE OF MODULATION DEVIATION)である。
【0004】
Hershey−kiss波形による変調回路には、特許文献1に記載されているように、
・PLL(Phase Locked Loop:位相同期ループ)のフィードバックループ内の分周器の分周比を変化させる方法、
・アナログ領域で生成する方法、
・所望の変調波形のディジタルコードをデジタルアナログ変換器(DIGITAL TO ANALOG CONVERTER:「DAC」と略記される)に入力してその出力を利用する方法等がある。
【0005】
図11は、PLLのフィードバックループ内の分周器の分周比を変化させる構成を示す図(特許文献1のFig.6をそのまま引用した図)である。図11のPLLは、リファレンスクロック側に分周器(Programmable Counter1)35、フィードバックループ側に、分周器(Programmable Counter)42を備えている。また、それぞれの分周比がルックアップテーブル(LOOKUP TABLE1)46と、ルックアップテーブル(LOOKUP TABLE2)47で設定される。分周器35、42の分周比を、PLLの動作中に、ルックアップテーブル46、47から切り替えることで、VCO39の出力クロック信号のスペクトラムを拡散している。なお、Y1(31)は発振回路(OSC)33で用いるピエゾクリスタル素子である。
【0006】
図12は、アナログ領域で変調波形を生成する構成を示す図(特許文献1のFig.7からそのまま引用した図)である。アナログ変調回路(ANALOG MODULATION CIRCUIT)52で変調波形を生成しVCO51の制御電圧に加え、VCO51の出力クロックのスペクトラムを拡散している。
【0007】
アナログ変調回路52は、図示されない三角波生成部とlog(対数)変換回路の出力を3倍し、anti−log(逆対数)回路を通すことで、Hershey−kissの3乗の特性を得る。なお、位相検出器(Phase Detctor)37、フィルタ(Filter)38、VCO39、分周器42はPLLのループを構成し、VCO39に入力される制御電圧にアナログ変調回路52からの変調波形を加算した電圧を出力用のVCO51に与え、バッファ(Buffer)40を介して出力する。
【0008】
図13は、特許文献1のFig.8をそのまま引用した図である。発振回路72と反転増幅器(インバータ)71でクロック信号を生成している。インバータ71の出力を分周器35で分周したクロック信号が、PLL(位相検出器37、フィルタ38、VCO39、分周器42のループ)へリファレンスクロックとして位相検出器37に入力される。発振回路72は可変容量素子(バラクタダイオードD)を含み、その容量値がアナログ変調回路52からの出力電圧で可変される。バラクタダイオードDの容量値を可変させ、発振回路72の発振周波数を変えることで、PLLからの出力クロックのスペクトラムを拡散している。アナログ変調回路部52は、図12に示したものと同じ構成とされる。
【0009】
図14は、特許文献1のFig.9をそのまま引用した図であり、所望の波形のディジタルコードをデジタルアナログ変換器(DAC)83に入力してその出力を利用する例を示す図である。ROM(Read Only Memory)82から所望のディジタルコードがデジタルアナログ変換器83へ入力される。デジタルアナログ変換器83でアナログ変調波形を生成し、VCO51の制御電圧に加え、VCO51の出力クロックのスペクトラムを拡散している。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】米国特許第5488627号明細書(US Patent 5,488,627)
【特許文献2】米国特許第4278839号明細書(US Patent 4,278,839)
【発明の概要】
【発明が解決しようとする課題】
【0011】
以下に関連技術の分析を行う。
【0012】
SSCGのPLLにおいて、変調により、VCOの出力周波数の増減方向が変わる際に、VCOの出力クロック周波数がすぐに追従しないことがある。このため、スペクトルが変調された帯域の下限と上限にピークを持ち、抑圧量が低下することがある(後に図5を参照して説明される)。そして、このピークを持った部分で電磁放射のエネルギーが増えてしまう。
【0013】
この問題を解消するための変調方式として、Hershey−kiss波形による変調方式がある。
【0014】
例えばROMが搭載できないLSI等において、アナログ回路によって変調波形の生成を行う場合、Hershey−kissによる変調は、上記したように、図12、図13のアナログ変調回路部52で行われる。この場合、
・log(対数)変換回路、
・3倍の増幅器、
・anti−log(逆対数)変換回路、
・三角波発振器
が必要である。
【0015】
本発明の目的は、スペクトルの抑圧効果の高い変調波形を得ることができるクロック生成回路と半導体装置ならびにクロック生成方法を提供することにある。また、本発明によれば、上記目的を達成するとともに、Hershey−kissによる変調方式と比べ、回路規模を小さくするクロック生成回路と半導体装置を提供するものである。
【課題を解決するための手段】
【0016】
本発明によれば、発振クロックの周波数が可変に制御される発振器と、前記発振器の発振クロックの周波数を変調させるための変調波形を生成する変調波形生成部と、を備え、前記変調波形に基づき前記発振器から周波数変調されたクロック信号を出力するクロック生成回路であって、前記変調波形生成部は、前記変調波形として、正接(tangent)波形、又は、正接波形と三角波を合成した波形を生成するクロック生成回路が提供される。
【0017】
本発明によれば、周波数が可変に制御される発振器に周波数変調用の信号波形を与え周波数変調したクロック信号を生成するにあたり、周波数変調範囲の上限の前後の領域と前記周波数変調範囲の下限の前後の領域で、単位時間当たりの周波数変化量が残りの領域よりも大きくなる変調波形として、正接(tangent)波形、又は、正接波形と三角波を合成した波形を用いるクロック生成方法が提供される。
【発明の効果】
【0018】
本発明によれば、スペクトルの抑圧効果の高い変調波形を得ることができる。また、本発明によれば、Hershey−kissによる変調方式と比べ、回路規模を小さくすることができる。
【図面の簡単な説明】
【0019】
【図1】本発明の一実施形態の構成を示す図である。
【図2】本発明の第1の実施例の構成を示す図である。
【図3】tan波形の変調波形を示す図である。
【図4】tan+三角波の変調波形を示す図である。
【図5】SSCGで変調された帯域の下限と上限にピークを持つ例を示す図である。
【図6】本発明の第2の実施例の構成を示す図である。
【図7】(A)、(B)は本発明の第3の実施例の構成を示す図である。
【図8】図7のtan生成回路(アナログ領域)の構成を示す図である。
【図9】tan生成回路の入出力特性(アナログ領域)を示す図である。
【図10】Hershey−kissの変調波形を示す図である。
【図11】関連技術(特許文献1)の構成を示す図(その1)である。
【図12】関連技術(特許文献1)の構成を示す図(その2)である。
【図13】関連技術(特許文献1)の構成を示す図(その3)である。
【図14】関連技術(特許文献1)の構成を示す図(その4)である。
【発明を実施するための形態】
【0020】
本発明の実施形態について説明する。本発明の好ましい態様(Preferred Modes)の1つによれば、図1を参照すると、発振クロックの周波数が可変に制御される発振器(例えば電圧制御発振器:VCO)15と、発振器(VCO)15の発振クロックの周波数を変調させるための変調波形を生成する変調波形生成部20とを備えている。変調波形生成部20は、前記変調波形として、正接(tangent、以下、「tan」と略記される)波形、又は正接波形と三角波を合成した波形を生成する。より詳細には、入力されるレファレンスクロック(基準クロック)と、発振器(VCO)15からの発振クロック又は前記発振クロックを分周したクロックとの比較器(周波数位相比較器)12での位相比較結果に対応したレベルの信号に、変調波形生成部20からの変調波形を合成した信号を、周波数を可変するための制御信号(PLL制御電圧)として発振器(VCO)15に与え、発振器(VCO)15から周波数変調されたクロック信号が生成される。
【0021】
本発明においては、発振器(VCO)15の周波数の変化の方向が切り替わる前後(周波数変調範囲の上限と下限の前後)で、単位時間当たりの周波数変化量を増やすため、変調波形生成部20において、tan波形もしくはtan+三角波による変調波形が生成される。
【0022】
リファレンスクロックと発振器(VCO)15の発振クロック又は前記発振クロックを分周器11で分周したクロックとの位相、又は、位相と周波数を比較する比較器(周波数位相比較器)12と、比較器(周波数位相比較器)12での比較結果に対応したレベルの信号を生成するチャージポンプ13と、チャージポンプ13の出力信号を平滑化する第1のフィルタ(低域パスフィルタ)14と、第1のフィルタ(低域パスフィルタ)14の出力信号と、変調波形生成部20の出力信号(SSCG変調波形)を合成(加算)した信号を、前記制御信号(PLL制御電圧)として発振器(VCO)15に供給する合成回路(加算器)16と、を含む。発振器(VCO)15、発振クロックを分周する場合の分周器11、比較器(周波数位相比較器)12、チャージポンプ13、第1のフィルタ(低域パスフィルタ)14、及び、加算器16はPLLのループ(PLLのメインパス)を構成する。
【0023】
本実施形態において、変調波形は、
・デルタシグマ(ΔΣ)変調されたパルスコードから得る方式、
・DACによる方式、
・アナログ領域、
等で生成することができる。
【0024】
本発明によれば、tanまたはtan+三角波方式は、例えば図7(A)、(B)に示すように、三角波発振回路25、tan生成回路26を備えた構成とされ、Hershey−kissによる変調に比べ、回路規模を小さくすることができる。
【0025】
SSCGでは、周波数変調を行わない場合の周波数から、発振器(VCO)15の出力クロックの周波数を例えば数%程度変化させる。
【0026】
このとき、
(1)[元の周波数(=周波数変調しない場合のクロックの周波数)]から[速い周波数]に偏移し、
(2)[速い周波数](周波数変調範囲の上限)から[元の周波数]に戻り、
(3)さらに、[元の周波数]から[遅い周波数]に偏移したのち、
(4)[遅い周波数](周波数変調範囲の下限)から[元の周波数]に戻る、
という具合に周期的に変化する。
【0027】
しかしながら、
[速い周波数]→[遅い周波数]、または、
[遅い周波数]→[速い周波数]、
と変化の方向が切り替わる際に、発振器(VCO)15からの出力クロックの周波数が直ちに追従しないため、出力クロックの周波数スペクトルの変調範囲の下限と上限にピークを持つことがある。
【0028】
そこで、本発明の一実施形態においては、図1に示すように、変調波形生成部20は、SSCG変調波形として、tan波形もしくはtan波に三角波を加算した波形(tanθ+(ax+b)またはtanθ+(−ax+c))の波形を生成する。なお、tanθに加算されるax+bは、傾きが正の直線であり、発振クロックの周波数変調の1周期(360度)において、0〜90度、270〜360度の範囲でtan(θ)に加算され、−ax+cは傾きが負の直線であり、90〜270度の範囲でtan(θ)に加算される。
【0029】
第1のフィルタ(低域パスフィルタ)14の出力電圧(周波数位相比較結果に対応して電圧レベル)に、tan波もしくはtan+三角波(SSCG変調波形)を加算した制御電圧(PLL制御電圧)を、発振器(VCO)15に与えることで、周波数の変化の方向が切り替わる前後で、単位時間当たりの周波数変化量を増やしている。このため、周波数変調範囲の下限と上限のスペクトルのピークを抑えられる。
【0030】
図3、図4に示すように、tan波もしくはtan波に三角波を加算した波形は、Hershey−kissの波形(図10)とは異なる波形である。
【0031】
図3、図4において、横軸は時間(周波数変調の1周期、1周期を360度とする角度θにも対応する)、縦軸は変調信号の振幅である。図3に示すように、tan(θ)はθ=90度(=1/4周期)とθ=270度(=3/4周期)で正、負にそれぞれ最大値と最小値(周波数変調範囲の上限と下限)をとる。また図4に示すように、tan波に三角波を加算した波形は、周波数変調1周期の範囲で、90度(=1/4周期)と270度(=3/4周期)で、正、負にそれぞれ最大値と最小値(周波数変調範囲の上限と下限)をとる。
【0032】
発振器(VCO)15の出力クロックの周波数が、上記(2)の[速い周波数]から[元の周波数]に戻る転換点(周波数変調範囲の上限)が、図3、図4における90度(=1/4周期)に対応し、発振器(VCO)15の出力クロックの周波数が、上記(4)の[遅い周波数]から[元の周波数]に戻る転換点(周波数変調範囲の下限)が、図3、図4における270度(=3/4周期)に対応する。すなわち、周波数の変化の方向が切り替わる箇所(周波数変調範囲の上限、下限)の前後で、変調波形の電圧振幅(絶対値)が増大し、単位時間当たりの周波数変化量が増加していることがわかる。また、図3、図4におけるゼロクロス点(0度、180度)は、発振器(VCO)15の出力クロックの周波数が[元の周波数]である場合に対応する。
【0033】
なお、図1において、発振器(VCO)15からの発振クロックを分周する分周器11、リファレンスクロック(基準クロック)と、分周器11の分周クロックの周波数、位相差を検出する周波数位相比較器12、周波数位相比較器12での周波数位相差に応じたレベルの信号を出力するチャージポンプ13、チャージポンプ13の出力を平滑化する低域パスフィルタ(「ループフィルタ」ともいう)14、加算器(電圧加算器)16、PLL制御電圧に応じて発振周波数が可変制御されるVCO15からなるループがPLLのメインパスを構成している。以下、いくつかの実施例に即して説明する。
【0034】
<実施例1>
図2は、本発明の一実施例の構成を示す図である。図2は、図1に示した実施形態の具体例を示す図であり、tan波形またはtan波に三角波を加算した波形(以下、「tan+三角波」と表記する)で、SSCGのVCOを変調する構成が示されている。図1の実施形態と同様、変調波形生成部20と、PLLのメインパスから構成される。なお、図2において、図1と同一又は同等の要素には同一の参照符号が付されている。
【0035】
変調波形生成部20は、tan波形もしくはtan+三角波形がデルタシグマ(ΔΣ)変調されて書き込まれているROM(Read Only Memory)21と、ROM21の出力パルスの振幅レベルを調整するレベル調整部22と、低域パスフィルタ23を備えている。
【0036】
PLLのメインのパスは、VCO15の発振クロックを分周する分周器11と、分周器11の分周信号とリファレンスクロックの周波数、位相を比較する周波数位相比較器12と、周波数位相差に応じたレベルの信号を出力するチャージポンプ13と、チャージポンプ13の出力を平滑化する低域パスフィルタ14と、加算器16と、制御電圧(PLL制御電圧)に応じて発振周波数が可変制御されるVCO15から構成される。
【0037】
VCO15の制御電圧(PLL制御電圧)は、変調波形生成部20の出力である低域パスフィルタ23の出力(SSCG変調波形)と、PLLメインパスの低域パスフィルタ14の出力とを加算器16で加算した電圧とされる。
【0038】
本実施例において、スペクトラム拡散用の変調波形(tan波形もしくはtan+三角波)を生成するための信号は、tan波形もしくはtan+三角波をデルタシグマ(ΔΣ)変調した信号(パルスコード)としてROM21に記憶されている。
【0039】
なお、ΔΣ変調は、アナログ信号をオーバサンプリングし、量子化雑音のスペクトラム密度を広い周波数帯域に分散させるものであり、積分器と比較器(量子化器:例えば1ビット量子化器)を備え、入力信号から比較器(量子化器)の信号を遅延させた信号を減算した結果を積分器に入力する。ΔΣ変調された1ビット量子化データをアナログフィルタ(低域パスフィルタ)に通すことで、元のアナログ信号波形(この場合、tan波形もしくはtan+三角波)が再生される。
【0040】
レベル調整部22は、ΔΣ変調されたコード(tan波形もしくはtan+三角波を生成するためのコード)をROM21から読み出し振幅レベルを調整し、低域パスフィルタ(アナログフィルタ)23を通過させることで、tan波形もしくはtan+三角波の電圧波形に戻される。図3にtan波形の変調波形、図4にtan+三角波の変調波形を示す。図3、図4において、横軸は時間(又は1周期を360で表した角度)、縦軸は変調信号の電圧(周波数変調の偏差(変調割合)に対応)である。
【0041】
図3に示すtan波形は、横軸を、周波数変調1周期に対応する0度から360度とした場合、90度(1/4周期)、270度(3/4周期)で+、−に最大となり、0度(0周期)、180度(1/2周期)、360度(1周期)でゼロクロスする。
【0042】
図4のtan+三角波は、90度(1/4周期)で+に最大となり、0度(0周期)、180度(1/2周期)で0となる正極性の三角波形を、tan波形に重畳し、270度(3/4周期)で−に絶対値が最大となり、180度(1/2周期)、360度(1周期)で0となる負極性の三角波形をtan波形に重畳したものである。
【0043】
低域パスフィルタ23からのtan波形又はtan+三角波(SSCG変調波形)は、低域パスフィルタ14の出力信号と、加算器16で加算され、制御電圧としてVCO15に供給される。なお、図2において、変調波形生成部20が、図3、図4のtan波形又はtan+三角波と180度位相がずれた波形(逆相信号波形)を、SSCG変調波形として生成する構成とした場合、図2の加算器16は、低域パスフィルタ14の出力信号から該SSCG変調波形を減算した信号をPLL制御電圧としてVCO15に供給する減算器で構成される。
【0044】
前述したように、SSCGでは、VCO15の出力クロックの周波数を、変調しない場合の周波数から数%変化させる。すなわち、[元の周波数(=変調しない場合のクロックの周波数)]→[速い周波数]→[元の周波数]→[遅い周波数]→[元の周波数]という周期的な変化する。
【0045】
このとき、
[周波数が速い]→[周波数が遅い]、または、
[周波数が遅い]→[周波数が速い]
と変化の方向が切り替わる際に、VCO15の出力クロック周波数がすぐに追従しないため、図5に示すように、変調された周波数帯域の下限と上限とにそれぞれピークを持ち、抑圧量が低下することがある。このため、ピークを持った部分(図5の変調された周波数帯域の下限と上限)で電磁放射のエネルギーが増えてしまう。
【0046】
これに対して、本実施例によれば、tan波形(tanθ)もしくはtan+三角波(tanθ+(ax+b)またはtanθ+(−ax+c))の変調波形によってVCO15の発振周波数を変調し、発振周波数の変化の方向が切り替わる前後で、単位時間当たりの周波数変化量を増やすことで、VCO15の発振周波数をただちに追従可能としている。このため、本実施例によれば、周波数変調範囲の下限と上限でのスペクトルのピークを抑えることができる。
【0047】
<実施例2>
次に本発明の第2の実施例を説明する。図6は、本発明の第2の実施例の構成を示す図である。図6において、図1と同一又は同等の要素には、同一の参照符号が付されている。本実施例は、変調波形生成部20の構成が前記第1の実施例と相違している。
【0048】
図6を参照すると、変調波形生成部20は、tan波もしくはtan+三角波の波形(wave form)のコードが記憶されたROM21と、ROM21から読み出したtan波形もしくはtan+三角波のコードからアナログ波形を出力するデジタルアナログ変換器(DAC)24と、低域パスフィルタ23により構成される。PLLのメインのパスは、図2と同様である。VCO15の制御電圧(PLL制御電圧)は、変調波形生成部20の出力(SSCG変調波形)とPLLメインパスの低域パスフィルタ23の出力を加算する加算器16の出力である。
【0049】
前記実施例1ではROM21には、スペクトラム拡散用の変調波形(tan波形もしくはtan+三角波)をΔΣ変調されたコードを記憶しているが、本実施例においては、スペクトラム拡散用の変調波形(tan波形もしくはtan+三角波)をサンプリングしたデジタルコードが、ROM21に書きこまれている。
【0050】
DAC24は、ROM21から読み出したtan波形もしくはtan+三角波のコード(デジタル信号系列)をアナログ信号電圧に変換することで、変調波(tan波形もしくはtan+三角波)のアナログ電圧波形を出力する。DAC24からのアナログ出力信号を受ける低域パスフィルタ23(「reconstruction filter」ともいう)により、DAC24のアナログ出力信号のうちサンプリング周波数の1/2以上の不要な高周波が遮断(Cut−Off)される。低域パスフィルタ23の出力信号(アナログ出力電圧)がSSCG変調波形として加算器16に入力され、低域パスフィルタ14の出力電圧と加算される。VCO15の出力クロックの周波数は、[元の周波数(=変調しない場合のクロックの周波数)]→[速い周波数]→[元の周波数]→[遅い周波数]→[元の周波数]と周期的に変化する。
【0051】
本実施例によれば、前記実施例1と同様、tan波形もしくはtan+三角波(tanθ+ax+bまたは、tanθ−ax+c)の変調波形でVCO15の周波数を変調し、周波数の変化の方向が切り替わる前後で、単位時間当たりの周波数変化量を増やしている。このため、本実施例によれば、周波数変調範囲の下限と上限のスペクトルのピークを抑えることができる。
【0052】
<実施例3>
次に本発明の第3の実施例を説明する。以下では、第3の実施例として、図1において、tan波形またはtanに三角波を加算した変調波形を生成する変調波形生成部20をアナログ領域で構成した構成を説明する。図7(A)、(B)は、アナログ領域で、tan波形もしくはtan+三角波の変調波形を生成する部分の構成を示す図である。
【0053】
図7(A)は、変調波形生成部20が、変調波形として、tan波形を生成する場合の構成である。三角波発振回路25は三角波を発振出力する。三角波発振回路25は、三角波として、周波数変調1周期(360度)の0、180度でゼロクロスし、90度で最大値の正の三角波と、180度と360度でゼロクロスし、270度で最小値(振幅最大値)をとる負の三角波とを、半周期毎に、交互に掃引出力する。
【0054】
三角波発振回路25からの掃引三角波がtan生成回路26に入力される。tan生成回路26は、図9に示すような入出力特性(横軸は入力、縦軸は出力を示し、例えばそれぞれ入力電圧、出力電圧である)を持つ。三角波発振回路25からの掃引三角波を入力するtan生成回路26から、tan波(27−1)(図3のtan波形の変調波形に対応)が出力される。
【0055】
図8は、図7(A)のtan生成回路26の構成の一例を示す図である。図8に示す回路は、特許文献2等に記載されている回路(バイポーラトランジスタ)を、MOS(Metal−Oxide Semiconductor)トランジスタで構成したものである。
【0056】
図8を参照すると、一端がグランドに接続された電流源I0の他端に一端が接続された抵抗R3、R6の他端にゲートがそれぞれ接続されたnMOSトランジスタMN1、MN2と、抵抗R3、R6の他端にソースがそれぞれ接続されたnMOSトランジスタMN3、MN4と、を備えている。nMOSトランジスタMN1、MN3のドレインは抵抗R1の一端に共通接続され、抵抗R1の他端は電源VCCに接続されている。nMOSトランジスタMN2、MN4のドレインは抵抗R2の一端に共通接続され、抵抗R2の他端は電源VCCに接続されている。nMOSトランジスタMN1のソースは抵抗R4の一端に接続され、抵抗R4の他端は、抵抗R6の一端に接続されている。nMOSトランジスタMN2のソースは抵抗R5の一端に接続され、抵抗R5の他端は、抵抗R3の一端に接続されている。nMOSトランジスタMN3、MN4のゲートは入力信号INPUTを差動で入力し、nMOSトランジスタMN3、MN4のドレインから出力信号OUTが差動で出力される。なお、tan生成回路26は、特許文献2のように、バイポーラトランジスタで構成してもよいことは勿論である。nMOSトランジスタMN3、MN4のゲートには、図7(A)の三角波発振回路25から出力される三角波が差動で入力され、nMOSトランジスタMN3、MN4のドレインからtan波形が差動出力される。
【0057】
図7(B)は、変調波形生成部20が、変調波形として、tan+三角波を生成する場合の構成である。三角波発振回路25、tan生成回路26は、図7(A)に示した構成とされる。三角波発振回路25からの三角波形はレベル設定回路28−1でレベルが調整される。三角波としては、周波数変調1周期(360度)の0、180度でゼロクロスし、90度で最大値の正の三角波と、180度と360度でゼロクロスし、270度で最小値(振幅最大値)をとる負の三角波とが半周期毎に交互に出力される。三角波発振回路25からの掃印三角波を入力するtan生成回路26は、例えば前述した図8の回路構成を有し、tan波形を出力し、レベル設定回路28−2でレベルが調整される。レベル設定回路28−1、28−2でレベル調整された三角波とtan波が加算器(第2の加算器)29に入力されて加算され、加算器29の出力が、tan+三角波(27−2)(図4のtan+三角波の変調波形に対応)となる。
【0058】
本発明によれば、tan波形もしくはtan+三角波の変調波形を用いることで、Hershey−kissの変調波形を用いることなく、スペクトルの抑圧効果の高い変調方式が得られる。
【0059】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【0060】
11 分周器
12 周波数位相比較器
13 チャージポンプ
14 低域パスフィルタ
15 VCO(電圧制御発振器、発振器)
16 加算器
20 変調波形生成部
21 ROM
22 レベル調整部
23 低域パスフィルタ
24 DAC
25 三角波発振回路
26 tan生成回路
27−1 tan波
27−2 tan+三角波
28−1、28−2 レベル設定回路
29 加算器
31 Y1(ピエゾクリスタル)
33 発振回路(OSC)
35 PROGRAMMABLE COUNTER 1
37 PHASE DETECTOR
38 FILTER
39 VCO 1
40 BUFFER
42 PROGRAMMABLE COUNTER 2
45、85 PROGRAMMABLE COUNTER 3
46 LOOKUP TABLE 1
47 LOOKUP TABLE 2
49 UP/DOWN
51 VCO 2
52 ANALOG MODULATION CIRCUIT
62 ROM
63 DEVIDE BY 2 CIRCUIT
71 インバータ
72 発振回路(OSC)
82 ROM
83 DIGITAL TO ANALOG CCNVERTER
【特許請求の範囲】
【請求項1】
発振クロックの周波数が可変に制御される発振器と、
前記発振器の発振クロックの周波数を変調させるための変調波形を生成する変調波形生成部と、
を備え、前記変調波形に基づき前記発振器から周波数変調されたクロック信号を出力するクロック生成回路であって、
前記変調波形生成部は、前記変調波形として、正接(tangent)波形、又は、正接波形と三角波を合成した波形を生成する、ことを特徴とするクロック生成回路。
【請求項2】
入力されるリファレンスクロックと、前記発振器からの発振クロック又は前記発振クロックを分周したクロックとの位相、又は、位相と周波数を比較する比較器と、
前記比較器での比較結果に対応したレベルの信号を生成するチャージポンプと、
前記チャージポンプの出力信号を平滑化する第1のフィルタと、
前記第1のフィルタの出力信号と前記変調波形生成部からの変調波形とを合成した信号を、周波数を可変させるための制御信号として前記発振器に供給する回路と、
を含む請求項1記載のクロック生成回路。
【請求項3】
前記変調波形生成部は、
正接波形、又は、正接波形と三角波を合成した波形をデルタシグマ変調した信号を記憶する記憶部と、
第2のフィルタと、
を備え、
前記記憶部に記憶されたデルタシグマ変調された信号を読出し前記第2のフィルタに通すことで、前記第2のフィルタから、正接波形、又は、正接波形と三角波を合成した波形が再生される請求項1又は2記載のクロック生成回路。
【請求項4】
前記記憶部から読み出した信号のレベルを調整するレベル調整部をさらに備えた請求項3記載のクロック生成回路。
【請求項5】
前記変調波形生成部は、
正接波形、又は、正接波形と三角波を合成した波形を、デジタル信号として記憶する記憶部と、
前記記憶部に記憶されたデジタル信号を入力し、アナログ信号波形を出力するデジタルアナログ変換器と、
を備えた請求項1記載のクロック生成回路。
【請求項6】
前記デジタルアナログ変換器から出力されるアナログ信号を入力する第3のフィルタを備え、前記第3のフィルタから、正接波形、又は、正接波形と三角波を合成した波形からなる前記変調波形を出力する請求項5記載のクロック生成回路。
【請求項7】
前記変調波形生成部は、
三角波を発振出力する三角波発振回路と、
前記三角波発振回路の出力を入力し正接波形を生成する正接生成回路と、
を備え、
前記正接生成回路からの正接波形が前記変調波形として出力される請求項1記載のクロック生成回路。
【請求項8】
前記変調波形生成部は、
三角波を発振出力する三角波発振回路と、
前記三角波発振回路の出力を入力し、正接波形を生成する正接生成回路と、
前記三角波発振回路の出力のレベルを調整する第1のレベル設定回路と、
前記正接生成回路の出力のレベルを調整する第2のレベル設定回路と、
前記第1のレベル設定回路の出力と前記第2のレベル設定回路の出力とを加算する加算器と、
を備え、
前記正接生成回路に入力され、
前記加算器の出力が、前記変調波形生成部の前記変調波形として出力される請求項1記載のクロック生成回路。
【請求項9】
請求項1乃至8のいずれか1項に記載のクロック生成回路を備えた半導体装置。
【請求項10】
周波数が可変に制御される発振器に周波数変調用の信号波形を与え周波数変調したクロック信号を生成するにあたり、
周波数変調範囲の上限の前後の領域と前記周波数変調範囲の下限の前後の領域で、単位時間当たりの周波数変化量が残りの領域よりも大きくなる変調波形として、正接(tangent)波形、又は、正接波形と三角波を合成した波形を用いる、ことを特徴とするクロック生成方法。
【請求項1】
発振クロックの周波数が可変に制御される発振器と、
前記発振器の発振クロックの周波数を変調させるための変調波形を生成する変調波形生成部と、
を備え、前記変調波形に基づき前記発振器から周波数変調されたクロック信号を出力するクロック生成回路であって、
前記変調波形生成部は、前記変調波形として、正接(tangent)波形、又は、正接波形と三角波を合成した波形を生成する、ことを特徴とするクロック生成回路。
【請求項2】
入力されるリファレンスクロックと、前記発振器からの発振クロック又は前記発振クロックを分周したクロックとの位相、又は、位相と周波数を比較する比較器と、
前記比較器での比較結果に対応したレベルの信号を生成するチャージポンプと、
前記チャージポンプの出力信号を平滑化する第1のフィルタと、
前記第1のフィルタの出力信号と前記変調波形生成部からの変調波形とを合成した信号を、周波数を可変させるための制御信号として前記発振器に供給する回路と、
を含む請求項1記載のクロック生成回路。
【請求項3】
前記変調波形生成部は、
正接波形、又は、正接波形と三角波を合成した波形をデルタシグマ変調した信号を記憶する記憶部と、
第2のフィルタと、
を備え、
前記記憶部に記憶されたデルタシグマ変調された信号を読出し前記第2のフィルタに通すことで、前記第2のフィルタから、正接波形、又は、正接波形と三角波を合成した波形が再生される請求項1又は2記載のクロック生成回路。
【請求項4】
前記記憶部から読み出した信号のレベルを調整するレベル調整部をさらに備えた請求項3記載のクロック生成回路。
【請求項5】
前記変調波形生成部は、
正接波形、又は、正接波形と三角波を合成した波形を、デジタル信号として記憶する記憶部と、
前記記憶部に記憶されたデジタル信号を入力し、アナログ信号波形を出力するデジタルアナログ変換器と、
を備えた請求項1記載のクロック生成回路。
【請求項6】
前記デジタルアナログ変換器から出力されるアナログ信号を入力する第3のフィルタを備え、前記第3のフィルタから、正接波形、又は、正接波形と三角波を合成した波形からなる前記変調波形を出力する請求項5記載のクロック生成回路。
【請求項7】
前記変調波形生成部は、
三角波を発振出力する三角波発振回路と、
前記三角波発振回路の出力を入力し正接波形を生成する正接生成回路と、
を備え、
前記正接生成回路からの正接波形が前記変調波形として出力される請求項1記載のクロック生成回路。
【請求項8】
前記変調波形生成部は、
三角波を発振出力する三角波発振回路と、
前記三角波発振回路の出力を入力し、正接波形を生成する正接生成回路と、
前記三角波発振回路の出力のレベルを調整する第1のレベル設定回路と、
前記正接生成回路の出力のレベルを調整する第2のレベル設定回路と、
前記第1のレベル設定回路の出力と前記第2のレベル設定回路の出力とを加算する加算器と、
を備え、
前記正接生成回路に入力され、
前記加算器の出力が、前記変調波形生成部の前記変調波形として出力される請求項1記載のクロック生成回路。
【請求項9】
請求項1乃至8のいずれか1項に記載のクロック生成回路を備えた半導体装置。
【請求項10】
周波数が可変に制御される発振器に周波数変調用の信号波形を与え周波数変調したクロック信号を生成するにあたり、
周波数変調範囲の上限の前後の領域と前記周波数変調範囲の下限の前後の領域で、単位時間当たりの周波数変化量が残りの領域よりも大きくなる変調波形として、正接(tangent)波形、又は、正接波形と三角波を合成した波形を用いる、ことを特徴とするクロック生成方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−176413(P2011−176413A)
【公開日】平成23年9月8日(2011.9.8)
【国際特許分類】
【出願番号】特願2010−37156(P2010−37156)
【出願日】平成22年2月23日(2010.2.23)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年9月8日(2011.9.8)
【国際特許分類】
【出願日】平成22年2月23日(2010.2.23)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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