スピントランジスタ
【課題】スピン分極率の高いホイスラー合金層を用いたスピントランジスタを提供する。
【解決手段】半導体基板11上に形成されたゲート電極13と、ゲート電極13の両側の半導体基板11に設けられた溝に形成されたソース電極及びドレイン電極を備える。ソース電極及びドレイン電極の少なくとも一方は、半導体基板11に設けられた溝内の底面上及び溝内のゲート電極13側の側面上に形成されたMgO層14と、溝内のMgO層14上に形成されたホイスラー合金層15とを備える。側面上に形成されたMgO層14Aは底面上に形成されたMgO層14より膜厚が薄いことを特徴とする。
【解決手段】半導体基板11上に形成されたゲート電極13と、ゲート電極13の両側の半導体基板11に設けられた溝に形成されたソース電極及びドレイン電極を備える。ソース電極及びドレイン電極の少なくとも一方は、半導体基板11に設けられた溝内の底面上及び溝内のゲート電極13側の側面上に形成されたMgO層14と、溝内のMgO層14上に形成されたホイスラー合金層15とを備える。側面上に形成されたMgO層14Aは底面上に形成されたMgO層14より膜厚が薄いことを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ホイスラー合金を用いたスピントランジスタに関するものであり、例えばスピン電界効果トランジスタに関するものである。
【背景技術】
【0002】
近年、強磁性体/絶縁体/強磁性体のサンドイッチ構造で構成されるトンネル型磁気抵抗効果(TMR:Tunnneling MagnetoResistance effect)素子を記憶素子として用いた磁気記憶装置(MRAM:Magnetic Random Access Memory)への応用が提案されている。これは一つの強磁性体層のスピンを固定し(参照層または固定層)、もう一つの強磁性体層のスピンを制御する(記録層またはフリー層)ことによってサンドイッチ構造間の抵抗を変化させ、メモリとして利用するものである。通常は、参照層と記録層のスピンが平行の場合は抵抗が小さく、反平行の場合は抵抗が大きくなる。
【0003】
このスピン効率の指標となる磁気抵抗変化率(TMR比)は数年前までは室温下で数10%であったが最近では600%にまで達し、MRAMに限らずさまざまなスピンデバイスとしての可能性が拡がっている。その一つにスピンMOS電界効果トランジスタ(以下、スピンMOSFETと記す)が提案されている。これは、通常のMOSFETにおいてソース・ドレインの電極部分に強磁性体を用いたもので、これによりキャリアにスピンの自由度を付加することができる。この機能を利用することで、FPGAのようなリコンフィギュアブル回路などへの応用が期待されている。
【0004】
スピンMOSFETを実現するためにはスピン分極率(P)の高い強磁性体を用いる必要があり、P=100%のハーフメタル材料が有望である。室温ハーフメタル材料の候補としては、CrO2、Fe3O4、ホイスラー合金などがある。近年ではCo基フルホイスラー合金を用いたTMR素子において高いTMR比が実現しており、スピンMOSFETへの応用が期待される。ホイスラー合金(またはフルホイスラー合金とも言う)とは、X2YZの化学組成をもつ金属間化合物の総称であり、ここで、Xは周期表上で、Co、Fe、Ni、あるいはCu等の遷移金属元素または貴金属元素、YはMn、Fe、V、NiあるいはTi等の遷移金属、ZはIII族、IV族、V族の典型元素である。ホイスラー合金X2YZは、X・Y・Zの規則性から3種類の結晶構造に分けられる。3元素の区別ができるX≠Y≠Zとなる最も規則性の高い構造がL21構造、次に規則性の高いX≠Y=Zとなる構造がB2構造、そして3元素の区別ができないX=Y=Zとなる構造がA2構造である。
【0005】
ホイスラー合金のPはその結晶構造に強く依存しており、規則度の高いB2または、L21構造を形成することが重要である。これまでに研究されてきたホイスラー合金は(001)配向した酸化マグネシウム(MgO)上に成長させることで、規則度の高い構造を実現している(例えば、非特許文献1参照)。しかし、スピンMOSFETへ利用するためには、半導体基板上に規則度の高い結晶構造を有するホイスラー合金を形成する必要がある。
【先行技術文献】
【非特許文献】
【0006】
【非特許文献1】T. Marukame, et.al., J. Appl. Phys. 101(2007)083906
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、スピン分極率の高いホイスラー合金層を用いたスピントランジスタを提供する。
【課題を解決するための手段】
【0008】
本発明の一実施態様のスピントランジスタは、半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の少なくとも一方は、前記半導体基板に設けられた前記溝内の底面上及び前記溝内の前記ゲート電極側の側面上に形成された酸化層と、前記溝内の前記酸化層上に形成されたホイスラー合金層とを具備し、前記側面上に形成された前記酸化層は前記底面上に形成された前記酸化層より膜厚が薄いことを特徴とする。
【0009】
本発明の他の実施態様のスピントランジスタは、半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の一方は、前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第1酸化層と、前記溝内の前記第1酸化層上に形成された第1ホイスラー合金層とを具備し、前記側面上に形成された前記第1酸化層は前記底面上に形成された前記第1酸化層より膜厚が薄いことを特徴とし、前記ソース電極及びドレイン電極の他方は、前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第2酸化層と、前記溝内の前記第2酸化層上に形成された第2ホイスラー合金層と、前記溝内の前記第2ホイスラー合金層の底面上及び側面上に形成された第3酸化層と、前記溝内の前記第3酸化層上に形成された第3ホイスラー合金層とを具備し、前記溝内の前記側面上に形成された前記第2酸化層は前記底面上に形成された前記第2酸化層より膜厚が薄く、前記第2ホイスラー合金層の前記側面上に形成された第3酸化層は前記底面上に形成された第3酸化層より膜厚が薄いことを特徴とする。
【発明の効果】
【0010】
本発明によれば、スピン分極率の高いホイスラー合金層を用いたスピントランジスタを提供することが可能である。
【図面の簡単な説明】
【0011】
【図1】本発明の第1実施形態における埋め込み型スピンMOSFETの構造を示す断面図である。
【図2】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図3】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図4】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図5】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図6】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図7】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図8】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図9】本発明の第2実施形態における埋め込み型スピンMOSFETの構造を示す断面図である。
【図10】第2実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図11】第2実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図12】実施例1で作製した試料の断面図である。
【図13】実施例1の試料における反射高速電子回折像を示す図である。
【図14】実施例2で作製した試料の断面図である。
【図15】実施例2の試料における結晶構造の評価を示す図である。
【図16】実施例3で作製した試料の断面図である。
【図17】実施例3の試料における結晶構造の評価を示す図である。
【発明を実施するための形態】
【0012】
まず、本発明の実施形態の概要を説明する。
【0013】
本発明の実施形態では、以下に示すように半導体基板上に、配向したMgO層を形成し、そのMgO層上にホイスラー合金を形成することにより、規則度の高い結晶構造を有するホイスラー合金をスピンMOSFETへ応用する構造を提案する。
【0014】
今回、半導体基板上にMgO層を形成したところ、MgO層の膜厚によって、MgO層の配向性が変化することが明らかになった。例えば、Si(001)基板上にMgO層を形成したところ、MgO層の膜厚が2nm未満ではMgO層はアモルファス状態であるが、2nm以上では配向することを見出した。
【0015】
MgO層をトンネルバリア層として利用するためには、MgO層の膜厚が2nm以上の場合、抵抗が増加しデバイスパフォーマンス(速度)が著しく減少する。そこで、埋め込み型のスピンMOSFETにすることにより、半導体基板に形成した溝内の底面上に膜厚が2nmのMgO層を形成した場合、溝内の側壁には膜厚が2nmより薄いMgO層を形成することができる。このように形成されたMgO層を、トンネルバリアとして利用する。
【0016】
配向したMgO層上には、規則度の高い結晶構造を有するホイスラー合金を形成できる。これにより、スピン分極率の高いホイスラー合金を半導体基板上に形成でき、スピン注入効率の高いスピンMOSFETを実現することができる。
【0017】
以下、図面を参照して本発明の実施形態を詳細に説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0018】
[第1実施形態]
まず、本発明の第1実施形態のホイスラー合金を用いた埋め込み型スピンMOSFETについて説明する。
【0019】
図1は、第1実施形態の埋め込み型スピンMOSFETの構造を示す断面図である。
【0020】
図示するように、半導体基板11上にはゲート絶縁膜12が形成され、ゲート絶縁膜12上にはゲート電極13が形成されている。ゲート電極13の両側の半導体基板11にはソース領域及びドレイン領域が配置される溝が形成されている。
【0021】
これら溝内の底面上及び溝内のゲート電極側の側面上には、酸化層、例えば酸化マグネシウム(MgO)層14がそれぞれ形成されている。溝内のMgO層14上には、ホイスラー合金層15がそれぞれ形成されている。これらホイスラー合金層15はソース領域、ドレイン領域をそれぞれ構成する。すなわち、ゲート電極13の両側の半導体基板11内には、ゲート電極13下のチャネル領域を挟むように、MgO層14及びホイスラー合金層15がそれぞれ形成されている。ホイスラー合金層15は、B2またはL21構造を有する。溝内の底面下の半導体基板11、及び溝内のゲート電極側の側面近傍の半導体基板11には、キャリアが電子の場合はn+領域18が形成され、またキャリアがホールの場合はp+領域18が形成されている。さらに、ゲート電極13上にはシリコン酸化膜16が形成され、ゲート電極13の側面には側壁絶縁膜17が形成されている。
【0022】
ここで、半導体基板上にMgO層を膜厚2nm以上形成すると、配向したMgO層が得られる。これを用いるために、溝内の底面上にMgO層14を膜厚2nm以上形成する。これにより、MgO層14上に規則度の高い構造を持つホイスラー合金層15を形成することが可能となり、スピン分極率の高いホイスラー合金層15が形成できる。
【0023】
また、溝内のゲート電極13側の側面上に形成されたMgO層14Aの膜厚は、2nm未満であり、溝内の底面上に形成されたMgO層14より膜厚が薄い。MgO層の形成にスパッタ装置や蒸着装置を用いることにより、溝内の底面上にMgO層14を膜厚2nm以上形成した場合でも、溝内の側面上には膜厚が2nm未満のMgO層(トンネルバリア層)14Aを形成することが可能となる。
【0024】
トンネル障壁を有するトンネルバリア層としてのMgO層は、0.4nm以上、2nm未満の膜厚で利用することができ、この範囲において形成されたMgO層を用いると良い。この範囲を超えた場合、MgO層はトンネルバリア層として機能せず、スピンが伝導しないことを我々は見出した。また特に、トンネルバリア層として、(001)配向したMgO層14Aを用いると、スピンフィルター効果を用いることができるためより好ましい。
【0025】
なお、第1実施形態では、MgO層を用いたが、これに限るわけではなく、CaO、SrO、BaO、TiOなどの酸化層を用いてもよい。前記酸化層は、NaCl構造を有し、かつ(001)配向した層からなる。また、n+領域またはp+領域18を形成した例を示したが、n+領域またはp+領域18は形成しなくてもよい。なお、ホイスラー合金(またはフルホイスラー合金とも言う)とは、X2YZの化学組成をもつ金属間化合物の総称であり、ここで、Xは周期表上で、Co、Fe、Ni、あるいはCu族の遷移金属元素または貴金属元素である。YはMn、V、CrあるいはTi族の遷移金属であり、Xと同じ元素種をとることもできる。ZはIII族からV族、その他II族やVI族の典型元素である。例えば、III族の元素としてはGa、Inであり、IV族の元素としてはC、Si、Geであり、V族の元素としてはAsである。
【0026】
次に、第1実施形態のスピンMOSFETの製造方法について説明する。製造方法としてはゲート電極部分を最初に形成するゲート先付けの場合と、ソース及びドレイン電極部分を形成した後にゲート電極部分を形成するゲート後付けの場合で製造方法が異なる。
【0027】
まず、図2〜図4を用いて、ゲート先付けの場合について説明する。
【0028】
半導体基板11にイオン注入法及びアニールを用いてチャネル領域を形成した後、半導体基板11上に、例えばゲート絶縁膜としてのシリコン酸化膜12及びゲート電極としての多結晶シリコン膜13を順次形成する。このとき、多結晶シリコン膜13の表面を保護するために、例えば薄いシリコン酸化膜を形成しても良い。
【0029】
次に、半導体基板11上にレジストを塗布し、ステッパーを用いてレジストをパターニングし、図2に示すように、ソース及びドレイン領域が形成される部分の多結晶シリコン膜13、または薄いシリコン酸化膜(保護膜)16付の多結晶シリコン膜13を反応性イオンエッチング(RIE:reactive ion etching)またはミリング法により除去する。その後、レジストを剥離する。
【0030】
次に、ゲート電極13の側壁を保護するために、例えばシリコン酸化膜(または窒化膜)17をゲート電極13上及びシリコン酸化膜12上に形成する。さらに、ゲート電極13の両側の半導体基板11内に、すなわちソース及びドレイン領域が形成される部分にイオン注入法を用いて、キャリアが電子の場合はn+領域18を形成し、またキャリアがホールの場合はp+領域18を形成する。
【0031】
その後、図3に示すように、RIEによってゲート電極13の側壁以外のシリコン酸化膜17を除去し、ゲート電極13の側面に側壁絶縁膜17を形成する。さらに、RIEによって半導体基板11内のn+領域またはp+領域18を除去して溝を形成し、チャネル領域となる半導体基板11部分が突起した凸形構造を形成する。その際、n+領域またはp+領域18を結晶化させるために、イオン注入後に活性化アニール処理、または次工程のMgO層14を形成した後に活性化アニール処理を行うと良い。
【0032】
次に、図4に示すように、図3に示した構造上に、すなわちゲート電極13の両側の半導体基板11に形成された溝の底面上及び側面上、及びゲート電極13上に、スパッタ法または蒸着法によって2nm以上の膜厚となるMgO層14を形成する。さらに、MgO層14上にホイスラー合金層15を形成する。ここで、チャネル領域となる半導体基板11の両側の溝内の底面上にはMgO層14が膜厚2nm以上形成されるが、溝内の側面上、すなわちチャネル領域となる半導体基板11の側面上には膜厚が2nm未満のMgO層14Aが形成される。
【0033】
その後、レジストを塗布し、ステッパーを用いてレジストをパターニングし、エッチング法(例えば、磁性体用のRIE)またはミリング法によってゲート電極13上に形成されたホイスラー合金層15を除去する。さらに、ゲート電極13上に形成されたMgO層14及びシリコン酸化膜16をエッチング法またはミリング法によって除去する。最後に、レジストを除去する。以上の工程により、図1に示したスピンMOSFETが製造される。
【0034】
次に、図5〜図8を用いて、ゲート後付けの場合について説明する。
【0035】
半導体基板11にイオン注入法及びアニールを用いてチャネル領域を形成した後、半導体基板11上に、例えばシリコン酸化膜を形成する。さらに、半導体基板11上にレジストを塗布し、ゲート電極13が形成される領域以外のレジストをフォトエッチングによって除去する。
【0036】
その後、図5に示すように、ソース及びドレイン領域が形成される部分のシリコン酸化膜19をエッチング法またはミリング法により除去する。さらに、ソース及びドレイン領域が形成される半導体基板11をエッチング法(例えば、RIE)またはミリング法により除去して溝を形成し、チャネル領域となる半導体基板11部分が突起した凸形構造を形成する。その後、レジストを剥離する。
【0037】
次に、図5に示した構造上に、すなわち半導体基板11に形成された溝の底面上及び側面上、及びシリコン酸化膜19上に、図6に示すように、スパッタ法または蒸着法によって2nm以上の膜厚となるMgO層14を形成する。さらに、MgO層14上にホイスラー合金層15を形成する。ここで、チャネル領域となる半導体基板11の両側の溝内の底面上にはMgO層14が膜厚2nm以上形成されるが、溝内の側面上、すなわちチャネル領域となる半導体基板11の側面上には膜厚が2nm未満のMgO層14Aが形成される。また、溝内の底面下及び側面下に、ソース及びドレイン領域として、キャリアが電子の場合はn+領域を、キャリアがホールの場合はp+領域をイオン注入法により形成しても良い。さらに、n+領域またはp+領域を結晶化させるために、イオン注入後またはMgO層14を形成した後に活性化アニール処理を行うことがより好ましい。
【0038】
その後、図7に示すように、CMP(chemical mechanical polishing)によって図6に示した構造の表面を平坦化する。さらに、スパッタ法または蒸着法によって半導体基板11上及びホイスラー合金層15上に、ゲート絶縁膜としてのシリコン酸化膜12及びゲート電極としての多結晶シリコン膜13を順次形成する。
【0039】
次に、レジストを塗布し、ステッパーを用いてレジストをパターニングした後、図8に示すように、ソース及びドレイン領域が形成される部分のシリコン酸化膜12及び多結晶シリコン膜13をエッチング法(例えば、RIE)により除去する。最後に、レジストを剥離する。以上の工程により、図1に示したスピンMOSFETが製造される。
【0040】
前述した構造を有する第1実施形態では、結晶性の高いホイスラー合金層をスピンMOSFETのソース及びドレイン領域に形成することができる。これにより、スピン注入効率の高いスピンMOSFETを実現することが可能となる。また、チャネル領域の側面上に、すなわちチャネル領域(半導体基板)の側面とホイスラー合金層との間に、(001)配向したMgO層を配置することにより、スピンフィルター効果によってスピンの散乱を低減することできる。さらに、ソース及びドレイン領域を埋め込み型にすることにより、ホイスラー合金層は半導体基板11内に埋め込まれているため、スピンの伝導領域はチャネル部分のみとなるため、伝導領域が短くなり、スピンの拡散を抑制することができる。さらに、ゲート電極とホイスラー合金層との間のリーク電流を抑制することができる。
【0041】
[第2実施形態]
次に、本発明の第2実施形態のホイスラー合金を用いた埋め込み型スピンMOSFETについて説明する。第2実施形態において前記第1実施形態における構成と同様の部分には同じ符号を付す。第2実施形態は、第1実施形態においてソース領域またはドレイン領域の少なくとも一方に、ホイスラー合金層、MgO層、ホイスラー合金層の積層から形成されたMTJ構造を有するものである。
【0042】
図9は、第2実施形態の埋め込み型スピンMOSFETの構造を示す断面図である。
【0043】
第2実施形態の埋め込み型スピンMOSFETは、図9に示すように、第1実施形態のスピンMOSFETのソース領域またはドレイン領域の少なくとも一方が以下のような構造を有している。第1のMgO層14上には、第1のホイスラー合金層15Aが形成されている。第1のホイスラー合金層15A上には第2のMgO層21が形成され、第2のMgO層21上には第2のホイスラー合金層22が形成されている。第1のホイスラー合金層15A及び第2のホイスラー合金層22は、B2構造またはL21構造を有する。
【0044】
ここで、溝内のホイスラー合金層15A上に形成されたMgO層21は膜厚が2nm以上であり、溝内のゲート電極13側の側面上(ホイスラー合金層15B上)に形成されたMgO層21Aは膜厚が2nm未満である。すなわち、溝内の側面上に形成されたMgO層21Aは、溝内の底面上に形成されたMgO層21より膜厚が薄い。MgO層の形成にスパッタ装置や蒸着装置を用いることにより、溝内の底面上にMgO層21を膜厚2nm以上形成した場合でも、溝内の側面上には膜厚が2nm未満のMgO層(トンネルバリア層)21Aを形成すること可能となる。その他の構成は第1実施形態と同様である。
【0045】
トンネル障壁を有するトンネルバリア層としてのMgO層は、0.4nm以上、2nm未満の膜厚で利用することができ、この範囲において形成されたMgO層を用いると良い。この範囲を超えた場合、MgO層は抵抗が上がり、デバイスパフォーマンスが著しく低下する。
【0046】
また、MgO層21,21Aは(001)配向した層となっている。(001)配向したMgO層21Aを用いると、スピンフィルター効果を用いることができるためより好ましい。さらに、底面上のMgO層21の膜厚をMgO層21Aの膜厚に比べて厚く形成することにより、スピンの拡散長が長くなり、スピン拡散を抑制することができる。
【0047】
次に、第2実施形態のスピンMOSFETの製造方法について説明する。製造方法としてはゲート電極部分を最初に形成するゲート先付けの場合と、ソース及びドレイン電極部分を形成した後にゲート電極部分を形成するゲート後付けの場合で製造方法が異なる。
【0048】
まず、ゲート先付けの場合について説明する。
【0049】
図4に示した構造までの製造方法は、第1実施形態と同様である。図4に示したように、ホイスラー合金層15を堆積した後、レジストを塗布し、ソース領域またはドレイン領域の少なくとも一方のレジストを除去し、レジストが除去された、ソース領域またはドレイン領域の少なくとも一方のホイスラー合金層15の上層部分をエッチング法またはミリング法によって除去し、第1のホイスラー合金層15Aを形成する。その後、レジストを除去する。
【0050】
次に、スパッタ法または蒸着法によって第1のホイスラー合金層15A上に、2nm以上の膜厚となる第2のMgO層21を形成する。さらに、第2のMgO層21上に、第2のホイスラー合金層22を形成する。
【0051】
その後、レジストを塗布し、ステッパーを用いてレジストをパターニングした後、ホイスラー合金層15Aを形成した側と反対側のソース領域またはドレイン領域の第2のホイスラー合金層22及び第2のMgO層21をエッチング法(例えば、RIE)またはミリング法によって除去する。最後にレジストを剥離する。以上の工程により、図9に示したスピンMOSFETが製造される。
【0052】
次に、ゲート後付けの場合について説明する。
【0053】
図6に示した構造までの製造方法は、第1実施形態と同様である。次に、レジストを塗布し、ソース領域またはドレイン領域の少なくとも一方のレジストを除去し、レジストが除去された、ソース領域またはドレイン領域の少なくとも一方のホイスラー合金層15の上層部分をエッチング法またはミリング法によって除去し、ホイスラー合金層15Aを形成する。その後、レジストを除去する。
【0054】
次に、スパッタ法または蒸着法によってホイスラー合金層15A上に、2nm以上の膜厚となる第2のMgO層21を形成する。さらに、第2のMgO層21上に、第2のホイスラー合金層22を形成する。
【0055】
次に、レジストを塗布し、ホイスラー合金層15A上以外の領域のレジストをフォトエッチングにより除去し、ホイスラー合金層15C上以外の領域の第2のホイスラー合金層22及び第2のMgO層21をエッチング法(例えば、RIE)またはミリング法によって除去する。その後、レジストを剥離する。
【0056】
次に、図10に示すように、CMPによって半導体基板11上の表面を平坦化し、スパッタ法または蒸着法によって半導体基板11上及びホイスラー合金層15,22上にゲート絶縁膜としてのシリコン酸化膜12及びゲート電極としての多結晶シリコン膜13を順次形成する。
【0057】
次に、レジストを塗布し、ゲート電極上以外のレジストを除去した後、図11に示すように、ソース及びドレイン領域が形成される部分のシリコン酸化膜12及び多結晶シリコン膜13をエッチング法(例えば、RIE)またはミリング法により除去する。最後に、レジストを剥離する。以上の工程により、図9に示したスピンMOSFETが製造される。
【0058】
前述した構造を有する第2実施形態では、ソース電極またはドレイン電極の少なくとも一方に付加された第1のホイスラー合金層15A/第2のMgO層21/第2のホイスラー合金層22からなる磁気抵抗効果によって、スピン注入効率の高いスピンMOSFETを実現することが可能となる。その他の効果は前述した第1実施形態と同様である。
【0059】
以上に説明した各実施形態においては、半導体基板の材料として、少なくとも表面にSi単結晶、Ge単結晶、GaAs単結晶、Si−Ge単結晶を有する基板またはSOI(Silicon on Insulator)基板を用いてもよい。また、トンネルバリア層としては、NaCl構造を有する、MgO、CaO、SrO、BaO、TiOなどの酸化物が用いられる。高いTMR比を発生させるためには、バンド構造上、分極した伝導バンド(Δ1バンド)の存在が必要であり、そのような観点からNaCl構造を有するMgO、CaO、SrO、BaO、TiOなどが好ましい。
【0060】
以下、実施例を参照して本発明の実施形態をさらに詳細に説明する。
【0061】
(実施例1)
本発明の実施例1として、図12に示すように、Si(001)基板11上に膜厚の異なるMgO層14をそれぞれ作製した。作製には超高真空スパッタ装置を用いた。図12は、実施例1として作製した構造の断面図である。
【0062】
積層した実施例1の構造において、MgO層14の膜厚が1nm、2nm、3nmの場合について電子線回折法により反射高速電子回折(RHEED;Reflection High-Energy Electron Diffraction)像(以下、RHEEDパターン)をそれぞれ観察した。図13(c)に膜厚が1nmの場合、図13(b)に膜厚が2nmの場合、図13(a)に膜厚が3nmの場合の観察結果をそれぞれ示す。図13(c)に示すように、MgO層14の膜厚が1nmの場合ではアモルファス状となっており、図13(b),図13(a)に示すように、膜厚が2nmと3nmの場合では、配向したRHEEDパターンが得られていることがわかる。
【0063】
従って、実施例1から、Si基板11上にMgO層14を形成したとき、MgO層14の膜厚が2nm以上で配向することがわかった。よって、配向したMgO層14をSi基板11上に形成するためには、MgO層14を膜厚2nm以上形成する必要があることがわかった。
【0064】
(実施例2)
本発明の実施例2として、図14に示すように、Si(001)基板11上に膜厚が1nmのMgO層14を形成した後、MgO層14上にホイスラー合金層15を膜厚30nm形成した構造を作製した。ホイスラー合金層15としては、Co2Fe(Al0.5Si0.5)を用い、超高真空スパッタ装置によって作製した。作製後に、400℃及び500℃のアニール処理を行った。図14は、実施例2として作製した構造の断面図である。
【0065】
実施例2の構造において、X線回折による結晶構造の評価を行った。2θ=30〜40°のときの結果を図15に示す。図15中の挿入図は2θ=60〜70°のときの結果である。
【0066】
図15より、ホイスラー合金層のピークが観測されていなことから、ホイスラー合金層15はアモルファスまたは微結晶状態となっていることがわかった。従って、配向していないMgO層14上では、結晶性の高いホイスラー合金層15は形成されないことがわかった。
【0067】
(実施例3)
本発明の実施例3として、図16に示すように、Si(001)基板11上に膜厚が5nmの配向したMgO層14を形成した後、MgO層14上にホイスラー合金層15を膜厚30nm形成した構造を作製した。ホイスラー合金層15としては、Co2Fe(Al0.5Si0.5)を用い、超高真空スパッタ装置によって作製した。図16は、実施例3として作製した構造の断面図である。
【0068】
実施例3の構造において、400℃でアニール処理を行った場合と、アニール処理を行わない場合のX線回折による結晶構造の評価を行った。2θ=30〜40°のときの結果を図17に示す。図17中の挿入図は2θ=60〜70°のときの結果である。図17より、ホイスラー合金層の(002)ピーク及び(004)ピークが観測されていることから、ホイスラー合金層15はB2構造またはL21構造の結晶性を有していることがわかった。
【0069】
従って、実施例3から、Si基板上に、配向したMgO層を形成することで、結晶性の高いホイスラー合金層を形成できることが明らかとなった。言い換えると、Si基板上に結晶性の高いホイスラー合金を形成するためには、配向したMgO層を形成する必要があることがわかった。
【0070】
また、GaAs基板及びGe基板を用いて実施例2の構造を作製したところ、同様の結果が得られた。よって、GaAs基板及びGe基板を用いた場合にも、結晶性の高いホイスラー合金層を形成するためには、GaAs基板及びGe基板上に配向したMgO層を形成することが必要であることがわかった。
【0071】
(実施例4)
本発明の実施例4として、図1及び図9に示したスピンMOSFETを作製した。作製方法は第1、第2実施形態で記述した通りである。ホイスラー合金層としては、Co2Fe(Al0.5Si0.5)を用い、超高真空スパッタ装置によって作製した。
【0072】
作製したスピンMOSFETを評価したところ、溝内の側面上に形成されたMgO層の膜厚は底面上に形成されたMgO層の膜厚より薄く、側面上のMgO層の膜厚は0.4nm以上、2.0nm未満であることがわかった。また、スピンMOSFETのデバイス特性を評価したところ、側面上のMgO層は膜厚が薄いため、面積抵抗(RA;resistance area)は10Ωμm2以下と小さく、動作速度の低下をもたらさないことがわかった。また、TMR比を評価したところ、75%が観測され好ましい結果が得られた。
【0073】
本発明の実施形態は、スピン分極率の高いホイスラー合金を半導体基板上に形成するために、最良の積層構造を提案し、さらにこれによりホイスラー合金を用いたスピンデバイスの実現を提案するものである。
【0074】
前述した各実施形態においては、半導体基板の材料として、Si、Ge、GaAsからなる基板の他、SiがSiO2などの上に積層されたSOI基板、GeがSi、SiGe、SiO2、GeO2などの上に積層された基板、GaAsがSi、Ge、SiGe、SiO2などの上に積層された基板などを用いることが可能である。
【0075】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【0076】
11…半導体基板、12…ゲート絶縁膜、13…ゲート電極、14,14A…酸化マグネシウム(MgO)層、15,15A,15B…ホイスラー合金層、16…シリコン酸化膜(保護膜)、17…側壁絶縁膜、18…n+領域(p+領域)、19…シリコン酸化膜、21,21A…酸化マグネシウム(MgO)層、22…ホイスラー合金層。
【技術分野】
【0001】
本発明は、ホイスラー合金を用いたスピントランジスタに関するものであり、例えばスピン電界効果トランジスタに関するものである。
【背景技術】
【0002】
近年、強磁性体/絶縁体/強磁性体のサンドイッチ構造で構成されるトンネル型磁気抵抗効果(TMR:Tunnneling MagnetoResistance effect)素子を記憶素子として用いた磁気記憶装置(MRAM:Magnetic Random Access Memory)への応用が提案されている。これは一つの強磁性体層のスピンを固定し(参照層または固定層)、もう一つの強磁性体層のスピンを制御する(記録層またはフリー層)ことによってサンドイッチ構造間の抵抗を変化させ、メモリとして利用するものである。通常は、参照層と記録層のスピンが平行の場合は抵抗が小さく、反平行の場合は抵抗が大きくなる。
【0003】
このスピン効率の指標となる磁気抵抗変化率(TMR比)は数年前までは室温下で数10%であったが最近では600%にまで達し、MRAMに限らずさまざまなスピンデバイスとしての可能性が拡がっている。その一つにスピンMOS電界効果トランジスタ(以下、スピンMOSFETと記す)が提案されている。これは、通常のMOSFETにおいてソース・ドレインの電極部分に強磁性体を用いたもので、これによりキャリアにスピンの自由度を付加することができる。この機能を利用することで、FPGAのようなリコンフィギュアブル回路などへの応用が期待されている。
【0004】
スピンMOSFETを実現するためにはスピン分極率(P)の高い強磁性体を用いる必要があり、P=100%のハーフメタル材料が有望である。室温ハーフメタル材料の候補としては、CrO2、Fe3O4、ホイスラー合金などがある。近年ではCo基フルホイスラー合金を用いたTMR素子において高いTMR比が実現しており、スピンMOSFETへの応用が期待される。ホイスラー合金(またはフルホイスラー合金とも言う)とは、X2YZの化学組成をもつ金属間化合物の総称であり、ここで、Xは周期表上で、Co、Fe、Ni、あるいはCu等の遷移金属元素または貴金属元素、YはMn、Fe、V、NiあるいはTi等の遷移金属、ZはIII族、IV族、V族の典型元素である。ホイスラー合金X2YZは、X・Y・Zの規則性から3種類の結晶構造に分けられる。3元素の区別ができるX≠Y≠Zとなる最も規則性の高い構造がL21構造、次に規則性の高いX≠Y=Zとなる構造がB2構造、そして3元素の区別ができないX=Y=Zとなる構造がA2構造である。
【0005】
ホイスラー合金のPはその結晶構造に強く依存しており、規則度の高いB2または、L21構造を形成することが重要である。これまでに研究されてきたホイスラー合金は(001)配向した酸化マグネシウム(MgO)上に成長させることで、規則度の高い構造を実現している(例えば、非特許文献1参照)。しかし、スピンMOSFETへ利用するためには、半導体基板上に規則度の高い結晶構造を有するホイスラー合金を形成する必要がある。
【先行技術文献】
【非特許文献】
【0006】
【非特許文献1】T. Marukame, et.al., J. Appl. Phys. 101(2007)083906
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、スピン分極率の高いホイスラー合金層を用いたスピントランジスタを提供する。
【課題を解決するための手段】
【0008】
本発明の一実施態様のスピントランジスタは、半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の少なくとも一方は、前記半導体基板に設けられた前記溝内の底面上及び前記溝内の前記ゲート電極側の側面上に形成された酸化層と、前記溝内の前記酸化層上に形成されたホイスラー合金層とを具備し、前記側面上に形成された前記酸化層は前記底面上に形成された前記酸化層より膜厚が薄いことを特徴とする。
【0009】
本発明の他の実施態様のスピントランジスタは、半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の一方は、前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第1酸化層と、前記溝内の前記第1酸化層上に形成された第1ホイスラー合金層とを具備し、前記側面上に形成された前記第1酸化層は前記底面上に形成された前記第1酸化層より膜厚が薄いことを特徴とし、前記ソース電極及びドレイン電極の他方は、前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第2酸化層と、前記溝内の前記第2酸化層上に形成された第2ホイスラー合金層と、前記溝内の前記第2ホイスラー合金層の底面上及び側面上に形成された第3酸化層と、前記溝内の前記第3酸化層上に形成された第3ホイスラー合金層とを具備し、前記溝内の前記側面上に形成された前記第2酸化層は前記底面上に形成された前記第2酸化層より膜厚が薄く、前記第2ホイスラー合金層の前記側面上に形成された第3酸化層は前記底面上に形成された第3酸化層より膜厚が薄いことを特徴とする。
【発明の効果】
【0010】
本発明によれば、スピン分極率の高いホイスラー合金層を用いたスピントランジスタを提供することが可能である。
【図面の簡単な説明】
【0011】
【図1】本発明の第1実施形態における埋め込み型スピンMOSFETの構造を示す断面図である。
【図2】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図3】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図4】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図5】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図6】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図7】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図8】第1実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図9】本発明の第2実施形態における埋め込み型スピンMOSFETの構造を示す断面図である。
【図10】第2実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図11】第2実施形態の埋め込み型スピンMOSFETの製造方法を示す断面図である。
【図12】実施例1で作製した試料の断面図である。
【図13】実施例1の試料における反射高速電子回折像を示す図である。
【図14】実施例2で作製した試料の断面図である。
【図15】実施例2の試料における結晶構造の評価を示す図である。
【図16】実施例3で作製した試料の断面図である。
【図17】実施例3の試料における結晶構造の評価を示す図である。
【発明を実施するための形態】
【0012】
まず、本発明の実施形態の概要を説明する。
【0013】
本発明の実施形態では、以下に示すように半導体基板上に、配向したMgO層を形成し、そのMgO層上にホイスラー合金を形成することにより、規則度の高い結晶構造を有するホイスラー合金をスピンMOSFETへ応用する構造を提案する。
【0014】
今回、半導体基板上にMgO層を形成したところ、MgO層の膜厚によって、MgO層の配向性が変化することが明らかになった。例えば、Si(001)基板上にMgO層を形成したところ、MgO層の膜厚が2nm未満ではMgO層はアモルファス状態であるが、2nm以上では配向することを見出した。
【0015】
MgO層をトンネルバリア層として利用するためには、MgO層の膜厚が2nm以上の場合、抵抗が増加しデバイスパフォーマンス(速度)が著しく減少する。そこで、埋め込み型のスピンMOSFETにすることにより、半導体基板に形成した溝内の底面上に膜厚が2nmのMgO層を形成した場合、溝内の側壁には膜厚が2nmより薄いMgO層を形成することができる。このように形成されたMgO層を、トンネルバリアとして利用する。
【0016】
配向したMgO層上には、規則度の高い結晶構造を有するホイスラー合金を形成できる。これにより、スピン分極率の高いホイスラー合金を半導体基板上に形成でき、スピン注入効率の高いスピンMOSFETを実現することができる。
【0017】
以下、図面を参照して本発明の実施形態を詳細に説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0018】
[第1実施形態]
まず、本発明の第1実施形態のホイスラー合金を用いた埋め込み型スピンMOSFETについて説明する。
【0019】
図1は、第1実施形態の埋め込み型スピンMOSFETの構造を示す断面図である。
【0020】
図示するように、半導体基板11上にはゲート絶縁膜12が形成され、ゲート絶縁膜12上にはゲート電極13が形成されている。ゲート電極13の両側の半導体基板11にはソース領域及びドレイン領域が配置される溝が形成されている。
【0021】
これら溝内の底面上及び溝内のゲート電極側の側面上には、酸化層、例えば酸化マグネシウム(MgO)層14がそれぞれ形成されている。溝内のMgO層14上には、ホイスラー合金層15がそれぞれ形成されている。これらホイスラー合金層15はソース領域、ドレイン領域をそれぞれ構成する。すなわち、ゲート電極13の両側の半導体基板11内には、ゲート電極13下のチャネル領域を挟むように、MgO層14及びホイスラー合金層15がそれぞれ形成されている。ホイスラー合金層15は、B2またはL21構造を有する。溝内の底面下の半導体基板11、及び溝内のゲート電極側の側面近傍の半導体基板11には、キャリアが電子の場合はn+領域18が形成され、またキャリアがホールの場合はp+領域18が形成されている。さらに、ゲート電極13上にはシリコン酸化膜16が形成され、ゲート電極13の側面には側壁絶縁膜17が形成されている。
【0022】
ここで、半導体基板上にMgO層を膜厚2nm以上形成すると、配向したMgO層が得られる。これを用いるために、溝内の底面上にMgO層14を膜厚2nm以上形成する。これにより、MgO層14上に規則度の高い構造を持つホイスラー合金層15を形成することが可能となり、スピン分極率の高いホイスラー合金層15が形成できる。
【0023】
また、溝内のゲート電極13側の側面上に形成されたMgO層14Aの膜厚は、2nm未満であり、溝内の底面上に形成されたMgO層14より膜厚が薄い。MgO層の形成にスパッタ装置や蒸着装置を用いることにより、溝内の底面上にMgO層14を膜厚2nm以上形成した場合でも、溝内の側面上には膜厚が2nm未満のMgO層(トンネルバリア層)14Aを形成することが可能となる。
【0024】
トンネル障壁を有するトンネルバリア層としてのMgO層は、0.4nm以上、2nm未満の膜厚で利用することができ、この範囲において形成されたMgO層を用いると良い。この範囲を超えた場合、MgO層はトンネルバリア層として機能せず、スピンが伝導しないことを我々は見出した。また特に、トンネルバリア層として、(001)配向したMgO層14Aを用いると、スピンフィルター効果を用いることができるためより好ましい。
【0025】
なお、第1実施形態では、MgO層を用いたが、これに限るわけではなく、CaO、SrO、BaO、TiOなどの酸化層を用いてもよい。前記酸化層は、NaCl構造を有し、かつ(001)配向した層からなる。また、n+領域またはp+領域18を形成した例を示したが、n+領域またはp+領域18は形成しなくてもよい。なお、ホイスラー合金(またはフルホイスラー合金とも言う)とは、X2YZの化学組成をもつ金属間化合物の総称であり、ここで、Xは周期表上で、Co、Fe、Ni、あるいはCu族の遷移金属元素または貴金属元素である。YはMn、V、CrあるいはTi族の遷移金属であり、Xと同じ元素種をとることもできる。ZはIII族からV族、その他II族やVI族の典型元素である。例えば、III族の元素としてはGa、Inであり、IV族の元素としてはC、Si、Geであり、V族の元素としてはAsである。
【0026】
次に、第1実施形態のスピンMOSFETの製造方法について説明する。製造方法としてはゲート電極部分を最初に形成するゲート先付けの場合と、ソース及びドレイン電極部分を形成した後にゲート電極部分を形成するゲート後付けの場合で製造方法が異なる。
【0027】
まず、図2〜図4を用いて、ゲート先付けの場合について説明する。
【0028】
半導体基板11にイオン注入法及びアニールを用いてチャネル領域を形成した後、半導体基板11上に、例えばゲート絶縁膜としてのシリコン酸化膜12及びゲート電極としての多結晶シリコン膜13を順次形成する。このとき、多結晶シリコン膜13の表面を保護するために、例えば薄いシリコン酸化膜を形成しても良い。
【0029】
次に、半導体基板11上にレジストを塗布し、ステッパーを用いてレジストをパターニングし、図2に示すように、ソース及びドレイン領域が形成される部分の多結晶シリコン膜13、または薄いシリコン酸化膜(保護膜)16付の多結晶シリコン膜13を反応性イオンエッチング(RIE:reactive ion etching)またはミリング法により除去する。その後、レジストを剥離する。
【0030】
次に、ゲート電極13の側壁を保護するために、例えばシリコン酸化膜(または窒化膜)17をゲート電極13上及びシリコン酸化膜12上に形成する。さらに、ゲート電極13の両側の半導体基板11内に、すなわちソース及びドレイン領域が形成される部分にイオン注入法を用いて、キャリアが電子の場合はn+領域18を形成し、またキャリアがホールの場合はp+領域18を形成する。
【0031】
その後、図3に示すように、RIEによってゲート電極13の側壁以外のシリコン酸化膜17を除去し、ゲート電極13の側面に側壁絶縁膜17を形成する。さらに、RIEによって半導体基板11内のn+領域またはp+領域18を除去して溝を形成し、チャネル領域となる半導体基板11部分が突起した凸形構造を形成する。その際、n+領域またはp+領域18を結晶化させるために、イオン注入後に活性化アニール処理、または次工程のMgO層14を形成した後に活性化アニール処理を行うと良い。
【0032】
次に、図4に示すように、図3に示した構造上に、すなわちゲート電極13の両側の半導体基板11に形成された溝の底面上及び側面上、及びゲート電極13上に、スパッタ法または蒸着法によって2nm以上の膜厚となるMgO層14を形成する。さらに、MgO層14上にホイスラー合金層15を形成する。ここで、チャネル領域となる半導体基板11の両側の溝内の底面上にはMgO層14が膜厚2nm以上形成されるが、溝内の側面上、すなわちチャネル領域となる半導体基板11の側面上には膜厚が2nm未満のMgO層14Aが形成される。
【0033】
その後、レジストを塗布し、ステッパーを用いてレジストをパターニングし、エッチング法(例えば、磁性体用のRIE)またはミリング法によってゲート電極13上に形成されたホイスラー合金層15を除去する。さらに、ゲート電極13上に形成されたMgO層14及びシリコン酸化膜16をエッチング法またはミリング法によって除去する。最後に、レジストを除去する。以上の工程により、図1に示したスピンMOSFETが製造される。
【0034】
次に、図5〜図8を用いて、ゲート後付けの場合について説明する。
【0035】
半導体基板11にイオン注入法及びアニールを用いてチャネル領域を形成した後、半導体基板11上に、例えばシリコン酸化膜を形成する。さらに、半導体基板11上にレジストを塗布し、ゲート電極13が形成される領域以外のレジストをフォトエッチングによって除去する。
【0036】
その後、図5に示すように、ソース及びドレイン領域が形成される部分のシリコン酸化膜19をエッチング法またはミリング法により除去する。さらに、ソース及びドレイン領域が形成される半導体基板11をエッチング法(例えば、RIE)またはミリング法により除去して溝を形成し、チャネル領域となる半導体基板11部分が突起した凸形構造を形成する。その後、レジストを剥離する。
【0037】
次に、図5に示した構造上に、すなわち半導体基板11に形成された溝の底面上及び側面上、及びシリコン酸化膜19上に、図6に示すように、スパッタ法または蒸着法によって2nm以上の膜厚となるMgO層14を形成する。さらに、MgO層14上にホイスラー合金層15を形成する。ここで、チャネル領域となる半導体基板11の両側の溝内の底面上にはMgO層14が膜厚2nm以上形成されるが、溝内の側面上、すなわちチャネル領域となる半導体基板11の側面上には膜厚が2nm未満のMgO層14Aが形成される。また、溝内の底面下及び側面下に、ソース及びドレイン領域として、キャリアが電子の場合はn+領域を、キャリアがホールの場合はp+領域をイオン注入法により形成しても良い。さらに、n+領域またはp+領域を結晶化させるために、イオン注入後またはMgO層14を形成した後に活性化アニール処理を行うことがより好ましい。
【0038】
その後、図7に示すように、CMP(chemical mechanical polishing)によって図6に示した構造の表面を平坦化する。さらに、スパッタ法または蒸着法によって半導体基板11上及びホイスラー合金層15上に、ゲート絶縁膜としてのシリコン酸化膜12及びゲート電極としての多結晶シリコン膜13を順次形成する。
【0039】
次に、レジストを塗布し、ステッパーを用いてレジストをパターニングした後、図8に示すように、ソース及びドレイン領域が形成される部分のシリコン酸化膜12及び多結晶シリコン膜13をエッチング法(例えば、RIE)により除去する。最後に、レジストを剥離する。以上の工程により、図1に示したスピンMOSFETが製造される。
【0040】
前述した構造を有する第1実施形態では、結晶性の高いホイスラー合金層をスピンMOSFETのソース及びドレイン領域に形成することができる。これにより、スピン注入効率の高いスピンMOSFETを実現することが可能となる。また、チャネル領域の側面上に、すなわちチャネル領域(半導体基板)の側面とホイスラー合金層との間に、(001)配向したMgO層を配置することにより、スピンフィルター効果によってスピンの散乱を低減することできる。さらに、ソース及びドレイン領域を埋め込み型にすることにより、ホイスラー合金層は半導体基板11内に埋め込まれているため、スピンの伝導領域はチャネル部分のみとなるため、伝導領域が短くなり、スピンの拡散を抑制することができる。さらに、ゲート電極とホイスラー合金層との間のリーク電流を抑制することができる。
【0041】
[第2実施形態]
次に、本発明の第2実施形態のホイスラー合金を用いた埋め込み型スピンMOSFETについて説明する。第2実施形態において前記第1実施形態における構成と同様の部分には同じ符号を付す。第2実施形態は、第1実施形態においてソース領域またはドレイン領域の少なくとも一方に、ホイスラー合金層、MgO層、ホイスラー合金層の積層から形成されたMTJ構造を有するものである。
【0042】
図9は、第2実施形態の埋め込み型スピンMOSFETの構造を示す断面図である。
【0043】
第2実施形態の埋め込み型スピンMOSFETは、図9に示すように、第1実施形態のスピンMOSFETのソース領域またはドレイン領域の少なくとも一方が以下のような構造を有している。第1のMgO層14上には、第1のホイスラー合金層15Aが形成されている。第1のホイスラー合金層15A上には第2のMgO層21が形成され、第2のMgO層21上には第2のホイスラー合金層22が形成されている。第1のホイスラー合金層15A及び第2のホイスラー合金層22は、B2構造またはL21構造を有する。
【0044】
ここで、溝内のホイスラー合金層15A上に形成されたMgO層21は膜厚が2nm以上であり、溝内のゲート電極13側の側面上(ホイスラー合金層15B上)に形成されたMgO層21Aは膜厚が2nm未満である。すなわち、溝内の側面上に形成されたMgO層21Aは、溝内の底面上に形成されたMgO層21より膜厚が薄い。MgO層の形成にスパッタ装置や蒸着装置を用いることにより、溝内の底面上にMgO層21を膜厚2nm以上形成した場合でも、溝内の側面上には膜厚が2nm未満のMgO層(トンネルバリア層)21Aを形成すること可能となる。その他の構成は第1実施形態と同様である。
【0045】
トンネル障壁を有するトンネルバリア層としてのMgO層は、0.4nm以上、2nm未満の膜厚で利用することができ、この範囲において形成されたMgO層を用いると良い。この範囲を超えた場合、MgO層は抵抗が上がり、デバイスパフォーマンスが著しく低下する。
【0046】
また、MgO層21,21Aは(001)配向した層となっている。(001)配向したMgO層21Aを用いると、スピンフィルター効果を用いることができるためより好ましい。さらに、底面上のMgO層21の膜厚をMgO層21Aの膜厚に比べて厚く形成することにより、スピンの拡散長が長くなり、スピン拡散を抑制することができる。
【0047】
次に、第2実施形態のスピンMOSFETの製造方法について説明する。製造方法としてはゲート電極部分を最初に形成するゲート先付けの場合と、ソース及びドレイン電極部分を形成した後にゲート電極部分を形成するゲート後付けの場合で製造方法が異なる。
【0048】
まず、ゲート先付けの場合について説明する。
【0049】
図4に示した構造までの製造方法は、第1実施形態と同様である。図4に示したように、ホイスラー合金層15を堆積した後、レジストを塗布し、ソース領域またはドレイン領域の少なくとも一方のレジストを除去し、レジストが除去された、ソース領域またはドレイン領域の少なくとも一方のホイスラー合金層15の上層部分をエッチング法またはミリング法によって除去し、第1のホイスラー合金層15Aを形成する。その後、レジストを除去する。
【0050】
次に、スパッタ法または蒸着法によって第1のホイスラー合金層15A上に、2nm以上の膜厚となる第2のMgO層21を形成する。さらに、第2のMgO層21上に、第2のホイスラー合金層22を形成する。
【0051】
その後、レジストを塗布し、ステッパーを用いてレジストをパターニングした後、ホイスラー合金層15Aを形成した側と反対側のソース領域またはドレイン領域の第2のホイスラー合金層22及び第2のMgO層21をエッチング法(例えば、RIE)またはミリング法によって除去する。最後にレジストを剥離する。以上の工程により、図9に示したスピンMOSFETが製造される。
【0052】
次に、ゲート後付けの場合について説明する。
【0053】
図6に示した構造までの製造方法は、第1実施形態と同様である。次に、レジストを塗布し、ソース領域またはドレイン領域の少なくとも一方のレジストを除去し、レジストが除去された、ソース領域またはドレイン領域の少なくとも一方のホイスラー合金層15の上層部分をエッチング法またはミリング法によって除去し、ホイスラー合金層15Aを形成する。その後、レジストを除去する。
【0054】
次に、スパッタ法または蒸着法によってホイスラー合金層15A上に、2nm以上の膜厚となる第2のMgO層21を形成する。さらに、第2のMgO層21上に、第2のホイスラー合金層22を形成する。
【0055】
次に、レジストを塗布し、ホイスラー合金層15A上以外の領域のレジストをフォトエッチングにより除去し、ホイスラー合金層15C上以外の領域の第2のホイスラー合金層22及び第2のMgO層21をエッチング法(例えば、RIE)またはミリング法によって除去する。その後、レジストを剥離する。
【0056】
次に、図10に示すように、CMPによって半導体基板11上の表面を平坦化し、スパッタ法または蒸着法によって半導体基板11上及びホイスラー合金層15,22上にゲート絶縁膜としてのシリコン酸化膜12及びゲート電極としての多結晶シリコン膜13を順次形成する。
【0057】
次に、レジストを塗布し、ゲート電極上以外のレジストを除去した後、図11に示すように、ソース及びドレイン領域が形成される部分のシリコン酸化膜12及び多結晶シリコン膜13をエッチング法(例えば、RIE)またはミリング法により除去する。最後に、レジストを剥離する。以上の工程により、図9に示したスピンMOSFETが製造される。
【0058】
前述した構造を有する第2実施形態では、ソース電極またはドレイン電極の少なくとも一方に付加された第1のホイスラー合金層15A/第2のMgO層21/第2のホイスラー合金層22からなる磁気抵抗効果によって、スピン注入効率の高いスピンMOSFETを実現することが可能となる。その他の効果は前述した第1実施形態と同様である。
【0059】
以上に説明した各実施形態においては、半導体基板の材料として、少なくとも表面にSi単結晶、Ge単結晶、GaAs単結晶、Si−Ge単結晶を有する基板またはSOI(Silicon on Insulator)基板を用いてもよい。また、トンネルバリア層としては、NaCl構造を有する、MgO、CaO、SrO、BaO、TiOなどの酸化物が用いられる。高いTMR比を発生させるためには、バンド構造上、分極した伝導バンド(Δ1バンド)の存在が必要であり、そのような観点からNaCl構造を有するMgO、CaO、SrO、BaO、TiOなどが好ましい。
【0060】
以下、実施例を参照して本発明の実施形態をさらに詳細に説明する。
【0061】
(実施例1)
本発明の実施例1として、図12に示すように、Si(001)基板11上に膜厚の異なるMgO層14をそれぞれ作製した。作製には超高真空スパッタ装置を用いた。図12は、実施例1として作製した構造の断面図である。
【0062】
積層した実施例1の構造において、MgO層14の膜厚が1nm、2nm、3nmの場合について電子線回折法により反射高速電子回折(RHEED;Reflection High-Energy Electron Diffraction)像(以下、RHEEDパターン)をそれぞれ観察した。図13(c)に膜厚が1nmの場合、図13(b)に膜厚が2nmの場合、図13(a)に膜厚が3nmの場合の観察結果をそれぞれ示す。図13(c)に示すように、MgO層14の膜厚が1nmの場合ではアモルファス状となっており、図13(b),図13(a)に示すように、膜厚が2nmと3nmの場合では、配向したRHEEDパターンが得られていることがわかる。
【0063】
従って、実施例1から、Si基板11上にMgO層14を形成したとき、MgO層14の膜厚が2nm以上で配向することがわかった。よって、配向したMgO層14をSi基板11上に形成するためには、MgO層14を膜厚2nm以上形成する必要があることがわかった。
【0064】
(実施例2)
本発明の実施例2として、図14に示すように、Si(001)基板11上に膜厚が1nmのMgO層14を形成した後、MgO層14上にホイスラー合金層15を膜厚30nm形成した構造を作製した。ホイスラー合金層15としては、Co2Fe(Al0.5Si0.5)を用い、超高真空スパッタ装置によって作製した。作製後に、400℃及び500℃のアニール処理を行った。図14は、実施例2として作製した構造の断面図である。
【0065】
実施例2の構造において、X線回折による結晶構造の評価を行った。2θ=30〜40°のときの結果を図15に示す。図15中の挿入図は2θ=60〜70°のときの結果である。
【0066】
図15より、ホイスラー合金層のピークが観測されていなことから、ホイスラー合金層15はアモルファスまたは微結晶状態となっていることがわかった。従って、配向していないMgO層14上では、結晶性の高いホイスラー合金層15は形成されないことがわかった。
【0067】
(実施例3)
本発明の実施例3として、図16に示すように、Si(001)基板11上に膜厚が5nmの配向したMgO層14を形成した後、MgO層14上にホイスラー合金層15を膜厚30nm形成した構造を作製した。ホイスラー合金層15としては、Co2Fe(Al0.5Si0.5)を用い、超高真空スパッタ装置によって作製した。図16は、実施例3として作製した構造の断面図である。
【0068】
実施例3の構造において、400℃でアニール処理を行った場合と、アニール処理を行わない場合のX線回折による結晶構造の評価を行った。2θ=30〜40°のときの結果を図17に示す。図17中の挿入図は2θ=60〜70°のときの結果である。図17より、ホイスラー合金層の(002)ピーク及び(004)ピークが観測されていることから、ホイスラー合金層15はB2構造またはL21構造の結晶性を有していることがわかった。
【0069】
従って、実施例3から、Si基板上に、配向したMgO層を形成することで、結晶性の高いホイスラー合金層を形成できることが明らかとなった。言い換えると、Si基板上に結晶性の高いホイスラー合金を形成するためには、配向したMgO層を形成する必要があることがわかった。
【0070】
また、GaAs基板及びGe基板を用いて実施例2の構造を作製したところ、同様の結果が得られた。よって、GaAs基板及びGe基板を用いた場合にも、結晶性の高いホイスラー合金層を形成するためには、GaAs基板及びGe基板上に配向したMgO層を形成することが必要であることがわかった。
【0071】
(実施例4)
本発明の実施例4として、図1及び図9に示したスピンMOSFETを作製した。作製方法は第1、第2実施形態で記述した通りである。ホイスラー合金層としては、Co2Fe(Al0.5Si0.5)を用い、超高真空スパッタ装置によって作製した。
【0072】
作製したスピンMOSFETを評価したところ、溝内の側面上に形成されたMgO層の膜厚は底面上に形成されたMgO層の膜厚より薄く、側面上のMgO層の膜厚は0.4nm以上、2.0nm未満であることがわかった。また、スピンMOSFETのデバイス特性を評価したところ、側面上のMgO層は膜厚が薄いため、面積抵抗(RA;resistance area)は10Ωμm2以下と小さく、動作速度の低下をもたらさないことがわかった。また、TMR比を評価したところ、75%が観測され好ましい結果が得られた。
【0073】
本発明の実施形態は、スピン分極率の高いホイスラー合金を半導体基板上に形成するために、最良の積層構造を提案し、さらにこれによりホイスラー合金を用いたスピンデバイスの実現を提案するものである。
【0074】
前述した各実施形態においては、半導体基板の材料として、Si、Ge、GaAsからなる基板の他、SiがSiO2などの上に積層されたSOI基板、GeがSi、SiGe、SiO2、GeO2などの上に積層された基板、GaAsがSi、Ge、SiGe、SiO2などの上に積層された基板などを用いることが可能である。
【0075】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【0076】
11…半導体基板、12…ゲート絶縁膜、13…ゲート電極、14,14A…酸化マグネシウム(MgO)層、15,15A,15B…ホイスラー合金層、16…シリコン酸化膜(保護膜)、17…側壁絶縁膜、18…n+領域(p+領域)、19…シリコン酸化膜、21,21A…酸化マグネシウム(MgO)層、22…ホイスラー合金層。
【特許請求の範囲】
【請求項1】
半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の少なくとも一方は、
前記半導体基板に設けられた前記溝内の底面上及び前記溝内の前記ゲート電極側の側面上に形成された酸化層と、
前記溝内の前記酸化層上に形成されたホイスラー合金層とを具備し、
前記側面上に形成された前記酸化層は前記底面上に形成された前記酸化層より膜厚が薄いことを特徴とするスピントランジスタ。
【請求項2】
前記酸化層は、NaCl構造を有し、かつ(001)配向した膜であることを特徴とする請求項1に記載のスピントランジスタ。
【請求項3】
前記酸化層は、酸化マグネシウムを含むことを特徴とする請求項1または2に記載のスピントランジスタ。
【請求項4】
半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の一方は、
前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第1酸化層と、
前記溝内の前記第1酸化層上に形成された第1ホイスラー合金層とを具備し、
前記側面上に形成された前記第1酸化層は前記底面上に形成された前記第1酸化層より膜厚が薄いことを特徴とし、
前記ソース電極及びドレイン電極の他方は、
前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第2酸化層と、
前記溝内の前記第2酸化層上に形成された第2ホイスラー合金層と、
前記溝内の前記第2ホイスラー合金層の底面上及び側面上に形成された第3酸化層と、
前記溝内の前記第3酸化層上に形成された第3ホイスラー合金層とを具備し、
前記溝内の前記側面上に形成された前記第2酸化層は前記底面上に形成された前記第2酸化層より膜厚が薄く、前記第2ホイスラー合金層の前記側面上に形成された第3酸化層は前記底面上に形成された第3酸化層より膜厚が薄いことを特徴とするスピントランジスタ。
【請求項5】
前記第1,第2,第3酸化層は、NaCl構造を有し、かつ(001)配向した膜であることを特徴とする請求項4に記載のスピントランジスタ。
【請求項6】
前記第1,第2,第3酸化層は、酸化マグネシウムを含むことを特徴とする請求項4または5に記載のスピントランジスタ。
【請求項7】
前記半導体基板は、Si、Ge、GaAsの少なくともいずれかを表面に含むことを特徴とする請求項1乃至6のいずれかに記載のスピントランジスタ。
【請求項1】
半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の少なくとも一方は、
前記半導体基板に設けられた前記溝内の底面上及び前記溝内の前記ゲート電極側の側面上に形成された酸化層と、
前記溝内の前記酸化層上に形成されたホイスラー合金層とを具備し、
前記側面上に形成された前記酸化層は前記底面上に形成された前記酸化層より膜厚が薄いことを特徴とするスピントランジスタ。
【請求項2】
前記酸化層は、NaCl構造を有し、かつ(001)配向した膜であることを特徴とする請求項1に記載のスピントランジスタ。
【請求項3】
前記酸化層は、酸化マグネシウムを含むことを特徴とする請求項1または2に記載のスピントランジスタ。
【請求項4】
半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の一方は、
前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第1酸化層と、
前記溝内の前記第1酸化層上に形成された第1ホイスラー合金層とを具備し、
前記側面上に形成された前記第1酸化層は前記底面上に形成された前記第1酸化層より膜厚が薄いことを特徴とし、
前記ソース電極及びドレイン電極の他方は、
前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第2酸化層と、
前記溝内の前記第2酸化層上に形成された第2ホイスラー合金層と、
前記溝内の前記第2ホイスラー合金層の底面上及び側面上に形成された第3酸化層と、
前記溝内の前記第3酸化層上に形成された第3ホイスラー合金層とを具備し、
前記溝内の前記側面上に形成された前記第2酸化層は前記底面上に形成された前記第2酸化層より膜厚が薄く、前記第2ホイスラー合金層の前記側面上に形成された第3酸化層は前記底面上に形成された第3酸化層より膜厚が薄いことを特徴とするスピントランジスタ。
【請求項5】
前記第1,第2,第3酸化層は、NaCl構造を有し、かつ(001)配向した膜であることを特徴とする請求項4に記載のスピントランジスタ。
【請求項6】
前記第1,第2,第3酸化層は、酸化マグネシウムを含むことを特徴とする請求項4または5に記載のスピントランジスタ。
【請求項7】
前記半導体基板は、Si、Ge、GaAsの少なくともいずれかを表面に含むことを特徴とする請求項1乃至6のいずれかに記載のスピントランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2010−186875(P2010−186875A)
【公開日】平成22年8月26日(2010.8.26)
【国際特許分類】
【出願番号】特願2009−30130(P2009−30130)
【出願日】平成21年2月12日(2009.2.12)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度独立行政法人新エネルギー・産業技術総合開発機構「ナノテクノロジープログラム/ナノテク・先端部材実用化研究開発/高スピン偏極率材料を用いたスピンMOSFETの研究開発」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年8月26日(2010.8.26)
【国際特許分類】
【出願日】平成21年2月12日(2009.2.12)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度独立行政法人新エネルギー・産業技術総合開発機構「ナノテクノロジープログラム/ナノテク・先端部材実用化研究開発/高スピン偏極率材料を用いたスピンMOSFETの研究開発」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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