タイミング発生回路、半導体試験装置および半導体試験方法ならびに半導体デバイス
【課題】１つのエッジ発生回路で複数のエッジクロックの出力を行うことを可能とするタイミング発生回路を提供する。
【解決手段】エッジクロック１１を出力するタイミング発生回路１００であって、複数のカウンタと、複数のカウンタにそれぞれ個別の設定データを出力するタイミングデータ演算部１１０と、複数のカウンタから出力された一致検出信号に基づいて、複数のカウンタから出力されたタイミングデータを選択し、１系統の一致検出信号１４とタイミングデータ１５として出力するエッジ発生制御回路１３０と、エッジ発生制御回路１３０から出力された一致検出信号１４とタイミングデータ１５に基づいてエッジクロック１１を発生するエッジ発生回路１４０とを有し、１つのエッジ発生回路１４０によって複数のエッジクロック１１を出力する。
【解決手段】エッジクロック１１を出力するタイミング発生回路１００であって、複数のカウンタと、複数のカウンタにそれぞれ個別の設定データを出力するタイミングデータ演算部１１０と、複数のカウンタから出力された一致検出信号に基づいて、複数のカウンタから出力されたタイミングデータを選択し、１系統の一致検出信号１４とタイミングデータ１５として出力するエッジ発生制御回路１３０と、エッジ発生制御回路１３０から出力された一致検出信号１４とタイミングデータ１５に基づいてエッジクロック１１を発生するエッジ発生回路１４０とを有し、１つのエッジ発生回路１４０によって複数のエッジクロック１１を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイコンなどの半導体デバイスをテストする半導体試験装置および半導体試験方法ならびにテストの対象となる半導体デバイスに関し、特に、半導体試験装置におけるタイミング発生回路に適用して有効な技術に関するものである。
【背景技術】
【０００２】
以下に、本発明者によって検討された、半導体試験装置の概要について図８〜図１１を用いて説明する。図８は、半導体試験装置の全体構成を示すブロック図である。半導体試験装置１は、任意のタイミングでエッジクロック１１を出力するタイミング発生回路１００、パターンデータ２１を出力するパターン発生回路２００、試験波形３１を出力する波形整形回路３００、試験対象デバイス５００からの応答信号５１と期待値（パターンデータ２１）とを比較し、試験対象デバイス５００の良否を判定する論理値判定回路４００を有する構成となっている。
【０００３】
図９は、半導体試験装置１の動作の例を示す動作チャートである。タイミング発生回路１００からのテスト周期信号１２が１００ｎｓ、５００ｎｓであり、印加用エッジクロック１１−１（ｔ１、ｔ２）、判定用エッジクロック１１−２（ｔ３）がそれぞれ図９に示すタイミングで出力され、パターン発生回路２００からのパターンデータ（試験波形２１−１、期待値２１−２）がそれぞれ図９に示すような場合であるとする。
【０００４】
この場合、波形整形回路３００からの試験波形３１は、タイミング発生回路１００の印加用エッジクロック１１−１のタイミングで出力され、論理値判定回路４００では、試験対象デバイス５００からの応答信号５１とパターン発生回路２００からの期待値２１−２を、タイミング発生回路１００の判定用エッジクロック１１−２のタイミングで比較し、試験対象デバイス５００の良否判定を行う。
【０００５】
図１０は、半導体試験装置１におけるタイミング発生回路１００の構成例を示すブロック図である。タイミング発生回路１００は、カウンタａ（１２０ａ）、ｂ（１２０ｂ）に設定データａ（１３ａ）、ｂ（１３ｂ）をそれぞれ出力するタイミングデータ演算部１１０と、一致検出信号ａ（１４ａ）とタイミングデータａ（１５ａ）、一致検出信号ｂ（１４ｂ）とタイミングデータｂ（１５ｂ）をそれぞれ出力するカウンタａ（１２０ａ）、ｂ（１２０ｂ）と、エッジクロックａ（１１ａ）、ｂ（１１ｂ）をそれぞれ出力するエッジ発生回路ａ（１４０ａ）、ｂ（１４０ｂ）とを有する構成となっている。複数のエッジクロック１１を発生させるためには、複数のエッジ発生部（カウンタ、エッジ発生回路）が必要である。
【０００６】
図１１は、半導体試験装置１におけるタイミング発生回路１００のタイミングチャートの例である。一致検出信号ａ（１４ａ）が図１１に示すタイミングで出力されており、タイミングデータａ（１５ａ）の遅延時間が例えばｅ１ｔｄであるとした場合、エッジクロックａ（１１ａ）は、タイミングデータａ（１５ａ）のｅ１ｔｄの遅延時間分だけ遅延して出力される。
【０００７】
同様に、一致検出信号ｂ（１４ｂ）が図１１に示すタイミングで出力されており、タイミングデータｂ（１５ｂ）の遅延時間が例えばｅ２ｔｄであるとした場合、エッジクロックｂ（１１ｂ）は、タイミングデータｂ（１５ｂ）のｅ２ｔｄの遅延時間分だけ遅延して出力される。このように、半導体試験装置１におけるタイミング発生回路１００で複数のエッジクロック１１を発生させるためには、複数のエッジ発生部（カウンタ、エッジ発生回路）が必要である。
【０００８】
１つのエッジ発生部で２つのエッジクロックを発生させる技術として、特開２０００−１０１４０４号公報（特許文献１）に記載されている技術がある。特許文献１に記載されている可変遅延回路では、所定の遅延間隔以上離れた２つのパルスを発生させる遅延設定データＡ、Ｂを受けて、１系統の可変遅延手段を用いて、可変遅延手段の各ビット毎に動的にＡ、Ｂ両方の遅延設定データを切り替えながら、Ａ、Ｂ両方に対応した遅延量でそれぞれ遅延させた２つのパルス信号を発生可能とする。
【特許文献１】特開２０００−１０１４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１に記載された技術では、３つ以上の複数のエッジクロックを発生させるためには、複数のエッジ発生部（カウンタ、エッジ発生回路）が必要となるため、回路規模が増大してしまう。さらに、その場合は複数のエッジ発生回路で複数のエッジクロックを個別に出力することになるため、エッジクロック間でのタイミング精度が低下してしまう。
【００１０】
そこで、本発明の目的は、１つのエッジ発生回路で複数のエッジクロックの出力を行うことを可能とするタイミング発生回路および当該タイミング発生回路を有する半導体試験装置、半導体試験方法、ならびに当該タイミング発生回路を有する半導体デバイスを提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の代表的な実施の形態によるタイミング発生回路は、設定データに基づいて一致検出信号とタイミングデータを出力する複数のカウンタと、複数のカウンタにそれぞれ個別の設定データを出力するタイミングデータ演算部と、複数のカウンタから出力された一致検出信号に基づいて、複数のカウンタから出力されたタイミングデータを選択し、１系統の一致検出信号とタイミングデータとして出力するエッジ発生制御回路と、エッジ発生制御回路から出力された一致検出信号とタイミングデータに基づいてエッジクロックを発生する可変遅延回路を備えたエッジ発生回路とを有し、１つのエッジ発生回路によって複数のエッジクロックを出力することを特徴とするものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
本発明の代表的な実施の形態によれば、１つのエッジ発生回路で１テスト周期中に複数のエッジクロックを出力することができる。また、エッジ発生回路数が少なくなることにより、タイミング発生回路および半導体試験装置の回路規模を小さくすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
＜実施の形態１＞
図１は、本発明の実施の形態１である半導体試験装置におけるタイミング発生回路の構成例を示した図である。タイミング発生回路１００は、カウンタａ（１２０ａ）、ｂ（１２０ｂ）に設定データａ（１３ａ）、ｂ（１３ｂ）をそれぞれ出力するタイミングデータ演算部１１０と、一致検出信号ａ（１４ａ）とタイミングデータａ（１５ａ）、一致検出信号ｂ（１４ｂ）とタイミングデータｂ（１５ｂ）をそれぞれ出力するカウンタａ（１２０ａ）、ｂ（１２０ｂ）とを有する。
【００１８】
また、カウンタａ（１２０ａ）、ｂ（１２０ｂ）からの一致検出信号ａ（１４ａ）とタイミングデータａ（１５ａ）、および一致検出信号ｂ（１４ｂ）とタイミングデータｂ（１５ｂ）を制御して、一致検出信号１４とタイミングデータ１５を出力するエッジ発生制御回路１３０と、一致検出信号１４とタイミングデータ１５からエッジクロック１１を出力するエッジ発生回路１４０とを有し、１つのエッジ発生回路１４０で複数のエッジクロック１１の出力を行う。
【００１９】
なお、本実施の形態では、２つのカウンタａ（１２０ａ）、ｂ（１２０ｂ）を有して２つのエッジクロック１１を出力する構成を例としているが、３つ以上のカウンタを有して３つ以上のエッジクロック１１を出力する構成であっても構わない。ｎ個のエッジクロック１１を出力する場合には、エッジ発生制御回路１３０はｎ倍速以上の速度で動作する必要がある。
【００２０】
以下、タイミング発生回路１００における動作について図２を用いて説明する。図２は、本実施の形態におけるタイミング発生回路１００のタイミングチャートの例である。一致検出信号ａ（１４ａ）が図２に示すタイミングで出力されており、タイミングデータａ（１５ａ）の遅延時間が例えばｅ１ｔｄであり、また、一致検出信号ｂ（１４ｂ）が図２に示すタイミングで出力されており、タイミングデータｂ（１５ｂ）の遅延時間が例えばｅ２ｔｄであるとする。
【００２１】
これらをエッジ発生制御回路１３０で制御することによって、図２に示す一致検出信号１４とタイミングデータ１５の波形が得られる。これにより、タイミングデータａ（１５ａ）のｅ１ｔｄの遅延時間分だけ遅延されたエッジクロックと、タイミングデータｂ（１５ｂ）のｅ２ｔｄの遅延時間分だけ遅延されたエッジクロックの２つのエッジクロックを、１つのエッジ発生回路１４０からエッジクロック１１として出力することができる。
【００２２】
図３は、本実施の形態におけるエッジ発生制御回路１３０とエッジ発生回路１４０の構成例を示した図である。エッジ発生制御回路１３０は、一致検出信号ａ（１４ａ）と一致検出信号ｂ（１４ｂ）との論理和を取得することにより一致検出信号１４を発生し、エッジ発生回路１４０に出力する。また、一致検出信号ａ（１４ａ）と一致検出信号ｂ（１４ｂ）における一致検出信号あり・なしを示す値（例えば“１”があり、“０”がなし）によりタイミングデータａ（１５ａ）もしくはタイミングデータｂ（１５ｂ）を選択してエッジ発生回路１４０にタイミングデータ１５として出力する。
【００２３】
エッジ発生回路１４０は、エッジ発生制御回路１３０からの一致検出信号１４からパルス化手段１４１によりパルス信号１７を発生し、可変遅延回路１４２に出力する。可変遅延回路１４２は、パルス信号１７とエッジ発生制御回路１３０からのタイミングデータ１５により、パルス信号１７をタイミングデータ１５に設定された遅延時間分だけ遅延させてエッジクロック１１を発生して出力する。
【００２４】
図４は、本実施の形態におけるエッジ発生制御回路１３０の選択テーブルの例を示した図である。一致検出信号ａ（１４ａ）が例えば一致検出信号なしを意味する“０”で、一致検出信号ｂ（１４ｂ）が例えば一致検出信号なしを意味する“０”の場合には、タイミングデータ１５として例えば“０”を出力し、一致検出信号ａ（１４ａ）が例えば一致検出信号ありを意味する“１”で、一致検出信号ｂ（１４ｂ）が例えば一致検出信号なしを意味する“０”の場合には、タイミングデータ１５としてタイミングデータａ（１５ａ）を選択して出力する。
【００２５】
また、一致検出信号ａ（１４ａ）が例えば一致検出信号なしを意味する“０”で、一致検出信号ｂ（１４ｂ）が例えば一致検出信号ありを意味する“１”の場合には、タイミングデータ１５としてタイミングデータｂ（１５ｂ）を選択して出力し、一致検出信号ａ（１４ａ）が例えば一致検出信号ありを意味する“１”で、一致検出信号ｂ（１４ｂ）が例えば一致検出信号あり“１”の場合には、エラー１６として例えば“１”を出力する。エラーとは、一致検出信号ａ（１４ａ）と一致検出信号ｂ（１４ｂ）が重なってくることを禁止することを意味している。
【００２６】
以上のように、タイミング発生回路１００において、カウンタａ（１４ａ）、ｂ（１４ｂ）とエッジ発生回路１４０との間にエッジ発生制御回路１３０を設けたことにより、１つのエッジ発生回路１４０で１テスト周期中に複数のエッジクロック１１の出力を行うことができる。また、エッジ発生回路１４０の回路数の削減により、タイミング発生回路１００および半導体試験装置１の回路規模を小さくすることができる。また、１つのエッジ発生回路１４０で複数のエッジクロック１１を出力しているため、エッジクロック１１の間での相対的なタイミング精度が向上する。
【００２７】
＜実施の形態２＞
図５は、本発明の実施の形態２である半導体試験装置におけるタイミング発生回路の構成例を示した図である。半導体試験装置１において、タイミング発生回路１００は、カウンタ１２０に複数系統分の設定データ１３を出力するタイミングデータ演算部１１０と、複数系統分の設定データ１３から１系統の一致検出信号１４とタイミングデータ１５を出力するカウンタ１２０と、一致検出信号１４とタイミングデータ１５からエッジクロック１１を発生するエッジ発生回路１４０とを有し、１つのエッジ発生回路１４０で複数のエッジクロック１１の出力を行う。
【００２８】
以下、タイミング発生回路１００における動作について図６を用いて説明する。図６は、本実施の形態におけるタイミング発生回路１００のタイミングチャートの例である。図６では、テスト周期中に３つのエッジクロック１１を出力する場合を例として説明する。動作クロック、基準カウンタが図６に示すように動作しており、タイミングデータ演算部１１０からの複数系統分の設定データ１３−１（４ｎｓ以上）、および複数系統分の設定データ１３−２（４ｎｓ未満）が図６に示すような状況であるものとする。
【００２９】
この場合、カウンタ１２０は、動作クロックの立ち上がりで基準カウンタの値と設定データ１３−１（４ｎｓ以上）の値とを比較し、等しい場合に一致検出信号１４を出力する。このようにすることで、複数系統分の設定データ１３−１（４ｎｓ以上）、および複数系統分の設定データ１３−２（４ｎｓ未満）を１系統の一致検出信号１４で出力することが可能となる。エッジ発生回路１４０では、カウンタ１２０からの一致検出信号１４でタイミングデータ１５を選択し、ここに設定された時間を遅延時間としてエッジクロック１１を発生して出力する。
【００３０】
以上のように、タイミング発生回路１００において、複数系統分の設定データ１３から１系統の一致検出信号１４とタイミングデータ１５を発生するカウンタ１２０と、エッジ発生回路１４０とを有する構成とすることにより、１つのエッジ発生回路１４０で複数のエッジクロック１１の出力を行うことができる。また、実施の形態１と同様に、タイミング発生回路１００および半導体試験装置１の回路規模を小さくすることができる。また、１つのエッジ発生回路１４０で複数のエッジクロック１１を出力しているため、エッジクロック１１の間での相対的なタイミング精度が向上する。
【００３１】
＜実施の形態３＞
図８に示す半導体試験装置１では、試験対象デバイス５００との接続には通常はケーブルを用いるため、半導体試験装置１が低速の場合には信号劣化する場合がある。
【００３２】
図７は、上述の信号劣化を解決するための、本発明の実施の形態３である半導体試験装置および試験対象デバイスの構成例を示した図である。半導体試験装置１は、タイミングデータ２２とパターンデータ２１を出力するパターン発生回路２００を有する。試験対象デバイス５００は、試験対象回路５１０の他に、実施の形態１もしくは実施の形態２のものと同様であり、任意のタイミングで複数のエッジクロック１１を出力するタイミング発生回路１００、および試験波形３１を出力する波形整形回路３００と、試験対象回路５１０からの応答信号５１とパターン発生回路２００からのパターンデータ２１（期待値）とを比較し、試験対象デバイス５００の良否を判定する論理値判定回路４００を有する構成となっている。
【００３３】
この半導体試験装置１内のパターン発生回路２００と試験対象デバイス５００とを信号ピン５２０で接続し、試験対象デバイス５００のテストを行う。
【００３４】
以上のように、実施の形態１もしくは実施の形態２のものと同様のタイミング発生回路１００を用いることで、タイミング発生回路１００の回路規模を小さくすることができるため、試験対象デバイス５００の回路規模に大きな影響を与えることなくタイミング発生回路１００自体を試験対象デバイス５００に搭載することが可能となる。これにより、半導体試験装置におけるケーブルによる接続が不要となるため信号劣化を抑制し、タイミング精度が向上することによって実速度に近い環境でのテストを実現することができる。
【００３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００３６】
本発明は、マイコンなどの半導体デバイスをテストする半導体試験装置のタイミング発生回路、および半導体試験装置、半導体試験方法ならびにテストの対象となる半導体デバイスに利用可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１である半導体試験装置におけるタイミング発生回路の構成例を示した図である。
【図２】本発明の実施の形態１におけるタイミング発生回路のタイミングチャートの例である。
【図３】本発明の実施の形態１におけるエッジ発生制御回路とエッジ発生回路の構成例を示した図である。
【図４】本発明の実施の形態１におけるエッジ発生制御回路の選択テーブルの例を示した図である。
【図５】本発明の実施の形態２である半導体試験装置におけるタイミング発生回路の構成例を示した図である。
【図６】本発明の実施の形態２におけるタイミング発生回路のタイミングチャートの例である。
【図７】本発明の実施の形態３である半導体試験装置および試験対象デバイスの構成例を示した図である。
【図８】本発明者によって検討された半導体試験装置の全体構成を示すブロック図である。
【図９】図８の半導体試験装置の動作の例を示す動作チャートである。
【図１０】図８の半導体試験装置におけるタイミング発生回路の構成例を示すブロック図である。
【図１１】図８の半導体試験装置におけるタイミング発生回路のタイミングチャートの例である。
【符号の説明】
【００３８】
１…半導体試験装置、
１１…エッジクロック、１１−１…印加用エッジクロック、１１−２…判定用エッジクロック、１１ａ…エッジクロックａ、１１ｂ…エッジクロックｂ、１２…テスト周期信号、１３…設定データ、１３ａ…設定データａ、１３ｂ…設定データｂ、１３−１…設定データ（４ｎｓ以上）、１３−２…設定データ（４ｎｓ未満）、１４…一致検出信号、１４ａ…一致検出信号ａ、１４ｂ…一致検出信号ｂ、１５…タイミングデータ、１５ａ…タイミングデータａ、１５ｂ…タイミングデータｂ、１６…エラー、１７…パルス信号、１８…動作クロック、２１…パターンデータ、２１−１…パターンデータ（試験波形）、２１−２…パターンデータ（期待値）、２２…タイミングデータ、３１…試験波形、５１…応答信号、
１００…タイミング発生回路、１１０…タイミングデータ演算部、１２０…カウンタ、１２０ａ…カウンタａ、１２０ｂ…カウンタｂ、１３０…エッジ発生制御回路、１４０…エッジ発生回路、１４０ａ…エッジ発生回路ａ、１４０ｂ…エッジ発生回路ｂ、１４１…パルス化手段、１４２…可変遅延回路、２００…パターン発生回路、３００…波形整形回路、４００…論理値判定回路、５００…試験対象デバイス、５１０…試験対象回路、５２０…信号ピン。
【技術分野】
【０００１】
本発明は、マイコンなどの半導体デバイスをテストする半導体試験装置および半導体試験方法ならびにテストの対象となる半導体デバイスに関し、特に、半導体試験装置におけるタイミング発生回路に適用して有効な技術に関するものである。
【背景技術】
【０００２】
以下に、本発明者によって検討された、半導体試験装置の概要について図８〜図１１を用いて説明する。図８は、半導体試験装置の全体構成を示すブロック図である。半導体試験装置１は、任意のタイミングでエッジクロック１１を出力するタイミング発生回路１００、パターンデータ２１を出力するパターン発生回路２００、試験波形３１を出力する波形整形回路３００、試験対象デバイス５００からの応答信号５１と期待値（パターンデータ２１）とを比較し、試験対象デバイス５００の良否を判定する論理値判定回路４００を有する構成となっている。
【０００３】
図９は、半導体試験装置１の動作の例を示す動作チャートである。タイミング発生回路１００からのテスト周期信号１２が１００ｎｓ、５００ｎｓであり、印加用エッジクロック１１−１（ｔ１、ｔ２）、判定用エッジクロック１１−２（ｔ３）がそれぞれ図９に示すタイミングで出力され、パターン発生回路２００からのパターンデータ（試験波形２１−１、期待値２１−２）がそれぞれ図９に示すような場合であるとする。
【０００４】
この場合、波形整形回路３００からの試験波形３１は、タイミング発生回路１００の印加用エッジクロック１１−１のタイミングで出力され、論理値判定回路４００では、試験対象デバイス５００からの応答信号５１とパターン発生回路２００からの期待値２１−２を、タイミング発生回路１００の判定用エッジクロック１１−２のタイミングで比較し、試験対象デバイス５００の良否判定を行う。
【０００５】
図１０は、半導体試験装置１におけるタイミング発生回路１００の構成例を示すブロック図である。タイミング発生回路１００は、カウンタａ（１２０ａ）、ｂ（１２０ｂ）に設定データａ（１３ａ）、ｂ（１３ｂ）をそれぞれ出力するタイミングデータ演算部１１０と、一致検出信号ａ（１４ａ）とタイミングデータａ（１５ａ）、一致検出信号ｂ（１４ｂ）とタイミングデータｂ（１５ｂ）をそれぞれ出力するカウンタａ（１２０ａ）、ｂ（１２０ｂ）と、エッジクロックａ（１１ａ）、ｂ（１１ｂ）をそれぞれ出力するエッジ発生回路ａ（１４０ａ）、ｂ（１４０ｂ）とを有する構成となっている。複数のエッジクロック１１を発生させるためには、複数のエッジ発生部（カウンタ、エッジ発生回路）が必要である。
【０００６】
図１１は、半導体試験装置１におけるタイミング発生回路１００のタイミングチャートの例である。一致検出信号ａ（１４ａ）が図１１に示すタイミングで出力されており、タイミングデータａ（１５ａ）の遅延時間が例えばｅ１ｔｄであるとした場合、エッジクロックａ（１１ａ）は、タイミングデータａ（１５ａ）のｅ１ｔｄの遅延時間分だけ遅延して出力される。
【０００７】
同様に、一致検出信号ｂ（１４ｂ）が図１１に示すタイミングで出力されており、タイミングデータｂ（１５ｂ）の遅延時間が例えばｅ２ｔｄであるとした場合、エッジクロックｂ（１１ｂ）は、タイミングデータｂ（１５ｂ）のｅ２ｔｄの遅延時間分だけ遅延して出力される。このように、半導体試験装置１におけるタイミング発生回路１００で複数のエッジクロック１１を発生させるためには、複数のエッジ発生部（カウンタ、エッジ発生回路）が必要である。
【０００８】
１つのエッジ発生部で２つのエッジクロックを発生させる技術として、特開２０００−１０１４０４号公報（特許文献１）に記載されている技術がある。特許文献１に記載されている可変遅延回路では、所定の遅延間隔以上離れた２つのパルスを発生させる遅延設定データＡ、Ｂを受けて、１系統の可変遅延手段を用いて、可変遅延手段の各ビット毎に動的にＡ、Ｂ両方の遅延設定データを切り替えながら、Ａ、Ｂ両方に対応した遅延量でそれぞれ遅延させた２つのパルス信号を発生可能とする。
【特許文献１】特開２０００−１０１４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１に記載された技術では、３つ以上の複数のエッジクロックを発生させるためには、複数のエッジ発生部（カウンタ、エッジ発生回路）が必要となるため、回路規模が増大してしまう。さらに、その場合は複数のエッジ発生回路で複数のエッジクロックを個別に出力することになるため、エッジクロック間でのタイミング精度が低下してしまう。
【００１０】
そこで、本発明の目的は、１つのエッジ発生回路で複数のエッジクロックの出力を行うことを可能とするタイミング発生回路および当該タイミング発生回路を有する半導体試験装置、半導体試験方法、ならびに当該タイミング発生回路を有する半導体デバイスを提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の代表的な実施の形態によるタイミング発生回路は、設定データに基づいて一致検出信号とタイミングデータを出力する複数のカウンタと、複数のカウンタにそれぞれ個別の設定データを出力するタイミングデータ演算部と、複数のカウンタから出力された一致検出信号に基づいて、複数のカウンタから出力されたタイミングデータを選択し、１系統の一致検出信号とタイミングデータとして出力するエッジ発生制御回路と、エッジ発生制御回路から出力された一致検出信号とタイミングデータに基づいてエッジクロックを発生する可変遅延回路を備えたエッジ発生回路とを有し、１つのエッジ発生回路によって複数のエッジクロックを出力することを特徴とするものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
本発明の代表的な実施の形態によれば、１つのエッジ発生回路で１テスト周期中に複数のエッジクロックを出力することができる。また、エッジ発生回路数が少なくなることにより、タイミング発生回路および半導体試験装置の回路規模を小さくすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
＜実施の形態１＞
図１は、本発明の実施の形態１である半導体試験装置におけるタイミング発生回路の構成例を示した図である。タイミング発生回路１００は、カウンタａ（１２０ａ）、ｂ（１２０ｂ）に設定データａ（１３ａ）、ｂ（１３ｂ）をそれぞれ出力するタイミングデータ演算部１１０と、一致検出信号ａ（１４ａ）とタイミングデータａ（１５ａ）、一致検出信号ｂ（１４ｂ）とタイミングデータｂ（１５ｂ）をそれぞれ出力するカウンタａ（１２０ａ）、ｂ（１２０ｂ）とを有する。
【００１８】
また、カウンタａ（１２０ａ）、ｂ（１２０ｂ）からの一致検出信号ａ（１４ａ）とタイミングデータａ（１５ａ）、および一致検出信号ｂ（１４ｂ）とタイミングデータｂ（１５ｂ）を制御して、一致検出信号１４とタイミングデータ１５を出力するエッジ発生制御回路１３０と、一致検出信号１４とタイミングデータ１５からエッジクロック１１を出力するエッジ発生回路１４０とを有し、１つのエッジ発生回路１４０で複数のエッジクロック１１の出力を行う。
【００１９】
なお、本実施の形態では、２つのカウンタａ（１２０ａ）、ｂ（１２０ｂ）を有して２つのエッジクロック１１を出力する構成を例としているが、３つ以上のカウンタを有して３つ以上のエッジクロック１１を出力する構成であっても構わない。ｎ個のエッジクロック１１を出力する場合には、エッジ発生制御回路１３０はｎ倍速以上の速度で動作する必要がある。
【００２０】
以下、タイミング発生回路１００における動作について図２を用いて説明する。図２は、本実施の形態におけるタイミング発生回路１００のタイミングチャートの例である。一致検出信号ａ（１４ａ）が図２に示すタイミングで出力されており、タイミングデータａ（１５ａ）の遅延時間が例えばｅ１ｔｄであり、また、一致検出信号ｂ（１４ｂ）が図２に示すタイミングで出力されており、タイミングデータｂ（１５ｂ）の遅延時間が例えばｅ２ｔｄであるとする。
【００２１】
これらをエッジ発生制御回路１３０で制御することによって、図２に示す一致検出信号１４とタイミングデータ１５の波形が得られる。これにより、タイミングデータａ（１５ａ）のｅ１ｔｄの遅延時間分だけ遅延されたエッジクロックと、タイミングデータｂ（１５ｂ）のｅ２ｔｄの遅延時間分だけ遅延されたエッジクロックの２つのエッジクロックを、１つのエッジ発生回路１４０からエッジクロック１１として出力することができる。
【００２２】
図３は、本実施の形態におけるエッジ発生制御回路１３０とエッジ発生回路１４０の構成例を示した図である。エッジ発生制御回路１３０は、一致検出信号ａ（１４ａ）と一致検出信号ｂ（１４ｂ）との論理和を取得することにより一致検出信号１４を発生し、エッジ発生回路１４０に出力する。また、一致検出信号ａ（１４ａ）と一致検出信号ｂ（１４ｂ）における一致検出信号あり・なしを示す値（例えば“１”があり、“０”がなし）によりタイミングデータａ（１５ａ）もしくはタイミングデータｂ（１５ｂ）を選択してエッジ発生回路１４０にタイミングデータ１５として出力する。
【００２３】
エッジ発生回路１４０は、エッジ発生制御回路１３０からの一致検出信号１４からパルス化手段１４１によりパルス信号１７を発生し、可変遅延回路１４２に出力する。可変遅延回路１４２は、パルス信号１７とエッジ発生制御回路１３０からのタイミングデータ１５により、パルス信号１７をタイミングデータ１５に設定された遅延時間分だけ遅延させてエッジクロック１１を発生して出力する。
【００２４】
図４は、本実施の形態におけるエッジ発生制御回路１３０の選択テーブルの例を示した図である。一致検出信号ａ（１４ａ）が例えば一致検出信号なしを意味する“０”で、一致検出信号ｂ（１４ｂ）が例えば一致検出信号なしを意味する“０”の場合には、タイミングデータ１５として例えば“０”を出力し、一致検出信号ａ（１４ａ）が例えば一致検出信号ありを意味する“１”で、一致検出信号ｂ（１４ｂ）が例えば一致検出信号なしを意味する“０”の場合には、タイミングデータ１５としてタイミングデータａ（１５ａ）を選択して出力する。
【００２５】
また、一致検出信号ａ（１４ａ）が例えば一致検出信号なしを意味する“０”で、一致検出信号ｂ（１４ｂ）が例えば一致検出信号ありを意味する“１”の場合には、タイミングデータ１５としてタイミングデータｂ（１５ｂ）を選択して出力し、一致検出信号ａ（１４ａ）が例えば一致検出信号ありを意味する“１”で、一致検出信号ｂ（１４ｂ）が例えば一致検出信号あり“１”の場合には、エラー１６として例えば“１”を出力する。エラーとは、一致検出信号ａ（１４ａ）と一致検出信号ｂ（１４ｂ）が重なってくることを禁止することを意味している。
【００２６】
以上のように、タイミング発生回路１００において、カウンタａ（１４ａ）、ｂ（１４ｂ）とエッジ発生回路１４０との間にエッジ発生制御回路１３０を設けたことにより、１つのエッジ発生回路１４０で１テスト周期中に複数のエッジクロック１１の出力を行うことができる。また、エッジ発生回路１４０の回路数の削減により、タイミング発生回路１００および半導体試験装置１の回路規模を小さくすることができる。また、１つのエッジ発生回路１４０で複数のエッジクロック１１を出力しているため、エッジクロック１１の間での相対的なタイミング精度が向上する。
【００２７】
＜実施の形態２＞
図５は、本発明の実施の形態２である半導体試験装置におけるタイミング発生回路の構成例を示した図である。半導体試験装置１において、タイミング発生回路１００は、カウンタ１２０に複数系統分の設定データ１３を出力するタイミングデータ演算部１１０と、複数系統分の設定データ１３から１系統の一致検出信号１４とタイミングデータ１５を出力するカウンタ１２０と、一致検出信号１４とタイミングデータ１５からエッジクロック１１を発生するエッジ発生回路１４０とを有し、１つのエッジ発生回路１４０で複数のエッジクロック１１の出力を行う。
【００２８】
以下、タイミング発生回路１００における動作について図６を用いて説明する。図６は、本実施の形態におけるタイミング発生回路１００のタイミングチャートの例である。図６では、テスト周期中に３つのエッジクロック１１を出力する場合を例として説明する。動作クロック、基準カウンタが図６に示すように動作しており、タイミングデータ演算部１１０からの複数系統分の設定データ１３−１（４ｎｓ以上）、および複数系統分の設定データ１３−２（４ｎｓ未満）が図６に示すような状況であるものとする。
【００２９】
この場合、カウンタ１２０は、動作クロックの立ち上がりで基準カウンタの値と設定データ１３−１（４ｎｓ以上）の値とを比較し、等しい場合に一致検出信号１４を出力する。このようにすることで、複数系統分の設定データ１３−１（４ｎｓ以上）、および複数系統分の設定データ１３−２（４ｎｓ未満）を１系統の一致検出信号１４で出力することが可能となる。エッジ発生回路１４０では、カウンタ１２０からの一致検出信号１４でタイミングデータ１５を選択し、ここに設定された時間を遅延時間としてエッジクロック１１を発生して出力する。
【００３０】
以上のように、タイミング発生回路１００において、複数系統分の設定データ１３から１系統の一致検出信号１４とタイミングデータ１５を発生するカウンタ１２０と、エッジ発生回路１４０とを有する構成とすることにより、１つのエッジ発生回路１４０で複数のエッジクロック１１の出力を行うことができる。また、実施の形態１と同様に、タイミング発生回路１００および半導体試験装置１の回路規模を小さくすることができる。また、１つのエッジ発生回路１４０で複数のエッジクロック１１を出力しているため、エッジクロック１１の間での相対的なタイミング精度が向上する。
【００３１】
＜実施の形態３＞
図８に示す半導体試験装置１では、試験対象デバイス５００との接続には通常はケーブルを用いるため、半導体試験装置１が低速の場合には信号劣化する場合がある。
【００３２】
図７は、上述の信号劣化を解決するための、本発明の実施の形態３である半導体試験装置および試験対象デバイスの構成例を示した図である。半導体試験装置１は、タイミングデータ２２とパターンデータ２１を出力するパターン発生回路２００を有する。試験対象デバイス５００は、試験対象回路５１０の他に、実施の形態１もしくは実施の形態２のものと同様であり、任意のタイミングで複数のエッジクロック１１を出力するタイミング発生回路１００、および試験波形３１を出力する波形整形回路３００と、試験対象回路５１０からの応答信号５１とパターン発生回路２００からのパターンデータ２１（期待値）とを比較し、試験対象デバイス５００の良否を判定する論理値判定回路４００を有する構成となっている。
【００３３】
この半導体試験装置１内のパターン発生回路２００と試験対象デバイス５００とを信号ピン５２０で接続し、試験対象デバイス５００のテストを行う。
【００３４】
以上のように、実施の形態１もしくは実施の形態２のものと同様のタイミング発生回路１００を用いることで、タイミング発生回路１００の回路規模を小さくすることができるため、試験対象デバイス５００の回路規模に大きな影響を与えることなくタイミング発生回路１００自体を試験対象デバイス５００に搭載することが可能となる。これにより、半導体試験装置におけるケーブルによる接続が不要となるため信号劣化を抑制し、タイミング精度が向上することによって実速度に近い環境でのテストを実現することができる。
【００３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００３６】
本発明は、マイコンなどの半導体デバイスをテストする半導体試験装置のタイミング発生回路、および半導体試験装置、半導体試験方法ならびにテストの対象となる半導体デバイスに利用可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１である半導体試験装置におけるタイミング発生回路の構成例を示した図である。
【図２】本発明の実施の形態１におけるタイミング発生回路のタイミングチャートの例である。
【図３】本発明の実施の形態１におけるエッジ発生制御回路とエッジ発生回路の構成例を示した図である。
【図４】本発明の実施の形態１におけるエッジ発生制御回路の選択テーブルの例を示した図である。
【図５】本発明の実施の形態２である半導体試験装置におけるタイミング発生回路の構成例を示した図である。
【図６】本発明の実施の形態２におけるタイミング発生回路のタイミングチャートの例である。
【図７】本発明の実施の形態３である半導体試験装置および試験対象デバイスの構成例を示した図である。
【図８】本発明者によって検討された半導体試験装置の全体構成を示すブロック図である。
【図９】図８の半導体試験装置の動作の例を示す動作チャートである。
【図１０】図８の半導体試験装置におけるタイミング発生回路の構成例を示すブロック図である。
【図１１】図８の半導体試験装置におけるタイミング発生回路のタイミングチャートの例である。
【符号の説明】
【００３８】
１…半導体試験装置、
１１…エッジクロック、１１−１…印加用エッジクロック、１１−２…判定用エッジクロック、１１ａ…エッジクロックａ、１１ｂ…エッジクロックｂ、１２…テスト周期信号、１３…設定データ、１３ａ…設定データａ、１３ｂ…設定データｂ、１３−１…設定データ（４ｎｓ以上）、１３−２…設定データ（４ｎｓ未満）、１４…一致検出信号、１４ａ…一致検出信号ａ、１４ｂ…一致検出信号ｂ、１５…タイミングデータ、１５ａ…タイミングデータａ、１５ｂ…タイミングデータｂ、１６…エラー、１７…パルス信号、１８…動作クロック、２１…パターンデータ、２１−１…パターンデータ（試験波形）、２１−２…パターンデータ（期待値）、２２…タイミングデータ、３１…試験波形、５１…応答信号、
１００…タイミング発生回路、１１０…タイミングデータ演算部、１２０…カウンタ、１２０ａ…カウンタａ、１２０ｂ…カウンタｂ、１３０…エッジ発生制御回路、１４０…エッジ発生回路、１４０ａ…エッジ発生回路ａ、１４０ｂ…エッジ発生回路ｂ、１４１…パルス化手段、１４２…可変遅延回路、２００…パターン発生回路、３００…波形整形回路、４００…論理値判定回路、５００…試験対象デバイス、５１０…試験対象回路、５２０…信号ピン。
【特許請求の範囲】
【請求項１】
任意のタイミングでエッジクロックを出力するタイミング発生回路であって、
設定データに基づいて一致検出信号とタイミングデータを出力する複数のカウンタと、
複数の前記カウンタにそれぞれ個別の前記設定データを出力するタイミングデータ演算部と、
複数の前記カウンタから出力された前記一致検出信号に基づいて、複数の前記カウンタから出力された前記タイミングデータを選択し、１系統の前記一致検出信号と前記タイミングデータとして出力するエッジ発生制御回路と、
前記エッジ発生制御回路から出力された前記一致検出信号と前記タイミングデータに基づいて前記エッジクロックを発生する可変遅延回路を備えたエッジ発生回路とを有し、
１つの前記エッジ発生回路によって複数の前記エッジクロックを出力することを特徴とするタイミング発生回路。
【請求項２】
任意のタイミングでエッジクロックを出力するタイミング発生回路であって、
複数系統の設定データと基準カウンタの値に基づいて１系統の一致検出信号とタイミングデータを出力するカウンタと、
前記カウンタに複数系統の前記設定データを出力するタイミングデータ演算部と、
前記カウンタから出力された前記一致検出信号と前記タイミングデータに基づいて前記エッジクロックを発生するエッジ可変遅延回路を備えたエッジ発生回路とを有し、
１つの前記エッジ発生回路によって複数の前記エッジクロックを出力することを特徴とするタイミング発生回路。
【請求項３】
半導体デバイスの試験を行う半導体試験装置であって、
請求項１または２記載のタイミング発生回路を有することを特徴とする半導体試験装置。
【請求項４】
半導体試験装置による試験対象となる試験対象回路を有する半導体デバイスであって、
請求項１または２記載のタイミング発生回路と、
前記タイミング発生回路から出力されたエッジクロックに基づいて前記試験対象回路に試験波形を出力する波形整形回路と、
前記試験対象回路からの応答信号に基づいて前記試験対象回路の良否を判定する論理値判定回路とを有することを特徴とする半導体デバイス。
【請求項５】
半導体試験装置を利用した半導体試験方法であって、
前記半導体試験装置には、パターンデータを出力するパターン発生回路を搭載し、
試験対象となる半導体デバイスには、試験対象回路と、請求項１または２記載のタイミング発生回路と、前記タイミング発生回路から出力されたエッジクロックに基づいて前記試験対象回路に試験波形を出力する波形整形回路と、前記試験対象回路からの応答信号に基づいて前記試験対象回路の良否を判定する論理値判定回路とを搭載し、
前記半導体試験装置の前記パターン発生回路と、試験対象となる前記半導体デバイスとを信号ピンで接続して前記半導体デバイスの試験を行うことを特徴とする半導体試験方法。
【請求項１】
任意のタイミングでエッジクロックを出力するタイミング発生回路であって、
設定データに基づいて一致検出信号とタイミングデータを出力する複数のカウンタと、
複数の前記カウンタにそれぞれ個別の前記設定データを出力するタイミングデータ演算部と、
複数の前記カウンタから出力された前記一致検出信号に基づいて、複数の前記カウンタから出力された前記タイミングデータを選択し、１系統の前記一致検出信号と前記タイミングデータとして出力するエッジ発生制御回路と、
前記エッジ発生制御回路から出力された前記一致検出信号と前記タイミングデータに基づいて前記エッジクロックを発生する可変遅延回路を備えたエッジ発生回路とを有し、
１つの前記エッジ発生回路によって複数の前記エッジクロックを出力することを特徴とするタイミング発生回路。
【請求項２】
任意のタイミングでエッジクロックを出力するタイミング発生回路であって、
複数系統の設定データと基準カウンタの値に基づいて１系統の一致検出信号とタイミングデータを出力するカウンタと、
前記カウンタに複数系統の前記設定データを出力するタイミングデータ演算部と、
前記カウンタから出力された前記一致検出信号と前記タイミングデータに基づいて前記エッジクロックを発生するエッジ可変遅延回路を備えたエッジ発生回路とを有し、
１つの前記エッジ発生回路によって複数の前記エッジクロックを出力することを特徴とするタイミング発生回路。
【請求項３】
半導体デバイスの試験を行う半導体試験装置であって、
請求項１または２記載のタイミング発生回路を有することを特徴とする半導体試験装置。
【請求項４】
半導体試験装置による試験対象となる試験対象回路を有する半導体デバイスであって、
請求項１または２記載のタイミング発生回路と、
前記タイミング発生回路から出力されたエッジクロックに基づいて前記試験対象回路に試験波形を出力する波形整形回路と、
前記試験対象回路からの応答信号に基づいて前記試験対象回路の良否を判定する論理値判定回路とを有することを特徴とする半導体デバイス。
【請求項５】
半導体試験装置を利用した半導体試験方法であって、
前記半導体試験装置には、パターンデータを出力するパターン発生回路を搭載し、
試験対象となる半導体デバイスには、試験対象回路と、請求項１または２記載のタイミング発生回路と、前記タイミング発生回路から出力されたエッジクロックに基づいて前記試験対象回路に試験波形を出力する波形整形回路と、前記試験対象回路からの応答信号に基づいて前記試験対象回路の良否を判定する論理値判定回路とを搭載し、
前記半導体試験装置の前記パターン発生回路と、試験対象となる前記半導体デバイスとを信号ピンで接続して前記半導体デバイスの試験を行うことを特徴とする半導体試験方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−１８８８５３（Ｐ２００９−１８８８５３Ａ）
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願番号】特願２００８−２８４０３（Ｐ２００８−２８４０３）
【出願日】平成２０年２月８日（２００８．２．８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願日】平成２０年２月８日（２００８．２．８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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