ダイレクトサンプリング回路
【課題】時分割統合された信号系列に対して、時分割で兼用する場合であっても、各系統間で信号の混ざりを回避するダイレクトサンプリング回路を提供する。
【解決手段】スイッチトキャパシタフィルタ１６０の前段に系統毎にヒストリキャパシタ１５３，１５５を接続し、スイッチトキャパシタフィルタ１６０の後段に系統毎にバッファキャパシタ１７３，１７５を接続し、スイッチトキャパシタフィルタ１６０のローテーションキャパシタと接続するヒストリキャパシタ及びバッファキャパシタを入力している時分割系統毎に切り替える。
【解決手段】スイッチトキャパシタフィルタ１６０の前段に系統毎にヒストリキャパシタ１５３，１５５を接続し、スイッチトキャパシタフィルタ１６０の後段に系統毎にバッファキャパシタ１７３，１７５を接続し、スイッチトキャパシタフィルタ１６０のローテーションキャパシタと接続するヒストリキャパシタ及びバッファキャパシタを入力している時分割系統毎に切り替える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時分割統合された入力信号にダイレクトサンプリング処理を行うダイレクトサンプリング回路に関する。
【背景技術】
【０００２】
無線受信機の小型低消費電力化やアナログ信号処理部とデジタル信号処理部の一体化を目指すため、高周波信号を直接離散時間的にサンプリングして受信処理する構成が開示されている（例えば、特許文献１参照）。
【０００３】
以下、図８を用いて従来の離散時間的処理を用いた離散時間ダイレクトサンプリング回路の構成と動作の一例について説明する。図８は全体として、離散時間ダイレクトサンプリング回路を示す。離散時間ダイレクトサンプリング回路は、電圧電流変換器（ＴＡ）１と、サンプリングスイッチ２と、ヒストリキャパシタ（ＣＨ）３と、ローテーションキャパシタ群４ａ〜４ｈと、バッファキャパシタ（ＣＢ）５と、ダンプスイッチ６と、リセットスイッチ７と、積分スイッチ群８ａ〜８ｈと、放出スイッチ群９ａ〜９ｈと、デジタルコントロールユニット１０とを備えている。
【０００４】
電圧電流変換器（ＴＡ）１は、受信した無線周波数（ＲＦ）信号を電流に変換し、アナログＲＦ電流信号として出力する。サンプリングスイッチ２は、例えばＦＥＴで構成され、ローカル周波数信号入力（ＬＯ）に応じて、入力されるアナログＲＦ電流信号をサンプリングする。
【０００５】
ヒストリキャパシタ（ＣＨ）３は、サンプリングスイッチ２から出力される電流により供給される電荷を充電する。ローテーションキャパシタ群４ａ〜４ｈは、複数種類のスイッチを介してヒストリキャパシタ３とバッファキャパシタ５と並列に接続され、各々のスイッチのオン、オフ制御に応じて電荷の充電もしくは放電をする複数のローテーションキャパシタ（ＣＲ）により構成されている。
【０００６】
バッファキャパシタ（ＣＢ）５は、複数のローテーションキャパシタ４に充電されている電荷と共有接続され、電荷信号をバッファする。ダンプスイッチ６は、ローテーションキャパシタ群４ａ〜４ｈの各々とバッファキャパシタ５の接続をオン、オフする。リセットスイッチ７は、バッファキャパシタ５と電荷共有した後で、ローテーションキャパシタ４に蓄えられている電荷を接地する。
【０００７】
積分スイッチ群８ａ〜８ｈは、複数の積分スイッチにより構成されており、ヒストリキャパシタ３とローテーションキャパシタ群４ａ〜４ｈにおける各々のローテーションキャパシタとの接続をオン、オフする。放出スイッチ群９ａ〜９ｈは、複数の放出スイッチにより構成されており、ローテーションキャパシタ群４ａ〜４ｈにおける各々のローテーションキャパシタとバッファキャパシタ５との接続をオン、オフする。
【０００８】
ダンプスイッチ６、リセットスイッチ７、積分スイッチ群８ａ〜８ｈ及び放出スイッチ群９ａ〜９ｈは、例えばＦＥＴ（ｎ型）で構成されている。ｎ型ＦＥＴは、ゲート電圧が高い状態（ハイ）でオン（導通）し、ゲート電圧が低い状態（ロー）でオフ（遮断）する。
【０００９】
デジタルコントロールユニット１０は、積分スイッチ群８ａ〜８ｈ、放出スイッチ群９ａ〜９ｈ、ダンプスイッチ６及びリセットスイッチ７に対して制御信号を生成して供給する。
【００１０】
なお、ここでは一例としてローテーションキャパシタＣＲが８個設けられた場合を仮定し、これに応じて積分スイッチ８ａ〜８ｈ、放出スイッチ９ａ〜９ｈもそれぞれ８個設けられているものとし、それぞれの構成要素の付番の末尾にアルファベット順にａ〜ｈを付している。また、実際には、差動動作をする構成とすることも可能であり、その構成は特許文献１で開示されているが、ここでは簡単化のために説明を割愛する。
【００１１】
図９は、デジタルコントロールユニット１０が生成する各制御信号のタイミングチャートを示す。ローカル周波数信号（ＬＯ）は、サンプリングスイッチ２のゲートに供給される。制御信号Ｓ１〜Ｓ８は、それぞれ積分スイッチ８ａ〜８ｈのゲートに供給される。制御信号ＳＡＺは、放出スイッチ９ａ〜９ｄのゲートに供給される。制御信号ＳＢＺは、放出スイッチ９ｅ〜９ｈのゲートに供給される。制御信号Ｄはダンプスイッチ６のゲートに、制御信号Ｒはリセットスイッチ７のゲートにそれぞれ供給される。
【００１２】
以下、図８に示す離散時間ダイレクトサンプリング回路の動作について説明する。電圧電流変換器１は、入力されたアナログＲＦ信号をアナログＲＦ電流信号に変換し、サンプリングスイッチ２に出力する。アナログＲＦ電流信号は、サンプリングスイッチ２でアナログＲＦ電流信号とほぼ同じ周波数を持ったローカル周波数信号ＬＯでサンプリングされ、ヒストリキャパシタ３とローテーションキャパシタ４ａ〜４ｈによって電荷が積分されることにより、時間的に離散化された離散信号とされる。
【００１３】
離散信号は、ヒストリキャパシタ３とローテーションキャパシタ群４ａ〜４ｈのうちの一つとにより並列接続状態に構成されたキャパシタによって、ローカル周波数信号ＬＯのクロック長よりも長い時間に亘って積分される。これによりフィルタ処理とデシメーション（ｄｅｃｉｍａｔｉｏｎ：間引き）が行われる。
【００１４】
具体的には、初めに、制御信号Ｓ１により積分スイッチ８ａがオンし、ローテーションキャパシタ４ａがヒストリキャパシタ３と接続され、制御信号Ｓ１がハイになっている期間（例えば、ローカル周波数信号ＬＯの８周期分）に亘って前記２つのキャパシタに供給された電荷が積分される。
【００１５】
制御信号Ｓ１がローになると、ヒストリキャパシタ３はローテーションキャパシタ４ａとの接続がオフとなり、制御信号Ｓ２によりローテーションキャパシタ４ｂとの接続がオンとなる。ローテーションキャパシタ４ｂは、制御信号Ｓ２がハイの期間に亘って離散信号の電流により供給される電荷を積分した後、ヒストリキャパシタ３との接続をオフする。同様にして、ローテーションキャパシタ４ｃ〜４ｈは、制御信号Ｓ３〜Ｓ８により、ローカル周波数信号ＬＯの８周期ごとに順番にヒストリキャパシタ３と接続され、２つのキャパシタによって離散信号の電流により供給される電荷が積分される。
【００１６】
このようにして、ローカル周波数信号ＬＯの８周期分の離散信号の電流により供給される電荷を積分することで、８タップのＦＩＲ（Finite Impulse Response）フィルタの特性が実現される。また、ローカル周波数信号ＬＯの８周期分の信号を積分することによって１サンプル分の電荷量が得られるため、サンプリングレートは１／８にデシメーションされる。このフィルタ特性を実現する機能部を第１のＦＩＲフィルタと呼ぶことにする。
【００１７】
また、ヒストリキャパシタ３にローテーションキャパシタ４ａ〜４ｈが順に接続されることでＩＩＲ（Infinite Impulse Response）フィルタの特性が実現される。このフィルタ特性を実現する機能部を第１のＩＩＲフィルタと呼ぶことにする。
【００１８】
次に、制御信号ＳＡＺにより放出スイッチ９ａ〜９ｄがオンされることによって、ローテーションキャパシタ４ａ〜４ｄとバッファキャパシタ５とが導通され、ローテーションキャパシタ４ａ〜４ｄに充電された電荷がバッファキャパシタ５との間で共有される。この結果、ローテーションキャパシタ４ａ〜４ｄのそれぞれの電荷の一部がバッファキャパシタ５に移動し、電荷量が合成される。
【００１９】
ローテーションキャパシタ４ａ〜４ｄとバッファキャパシタ５との間の電荷共有の後、ダンプスイッチ６は、制御信号Ｄによりオフとされ、電荷共有状態が解消される。次に、制御信号Ｒによりリセットスイッチ７がオンとされ、ローテーションキャパシタ４ａ〜４ｄに残っていた電荷が接地によりリセットされる。
【００２０】
このようにして、ローテーションキャパシタ４ａ〜４ｄの各々に充電された電荷の一部をバッファキャパシタ５に移動して合成することで、４タップのＦＩＲフィルタの特性が実現される。４サンプル分の離散信号が合成されて１サンプル分の離散信号が出力されるため、サンプリングレートは１／４にデシメーションされる。
【００２１】
ローテーションキャパシタ４ｅ〜４ｈも同じように、制御信号ＳＢＺにより放出スイッチ９ｅ〜９ｈがオンされ、それぞれのローテーションキャパシタに充電されている電荷の一部がバッファキャパシタ５との間で共有されることにより、４タップのＦＩＲフィルタ処理と１／４デシメーションが行われる。このフィルタ特性を第２のＦＩＲフィルタと呼ぶことにする。
【００２２】
また、ローテーションキャパシタ４ａ〜４ｄ及び４ｅ〜４ｈの各グループを、バッファキャパシタ５と交互に電荷共有状態にすることで、ＩＩＲフィルタ特性が実現される。このフィルタ効果を第２のＩＩＲフィルタと呼ぶことにする。
【００２３】
図１０に、ローカル周波数信号ＬＯの周波数を２．４ＧＨｚ、ヒストリキャパシタ３の容量を１５ｐＦ、ローテーションキャパシタ４ａ〜４ｈの各々の容量を０．５ｐＦ、バッファキャパシタ５の容量を１５ｐＦ、電圧電流変換器１の相互コンダクタンスを７．５ｍＳとしたときのフィルタ特性を示す。
【００２４】
図１０（ａ）は第１のＦＩＲフィルタの特性、（ｂ）は第１のＩＩＲフィルタの特性、（ｃ）は第２のＦＩＲフィルタの特性、（ｄ）は第２のＩＩＲフィルタの特性、（ｅ）は離散時間ダイレクトサンプリング回路全体の特性を示しており、（ｆ）は（ｅ）の特性のうち２．４ＧＨｚ近傍の周波数範囲を拡大したものである。なお、ＤＣ利得を０ｄＢで正規化している。
【００２５】
以上のように、離散時間ダイレクトサンプリング回路は、第１のＦＩＲフィルタと第１のＩＩＲフィルタと第２のＦＩＲフィルタと第２のＩＩＲフィルタの各特性を合わせた特性のフィルタ処理を施した信号を後段の回路に出力する。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】米国特許出願公開第２００３／００８３０３３号明細書、”Direct Radio Frequency Sampling with Recursive Filtering Method”
【発明の概要】
【発明が解決しようとする課題】
【００２７】
ところで、近年、ＭＩＭＯ（Multiple Input Multiple Output）、ＭＲＣ（Maximum Ratio Combining）及びダイバーシティなどの複数の高周波部が必要なシステムにおいて、回路規模を削減するために高周波部を時分割使用し、回路を兼用することが要求されている。
【００２８】
しかしながら、図８で示したような従来のダイレクトサンプリング回路では、回路の時分割兼用を考えた場合、一般に、時分割統合された信号に対して、フィルタ効果のあるオペレーションを実施すると、各系統間で信号の混ざりが発生し、その出力を各系統に分離することが困難になる。ＩＩＲフィルタ効果を有するダイレクトサンプリング回路も時分割統合された信号を処理した場合、各系統間で信号が混ざり、所望のダイレクトサンプリング演算を実施することが困難になる。
【００２９】
本発明の目的は、時分割統合された信号系列に対して、時分割で兼用する場合であっても、各系統間で信号の混ざりを回避するダイレクトサンプリング回路を提供することである。
【課題を解決するための手段】
【００３０】
本発明のダイレクトサンプリング回路は、複数系統の入力信号が１系統に時分割統合された信号をフィルタリングするスイッチトキャパシタフィルタと、前記スイッチトキャパシタフィルタの前段に系統毎に設けられ、フィルタリングする系統毎に前記スイッチトキャパシタフィルタ内のローテーションキャパシタと接続するヒストリキャパシタと、前記スイッチトキャパシタフィルタの後段に系統毎に設けられ、フィルタリングする系統毎に前記スイッチトキャパシタフィルタ内のローテーションキャパシタと接続するバッファキャパシタと、フィルタリングされた前記信号を系統毎に分離する分離手段と、を具備する構成を採る。
【発明の効果】
【００３１】
本発明によれば、時分割統合された信号系列に対して、時分割で兼用する場合であっても、各系統間で信号の混ざりを回避することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１に係る時分割ダイレクトサンプリングミキサの構成を示す図
【図２】図１に示したスイッチトキャパシタフィルタの内部構成を示す図
【図３】制御信号Ｓ０〜Ｓ３及び選択信号ＳＷ１，ＳＷ２の説明に供するタイミングチャート
【図４】本発明の実施の形態２に係る時分割ＤＳＭの構成を示す図
【図５】本発明の実施の形態３に係るヒストリキャパシタ部の内部構成を示す図
【図６】本発明の実施の形態３に係るバッファキャパシタ部の内部構成を示す図
【図７】本発明の実施の形態４に係るバッファキャパシタ部の内部構成を示す図
【図８】従来の離散時間ダイレクトサンプリング回路の構成を示す図
【図９】図８に示したデジタルコントロールユニットが生成する各制御信号の説明に供するタイミングチャート
【図１０】従来の離散時間ダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、実施の形態において、同一機能を有する構成には、同一符号を付し、重複する説明は省略する。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１に係る時分割ダイレクトサンプリングミキサ（以下、「時分割ＤＳＭ（Direct Sampling Mixer）」という）１００の構成を示す図である。以下、時分割ＤＳＭ１００の構成について図１を用いて説明する。
【００３５】
時分割統合スイッチ１２０は、選択信号ＳＷ１に従って、Ａ系統を入力するＡ入力とＢ系統を入力するＢ入力の２つの入力を切り替えて、Ａ系統とＢ系統の２系統を１系統信号に時分割統合して、トランスコンダクタンスアンプ（ＴＡ）１３０に出力する。
【００３６】
トランスコンダクタンスアンプ１３０は、時分割統合スイッチ１２０から出力された信号を電流に変換して、サンプラ１４０に出力し、サンプラ１４０は、トランスコンダクタンスアンプ１３０から出力された信号にサンプリング処理を施して、ダウンコンバートした信号をスイッチトキャパシタフィルタ（ＳＣＦ）１６０に出力する。
【００３７】
スイッチトキャパシタフィルタ１６０は、４つの制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３の入力を受けて、ローテーションキャパシタの充放電を繰り返し、サンプラ１４０から出力された信号にフィルタ処理を施して、分離スイッチ１８０に出力する。なお、スイッチトキャパシタフィルタ１６０の詳細については後述する。
【００３８】
サンプラ１４０とスイッチトキャパシタフィルタ１６０との間には、ヒストリキャパシタ部１５０が接続されており、ヒストリキャパシタ部１５０には、系統毎に対応した容量の異なるヒストリキャパシタ１５３，１５５がそれぞれスイッチ１５２，１５４を介して接続されている。スイッチ１５２，１５４は、選択信号ＳＷ１の入力によって処理する系統毎に接続を切り替える。なお、この選択信号ＳＷ１は、時分割統合スイッチ１２０に入力される選択信号ＳＷ１と同一である。
【００３９】
また、スイッチトキャパシタフィルタ１６０と分離スイッチ１８０との間には、バッファキャパシタ部１７０が接続されており、バッファキャパシタ部１７０には、系統毎に対応した容量の異なるバッファキャパシタ１７３，１７５がそれぞれスイッチ１７２，１７４を介して接続されている。スイッチ１７２，１７４は、選択信号ＳＷ２の入力によって処理する系統毎に接続を切り替える。
【００４０】
この選択信号ＳＷ２は、選択信号ＳＷ１を１タイムサイクル遅延させた信号である。これは、スイッチトキャパシタフィルタ１６０の出力信号が、スイッチトキャパシタフィルタ１６０のフィルタ処理によって入力信号に対して常に１タイムサイクル遅延するためである。
【００４１】
分離スイッチ１８０は、選択信号ＳＷ２に従って、スイッチトキャパシタフィルタ１６０から出力された信号をＡ出力とＢ出力の各系統に分離する。具体的には、選択信号ＳＷ２がＡ出力の選択を示している場合、スイッチ１８１が入力ノードと接続され、スイッチ１８２が０Ｖと接続される。一方、選択信号ＳＷ２がＢ出力の選択を示している場合、スイッチ１８２が入力ノードと接続され、スイッチ１８１が０Ｖと接続される。なお、選択信号ＳＷ２は、バッファキャパシタ部１７０に入力される選択信号ＳＷ２と同一である。
【００４２】
分離スイッチ１８０からのＡ出力は、ダイレクトサンプリング処理が施されたＡ入力がゼロパディングされた信号となり、分離スイッチ１８０の後段に用意された図示せぬ補間フィルタが、系統切り替えによって生じる信号の折り返し信号を除去し、所望の帯域の信号を抽出する。Ｂ出力についても同様に処理される。
【００４３】
図２は、図１に示したスイッチトキャパシタフィルタ１６０の内部構成を示す図である。また、図３は、制御信号Ｓ０〜Ｓ３及び選択信号ＳＷ１，ＳＷ２のタイミングチャートを示す図である。以下、図２及び図３を用いてスイッチトキャパシタフィルタ１６０の動作について説明する。ここでは、トランジスタスイッチ（トランジスタＳＷ）２４０〜トランジスタＳＷ２４４までのブランチを例に説明する。
【００４４】
時刻Ｔ０では、制御信号Ｓ０だけがハイになることによって、トランジスタＳＷ２４２が導通し、ローテーションキャパシタ２４１に充電されている電荷が全て放電される。
【００４５】
時刻Ｔ１では、制御信号Ｓ１だけがハイになることによって、トランジスタＳＷ２４３が導通し、プリチャージ電圧からローテーションキャパシタ２４１に初期電荷が充電される。
【００４６】
時刻Ｔ２では、制御信号Ｓ２だけがハイになることによって、トランジスタＳＷ２４０が導通し、スイッチトキャパシタフィルタ１６０の前段にあるヒストリキャパシタ１５３又は１５５と、ローテーションキャパシタ２４１とが並列接続される。その結果、１タイムサイクル前の初期電荷と、接続されているヒストリ容量Ｃｈとローテーション容量Ｃｒの容量比に応じた電荷を加算した電荷がローテーションキャパシタ２４１に充電される。
【００４７】
時刻Ｔ３では、制御信号Ｓ３だけがハイになることによって、トランジスタＳＷ２４４が導通し、スイッチトキャパシタフィルタ１６０の後段にあるバッファキャパシタ１７３又は１７５とローテーションキャパシタ２４１とが並列接続される。その結果、接続されているバッファ容量Ｃｂとローテーション容量Ｃｒの容量比に応じた電荷がローテーションキャパシタ２４１に充電される。時刻Ｔ４以降では、時刻Ｔ０〜Ｔ３の処理が繰り返される。
【００４８】
トランジスタＳＷ２２０〜トランジスタＳＷ２２４のブランチ、トランジスタＳＷ２３０〜トランジスタＳＷ２３４のブランチ、トランジスタＳＷ２５０〜トランジスタＳＷ２５４のブランチでも、タイムステップをずらしながら同様の処理がなされる。
【００４９】
このように、スイッチトキャパシタフィルタ１６０前段のヒストリキャパシタ部１５０と、スイッチトキャパシタフィルタ１６０内のローテーションキャパシタとの間で電荷共有を行うことにより、ＩＩＲフィルタ操作が行われる。同様に、スイッチトキャパシタフィルタ１６０後段のバッファキャパシタ部１７０と、スイッチトキャパシタフィルタ１６０内のローテーションキャパシタとの間で電荷共有を行うことにより、ＩＩＲフィルタ操作が行われる。これにより、２次のＩＩＲフィルタを形成することになる。
【００５０】
なお、選択信号ＳＷ１は、図３に示すように、制御信号と同期している必要があり、ハイ区間及びロー区間の長さは制御信号の自然数倍である必要がある。ここでは、ハイ区間及びロー区間は、それぞれ４タイムサイクルである。選択信号ＳＷ２は、上述したように、選択信号ＳＷ１を１タイムサイクル遅延させた信号である。
【００５１】
本実施の形態に係る時分割ＤＳＭ１００では、分離スイッチ１８０からの出力において、系統切り替えによる折り返し信号が発生する。この折り返し信号は、分離スイッチ１８０の後段に用意するフィルタで除去する必要があるが、選択信号ＳＷ１と選択信号ＳＷ２の動作速度を高速にすれば、折り返し信号の発生周波数が大きくなるため、後段に必要となるフィルタの要求特性を緩くすることができる。
【００５２】
上述したように、本実施の形態に係る時分割ＤＳＭ１００で実現されるＩＩＲフィルタ特性は、ヒストリキャパシタ部１５０に含まれるヒストリ容量Ｃｈ（ヒストリキャパシタ１５３の容量又はヒストリキャパシタ１５５の容量）とスイッチトキャパシタフィルタ１６０を構成するローテーションキャパシタ２２１、２３１、２４１、２５１のいずれかの容量Ｃｒとの比、及び、バッファキャパシタ１７０に含まれるバッファ容量Ｃｒ（バッファキャパシタ１７３の容量又はバッファキャパシタ１７５の容量）とスイッチトキャパシタフィルタ１６０を構成するローテーションキャパシタ２２１、２３１、２４１、２５１のいずれかの容量Ｃｒとの比、の２つの比によって決定される。
【００５３】
これにより、一般的なＤＳＭによって実現されるＩＩＲフィルタ特性を、本実施の形態に係る時分割ＤＳＭ１００によって実現する場合、１つの信号系統当たり、一般的なＤＳＭの半分の容量のヒストリ容量Ｃｈ（１５３、１５５）で実現することができる。同様に、バッファ容量も１つの信号系統当たり、一般的なＤＳＭの半分の容量のバッファ容量Ｃｂ（１７３、１７５）で実現することができる。つまり、２系統を時分割使用する時分割ＤＳＭにおいて、一般的なＤＳＭと同等のＩＩＲフィルタ効果を実現するには、必要となるヒストリ容量Ｃｈの総和とバッファ容量Ｃｂの総和を一般的なＤＳＭのヒストリ容量とバッファ容量と同じ大きさで済ませることができる。
【００５４】
一般的なＤＳＭにおいては、ヒストリ容量Ｃｈとバッファ容量Ｃｂは回路規模が大きく、これらの回路が最も支配的である。これに対して、本実施の形態に係る時分割統合ＤＳＭ１００では、ヒストリ容量Ｃｈとバッファ容量Ｃｂとは、同等の回路規模で、２系統の回路を実現することができる。
【００５５】
このように実施の形態１によれば、スイッチトキャパシタフィルタの前段に系統毎にヒストリキャパシタを接続し、スイッチトキャパシタフィルタの後段に系統毎にバッファキャパシタを接続し、スイッチトキャパシタフィルタのローテーションキャパシタと接続するヒストリキャパシタ及びバッファキャパシタをフィルタリングする系統毎に切り替えることにより、系統毎にＩＩＲフィルタ特性を切り替えることができるので、各系統間で信号の混ざりを回避することができると共に、回路規模を削減することができる。
【００５６】
また、複数のヒストリキャパシタ及び複数のバッファキャパシタのうち、それぞれ１つのヒストリキャパシタ及び１つのバッファキャパシタが用いられるので、消費電力を低減することができる。
【００５７】
なお、本実施の形態では、Ａ系統とＢ系統の２系統に対してＩＩＲフィルタ操作がかかるアクティブ区間が同一である場合について説明したが、２系統のうち一方を重要なデータとし、他方を重要ではないデータとした場合、重要なデータについてはアクティブ区間を長くし、重要ではないデータについてはアクティブ区間を短くしてもよい。これにより、重要なデータについてはゲインを増やすことができる。このような重要なデータの例として、２ストリームのダイバーシティにおいて、一方のストリームが高性能である場合が挙げられ、重要ではないデータの例として、他方のストリームが高性能ではない場合が挙げられる。
【００５８】
（実施の形態２）
図４は、本発明の実施の形態２に係る時分割ＤＳＭ２００の構成を示す図である。図４が図１と異なる点は、バッファキャパシタ部１７０をバッファキャパシタ部２７０に変更し、分離スイッチ１８０を分離スイッチ２８０に変更した点である。
【００５９】
分離スイッチ２８０は、選択信号ＳＷ２に従って、スイッチトキャパシタフィルタ１６０から出力された信号をＡ出力とＢ出力の各系統に分離する。具体的には、選択信号ＳＷ２がＡ出力の選択を示している場合、分離スイッチ２８０がＡ出力ノードと接続される。一方、選択信号ＳＷ２がＢ出力の選択を示している場合、分離スイッチ２８０がＢ出力ノードと接続される。
【００６０】
バッファキャパシタ部２７０は、分離スイッチ２８０がＡ出力ノードと接続されたとき、バッファキャパシタ２７１がスイッチトキャパシタフィルタ１６０のローテーションキャパシタと接続され、分離スイッチ２８０がＢ出力ノードと接続されたとき、バッファキャパシタ２７２がスイッチトキャパシタフィルタ１６０のローテーションキャパシタと接続され、それぞれＩＩＲフィルタ操作が行われる。
【００６１】
このような構成により、分離スイッチ２８０において選択されていない出力ノード側のバッファキャパシタには、電荷が保持された状態となり、出力電圧は直前に選択された状態の電圧となる。この結果、Ａ出力とＢ出力に含まれる所望波スペクトルを基準として折り返し信号のスペクトルの大きさが小さくなり、時分割ＤＳＭ２００後段のフィルタに要求される特性をさらに緩和することができる。
【００６２】
このように実施の形態２によれば、スイッチトキャパシタフィルタに系統毎の信号に分離する分離スイッチを接続し、分離スイッチ後段にバッファキャパシタを系統毎に接続することにより、時分割ＤＳＭ後段のフィルタに要求される特性をさらに緩和し、回路を構成する部品点数を減らすことができる。
【００６３】
（実施の形態３）
本発明の実施の形態３に係る時分割ＤＳＭの構成は、実施の形態１の図１に示した構成と同様であり、ヒストリキャパシタ部とバッファキャパシタ部の内部構成が異なるのみである。
【００６４】
図５は、本発明の実施の形態３に係るヒストリキャパシタ部３００の内部構成を示す図である。以下、ヒストリキャパシタ部３００の構成について図５を用いて説明する。ヒストリキャパシタ部３００は、１つ目の系統用のヒストリキャパシタ群３２０と、２つ目の系統用のヒストリキャパシタ群３６０と、それらを導通又は遮断に切り替えるスイッチ３１０、３５０から構成される。
【００６５】
スイッチ３１０、３５０は、外部から入力される選択信号ＳＷ１によって互いに排他的に導通と遮断とを切り替えられる。
【００６６】
ヒストリキャパシタ群３２０内の構成は、１つのスイッチと１つのヒストリキャパシタとを１組とすると、これらがＮ組み設けられている。これらＮ個のヒストリキャパシタの接続と非接続との切り替えは、選択信号ＳＥＬ１に基づいて行われる。選択信号ＳＥＬ１は、さまざまな通信システムへの適応や、システム構成要素の個体ばらつきなどによる特性の微調整に用いられ、ある一つの通信時には変更されず固定である。
【００６７】
ヒストリキャパシタ群３６０は、ヒストリキャパシタ群３２０と同様であるので、その詳細な説明は省略する。
【００６８】
図６は、本発明の実施の形態３に係るバッファキャパシタ部４００の内部構成を示す図である。以下、バッファキャパシタ部４００の構成について図６を用いて説明する。バッファキャパシタ部４００は、１つ目の系統用のバッファキャパシタ群４２０と、２つ目の系統用のバッファキャパシタ群４６０と、それらを導通又は遮断に切り替えるスイッチ４１０、４５０から構成される。
【００６９】
スイッチ４１０、４５０は、外部から入力される選択信号ＳＷ２によって互いに排他的に導通と遮断とを切り替えられる。
【００７０】
バッファキャパシタ群４２０内の構成は、１つのスイッチと１つのバッファキャパシタとを１組とすると、これらがＮ組み設けられている。これらＮ個のバッファキャパシタの接続と非接続との切り替えは、選択信号ＳＥＬ２に基づいて行われる。選択信号ＳＥＬ２は、選択信号ＳＥＬ１と同様、特性の微調整に用いられ、ある一つの通信時には変更されず固定である。
【００７１】
バッファキャパシタ群４６０は、バッファキャパシタ群４２０と同様であるので、その詳細な説明は省略する。
【００７２】
本実施の形態に係る時分割ＤＳＭは、信号線に容量成分が付加されると、フィルタ特性が劣化してしまうが、上述した構成により、ヒストリキャパシタ及びバッファキャパシタの個数を増加させても信号線に直接付加される容量成分を小さく抑えることができるので、フィルタ特性の劣化を抑えることができる。
【００７３】
このように実施の形態３によれば、スイッチトキャパシタフィルタの前段及び後段に接続するヒストリキャパシタ及びバッファキャパシタを系統毎に複数備え、ヒストリキャパシタ及びバッファキャパシタを選択的に切り替えることにより、さまざまな通信システムへの適応、また、システム構成要素の個体ばらつきなどによる特性の微調整を行うことができる。
【００７４】
（実施の形態４）
本発明の実施の形態４に係る時分割ＤＳＭの構成は、実施の形態２の図４に示した構成と同様であり、バッファキャパシタ部の内部構成が異なるのみである。
【００７５】
図７は、本発明の実施の形態４に係るバッファキャパシタ部５００の内部構成を示す図である。以下、バッファキャパシタ部５００の構成について図７を用いて説明する。バッファキャパシタ部５００は、１つ目の系統用のバッファキャパシタ群５２０と、２つ目の系統用のバッファキャパシタ群５５０とから構成される。
【００７６】
バッファキャパシタ群５２０内の構成は、１つのスイッチと１つのバッファキャパシタとを１組とすると、これらがＮ組み設けられている。これらＮ個のバッファキャパシタの接続と非接続との切り替えは、選択信号ＳＥＬ３に基づいて行われる。選択信号ＳＥＬ３は、さまざまな通信システムへの適応や、システム構成要素の個体ばらつきなどによる特性の微調整に用いられ、ある一つの通信時には変更されず固定である。
【００７７】
バッファキャパシタ群５５０内の構成は、１つのスイッチと１つのバッファキャパシタとを１組とすると、これらがＮ組み設けられている。これらＮ個のバッファキャパシタの接続と非接続との切り替えは、選択信号ＳＥＬ４に基づいて行われる。選択信号ＳＥＬ４は、選択信号ＳＥＬ３と同様、特性の微調整に用いられ、ある一つの通信時には変更されず固定である。
【００７８】
このように実施の形態４によれば、スイッチトキャパシタフィルタに系統毎の信号に分離する分離スイッチを接続し、分離スイッチ後段にバッファキャパシタを系統毎に複数備え、バッファキャパシタを選択的に切り替えることにより、時分割ＤＳＭ後段のフィルタに要求される特性をさらに緩和することができると共に、さまざまな通信システムへの適応、また、システム構成要素の個体ばらつきなどによる特性の微調整を行うことができる。
【産業上の利用可能性】
【００７９】
本発明にかかるダイレクトサンプリング回路は、時分割統合された信号系列に対して、時分割で兼用する場合であっても、各系統間で信号の混ざりを回避するものとして有用である。
【符号の説明】
【００８０】
１２０ 時分割統合スイッチ
１３０ トランスコンダクタンスアンプ
１４０ サンプラ
１５０、３００ ヒストリキャパシタ部
１５２、１５４、１７２、１７４、１８１、１８２、３１０、３３０、３３１、３３２、３３９、３５０、３７０、３７１、３７２、３７９、４１０、４３０、４３１、４３２、４３９、４５０、４７０、４７１、４７２、４７９、５３０、５３１、５３２、５３９、５６０、５６１、５６２、５６９ スイッチ
１５３、１５５、３４０、３４１、３４２、３４９、３８０、３８１、３８２、３８９ ヒストリキャパシタ
１６０ スイッチトキャパシタフィルタ
１７０、２７０、４００、５００ バッファキャパシタ部
１７３、１７５、２７１、２７２、４４０、４４１、４４２、４４９、４８０、４８１、４８２、４８９、５４０、５４１、５４２、５４９、５７０、５７１、５７２、５７９ バッファキャパシタ
１８０、２８０ 分離スイッチ
２２０、２２２、２２３、２２４、２３０、２３２、２３３、２３４、２４０、２４２、２４３、２４４、２５０、２５２，２５３、２５４ トランジスタスイッチ
２２１、２３１、２４１、２５１ ローテーションキャパシタ
３２０、３６０ ヒストリキャパシタ群
４２０、４６０、５２０、５５０ バッファキャパシタ群
【技術分野】
【０００１】
本発明は、時分割統合された入力信号にダイレクトサンプリング処理を行うダイレクトサンプリング回路に関する。
【背景技術】
【０００２】
無線受信機の小型低消費電力化やアナログ信号処理部とデジタル信号処理部の一体化を目指すため、高周波信号を直接離散時間的にサンプリングして受信処理する構成が開示されている（例えば、特許文献１参照）。
【０００３】
以下、図８を用いて従来の離散時間的処理を用いた離散時間ダイレクトサンプリング回路の構成と動作の一例について説明する。図８は全体として、離散時間ダイレクトサンプリング回路を示す。離散時間ダイレクトサンプリング回路は、電圧電流変換器（ＴＡ）１と、サンプリングスイッチ２と、ヒストリキャパシタ（ＣＨ）３と、ローテーションキャパシタ群４ａ〜４ｈと、バッファキャパシタ（ＣＢ）５と、ダンプスイッチ６と、リセットスイッチ７と、積分スイッチ群８ａ〜８ｈと、放出スイッチ群９ａ〜９ｈと、デジタルコントロールユニット１０とを備えている。
【０００４】
電圧電流変換器（ＴＡ）１は、受信した無線周波数（ＲＦ）信号を電流に変換し、アナログＲＦ電流信号として出力する。サンプリングスイッチ２は、例えばＦＥＴで構成され、ローカル周波数信号入力（ＬＯ）に応じて、入力されるアナログＲＦ電流信号をサンプリングする。
【０００５】
ヒストリキャパシタ（ＣＨ）３は、サンプリングスイッチ２から出力される電流により供給される電荷を充電する。ローテーションキャパシタ群４ａ〜４ｈは、複数種類のスイッチを介してヒストリキャパシタ３とバッファキャパシタ５と並列に接続され、各々のスイッチのオン、オフ制御に応じて電荷の充電もしくは放電をする複数のローテーションキャパシタ（ＣＲ）により構成されている。
【０００６】
バッファキャパシタ（ＣＢ）５は、複数のローテーションキャパシタ４に充電されている電荷と共有接続され、電荷信号をバッファする。ダンプスイッチ６は、ローテーションキャパシタ群４ａ〜４ｈの各々とバッファキャパシタ５の接続をオン、オフする。リセットスイッチ７は、バッファキャパシタ５と電荷共有した後で、ローテーションキャパシタ４に蓄えられている電荷を接地する。
【０００７】
積分スイッチ群８ａ〜８ｈは、複数の積分スイッチにより構成されており、ヒストリキャパシタ３とローテーションキャパシタ群４ａ〜４ｈにおける各々のローテーションキャパシタとの接続をオン、オフする。放出スイッチ群９ａ〜９ｈは、複数の放出スイッチにより構成されており、ローテーションキャパシタ群４ａ〜４ｈにおける各々のローテーションキャパシタとバッファキャパシタ５との接続をオン、オフする。
【０００８】
ダンプスイッチ６、リセットスイッチ７、積分スイッチ群８ａ〜８ｈ及び放出スイッチ群９ａ〜９ｈは、例えばＦＥＴ（ｎ型）で構成されている。ｎ型ＦＥＴは、ゲート電圧が高い状態（ハイ）でオン（導通）し、ゲート電圧が低い状態（ロー）でオフ（遮断）する。
【０００９】
デジタルコントロールユニット１０は、積分スイッチ群８ａ〜８ｈ、放出スイッチ群９ａ〜９ｈ、ダンプスイッチ６及びリセットスイッチ７に対して制御信号を生成して供給する。
【００１０】
なお、ここでは一例としてローテーションキャパシタＣＲが８個設けられた場合を仮定し、これに応じて積分スイッチ８ａ〜８ｈ、放出スイッチ９ａ〜９ｈもそれぞれ８個設けられているものとし、それぞれの構成要素の付番の末尾にアルファベット順にａ〜ｈを付している。また、実際には、差動動作をする構成とすることも可能であり、その構成は特許文献１で開示されているが、ここでは簡単化のために説明を割愛する。
【００１１】
図９は、デジタルコントロールユニット１０が生成する各制御信号のタイミングチャートを示す。ローカル周波数信号（ＬＯ）は、サンプリングスイッチ２のゲートに供給される。制御信号Ｓ１〜Ｓ８は、それぞれ積分スイッチ８ａ〜８ｈのゲートに供給される。制御信号ＳＡＺは、放出スイッチ９ａ〜９ｄのゲートに供給される。制御信号ＳＢＺは、放出スイッチ９ｅ〜９ｈのゲートに供給される。制御信号Ｄはダンプスイッチ６のゲートに、制御信号Ｒはリセットスイッチ７のゲートにそれぞれ供給される。
【００１２】
以下、図８に示す離散時間ダイレクトサンプリング回路の動作について説明する。電圧電流変換器１は、入力されたアナログＲＦ信号をアナログＲＦ電流信号に変換し、サンプリングスイッチ２に出力する。アナログＲＦ電流信号は、サンプリングスイッチ２でアナログＲＦ電流信号とほぼ同じ周波数を持ったローカル周波数信号ＬＯでサンプリングされ、ヒストリキャパシタ３とローテーションキャパシタ４ａ〜４ｈによって電荷が積分されることにより、時間的に離散化された離散信号とされる。
【００１３】
離散信号は、ヒストリキャパシタ３とローテーションキャパシタ群４ａ〜４ｈのうちの一つとにより並列接続状態に構成されたキャパシタによって、ローカル周波数信号ＬＯのクロック長よりも長い時間に亘って積分される。これによりフィルタ処理とデシメーション（ｄｅｃｉｍａｔｉｏｎ：間引き）が行われる。
【００１４】
具体的には、初めに、制御信号Ｓ１により積分スイッチ８ａがオンし、ローテーションキャパシタ４ａがヒストリキャパシタ３と接続され、制御信号Ｓ１がハイになっている期間（例えば、ローカル周波数信号ＬＯの８周期分）に亘って前記２つのキャパシタに供給された電荷が積分される。
【００１５】
制御信号Ｓ１がローになると、ヒストリキャパシタ３はローテーションキャパシタ４ａとの接続がオフとなり、制御信号Ｓ２によりローテーションキャパシタ４ｂとの接続がオンとなる。ローテーションキャパシタ４ｂは、制御信号Ｓ２がハイの期間に亘って離散信号の電流により供給される電荷を積分した後、ヒストリキャパシタ３との接続をオフする。同様にして、ローテーションキャパシタ４ｃ〜４ｈは、制御信号Ｓ３〜Ｓ８により、ローカル周波数信号ＬＯの８周期ごとに順番にヒストリキャパシタ３と接続され、２つのキャパシタによって離散信号の電流により供給される電荷が積分される。
【００１６】
このようにして、ローカル周波数信号ＬＯの８周期分の離散信号の電流により供給される電荷を積分することで、８タップのＦＩＲ（Finite Impulse Response）フィルタの特性が実現される。また、ローカル周波数信号ＬＯの８周期分の信号を積分することによって１サンプル分の電荷量が得られるため、サンプリングレートは１／８にデシメーションされる。このフィルタ特性を実現する機能部を第１のＦＩＲフィルタと呼ぶことにする。
【００１７】
また、ヒストリキャパシタ３にローテーションキャパシタ４ａ〜４ｈが順に接続されることでＩＩＲ（Infinite Impulse Response）フィルタの特性が実現される。このフィルタ特性を実現する機能部を第１のＩＩＲフィルタと呼ぶことにする。
【００１８】
次に、制御信号ＳＡＺにより放出スイッチ９ａ〜９ｄがオンされることによって、ローテーションキャパシタ４ａ〜４ｄとバッファキャパシタ５とが導通され、ローテーションキャパシタ４ａ〜４ｄに充電された電荷がバッファキャパシタ５との間で共有される。この結果、ローテーションキャパシタ４ａ〜４ｄのそれぞれの電荷の一部がバッファキャパシタ５に移動し、電荷量が合成される。
【００１９】
ローテーションキャパシタ４ａ〜４ｄとバッファキャパシタ５との間の電荷共有の後、ダンプスイッチ６は、制御信号Ｄによりオフとされ、電荷共有状態が解消される。次に、制御信号Ｒによりリセットスイッチ７がオンとされ、ローテーションキャパシタ４ａ〜４ｄに残っていた電荷が接地によりリセットされる。
【００２０】
このようにして、ローテーションキャパシタ４ａ〜４ｄの各々に充電された電荷の一部をバッファキャパシタ５に移動して合成することで、４タップのＦＩＲフィルタの特性が実現される。４サンプル分の離散信号が合成されて１サンプル分の離散信号が出力されるため、サンプリングレートは１／４にデシメーションされる。
【００２１】
ローテーションキャパシタ４ｅ〜４ｈも同じように、制御信号ＳＢＺにより放出スイッチ９ｅ〜９ｈがオンされ、それぞれのローテーションキャパシタに充電されている電荷の一部がバッファキャパシタ５との間で共有されることにより、４タップのＦＩＲフィルタ処理と１／４デシメーションが行われる。このフィルタ特性を第２のＦＩＲフィルタと呼ぶことにする。
【００２２】
また、ローテーションキャパシタ４ａ〜４ｄ及び４ｅ〜４ｈの各グループを、バッファキャパシタ５と交互に電荷共有状態にすることで、ＩＩＲフィルタ特性が実現される。このフィルタ効果を第２のＩＩＲフィルタと呼ぶことにする。
【００２３】
図１０に、ローカル周波数信号ＬＯの周波数を２．４ＧＨｚ、ヒストリキャパシタ３の容量を１５ｐＦ、ローテーションキャパシタ４ａ〜４ｈの各々の容量を０．５ｐＦ、バッファキャパシタ５の容量を１５ｐＦ、電圧電流変換器１の相互コンダクタンスを７．５ｍＳとしたときのフィルタ特性を示す。
【００２４】
図１０（ａ）は第１のＦＩＲフィルタの特性、（ｂ）は第１のＩＩＲフィルタの特性、（ｃ）は第２のＦＩＲフィルタの特性、（ｄ）は第２のＩＩＲフィルタの特性、（ｅ）は離散時間ダイレクトサンプリング回路全体の特性を示しており、（ｆ）は（ｅ）の特性のうち２．４ＧＨｚ近傍の周波数範囲を拡大したものである。なお、ＤＣ利得を０ｄＢで正規化している。
【００２５】
以上のように、離散時間ダイレクトサンプリング回路は、第１のＦＩＲフィルタと第１のＩＩＲフィルタと第２のＦＩＲフィルタと第２のＩＩＲフィルタの各特性を合わせた特性のフィルタ処理を施した信号を後段の回路に出力する。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】米国特許出願公開第２００３／００８３０３３号明細書、”Direct Radio Frequency Sampling with Recursive Filtering Method”
【発明の概要】
【発明が解決しようとする課題】
【００２７】
ところで、近年、ＭＩＭＯ（Multiple Input Multiple Output）、ＭＲＣ（Maximum Ratio Combining）及びダイバーシティなどの複数の高周波部が必要なシステムにおいて、回路規模を削減するために高周波部を時分割使用し、回路を兼用することが要求されている。
【００２８】
しかしながら、図８で示したような従来のダイレクトサンプリング回路では、回路の時分割兼用を考えた場合、一般に、時分割統合された信号に対して、フィルタ効果のあるオペレーションを実施すると、各系統間で信号の混ざりが発生し、その出力を各系統に分離することが困難になる。ＩＩＲフィルタ効果を有するダイレクトサンプリング回路も時分割統合された信号を処理した場合、各系統間で信号が混ざり、所望のダイレクトサンプリング演算を実施することが困難になる。
【００２９】
本発明の目的は、時分割統合された信号系列に対して、時分割で兼用する場合であっても、各系統間で信号の混ざりを回避するダイレクトサンプリング回路を提供することである。
【課題を解決するための手段】
【００３０】
本発明のダイレクトサンプリング回路は、複数系統の入力信号が１系統に時分割統合された信号をフィルタリングするスイッチトキャパシタフィルタと、前記スイッチトキャパシタフィルタの前段に系統毎に設けられ、フィルタリングする系統毎に前記スイッチトキャパシタフィルタ内のローテーションキャパシタと接続するヒストリキャパシタと、前記スイッチトキャパシタフィルタの後段に系統毎に設けられ、フィルタリングする系統毎に前記スイッチトキャパシタフィルタ内のローテーションキャパシタと接続するバッファキャパシタと、フィルタリングされた前記信号を系統毎に分離する分離手段と、を具備する構成を採る。
【発明の効果】
【００３１】
本発明によれば、時分割統合された信号系列に対して、時分割で兼用する場合であっても、各系統間で信号の混ざりを回避することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１に係る時分割ダイレクトサンプリングミキサの構成を示す図
【図２】図１に示したスイッチトキャパシタフィルタの内部構成を示す図
【図３】制御信号Ｓ０〜Ｓ３及び選択信号ＳＷ１，ＳＷ２の説明に供するタイミングチャート
【図４】本発明の実施の形態２に係る時分割ＤＳＭの構成を示す図
【図５】本発明の実施の形態３に係るヒストリキャパシタ部の内部構成を示す図
【図６】本発明の実施の形態３に係るバッファキャパシタ部の内部構成を示す図
【図７】本発明の実施の形態４に係るバッファキャパシタ部の内部構成を示す図
【図８】従来の離散時間ダイレクトサンプリング回路の構成を示す図
【図９】図８に示したデジタルコントロールユニットが生成する各制御信号の説明に供するタイミングチャート
【図１０】従来の離散時間ダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、実施の形態において、同一機能を有する構成には、同一符号を付し、重複する説明は省略する。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１に係る時分割ダイレクトサンプリングミキサ（以下、「時分割ＤＳＭ（Direct Sampling Mixer）」という）１００の構成を示す図である。以下、時分割ＤＳＭ１００の構成について図１を用いて説明する。
【００３５】
時分割統合スイッチ１２０は、選択信号ＳＷ１に従って、Ａ系統を入力するＡ入力とＢ系統を入力するＢ入力の２つの入力を切り替えて、Ａ系統とＢ系統の２系統を１系統信号に時分割統合して、トランスコンダクタンスアンプ（ＴＡ）１３０に出力する。
【００３６】
トランスコンダクタンスアンプ１３０は、時分割統合スイッチ１２０から出力された信号を電流に変換して、サンプラ１４０に出力し、サンプラ１４０は、トランスコンダクタンスアンプ１３０から出力された信号にサンプリング処理を施して、ダウンコンバートした信号をスイッチトキャパシタフィルタ（ＳＣＦ）１６０に出力する。
【００３７】
スイッチトキャパシタフィルタ１６０は、４つの制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３の入力を受けて、ローテーションキャパシタの充放電を繰り返し、サンプラ１４０から出力された信号にフィルタ処理を施して、分離スイッチ１８０に出力する。なお、スイッチトキャパシタフィルタ１６０の詳細については後述する。
【００３８】
サンプラ１４０とスイッチトキャパシタフィルタ１６０との間には、ヒストリキャパシタ部１５０が接続されており、ヒストリキャパシタ部１５０には、系統毎に対応した容量の異なるヒストリキャパシタ１５３，１５５がそれぞれスイッチ１５２，１５４を介して接続されている。スイッチ１５２，１５４は、選択信号ＳＷ１の入力によって処理する系統毎に接続を切り替える。なお、この選択信号ＳＷ１は、時分割統合スイッチ１２０に入力される選択信号ＳＷ１と同一である。
【００３９】
また、スイッチトキャパシタフィルタ１６０と分離スイッチ１８０との間には、バッファキャパシタ部１７０が接続されており、バッファキャパシタ部１７０には、系統毎に対応した容量の異なるバッファキャパシタ１７３，１７５がそれぞれスイッチ１７２，１７４を介して接続されている。スイッチ１７２，１７４は、選択信号ＳＷ２の入力によって処理する系統毎に接続を切り替える。
【００４０】
この選択信号ＳＷ２は、選択信号ＳＷ１を１タイムサイクル遅延させた信号である。これは、スイッチトキャパシタフィルタ１６０の出力信号が、スイッチトキャパシタフィルタ１６０のフィルタ処理によって入力信号に対して常に１タイムサイクル遅延するためである。
【００４１】
分離スイッチ１８０は、選択信号ＳＷ２に従って、スイッチトキャパシタフィルタ１６０から出力された信号をＡ出力とＢ出力の各系統に分離する。具体的には、選択信号ＳＷ２がＡ出力の選択を示している場合、スイッチ１８１が入力ノードと接続され、スイッチ１８２が０Ｖと接続される。一方、選択信号ＳＷ２がＢ出力の選択を示している場合、スイッチ１８２が入力ノードと接続され、スイッチ１８１が０Ｖと接続される。なお、選択信号ＳＷ２は、バッファキャパシタ部１７０に入力される選択信号ＳＷ２と同一である。
【００４２】
分離スイッチ１８０からのＡ出力は、ダイレクトサンプリング処理が施されたＡ入力がゼロパディングされた信号となり、分離スイッチ１８０の後段に用意された図示せぬ補間フィルタが、系統切り替えによって生じる信号の折り返し信号を除去し、所望の帯域の信号を抽出する。Ｂ出力についても同様に処理される。
【００４３】
図２は、図１に示したスイッチトキャパシタフィルタ１６０の内部構成を示す図である。また、図３は、制御信号Ｓ０〜Ｓ３及び選択信号ＳＷ１，ＳＷ２のタイミングチャートを示す図である。以下、図２及び図３を用いてスイッチトキャパシタフィルタ１６０の動作について説明する。ここでは、トランジスタスイッチ（トランジスタＳＷ）２４０〜トランジスタＳＷ２４４までのブランチを例に説明する。
【００４４】
時刻Ｔ０では、制御信号Ｓ０だけがハイになることによって、トランジスタＳＷ２４２が導通し、ローテーションキャパシタ２４１に充電されている電荷が全て放電される。
【００４５】
時刻Ｔ１では、制御信号Ｓ１だけがハイになることによって、トランジスタＳＷ２４３が導通し、プリチャージ電圧からローテーションキャパシタ２４１に初期電荷が充電される。
【００４６】
時刻Ｔ２では、制御信号Ｓ２だけがハイになることによって、トランジスタＳＷ２４０が導通し、スイッチトキャパシタフィルタ１６０の前段にあるヒストリキャパシタ１５３又は１５５と、ローテーションキャパシタ２４１とが並列接続される。その結果、１タイムサイクル前の初期電荷と、接続されているヒストリ容量Ｃｈとローテーション容量Ｃｒの容量比に応じた電荷を加算した電荷がローテーションキャパシタ２４１に充電される。
【００４７】
時刻Ｔ３では、制御信号Ｓ３だけがハイになることによって、トランジスタＳＷ２４４が導通し、スイッチトキャパシタフィルタ１６０の後段にあるバッファキャパシタ１７３又は１７５とローテーションキャパシタ２４１とが並列接続される。その結果、接続されているバッファ容量Ｃｂとローテーション容量Ｃｒの容量比に応じた電荷がローテーションキャパシタ２４１に充電される。時刻Ｔ４以降では、時刻Ｔ０〜Ｔ３の処理が繰り返される。
【００４８】
トランジスタＳＷ２２０〜トランジスタＳＷ２２４のブランチ、トランジスタＳＷ２３０〜トランジスタＳＷ２３４のブランチ、トランジスタＳＷ２５０〜トランジスタＳＷ２５４のブランチでも、タイムステップをずらしながら同様の処理がなされる。
【００４９】
このように、スイッチトキャパシタフィルタ１６０前段のヒストリキャパシタ部１５０と、スイッチトキャパシタフィルタ１６０内のローテーションキャパシタとの間で電荷共有を行うことにより、ＩＩＲフィルタ操作が行われる。同様に、スイッチトキャパシタフィルタ１６０後段のバッファキャパシタ部１７０と、スイッチトキャパシタフィルタ１６０内のローテーションキャパシタとの間で電荷共有を行うことにより、ＩＩＲフィルタ操作が行われる。これにより、２次のＩＩＲフィルタを形成することになる。
【００５０】
なお、選択信号ＳＷ１は、図３に示すように、制御信号と同期している必要があり、ハイ区間及びロー区間の長さは制御信号の自然数倍である必要がある。ここでは、ハイ区間及びロー区間は、それぞれ４タイムサイクルである。選択信号ＳＷ２は、上述したように、選択信号ＳＷ１を１タイムサイクル遅延させた信号である。
【００５１】
本実施の形態に係る時分割ＤＳＭ１００では、分離スイッチ１８０からの出力において、系統切り替えによる折り返し信号が発生する。この折り返し信号は、分離スイッチ１８０の後段に用意するフィルタで除去する必要があるが、選択信号ＳＷ１と選択信号ＳＷ２の動作速度を高速にすれば、折り返し信号の発生周波数が大きくなるため、後段に必要となるフィルタの要求特性を緩くすることができる。
【００５２】
上述したように、本実施の形態に係る時分割ＤＳＭ１００で実現されるＩＩＲフィルタ特性は、ヒストリキャパシタ部１５０に含まれるヒストリ容量Ｃｈ（ヒストリキャパシタ１５３の容量又はヒストリキャパシタ１５５の容量）とスイッチトキャパシタフィルタ１６０を構成するローテーションキャパシタ２２１、２３１、２４１、２５１のいずれかの容量Ｃｒとの比、及び、バッファキャパシタ１７０に含まれるバッファ容量Ｃｒ（バッファキャパシタ１７３の容量又はバッファキャパシタ１７５の容量）とスイッチトキャパシタフィルタ１６０を構成するローテーションキャパシタ２２１、２３１、２４１、２５１のいずれかの容量Ｃｒとの比、の２つの比によって決定される。
【００５３】
これにより、一般的なＤＳＭによって実現されるＩＩＲフィルタ特性を、本実施の形態に係る時分割ＤＳＭ１００によって実現する場合、１つの信号系統当たり、一般的なＤＳＭの半分の容量のヒストリ容量Ｃｈ（１５３、１５５）で実現することができる。同様に、バッファ容量も１つの信号系統当たり、一般的なＤＳＭの半分の容量のバッファ容量Ｃｂ（１７３、１７５）で実現することができる。つまり、２系統を時分割使用する時分割ＤＳＭにおいて、一般的なＤＳＭと同等のＩＩＲフィルタ効果を実現するには、必要となるヒストリ容量Ｃｈの総和とバッファ容量Ｃｂの総和を一般的なＤＳＭのヒストリ容量とバッファ容量と同じ大きさで済ませることができる。
【００５４】
一般的なＤＳＭにおいては、ヒストリ容量Ｃｈとバッファ容量Ｃｂは回路規模が大きく、これらの回路が最も支配的である。これに対して、本実施の形態に係る時分割統合ＤＳＭ１００では、ヒストリ容量Ｃｈとバッファ容量Ｃｂとは、同等の回路規模で、２系統の回路を実現することができる。
【００５５】
このように実施の形態１によれば、スイッチトキャパシタフィルタの前段に系統毎にヒストリキャパシタを接続し、スイッチトキャパシタフィルタの後段に系統毎にバッファキャパシタを接続し、スイッチトキャパシタフィルタのローテーションキャパシタと接続するヒストリキャパシタ及びバッファキャパシタをフィルタリングする系統毎に切り替えることにより、系統毎にＩＩＲフィルタ特性を切り替えることができるので、各系統間で信号の混ざりを回避することができると共に、回路規模を削減することができる。
【００５６】
また、複数のヒストリキャパシタ及び複数のバッファキャパシタのうち、それぞれ１つのヒストリキャパシタ及び１つのバッファキャパシタが用いられるので、消費電力を低減することができる。
【００５７】
なお、本実施の形態では、Ａ系統とＢ系統の２系統に対してＩＩＲフィルタ操作がかかるアクティブ区間が同一である場合について説明したが、２系統のうち一方を重要なデータとし、他方を重要ではないデータとした場合、重要なデータについてはアクティブ区間を長くし、重要ではないデータについてはアクティブ区間を短くしてもよい。これにより、重要なデータについてはゲインを増やすことができる。このような重要なデータの例として、２ストリームのダイバーシティにおいて、一方のストリームが高性能である場合が挙げられ、重要ではないデータの例として、他方のストリームが高性能ではない場合が挙げられる。
【００５８】
（実施の形態２）
図４は、本発明の実施の形態２に係る時分割ＤＳＭ２００の構成を示す図である。図４が図１と異なる点は、バッファキャパシタ部１７０をバッファキャパシタ部２７０に変更し、分離スイッチ１８０を分離スイッチ２８０に変更した点である。
【００５９】
分離スイッチ２８０は、選択信号ＳＷ２に従って、スイッチトキャパシタフィルタ１６０から出力された信号をＡ出力とＢ出力の各系統に分離する。具体的には、選択信号ＳＷ２がＡ出力の選択を示している場合、分離スイッチ２８０がＡ出力ノードと接続される。一方、選択信号ＳＷ２がＢ出力の選択を示している場合、分離スイッチ２８０がＢ出力ノードと接続される。
【００６０】
バッファキャパシタ部２７０は、分離スイッチ２８０がＡ出力ノードと接続されたとき、バッファキャパシタ２７１がスイッチトキャパシタフィルタ１６０のローテーションキャパシタと接続され、分離スイッチ２８０がＢ出力ノードと接続されたとき、バッファキャパシタ２７２がスイッチトキャパシタフィルタ１６０のローテーションキャパシタと接続され、それぞれＩＩＲフィルタ操作が行われる。
【００６１】
このような構成により、分離スイッチ２８０において選択されていない出力ノード側のバッファキャパシタには、電荷が保持された状態となり、出力電圧は直前に選択された状態の電圧となる。この結果、Ａ出力とＢ出力に含まれる所望波スペクトルを基準として折り返し信号のスペクトルの大きさが小さくなり、時分割ＤＳＭ２００後段のフィルタに要求される特性をさらに緩和することができる。
【００６２】
このように実施の形態２によれば、スイッチトキャパシタフィルタに系統毎の信号に分離する分離スイッチを接続し、分離スイッチ後段にバッファキャパシタを系統毎に接続することにより、時分割ＤＳＭ後段のフィルタに要求される特性をさらに緩和し、回路を構成する部品点数を減らすことができる。
【００６３】
（実施の形態３）
本発明の実施の形態３に係る時分割ＤＳＭの構成は、実施の形態１の図１に示した構成と同様であり、ヒストリキャパシタ部とバッファキャパシタ部の内部構成が異なるのみである。
【００６４】
図５は、本発明の実施の形態３に係るヒストリキャパシタ部３００の内部構成を示す図である。以下、ヒストリキャパシタ部３００の構成について図５を用いて説明する。ヒストリキャパシタ部３００は、１つ目の系統用のヒストリキャパシタ群３２０と、２つ目の系統用のヒストリキャパシタ群３６０と、それらを導通又は遮断に切り替えるスイッチ３１０、３５０から構成される。
【００６５】
スイッチ３１０、３５０は、外部から入力される選択信号ＳＷ１によって互いに排他的に導通と遮断とを切り替えられる。
【００６６】
ヒストリキャパシタ群３２０内の構成は、１つのスイッチと１つのヒストリキャパシタとを１組とすると、これらがＮ組み設けられている。これらＮ個のヒストリキャパシタの接続と非接続との切り替えは、選択信号ＳＥＬ１に基づいて行われる。選択信号ＳＥＬ１は、さまざまな通信システムへの適応や、システム構成要素の個体ばらつきなどによる特性の微調整に用いられ、ある一つの通信時には変更されず固定である。
【００６７】
ヒストリキャパシタ群３６０は、ヒストリキャパシタ群３２０と同様であるので、その詳細な説明は省略する。
【００６８】
図６は、本発明の実施の形態３に係るバッファキャパシタ部４００の内部構成を示す図である。以下、バッファキャパシタ部４００の構成について図６を用いて説明する。バッファキャパシタ部４００は、１つ目の系統用のバッファキャパシタ群４２０と、２つ目の系統用のバッファキャパシタ群４６０と、それらを導通又は遮断に切り替えるスイッチ４１０、４５０から構成される。
【００６９】
スイッチ４１０、４５０は、外部から入力される選択信号ＳＷ２によって互いに排他的に導通と遮断とを切り替えられる。
【００７０】
バッファキャパシタ群４２０内の構成は、１つのスイッチと１つのバッファキャパシタとを１組とすると、これらがＮ組み設けられている。これらＮ個のバッファキャパシタの接続と非接続との切り替えは、選択信号ＳＥＬ２に基づいて行われる。選択信号ＳＥＬ２は、選択信号ＳＥＬ１と同様、特性の微調整に用いられ、ある一つの通信時には変更されず固定である。
【００７１】
バッファキャパシタ群４６０は、バッファキャパシタ群４２０と同様であるので、その詳細な説明は省略する。
【００７２】
本実施の形態に係る時分割ＤＳＭは、信号線に容量成分が付加されると、フィルタ特性が劣化してしまうが、上述した構成により、ヒストリキャパシタ及びバッファキャパシタの個数を増加させても信号線に直接付加される容量成分を小さく抑えることができるので、フィルタ特性の劣化を抑えることができる。
【００７３】
このように実施の形態３によれば、スイッチトキャパシタフィルタの前段及び後段に接続するヒストリキャパシタ及びバッファキャパシタを系統毎に複数備え、ヒストリキャパシタ及びバッファキャパシタを選択的に切り替えることにより、さまざまな通信システムへの適応、また、システム構成要素の個体ばらつきなどによる特性の微調整を行うことができる。
【００７４】
（実施の形態４）
本発明の実施の形態４に係る時分割ＤＳＭの構成は、実施の形態２の図４に示した構成と同様であり、バッファキャパシタ部の内部構成が異なるのみである。
【００７５】
図７は、本発明の実施の形態４に係るバッファキャパシタ部５００の内部構成を示す図である。以下、バッファキャパシタ部５００の構成について図７を用いて説明する。バッファキャパシタ部５００は、１つ目の系統用のバッファキャパシタ群５２０と、２つ目の系統用のバッファキャパシタ群５５０とから構成される。
【００７６】
バッファキャパシタ群５２０内の構成は、１つのスイッチと１つのバッファキャパシタとを１組とすると、これらがＮ組み設けられている。これらＮ個のバッファキャパシタの接続と非接続との切り替えは、選択信号ＳＥＬ３に基づいて行われる。選択信号ＳＥＬ３は、さまざまな通信システムへの適応や、システム構成要素の個体ばらつきなどによる特性の微調整に用いられ、ある一つの通信時には変更されず固定である。
【００７７】
バッファキャパシタ群５５０内の構成は、１つのスイッチと１つのバッファキャパシタとを１組とすると、これらがＮ組み設けられている。これらＮ個のバッファキャパシタの接続と非接続との切り替えは、選択信号ＳＥＬ４に基づいて行われる。選択信号ＳＥＬ４は、選択信号ＳＥＬ３と同様、特性の微調整に用いられ、ある一つの通信時には変更されず固定である。
【００７８】
このように実施の形態４によれば、スイッチトキャパシタフィルタに系統毎の信号に分離する分離スイッチを接続し、分離スイッチ後段にバッファキャパシタを系統毎に複数備え、バッファキャパシタを選択的に切り替えることにより、時分割ＤＳＭ後段のフィルタに要求される特性をさらに緩和することができると共に、さまざまな通信システムへの適応、また、システム構成要素の個体ばらつきなどによる特性の微調整を行うことができる。
【産業上の利用可能性】
【００７９】
本発明にかかるダイレクトサンプリング回路は、時分割統合された信号系列に対して、時分割で兼用する場合であっても、各系統間で信号の混ざりを回避するものとして有用である。
【符号の説明】
【００８０】
１２０ 時分割統合スイッチ
１３０ トランスコンダクタンスアンプ
１４０ サンプラ
１５０、３００ ヒストリキャパシタ部
１５２、１５４、１７２、１７４、１８１、１８２、３１０、３３０、３３１、３３２、３３９、３５０、３７０、３７１、３７２、３７９、４１０、４３０、４３１、４３２、４３９、４５０、４７０、４７１、４７２、４７９、５３０、５３１、５３２、５３９、５６０、５６１、５６２、５６９ スイッチ
１５３、１５５、３４０、３４１、３４２、３４９、３８０、３８１、３８２、３８９ ヒストリキャパシタ
１６０ スイッチトキャパシタフィルタ
１７０、２７０、４００、５００ バッファキャパシタ部
１７３、１７５、２７１、２７２、４４０、４４１、４４２、４４９、４８０、４８１、４８２、４８９、５４０、５４１、５４２、５４９、５７０、５７１、５７２、５７９ バッファキャパシタ
１８０、２８０ 分離スイッチ
２２０、２２２、２２３、２２４、２３０、２３２、２３３、２３４、２４０、２４２、２４３、２４４、２５０、２５２，２５３、２５４ トランジスタスイッチ
２２１、２３１、２４１、２５１ ローテーションキャパシタ
３２０、３６０ ヒストリキャパシタ群
４２０、４６０、５２０、５５０ バッファキャパシタ群
【特許請求の範囲】
【請求項１】
複数系統の入力信号が１系統に時分割統合された信号をフィルタリングするスイッチトキャパシタフィルタと、
前記スイッチトキャパシタフィルタの前段に系統毎に設けられ、フィルタリングする系統毎に前記スイッチトキャパシタフィルタ内のローテーションキャパシタと接続するヒストリキャパシタと、
前記スイッチトキャパシタフィルタの後段に系統毎に設けられ、フィルタリングする系統毎に前記スイッチトキャパシタフィルタ内のローテーションキャパシタと接続するバッファキャパシタと、
フィルタリングされた前記信号を系統毎に分離する分離手段と、
を具備するダイレクトサンプリング回路。
【請求項２】
前記バッファキャパシタは、前記分離手段の後段に設けられた請求項１に記載のダイレクトサンプリング回路。
【請求項３】
前記ヒストリキャパシタ及び前記バッファキャパシタは、系統毎にそれぞれ複数設けられ、選択的に接続を切り替えられる請求項１に記載のダイレクトサンプリング回路。
【請求項４】
前記バッファキャパシタは、系統毎に複数設けられ、選択的に接続を切り替えられる請求項２に記載のダイレクトサンプリング回路。
【請求項１】
複数系統の入力信号が１系統に時分割統合された信号をフィルタリングするスイッチトキャパシタフィルタと、
前記スイッチトキャパシタフィルタの前段に系統毎に設けられ、フィルタリングする系統毎に前記スイッチトキャパシタフィルタ内のローテーションキャパシタと接続するヒストリキャパシタと、
前記スイッチトキャパシタフィルタの後段に系統毎に設けられ、フィルタリングする系統毎に前記スイッチトキャパシタフィルタ内のローテーションキャパシタと接続するバッファキャパシタと、
フィルタリングされた前記信号を系統毎に分離する分離手段と、
を具備するダイレクトサンプリング回路。
【請求項２】
前記バッファキャパシタは、前記分離手段の後段に設けられた請求項１に記載のダイレクトサンプリング回路。
【請求項３】
前記ヒストリキャパシタ及び前記バッファキャパシタは、系統毎にそれぞれ複数設けられ、選択的に接続を切り替えられる請求項１に記載のダイレクトサンプリング回路。
【請求項４】
前記バッファキャパシタは、系統毎に複数設けられ、選択的に接続を切り替えられる請求項２に記載のダイレクトサンプリング回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２３６１５（Ｐ２０１２−２３６１５Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１０−１６０７２１（Ｐ２０１０−１６０７２１）
【出願日】平成２２年７月１５日（２０１０．７．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２２年７月１５日（２０１０．７．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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