テスト回路を内蔵した集積回路
【課題】集積回路の動作を検証するために、波形測定装置のような高価で扱いが難しい測定装置を用いて端子の波形を測定していたので、測定装置の操作に不慣れな検証者には扱い難かった。本発明は、単体で簡単に動作検証ができる集積回路を提供することを目的にする。
【解決手段】マッピング制御回路を用いて既存の内蔵メモリの一部をテストデータ格納領域として確保し、サンプリング制御回路でサンプリングしたテストデータをテストデータ格納領域に格納する。また、テスト終了後にこの領域を開放するようにする。集積回路単体で動作検証でき、またテスト専用メモリが不要なので、チップサイズが増加しない。
【解決手段】マッピング制御回路を用いて既存の内蔵メモリの一部をテストデータ格納領域として確保し、サンプリング制御回路でサンプリングしたテストデータをテストデータ格納領域に格納する。また、テスト終了後にこの領域を開放するようにする。集積回路単体で動作検証でき、またテスト専用メモリが不要なので、チップサイズが増加しない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｉ／Ｏ端子等の電圧をサンプリングして保存する回路を内蔵することにより、単体で内部回路のテストを行うことができるテスト回路を内蔵した集積回路に関するものである。
【背景技術】
【０００２】
組み込み用機器で用いられるマイクロプロセッサは、内蔵されているＲＯＭ等に格納されたプログラムに基づいて動作する。このマイクロプロセッサが意図した動作をするかどうかの単体検証を行うために、マイクロプロセッサの入出力端子の波形を観測し、正常に動作しているかどうかを確認する。
【０００３】
図４に、マイクロプロセッサのような集積回路の動作を検証する動作検証装置の構成を示す。図４において、１０はマイクロプロセッサ等の集積回路であり、１１ａ〜１１ｄの入出力端子を具備している。なお、集積回路１０は多数の入出力端子を具備しているが、図４では４つのみ記載している。
【０００４】
入出力端子１１ａ〜１１ｄの電圧はそれぞれプローブ１２ａ〜１２ｄを介して波形測定装置１３に入力され、測定される。波形測定装置１３が測定する電圧と意図した電圧を比較することにより、集積回路１０の動作を検証することができる。
【０００５】
特許文献１には、簡単な構成で半導体集積回路内部の複数のデジタル信号をモニタすることができるテストセレクト回路が記載されている。以下、図５を用いてこの発明の概要を説明する。
【０００６】
図５において、制御回路２０には制御信号Ｓｃｎｔが入力される。制御回路２０は、制御信号Ｓｃｎｔに基づいて制御データＤｃｎｔを生成し、この制御データＤｃｎｔを選択レジスタ２１に出力する。選択レジスタ２１は複数のフリップフロップで構成され、入力された制御データＤｃｎｔを保持すると共に、選択信号Ｓｓｅｌとして選択回路２２に出力する。
【０００７】
選択回路２２には選択信号Ｓｓｅｌおよび複数のデジタル信号ＳＩＧ１〜ＳＩＧｎが入力される。選択回路２２は、選択信号Ｓｓｅｌに基づいてデジタル信号ＳＩＧ１〜ＳＩＧｎのうち１つを選択し、ＳｉｇＯｕｔとして外部に出力する。制御信号Ｓｃｎｔを操作することによって所望のデジタル信号を選択することができるので、テストのための出力端子数、すなわち検査用パッドの数を削減することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３０３８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図４の動作検証装置および図５のテストセレクト回路には次のような課題があった。
【００１０】
図４の動作検証装置は、検証する度に集積回路１０の入出力端子１１ａ〜１１ｄにプローブ１２ａ〜１２ｄを接続し、このプローブ１２ａ〜１２ｄを波形測定装置１３に接続してその電圧を測定しなければならず、装置のセッティングおよび測定が面倒であるという課題があった。特に、動作検証する担当者がプローブの接続や波形測定装置のセッティングに不慣れな場合は、検証を実施することができないという課題もあった。
【００１１】
また、測定する信号がデジタル信号の場合は高レベルか低レベルかを判定するだけでよく、高精度な電圧測定は必要ないが、その場合でも高価で扱いが難しい波形測定装置を用いなければならないという課題もあった。
【００１２】
図５のテストセレクト回路は、同時に２つ以上の信号を測定することができないので、２つ以上の信号の相互関係（タイミング等）を検証することができないという課題があった。
【００１３】
本発明の目的は、構成が簡単であり、かつロジックアナライザやオシロスコープなどの波形測定装置を必要としない、テスト回路を内蔵した集積回路を実現することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
メモリを内蔵した集積回路において、
前記メモリのマッピングを変更し、テストを行うときにテストデータを格納するテストデータ格納領域を前記メモリに確保し、テストを行わないときに前記テストデータ格納領域を開放するマッピング制御回路と、
テストを行う点の電圧が入力され、この電圧をサンプリングして、このサンプリングしたデータを前記テストデータ格納領域に格納するサンプリング制御回路と、
を備えたものである。電圧測定装置を用いなくても、集積回路の動作を検証できる。
【００１５】
請求項２記載の発明は、請求項１に記載の発明において、
前記サンプリング制御回路は、サンプリングした電圧を２値データに変換して、前記テストデータ格納領域に格納するようにしたものである。簡単に動作を検証できる。
【００１６】
請求項３記載の発明は、請求項１若しくは請求項２に記載の発明において、
前記集積回路は、プロセッサを内蔵したものである。内蔵メモリを保有していることが多いマイクロプロセッサに用いて好適である。
【発明の効果】
【００１７】
本発明によれば以下のような効果がある。
請求項１、２、および３の発明によれば、テストを行うときにマッピング制御回路を用いてメモリ中にテストデータ格納領域を確保し、サンプリング制御回路でサンプリングしたテストデータをこのテストデータ格納領域に格納するようにした。また、テストが終了するとテストデータ格納領域を開放するようにした。
【００１８】
波形測定装置のような高価で扱いが難しい測定装置を用いなくても、測定点の波形を観測することができるので、単体で集積回路の動作を検証できるという効果がある。
【００１９】
また、同時に複数の測定点の波形を観測することができるので、容易に波形相互間の比較を行うことができるという効果もある。
【００２０】
また、テスト時に既存の内蔵メモリの一部をテストデータ格納領域として用いるようにしたので、テストデータ格納用のメモリを必要としない。このため、集積回路のチップサイズの増加を抑えることができるという効果もある。
【００２１】
また、テスト終了後にテストデータ格納領域を開放するようにしたので、集積回路の通常の動作を妨げることがないという効果もある。
【００２２】
さらに、マイクロプロセッサを内蔵することにより、テストデータ格納領域に格納されたテストデータを簡単に読み出すことができるという効果もある。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施例を示した構成図である。
【図２】内部メモリのマッピングを示した図である。
【図３】サンプリングしたデータおよびその波形を示した図である。
【図４】従来の動作検証装置の構成図である。
【図５】従来のテストセレクト回路の構成図である。
【発明を実施するための形態】
【００２４】
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係るテスト回路を内蔵した集積回路の一実施例を示した構成図である。なお、図４と同じ要素には同一符号を付し、説明を省略する。
【００２５】
図１において、３０は内部メモリ、３１はこの内部メモリ３０を制御する内部メモリ制御回路である。内部メモリ３０には内部メモリ制御回路３１からアドレス（ＡＤ）、ライトイネーブル信号（ＷＥ）、書き込みデータ（ＷＤＡ）が供給される。また、内部メモリ３０から内部メモリ制御回路３１に読み出したデータ（ＲＤＡ）が出力される。
【００２６】
３２はプロセッサ制御回路、３３はマイクロプロセッサである。プロセッサ制御回路３２はマイクロプロセッサ３３にデータを出力し、またマイクロプロセッサ３３が出力したデータが入力される。すなわち、プロセッサ制御回路３２は、マイクロプロセッサ３３のインターフェイス回路として動作する。
【００２７】
３４はＩ／Ｏ制御回路であり、Ｉ／Ｏにデータを出力し、またＩ／Ｏが出力したデータが入力される。すなわち、Ｉ／Ｏのインターフェイス回路として動作する。Ｉ／Ｏとしては、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）、ＰＣＩ（Peripheral Component Interconnect）、ＵＳＢ（Universal Serial Bus）等がある。内部メモリ制御回路３１、プロセッサ制御回路３２、Ｉ／Ｏ制御回路３４は、内部バス３５で接続される。
【００２８】
３６は内部回路であり、バッファ３７ａ〜３７ｄを介して入出力端子１１ａ〜１１ｄが接続される。通常入出力端子は多数用いられるが、図１では４本のみ記載している。内部回路３６はハードウエアロジック回路で構成され、所望の機能を実現する。
【００２９】
３８はサンプリング制御回路であり、入出力端子１１ａ〜１１ｄの電圧が入力され、また内部バス３５と接続される。サンプリング制御回路３８は、入力されるクロックに同期して入出力端子１１ａ〜１１ｄの電圧をサンプリングし、その結果を内部バス３５、内部メモリ制御回路３１を経由して内部メモリ３０に書き込む。
【００３０】
３９はマッピング制御回路である。マッピング制御回路３９は、内部メモリ制御回路３１を制御して、内部メモリ３０の一部をテストデータ格納用に確保する。
【００３１】
なお、内部メモリ３０、内部メモリ制御回路３１、プロセッサ制御回路３２、マイクロプロセッサ３３、Ｉ／Ｏ制御回路３４、内部回路３６、サンプリング制御回路３８、マッピング制御回路３９にはクロックＣＬＫが入力される。また、サンプリング制御回路３８、マッピング制御回路３９には、テスト中であることを表すテスト中信号が入力される。
【００３２】
次に、この実施例の動作を説明する。図２は内部メモリ３０のマッピングを表した図であり、（Ａ）はテストを行わないとき、（Ｂ）はテストを行うときのマッピングを表している。なお、内部メモリ３０は０ｘＦＦＦＦ（６４ｋバイト）のメモリ容量を有している。
【００３３】
テストを行わないとき（Ａ）は、アドレスが０ｘ００００〜０ｘＥＦＦＦの領域はマイクロプロセッサ３３が使用し、０ｘＦ０００〜０ｘＦＦＦＦの領域はＩ／Ｏが使用する。それに対してテスト中のとき（Ｂ）は、マイクロプロセッサ３３が使用する領域の一部（０ｘ６０００〜０ｘＥＦＦＦ）をテストデータ格納領域として確保する。マッピング制御回路３９はテスト中信号を参照して、テスト中信号がアクティブになると図２（Ｂ）に示すようにテストデータ格納領域を確保し、テスト中信号がインアクティブになるとこの領域を開放して、マイクロプロセッサ３３が使用できるようにする。
【００３４】
サンプリング制御回路３８はテスト中信号を参照し、このテスト中信号がアクティブ（テスト中）であるときは、一定の周期で入出力端子１１ａ〜１１ｄの電圧をサンプリングし、このサンプリングしたデータを内部メモリ３０のテストデータ格納領域に順番に格納する。格納されたテストデータは、テスト終了後にマイクロプロセッサ３３によって読み出される。
【００３５】
図３に、サンプリング制御回路３８がサンプリングし、内部メモリ３０に格納された、端子１１ａ〜１１ｄのデータの例を示す。なお、このデータは２値データであるとする。
【００３６】
図３（Ａ）はサンプリングしたデータである。サンプリング制御制御回路３８は、テスト中信号がアクティブのときに一定周期で端子１１ａ〜１１ｄの電圧をサンプリングし、この電圧を２値化して内部メモリ３０のテストデータ格納領域に格納する。サンプリング番号１〜５は、サンプリングした順番を示す。
【００３７】
図３（Ｂ）は（Ａ）のデータを波形図で表したものであり、横軸は時間である。Ｔ１〜Ｔ６はデータをサンプリングするタイミング（時刻）を表す。動作検証する担当者は、このデータを参照して、内部回路３６の動作を検証する。
【００３８】
図４の動作検証装置は、プローブを入出力端子に接続し、また波形測定装置を用いなければならず、セッティングが面倒であるという課題があった。また、図５のテストセレクト回路は、複数のデジタル信号を１つの端子で接続できるので、テストのためのセッティングを簡単にすることができるが、信号相互間の関係を検証することが難しいという課題があった。
【００３９】
本発明は入出力端子の電圧をサンプリング制御回路３８でサンプリングし、内部メモリ３０のテストデータ格納領域に格納するようにしたので、このテストデータ格納領域に格納されたデータを読み出すだけで内部回路３６の動作を検証することができる。このため、面倒なセッティングが不要になる。
【００４０】
また、マイクロプロセッサ３３が使用する内部メモリ３０の一部をテストデータ格納領域として使用するので、メモリサイズが増加することはない。このため、チップサイズの増加を抑えることができる。さらに、テストを行わないときはテストデータ格納領域を開放するようにしたので、実動作のときに内部メモリ３０のサイズが小さくなることもなくなる。
【００４１】
なお、図３ではサンプリングデータを２値としたが、多値データとしてもよい。この場合、サンプリング制御回路３８内にアナログデジタル変換器を配置し、このアナログデジタル変換器で入出力端子１１ａ〜１１ｄの電圧をデジタル値に変換してテストデータ格納領域に格納すればよい。
【００４２】
また、図１実施例では入出力端子１１ａ〜１１ｄの電圧をサンプリング制御回路３８でサンプリングするようにしたが、内部回路３６内の外部に出ていない点の電圧をサンプリングするようにしてもよい。
【００４３】
また、図１実施例ではマイクロプロセッサ３３とは別にプロセッサ制御回路３２、Ｉ／Ｏ制御回路３４、内部バス３５が配置された回路について説明したが、これらがマイクロプロセッサ３３内部に配置された構成であってもよい。さらに、内部メモリ３０、内部回路３６がマイクロプロセッサ３３の一部であるような構成であってもよい。
【符号の説明】
【００４４】
１１ａ〜１１ｄ 入出力端子
３０ 内部メモリ
３１ 内部メモリ制御回路
３２ プロセッサ制御回路
３３ マイクロプロセッサ
３４ Ｉ／Ｏ制御回路
３５ 内部バス
３６ 内部回路
３８ サンプリング制御回路
３９ マッピング制御回路
【技術分野】
【０００１】
本発明は、Ｉ／Ｏ端子等の電圧をサンプリングして保存する回路を内蔵することにより、単体で内部回路のテストを行うことができるテスト回路を内蔵した集積回路に関するものである。
【背景技術】
【０００２】
組み込み用機器で用いられるマイクロプロセッサは、内蔵されているＲＯＭ等に格納されたプログラムに基づいて動作する。このマイクロプロセッサが意図した動作をするかどうかの単体検証を行うために、マイクロプロセッサの入出力端子の波形を観測し、正常に動作しているかどうかを確認する。
【０００３】
図４に、マイクロプロセッサのような集積回路の動作を検証する動作検証装置の構成を示す。図４において、１０はマイクロプロセッサ等の集積回路であり、１１ａ〜１１ｄの入出力端子を具備している。なお、集積回路１０は多数の入出力端子を具備しているが、図４では４つのみ記載している。
【０００４】
入出力端子１１ａ〜１１ｄの電圧はそれぞれプローブ１２ａ〜１２ｄを介して波形測定装置１３に入力され、測定される。波形測定装置１３が測定する電圧と意図した電圧を比較することにより、集積回路１０の動作を検証することができる。
【０００５】
特許文献１には、簡単な構成で半導体集積回路内部の複数のデジタル信号をモニタすることができるテストセレクト回路が記載されている。以下、図５を用いてこの発明の概要を説明する。
【０００６】
図５において、制御回路２０には制御信号Ｓｃｎｔが入力される。制御回路２０は、制御信号Ｓｃｎｔに基づいて制御データＤｃｎｔを生成し、この制御データＤｃｎｔを選択レジスタ２１に出力する。選択レジスタ２１は複数のフリップフロップで構成され、入力された制御データＤｃｎｔを保持すると共に、選択信号Ｓｓｅｌとして選択回路２２に出力する。
【０００７】
選択回路２２には選択信号Ｓｓｅｌおよび複数のデジタル信号ＳＩＧ１〜ＳＩＧｎが入力される。選択回路２２は、選択信号Ｓｓｅｌに基づいてデジタル信号ＳＩＧ１〜ＳＩＧｎのうち１つを選択し、ＳｉｇＯｕｔとして外部に出力する。制御信号Ｓｃｎｔを操作することによって所望のデジタル信号を選択することができるので、テストのための出力端子数、すなわち検査用パッドの数を削減することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３０３８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図４の動作検証装置および図５のテストセレクト回路には次のような課題があった。
【００１０】
図４の動作検証装置は、検証する度に集積回路１０の入出力端子１１ａ〜１１ｄにプローブ１２ａ〜１２ｄを接続し、このプローブ１２ａ〜１２ｄを波形測定装置１３に接続してその電圧を測定しなければならず、装置のセッティングおよび測定が面倒であるという課題があった。特に、動作検証する担当者がプローブの接続や波形測定装置のセッティングに不慣れな場合は、検証を実施することができないという課題もあった。
【００１１】
また、測定する信号がデジタル信号の場合は高レベルか低レベルかを判定するだけでよく、高精度な電圧測定は必要ないが、その場合でも高価で扱いが難しい波形測定装置を用いなければならないという課題もあった。
【００１２】
図５のテストセレクト回路は、同時に２つ以上の信号を測定することができないので、２つ以上の信号の相互関係（タイミング等）を検証することができないという課題があった。
【００１３】
本発明の目的は、構成が簡単であり、かつロジックアナライザやオシロスコープなどの波形測定装置を必要としない、テスト回路を内蔵した集積回路を実現することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
メモリを内蔵した集積回路において、
前記メモリのマッピングを変更し、テストを行うときにテストデータを格納するテストデータ格納領域を前記メモリに確保し、テストを行わないときに前記テストデータ格納領域を開放するマッピング制御回路と、
テストを行う点の電圧が入力され、この電圧をサンプリングして、このサンプリングしたデータを前記テストデータ格納領域に格納するサンプリング制御回路と、
を備えたものである。電圧測定装置を用いなくても、集積回路の動作を検証できる。
【００１５】
請求項２記載の発明は、請求項１に記載の発明において、
前記サンプリング制御回路は、サンプリングした電圧を２値データに変換して、前記テストデータ格納領域に格納するようにしたものである。簡単に動作を検証できる。
【００１６】
請求項３記載の発明は、請求項１若しくは請求項２に記載の発明において、
前記集積回路は、プロセッサを内蔵したものである。内蔵メモリを保有していることが多いマイクロプロセッサに用いて好適である。
【発明の効果】
【００１７】
本発明によれば以下のような効果がある。
請求項１、２、および３の発明によれば、テストを行うときにマッピング制御回路を用いてメモリ中にテストデータ格納領域を確保し、サンプリング制御回路でサンプリングしたテストデータをこのテストデータ格納領域に格納するようにした。また、テストが終了するとテストデータ格納領域を開放するようにした。
【００１８】
波形測定装置のような高価で扱いが難しい測定装置を用いなくても、測定点の波形を観測することができるので、単体で集積回路の動作を検証できるという効果がある。
【００１９】
また、同時に複数の測定点の波形を観測することができるので、容易に波形相互間の比較を行うことができるという効果もある。
【００２０】
また、テスト時に既存の内蔵メモリの一部をテストデータ格納領域として用いるようにしたので、テストデータ格納用のメモリを必要としない。このため、集積回路のチップサイズの増加を抑えることができるという効果もある。
【００２１】
また、テスト終了後にテストデータ格納領域を開放するようにしたので、集積回路の通常の動作を妨げることがないという効果もある。
【００２２】
さらに、マイクロプロセッサを内蔵することにより、テストデータ格納領域に格納されたテストデータを簡単に読み出すことができるという効果もある。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施例を示した構成図である。
【図２】内部メモリのマッピングを示した図である。
【図３】サンプリングしたデータおよびその波形を示した図である。
【図４】従来の動作検証装置の構成図である。
【図５】従来のテストセレクト回路の構成図である。
【発明を実施するための形態】
【００２４】
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係るテスト回路を内蔵した集積回路の一実施例を示した構成図である。なお、図４と同じ要素には同一符号を付し、説明を省略する。
【００２５】
図１において、３０は内部メモリ、３１はこの内部メモリ３０を制御する内部メモリ制御回路である。内部メモリ３０には内部メモリ制御回路３１からアドレス（ＡＤ）、ライトイネーブル信号（ＷＥ）、書き込みデータ（ＷＤＡ）が供給される。また、内部メモリ３０から内部メモリ制御回路３１に読み出したデータ（ＲＤＡ）が出力される。
【００２６】
３２はプロセッサ制御回路、３３はマイクロプロセッサである。プロセッサ制御回路３２はマイクロプロセッサ３３にデータを出力し、またマイクロプロセッサ３３が出力したデータが入力される。すなわち、プロセッサ制御回路３２は、マイクロプロセッサ３３のインターフェイス回路として動作する。
【００２７】
３４はＩ／Ｏ制御回路であり、Ｉ／Ｏにデータを出力し、またＩ／Ｏが出力したデータが入力される。すなわち、Ｉ／Ｏのインターフェイス回路として動作する。Ｉ／Ｏとしては、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）、ＰＣＩ（Peripheral Component Interconnect）、ＵＳＢ（Universal Serial Bus）等がある。内部メモリ制御回路３１、プロセッサ制御回路３２、Ｉ／Ｏ制御回路３４は、内部バス３５で接続される。
【００２８】
３６は内部回路であり、バッファ３７ａ〜３７ｄを介して入出力端子１１ａ〜１１ｄが接続される。通常入出力端子は多数用いられるが、図１では４本のみ記載している。内部回路３６はハードウエアロジック回路で構成され、所望の機能を実現する。
【００２９】
３８はサンプリング制御回路であり、入出力端子１１ａ〜１１ｄの電圧が入力され、また内部バス３５と接続される。サンプリング制御回路３８は、入力されるクロックに同期して入出力端子１１ａ〜１１ｄの電圧をサンプリングし、その結果を内部バス３５、内部メモリ制御回路３１を経由して内部メモリ３０に書き込む。
【００３０】
３９はマッピング制御回路である。マッピング制御回路３９は、内部メモリ制御回路３１を制御して、内部メモリ３０の一部をテストデータ格納用に確保する。
【００３１】
なお、内部メモリ３０、内部メモリ制御回路３１、プロセッサ制御回路３２、マイクロプロセッサ３３、Ｉ／Ｏ制御回路３４、内部回路３６、サンプリング制御回路３８、マッピング制御回路３９にはクロックＣＬＫが入力される。また、サンプリング制御回路３８、マッピング制御回路３９には、テスト中であることを表すテスト中信号が入力される。
【００３２】
次に、この実施例の動作を説明する。図２は内部メモリ３０のマッピングを表した図であり、（Ａ）はテストを行わないとき、（Ｂ）はテストを行うときのマッピングを表している。なお、内部メモリ３０は０ｘＦＦＦＦ（６４ｋバイト）のメモリ容量を有している。
【００３３】
テストを行わないとき（Ａ）は、アドレスが０ｘ００００〜０ｘＥＦＦＦの領域はマイクロプロセッサ３３が使用し、０ｘＦ０００〜０ｘＦＦＦＦの領域はＩ／Ｏが使用する。それに対してテスト中のとき（Ｂ）は、マイクロプロセッサ３３が使用する領域の一部（０ｘ６０００〜０ｘＥＦＦＦ）をテストデータ格納領域として確保する。マッピング制御回路３９はテスト中信号を参照して、テスト中信号がアクティブになると図２（Ｂ）に示すようにテストデータ格納領域を確保し、テスト中信号がインアクティブになるとこの領域を開放して、マイクロプロセッサ３３が使用できるようにする。
【００３４】
サンプリング制御回路３８はテスト中信号を参照し、このテスト中信号がアクティブ（テスト中）であるときは、一定の周期で入出力端子１１ａ〜１１ｄの電圧をサンプリングし、このサンプリングしたデータを内部メモリ３０のテストデータ格納領域に順番に格納する。格納されたテストデータは、テスト終了後にマイクロプロセッサ３３によって読み出される。
【００３５】
図３に、サンプリング制御回路３８がサンプリングし、内部メモリ３０に格納された、端子１１ａ〜１１ｄのデータの例を示す。なお、このデータは２値データであるとする。
【００３６】
図３（Ａ）はサンプリングしたデータである。サンプリング制御制御回路３８は、テスト中信号がアクティブのときに一定周期で端子１１ａ〜１１ｄの電圧をサンプリングし、この電圧を２値化して内部メモリ３０のテストデータ格納領域に格納する。サンプリング番号１〜５は、サンプリングした順番を示す。
【００３７】
図３（Ｂ）は（Ａ）のデータを波形図で表したものであり、横軸は時間である。Ｔ１〜Ｔ６はデータをサンプリングするタイミング（時刻）を表す。動作検証する担当者は、このデータを参照して、内部回路３６の動作を検証する。
【００３８】
図４の動作検証装置は、プローブを入出力端子に接続し、また波形測定装置を用いなければならず、セッティングが面倒であるという課題があった。また、図５のテストセレクト回路は、複数のデジタル信号を１つの端子で接続できるので、テストのためのセッティングを簡単にすることができるが、信号相互間の関係を検証することが難しいという課題があった。
【００３９】
本発明は入出力端子の電圧をサンプリング制御回路３８でサンプリングし、内部メモリ３０のテストデータ格納領域に格納するようにしたので、このテストデータ格納領域に格納されたデータを読み出すだけで内部回路３６の動作を検証することができる。このため、面倒なセッティングが不要になる。
【００４０】
また、マイクロプロセッサ３３が使用する内部メモリ３０の一部をテストデータ格納領域として使用するので、メモリサイズが増加することはない。このため、チップサイズの増加を抑えることができる。さらに、テストを行わないときはテストデータ格納領域を開放するようにしたので、実動作のときに内部メモリ３０のサイズが小さくなることもなくなる。
【００４１】
なお、図３ではサンプリングデータを２値としたが、多値データとしてもよい。この場合、サンプリング制御回路３８内にアナログデジタル変換器を配置し、このアナログデジタル変換器で入出力端子１１ａ〜１１ｄの電圧をデジタル値に変換してテストデータ格納領域に格納すればよい。
【００４２】
また、図１実施例では入出力端子１１ａ〜１１ｄの電圧をサンプリング制御回路３８でサンプリングするようにしたが、内部回路３６内の外部に出ていない点の電圧をサンプリングするようにしてもよい。
【００４３】
また、図１実施例ではマイクロプロセッサ３３とは別にプロセッサ制御回路３２、Ｉ／Ｏ制御回路３４、内部バス３５が配置された回路について説明したが、これらがマイクロプロセッサ３３内部に配置された構成であってもよい。さらに、内部メモリ３０、内部回路３６がマイクロプロセッサ３３の一部であるような構成であってもよい。
【符号の説明】
【００４４】
１１ａ〜１１ｄ 入出力端子
３０ 内部メモリ
３１ 内部メモリ制御回路
３２ プロセッサ制御回路
３３ マイクロプロセッサ
３４ Ｉ／Ｏ制御回路
３５ 内部バス
３６ 内部回路
３８ サンプリング制御回路
３９ マッピング制御回路
【特許請求の範囲】
【請求項１】
メモリを内蔵した集積回路において、
前記メモリのマッピングを変更し、テストを行うときにテストデータを格納するテストデータ格納領域を前記メモリに確保し、テストを行わないときに前記テストデータ格納領域を開放するマッピング制御回路と、
テストを行う点の電圧が入力され、この電圧をサンプリングして、このサンプリングしたデータを前記テストデータ格納領域に格納するサンプリング制御回路と、
を備えたことを特徴とするテスト回路を内蔵した集積回路。
【請求項２】
前記サンプリング制御回路は、サンプリングした電圧を２値データに変換して、前記テストデータ格納領域に格納するようにしたことを特徴とする請求項１記載のテスト回路を内蔵した集積回路。
【請求項３】
前記集積回路は、プロセッサを内蔵していることを特徴とする請求項１若しくは請求項２記載のテスト回路を内蔵した集積回路。
【請求項１】
メモリを内蔵した集積回路において、
前記メモリのマッピングを変更し、テストを行うときにテストデータを格納するテストデータ格納領域を前記メモリに確保し、テストを行わないときに前記テストデータ格納領域を開放するマッピング制御回路と、
テストを行う点の電圧が入力され、この電圧をサンプリングして、このサンプリングしたデータを前記テストデータ格納領域に格納するサンプリング制御回路と、
を備えたことを特徴とするテスト回路を内蔵した集積回路。
【請求項２】
前記サンプリング制御回路は、サンプリングした電圧を２値データに変換して、前記テストデータ格納領域に格納するようにしたことを特徴とする請求項１記載のテスト回路を内蔵した集積回路。
【請求項３】
前記集積回路は、プロセッサを内蔵していることを特徴とする請求項１若しくは請求項２記載のテスト回路を内蔵した集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−７８１９１（Ｐ２０１２−７８１９１Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２３３５８（Ｐ２０１０−２２３３５８）
【出願日】平成２２年１０月１日（２０１０．１０．１）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年１０月１日（２０１０．１０．１）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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