ビット線ロックアウト制御を有する検知向上のための不揮発性メモリおよび方法
多状態不揮発性メモリにおけるセル群の検知にあたって、複数の記憶状態を一通り解決するには、それぞれ異なる分界しきい値レベルを基準とする複数の検知サイクルが必要となる。それぞれの検知サイクルには検知工程がある。さらに、しきい値電圧が検知の基準となる分界しきい値レベルを下回るセルを識別するための予備検知工程またはサブサイクルを含むこともある。これらの高電流セルをオフにすることにより、節電とソースバイアスエラーの低減を達成できる。セルは、そのビット線を接地にロックアウトすることによってオフにする。その結果、検知工程を繰り返すことにより正確な結果が出る。性能を向上させ、検知操作で最大電流レベル以上消費しないようにするため、ビット線ロックアウトと予備検知を選択的にイネーブルもしくはディスエーブルする回路および方法が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）やフラッシュＥＥＰＲＯＭ等の不揮発性半導体メモリに関し、より具体的には伝導電流が比較的高いメモリセルのビット線でロックアウトを制御するメモリおよび検知操作に関する。
【背景技術】
【０００２】
不揮発性電荷蓄積が可能なソリッドステートメモリ、特に形状因子が小さいカードにパッケージされたＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭの形をとるものが最近、情報家電や家庭用電化製品を中心に様々なモバイルおよびハンドヘルド装置のストレージとして盛んに選ばれている。同じくソリッドステートメモリであるＲＡＭ（ランダムアクセスメモリ）と違って、フラッシュメモリは不揮発性であって、電源を切った後にも蓄積されたデータは残る。フラッシュメモリはコストが高くつくにもかかわらず、大容量ストレージ用途に使われることが多くなっている。ハードドライブやフロッピーディスク等、回転する磁気媒体を基礎とする従来の大容量ストレージは、モバイル／ハンドヘルド環境に不向きである。というのは、ディスクドライブは多くの場合かさばり、機械的な故障が起きやすく、待ち時間が長く、電力を食うからである。このような望ましくない属性を持つディスク方式のストレージは、ほとんどのモバイル／ポータブル用途にとって実用的でない。他方、埋め込み型や取り外し可能なカードの形をとるフラッシュメモリは、その小さなサイズと、低消費電力と、高速度と、高い信頼性ゆえにモバイル／ハンドヘルド環境に理想的にマッチする。
【０００３】
ＥＥＰＲＯＭと電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去可能でそのメモリセルに新しいデータを書き込める、すなわち「プログラム」できる不揮発性メモリである。いずれも、半導体基板のソース領域とドレイン領域との間のチャネル領域上に配置された電界効果トランジスタ構造によるフローティング（非接続）導電性ゲートを利用する。さらに、このフローティングゲートの上にコントロールゲートを設ける。トランジスタのしきい値電圧特性はフローティングゲート上に保持される電荷の量によって制御される。つまり、フローティングゲート上の所与のレベルの電荷に応じてコントロールゲートに印加すべき電圧（しきい値）があり、これが印加されることによりトランジスタは「オン」に切り替わり、ソース領域とドレイン領域との導通が可能となる。
【０００４】
フローティングゲートは一定範囲の電荷を保持でき、しきい値電圧ウィンドウ（「伝導ウィンドウ」とも呼ばれる）内の任意のしきい値電圧レベルまでプログラムできる。しきい値電圧ウィンドウのサイズは装置の最小しきい値レベルと最大しきい値レベルによって決まり、これはフローティングゲートにプログラムできる電荷の範囲に相当する。しきい値ウィンドウは通常、メモリ装置の特性と、作動条件と、来歴とに左右される。基本的には、ウィンドウ内の個々の分解可能なしきい値電圧レベル範囲によってセルの限定的な記憶状態が決まる。しきい値電圧を２つの個別領域に分割する場合は、各メモリセルに１ビットのデータを蓄積できる。同様に、しきい値電圧ウィンドウを３つ以上の個別領域に分割する場合は、各メモリセルに２ビット以上のデータを蓄積できる。
【０００５】
通常の２状態ＥＥＰＲＯＭセルでは、少なくとも１つの電流区切りレベルを設定して伝導ウィンドウを２つの領域に分割する。予め決められた一定の電圧を印加することによってセルを読み出すときには、そのソース／ドレイン電流を区切りレベル（または基準電流ＩＲＥＦ）に比較することによって記憶状態が決定する。読み出される電流が区切りレベルのものより高ければ、セルはひとつの論理状態（例えば「０」状態）にあると判断する。他方、電流が区切りレベルのものに満たなければ、セルは別の論理状態（例えば「１」状態）にあると判断する。このような２状態セルは１ビットのデジタル情報を蓄積する。基準電流源は通常ならばメモリシステムの一部として用意され、外部からプログラムでき、区切りレベル電流を生成する。
【０００６】
メモリ容量を増やすため、フラッシュＥＥＰＲＯＭ装置の実装密度は半導体技術の進歩にともないどんどん高くなっている。各メモリセルで３状態以上を蓄積することによって蓄積容量を増やす方法もある。
【０００７】
多状態またはマルチレベルＥＥＰＲＯＭメモリセルの場合は、伝導ウィンドウを複数の区切り点で３つ以上の領域に分割し、各セルで２ビット以上のデータを蓄積できるようにする。したがって、ＥＥＰＲＯＭアレイで蓄積できる情報は、各セルに蓄積できる状態数にともない増加する。米国特許第５，１７２，３３８号（特許文献１）には、多状態またはマルチレベルメモリセルを備えるＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが記載されている。
【０００８】
メモリセルとして機能するトランジスタは通常、２通りの方法のいずれか一方によって「プログラム済み」状態までプログラムされる。「ホットエレクトロン注入法」では、ドレインに印加される高電圧によって基板チャネル領域上の電子が加速する。同時に、コントロールゲートに印加される高電圧は、薄いゲート誘電体を通じてフローティングゲートまでホットエレクトロンを引き寄せる。「トンネル注入法」では、基板に比べて高い電圧をコントロールゲートに印加する。かくして、電子は基板から介在するフローティングゲートへ引き寄せられる。
【０００９】
メモリ装置の消去にはいくつか方法がある。ＥＰＲＯＭの場合には、紫外線によってフローティングゲートから電荷を取り除くことによってメモリをまとめて消去できる。ＥＥＰＲＯＭの場合には、コントロールゲートに比べて高い電圧を基板に印加し、フローティングゲートの電子を薄い酸化物を通じて基板チャネル領域まで誘導することによってメモリセルを電気的に消去できる（すなわち、ファウラー・ノルドハイム・トンネリング）。通常、ＥＥＰＲＯＭはバイト単位で消去可能である。フラッシュＥＥＰＲＯＭの場合は、メモリが一度にまとめて電気的に消去されるか、一度に１ブロック以上が電気的に消去され、このブロックは５１２バイト以上のメモリを構成することがある。
【００１０】
メモリ装置は通常、１つ以上のメモリチップを備え、チップはカード上に実装され得る。それぞれのメモリチップは、デコーダや消去、書き込み、および読み出し回路等の周辺回路によって支援されるメモリセルアレイを備える。より精緻なメモリ装置は外部メモリコントローラと連動し、これが知的で高度なメモリ操作とインターフェイスを実行する。
【００１１】
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置にはフラッシュＥＥＰＲＯＭのほかに、タイプの異なる不揮発性メモリセルを採用するものがある。米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、および第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）には、フラッシュメモリの例とこれを製造するシステムおよび方法が記載されている。特に、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）は、ＮＡＮＤストリング構造を持つフラッシュメモリ装置を説明している。
【００１２】
不揮発性メモリ装置はまた、電荷蓄積のための誘電体層を備えるメモリセルから製造される。前述した導電性フローティングゲート素子の代わりに誘電体層が使われる。誘電体蓄積素子を利用するこのようなメモリ装置は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545（非特許文献１）で説明されている。ソースおよびドレイン拡散間のチャネルにわたってＯＮＯ誘電体層が延在する。１データビットの電荷はドレインに近接する誘電体層に局在し、他のデータビットの電荷はソースに近接する誘電体層に局在する。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化シリコン層にトラッピング誘電体を挟んだ不揮発性メモリセルを開示している。多状態データストレージは、誘電体の中で空間的に分離した電荷蓄積領域のバイナリ状態を別々に読み出すことによって実現する。
【００１３】
読み出しとプログラミングの性能を上げるには、アレイの中にある複数の電荷蓄積素子またはメモリトランジスタの読み出しやプログラミングを並行して行う。つまり、「１ページ」の記憶素子で読み出しやプログラミングを一斉に行う。既存のメモリアーキテクチャでは通常、１行の中にいくつかの交互ページがあるか１行で１ページを構成する。１ページの全記憶素子で読み出しやプログラミングを一斉に行う。
【００１４】
通常、メモリセルページのプログラミングはプログラム／ベリファイからなる一連の交互サイクルをともなう。各プログラムサイクルでは、メモリセルからなるページを１つ以上のプログラミング電圧パルスに晒す。プログラムサイクルの後にはベリファイサイクルが続き、それぞれのセルをリードバックし、正常にプログラムされているか否かを判断する。ベリファイ済みのセルはそれ以降、プログラミングパルスによるプログラミングが禁じられる。プログラミング電圧レベルを上げながらプログラム／ベリファイサイクルが継続し、最終的にはページ内の全てのセルがプログラム／ベリファイ済みとなる。
【００１５】
読み出し操作とベリファイ操作にあたっては１つ以上の検知サイクルを実行し、分界値を基準にページに含まれる各メモリセルの伝導電流かしきい値電圧を判定する。一般的に、メモリがｎ個の状態に分割されるなら、記憶状態をひととおり解決するために少なくともｎ−１回の検知サイクルがある。多くの場合は各検知サイクルにつき２つ以上の工程をともない得る。例えば、メモリセルが密集すると近傍の電荷蓄積素子間の相互作用が著しくなるため、一部の検知手法では近傍のワード線上のメモリセルを検知し、相互作用による誤りを補償する。容量を増やすために１つのチップに多くのメモリセルが高度に集積され、各メモリセルに多くの状態が詰め込まれるにつれ、繰り返しの回数が読み出し・ベリファイ性能に大きく影響する。
【００１６】
したがって、大容量・高性能不揮発性メモリが一般的に求められている。特に、検知性能を向上させ、前述した不利な点を最小限に抑える大容量不揮発性メモリが求められている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，５９５，９２４号
【特許文献１５】米国特許第６，６５７，８９１号
【特許文献１６】米国公開特許出願第２００５−０１６９０８２号
【特許文献１７】米国特許出願第１１／０８３，５１４号
【特許文献１８】米国特許第７，１９６，９３１号
【特許文献１９】米国特許第７，１７０，７８４号
【特許文献２０】米国特許第７，１７３，８５４号
【特許文献２１】米国特許出願第１１／７３９，５０１号
【非特許文献】
【００１８】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545
【発明の概要】
【００１９】
本発明の一般的な態様によると、１ページのメモリセルを並行して検知するときには、所定の電流レベルを超過するメモリセルをビット線の接地により遮断するビット線ロックアウトの回数が最小限に抑えられる。これにより、高電流セルを識別し遮断するためのさらなる検知サブサイクルは電流消費バジェットが許す限り省略され、特定の検知コントロールゲート電圧による検知ではＯＮセルのビット線が遮断され、他のコントロールゲート電圧による検知ではいかなるビット線遮断操作も行われない。この手法を用いれば検知サブサイクル数が減るほか、ビット線を遮断するときにビット線間結合によって発生するノイズが減り、検知操作性能が向上する。この文脈におけるビット線結合とは、近傍のグローバルビット線間に存在する容量結合を意味する。
【００２０】
好適な実施形態において、ビット線を接地までプルできるプルダウン回路によってビット線ロックアウトを実施する。このプルダウン回路は、ビット線と接地との間に直列する２つのパスゲートを備える。２つのパスゲートによってＡＮＤゲートが形成され、一方のパスゲートはプルダウンのイネーブルまたはディスエーブル制御信号によって制御され、他方のパスゲートは対象となるセルで検知される電流が基準電流を上回るか下回るかによって制御される。プルダウン回路がディスエーブルになると、検知結果にかかわりなく、ビット線は接地されない。プルダウン回路がイネーブルになっているときに高電流メモリセルが検知されると、ビット線は接地までプルされる。
【００２１】
多数の状態を基準に多数のメモリセルページの検知工程をともないながら多状態メモリを検知する一実施例では、所定の電流レベルを上回るメモリセルのビット線をロックアウトするステップを、所定の検知工程だけで実施する。こうすれば、合計電流とソースバイアスエラーを抑えるというビット線ロックアウトの利点が得られる一方で、サブサイクル数増加によるより長い検知時間とノイズ低下にかかるより長い待ち時間というビット線ロックアウトの弊害は軽減される。ページの中で高電流状態を均一に分布させるため、好ましくはどの記憶状態でも蓄積データがページ上で比較的均等に分布するように符号化する。好適な実施形態において、符号化されたデータが擬似ランダムに現れる。
【００２２】
本発明のもうひとつの態様によると、ビット線ロックアウト数は、所定の最大電流を超過しないメモリセルページを流れる合計電流に応じて減少する。これによりビット線ロックアウト数は最小限に抑えられるが、データしだいで合計電流が所定の電流レベルを超過しそうになると、ビット線ロックアウト操作を実行する。
【００２３】
多数の状態を基準に多数のメモリセルページの検知工程をともないながら多状態メモリを検知する一実施例では、検知工程でメモリセルページを流れる合計電流が所定の最大電流を超過しそうになるときに限り、所定の電流レベルを上回るメモリセルのビット線をロックアウトするステップを実施する。
【００２４】
一実施形態において、メモリセルページを流れる合計電流を監視するための電流監視部を設ける。
もうひとつの実施形態において、高伝導セルに対応するビット線の数を累算し、この情報をもとにメモリセルページを流れる合計電流を推定する。
【００２５】
本発明のさらなる特徴と利点は、この後に続く本発明の好適な実施形態の説明を添付の図面と併せて解釈することで理解されるはずである。
【図面の簡単な説明】
【００２６】
【図１】本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。
【図２】不揮発性メモリセルを概略的に示す。
【図３】フローティングゲートが随時一度に選択的に蓄積できる４つの異なる電荷Ｑ１〜Ｑ４でソース−ドレイン電流ＩDとコントロールゲート電圧ＶCGとの関係を示す。
【図４】ＮＯＲメモリセルアレイの一例を示す。
【図５Ａ】ＮＡＮＤストリングの形に編成されたメモリセルストリングを概略的に示す。
【図５Ｂ】図５Ａに見られるＮＡＮＤストリング等、ＮＡＮＤストリングからなるＮＡＮＤメモリセルアレイの一例を示す。
【図６】プログラム／ベリファイからなる一連の交互サイクルによりメモリセルページを目標の記憶状態までプログラムする典型的手法を示す。
【図７】（１）は接地状態「Ｇｒ」としての消去済み状態と累進的にプログラムされていく記憶状態「Ａ」、「Ｂ」、「Ｃ」からなる４状態メモリアレイ例のしきい値電圧分布を示し、（２）は（１）に見られる４通りの記憶状態を表す好適な２ビットＬＭ符号化を示す。
【図８】（１）は８状態メモリアレイ例のしきい値電圧分布を示し、（２）は（１）に見られる８通りの記憶状態を表す好適な３ビットＬＭ符号化を示す。
【図９】図１に見られる読み出し／書き込み回路を示すもので、メモリセルアレイにまたがって１バンクのセンスモジュールを含む。
【図１０】本発明の実施に適する図９のセンスモジュールをより詳細に概略的に示す。
【図１１Ａ】図１０に見られるプレチャージ／クランプ回路をより詳細に示す。
【図１１Ｂ】図１０に見られるセル電流判別回路をより詳細に示す。
【図１２Ａ】接地にかけて有限抵抗を有するソース線の電流に起因するソース電圧エラー問題を示す。
【図１２Ｂ】ソース線電圧降下によって生じるメモリセルのしきい値電圧レベル誤差を示す。
【図１３】（Ａ）〜（Ｊ）はビット線ロックアウトをともなう２工程検知のタイミング図である。
【図１４】図８に見られる８状態メモリに既存の２工程検知方式を適用する一例を概略的に示す。
【図１５】３本の近接ビット線とそれらの容量結合効果を示す。
【図１６】（Ａ）〜（Ｊ）は選択的ビット線ロックアウトが採用されたセンスモジュールの動作を制御する信号のタイミング図である。
【図１７Ａ】多状態検知操作の複数の工程の中でビット線ロックアウトを選択的にイネーブルする例示的なスケジュールを示す。
【図１７Ｂ】多状態検知操作の複数の工程の中でビット線ロックアウトを選択的にイネーブルするもうひとつの例示的なスケジュールを示す。
【図１７Ｃ】擬似ランダムデータを蓄積するメモリセルページを示す。
【図１８】メモリシステムの監視電流に応じたビット線ロックアウト操作を示す。
【図１９】ロックアウトされたビット線の数によってメモリセルページを流れる合計電流を推定するもうひとつの実施形態を示す。
【図２０】多状態検知操作の複数の工程の中で、システム電流制限超過に応じてビット線ロックアウトを選択的にイネーブルした場合の例示的な結果を示す。
【図２１】本発明の好適な実施形態に従い検知中のビット線ロックアウト制御を示す流れ図である。
【図２２】高電流セルをロックアウトするための予備検知を省いて実際の検知が行われる単一工程検知の代替実施形態を示す。
【図２３】図２２の代替の実施形態に従い検知中のビット線ロックアウト制御を示す流れ図である。
【図２４】高電流セルのロックアウトを省いて実際の検知が行われる単一工程検知のもうひとつの代替の実施形態を示す。
【発明を実施するための形態】
【００２７】
メモリシステム
図１〜図９は、本発明の様々な態様を実施できる例示的なメモリシステムを示す。
図１０〜図２１は、本発明の様々な態様および実施形態を示す。
図１は、本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ１００は、二次元のメモリセルアレイ２００と、制御回路２１０と、デコーダ、読み出し／書き込み回路、マルチプレクサ等の周辺回路とを含む。
【００２８】
メモリアレイ２００は、行デコーダ２３０（２３０Ａ、２３０Ｂに分割）を介してワード線により、そして列デコーダ２６０（２６０Ａ、２６０Ｂに分割）を介してビット線により、アドレスできる（図４および図５も参照されたい）。読み出し／書き込み回路２７０（２７０Ａ、２７０Ｂに分割）により、１ページのメモリセルの読み出しまたはプログラミングを並行して行うことができる。読み出し／書き込み回路２７０にはデータＩ／Ｏバス２３１が結合されている。
好適な実施形態において、同じワード線を共有する一連のメモリセル行からページが構成される。メモリセル行を複数のページに分割する別の実施形態において、個々のページに向けて読み出し／書き込み回路２７０を多重化するためのブロックマルチプレクサ２５０（２５０Ａ、２５０Ｂに分割）を設ける。例えば、奇数および偶数メモリセル列によってそれぞれ形成される２つのページを読み出し／書き込み回路に向けて多重化する。
【００２９】
図１は好適な構成を示すものであり、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で相称的に行われるため、アクセス線と回路の密度はそれぞれの側で半分に減る。つまり、行デコーダは行デコーダ２３０Ａおよび２３０Ｂに分かれ、列デコーダは列デコーダ２６０Ａおよび２６０Ｂに分かれている。メモリセル行を多数のページに分割する実施形態では、ページマルチプレクサ２５０をページマルチプレクサ２５０Ａおよび２５０Ｂに分ける。同様に、読み出し／書き込み回路２７０は、アレイ２００の下からビット線へ接続する読み出し／書き込み回路２７０Ａと、上からビット線へ接続する読み出し／書き込み回路２７０Ｂとに分ける。その結果、読み出し／書き込みモジュールの密度、したがってセンスモジュール３８０の密度は、基本的には２分の１になる。
【００３０】
制御回路１１０は、読み出し／書き込み回路２７０と協働しながらメモリアレイ２００でメモリ操作を実行するオンチップコントローラである。通常、制御回路１１０は状態マシン１１２を含むほか、オンチップアドレスデコーダや電力制御モジュール（図に明示せず）等、その他の回路を含む。状態マシン１１２はチップレベルのメモリ動作制御を提供する。制御回路は外部メモリコントローラを経由してホストと通信する。
メモリアレイ２００は通常、行および列に配列されてワード線およびビット線によりアドレス可能な二次元のメモリセルアレイとして編成される。アレイは、ＮＯＲタイプのアーキテクチャまたはＮＡＮＤタイプのアーキテクチャに従って形成できる。
【００３１】
図２は、不揮発性メモリセルを概略的に示す。メモリセル１０は、フローティングゲートや誘電体層等の電荷蓄積単位２０を有する電界効果トランジスタによって実装できる。メモリセル１０はまた、ソース１４と、ドレイン１６と、コントロールゲート３０とを含む。
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置には様々なタイプのメモリセルが採用され、各種のメモリセルは１つ以上の電荷蓄積素子を具備する。
【００３２】
ＥＥＰＲＯＭとフラッシュＥＥＰＲＯＭは、典型的な不揮発性メモリセルである。米国特許第５，５９５，９２４号（特許文献１４）には、ＥＥＰＲＯＭセルの例とその製造方法が記載されている。米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）には、フラッシュＥＥＰＲＯＭセルの例と、メモリシステムにおけるその運用と、その製造方法が記載されている。特に、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）には、ＮＡＮＤセル構造を持つメモリ装置の例が記載されている。また、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545（非特許文献１）と米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）には、誘電性蓄積素子を利用するメモリ装置の例が記載されている。
【００３３】
実際には、コントロールゲートに基準電圧が印加されるときにセルのソース電極とドレイン電極にかけて伝導電流を検知することによってセルの記憶状態を読み出すのが普通である。この場合には、セルのフローティングゲート上の各電荷につき、一定の基準コントロールゲート電圧に対する伝導電流を検出できる。同様に、対応するしきい値電圧ウィンドウや伝導電流ウィンドウはフローティングゲートにプログラムできる電荷の範囲によって決まる。
【００３４】
分割された電流ウィンドウの中で伝導電流を検出する代わりに、特定の記憶状態に対応するしきい値電圧をコントロールゲートで設定し、伝導電流がしきい値電流より低いか高いかを検出することも可能である。一実施形態において、ビット線のキャパシタンスを通じて放電する伝導電流の割合を調べることによってしきい値電流に対する伝導電流の検出を果たす。
【００３５】
図３は、フローティングゲートが随時一度に選択的に蓄積できる４つの異なる電荷Ｑ１〜Ｑ４でソース−ドレイン電流ＩDとコントロールゲート電圧ＶCGとの関係を示すものである。実線で描かれた４本のＩD対ＶCG曲線はメモリセルのフローティングゲートにプログラムできると考えられる４通りの電荷レベルを表し、考えられる４通りの記憶状態にそれぞれ相当する。一例として、セル集団のしきい値電圧ウィンドウ範囲は０．５Ｖから３．５Ｖにおよぶ。しきい値ウィンドウをそれぞれ約０．４Ｖ間隔で８つの領域に分割することにより、１つの消去済み状態と７つのプログラム済み状態とにそれぞれ相当する考えられる８通りの記憶状態「０」、「１」、「２」、「３」、「４」、「５」、「６」、および「７」に分界できる。例えば、図に示されたように０．０５μＡの基準電流ＩＲＥＦを使用するならば、Ｑ１でプログラムされるセルは、その曲線がＶＣＧ＝０．４３Ｖおよび０．８８Ｖで分界されたしきい値ウィンドウの領域内でＩREF と交差するため、記憶状態「１」にあるとみなされる。同様に、Ｑ４は記憶状態「５」にある。
【００３６】
前の説明から分かるように、メモリセルで蓄積する状態が多ければ多いほどしきい値ウィンドウは細かく分割される。例えば、メモリ装置のメモリセルでしきい値ウィンドウが−１．５Ｖ〜５Ｖにおよぶことがある。この場合の最大幅は６．５Ｖになる。メモリセルで１６の状態を蓄積するならば、各状態はしきい値ウィンドウの中で３５０ｍＶ〜４５０ｍＶを占めることになる。この場合に所要の分解能を達成するには、プログラミング操作と読み出し操作の精度を上げる必要がある。
【００３７】
図４は、ＮＯＲメモリセルアレイの一例を示す。メモリアレイ２００のメモリセル行は、それぞれのソース１４とドレイン１６とによってデイジーチェーン方式で接続される。この設計は仮想接地設計と呼ばれることがある。行内のセル１０のコントロールゲート３０はワード線、例えばワード線４２へ接続される。列内のセルのソースおよびドレインは、特定のビット線、例えばビット線３４および３６へそれぞれ接続される。
【００３８】
図５Ａは、ＮＡＮＤストリングの形に編成されたメモリセルストリングを概略的に示す。ＮＡＮＤストリング５０は、ソースおよびドレインによってデイジーチェーン方式で接続された一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えばｎ＝４、８、１６以上）からなる。１対の選択トランジスタＳ１、Ｓ２は、ＮＡＮＤストリングのソース端子５４とドレイン端子５６とを通じて外部に至るメモリトランジスタチェーンの接続を制御する。メモリアレイでソース選択トランジスタＳ１がオンになると、ソース端子はソース線へ結合される（図５Ｂ参照）。同様に、ドレイン選択トランジスタＳ２がオンになると、ＮＡＮＤストリングのドレイン端子はメモリアレイのビット線へ結合される。チェーンの中の各メモリトランジスタ１０はメモリセルの働きをする。メモリトランジスタは、一定量の電荷を蓄積して目的の記憶状態を表現する電荷蓄積素子２０を具備する。各メモリトランジスタのコントロールゲート３０は読み出し操作と書き込み操作を制御する。図５Ｂに見られるように、ＮＡＮＤストリング行沿いの対応するメモリトランジスタのコントロールゲート３０はいずれも同じワード線へ接続される。同様に、選択トランジスタＳ１、Ｓ２の各コントロールゲート３２は、それぞれソース端子５４とドレイン端子５６を介するＮＡＮＤストリングに対して制御アクセスを提供する。同様に、ＮＡＮＤストリング行の対応する選択トランジスタのコントロールゲート３２はいずれも同じ選択線へ接続される。
【００３９】
ＮＡＮＤストリングの中でアドレスされたメモリトランジスタ１０を読み出したりプログラミング中にベリファイしたりするときには、そのコントロールゲート３０にしかるべき電圧を供給する。同時に、ＮＡＮＤストリング５０の中でアドレスされていない残りのメモリトランジスタは、それぞれのコントロールゲートに十分な電圧が印加されることによって完全にオンになる。こうして個々のメモリトランジスタのソースからＮＡＮＤストリングのソース端子５４にかけて効果的に導電経路ができあがり、個々のメモリトランジスタのドレインからセルのドレイン端子５６にかけても同様である。米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）には、そのようなＮＡＮＤストリング構造を持つメモリ装置が記載されている。
【００４０】
図５Ｂは、図５Ａに見られるＮＡＮＤストリング５０等、ＮＡＮＤストリングからなるＮＡＮＤメモリセルアレイ２００の一例を示す。ビット線、例えばビット線３６は、ＮＡＮＤストリングの列に沿って各ＮＡＮＤストリングのドレイン端子５６へ結合する。ソース線、例えばソース線３４は、ＮＡＮＤストリングのバンクに沿って各ＮＡＮＤストリングのソース端子５４へ結合する。また、１バンクのＮＡＮＤストリングでメモリセル行沿いのコントロールゲートは、ワード線、例えばワード線４２へ接続される。１バンクのＮＡＮＤストリングで選択トランジスタ行沿いのコントロールゲートは、選択線、例えば選択線４４へ接続される。ＮＡＮＤストリングバンクのワード線と選択線へのしかるべき電圧により、ＮＡＮＤストリングバンクのメモリセル行全体をアドレスできる。ＮＡＮＤストリングの中である１つのメモリトランジスタを読み出すときには、ストリングの中にある残りのメモリトランジスタがそれぞれのワード線を通じてハードオンになるため、ストリングの中を流れる電流は基本的に、読み出し対象セルに蓄積される電荷レベルに左右される。
【００４１】
プログラムとベリファイ
図６は、プログラム／ベリファイからなる一連の交互サイクルによりメモリセルページを目標の記憶状態までプログラムする典型的な手法を示す。メモリセルのコントロールゲートには結合ワード線を介してプログラミング電圧ＶPGMが印加される。ＶPGMは、初期電圧レベルＶPGM0から始まって階段波形の形をとる一連のプログラミング電圧パルスである。プログラミングの対象となるセルはこの一連のプログラミング電圧パルスに晒され、そのつどフローティングゲートには漸増電荷が加えられる。プログラミングパルスの合間にはセルのリードバックまたはベリファイを行い、区切りレベルを基準にソース−ドレイン電流を判定する。このリードバックプロセスは１つ以上の検知操作をともなうことがある。セルが目標状態に達したことがベリファイされると、そのセルのプログラミングは停止する。メモリセルの電荷蓄積単位にプログラムされ蓄積していく電子に対処するため、使用するプログラミングパルストレインの周期または振幅は上げることができる。通常、プログラミング回路は選択されたワード線に一連のプログラミングパルスを印加する。このため、コントロールゲートを通じてワード線に接続する１ページのメモリセルはまとめてプログラムできる。ページのメモリセルが目標状態までプログラムされると、そのメモリセルはプログラム禁止になり、このページの全セルがプログラム／ベリファイ済みとなるまで残りのセルのプログラミングが続く。
【００４２】
記憶状態を分割する例
図７（１）は、接地状態「Ｇｒ」としての消去済み状態と累進的にプログラムされていく記憶状態「Ａ」、「Ｂ」、「Ｃ」からなる４状態メモリアレイの例のしきい値電圧分布を示す。読み出し中は３つの分界区切り点ＤA 〜ＤC によって４つの状態に分界される。
図７（２）は、図７（１）に見られる考えられる４通りの記憶状態を表す好適な２ビットＬＭ符号化を示す。それぞれの記憶状態（「Ｇｒ」、「Ａ」、「Ｂ」、および「Ｃ」）は「上位、下位」からなる１対の符号ビット、すなわち「１１」、「０１」、「００」、および「１０」によって表現される。米国特許第６，６５７，８９１号（特許文献１５）に開示された「ＬＭ」符号には、電荷の大きな変化を要するプログラミング操作を回避することによって近接するフローティングゲート間の電界効果結合を抑えるという利点がある。この符号化では、「下位」および「上位」の２符号ビットのプログラミングと読み出しを別々に行うことができる。下位ビットのプログラミングでは、セルのしきい値レベルが「消去済み」領域にとどまるか、しきい値ウィンドウの「下位中位」領域まで進む。上位ビットのプログラミングでは、２つの領域のいずれか一方にあるセルのしきい値レベルがさらにしきい値ウィンドウの「下位中間」領域内の若干高いレベルまで進む。
【００４３】
図８（１）は、８状態メモリアレイの例のしきい値電圧分布を示す。考えられる８通りの記憶状態「Ｇｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、および「Ｇ」を分界するため、しきい値ウィンドウにまたがる各メモリセルの考えられるしきい値電圧は８つの領域に分割される。接地状態「Ｇｒ」は緊縮した分布の中での消去済み状態であり、「Ａ」〜「Ｇ」は累進的にプログラムされていく７つの状態である。読み出し中は７つの分界区切り点ＤA 〜ＤG によって８つの状態に分界される。
【００４４】
図８（２）は、図８（１）に見られる考えられる８通りの記憶状態を表す好適な３ビットＬＭ符号化を示す。８つの記憶状態は「上位、中位、下位」からなる３つ１組みのビット、すなわち「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」、および「１１０」によってそれぞれ表現される。この符号化では、「下位」、「中位」、および「上位」の３符号ビットのプログラミングと読み出しを別々に行うことができる。第１のラウンドの下位ページプログラミングで下位ビットが「１」ならば、セルは「消去済み」状態、すなわち「Ｇｒ」状態にとどまり、下位ビットが「０」ならば「下位中間」状態までプログラムされる。基本的に、「Ｇｒ］すなわち「接地」状態は「消去済み」状態であって、狭いしきい値範囲内で完全なる消去済み状態がプログラムされることにより緊縮した分布となる。「下位中間」状態のしきい値電圧分布は記憶状態「Ｂ」および「Ｄ」にまたがって広くなり得る。プログラミング中は区切り点ＤB等、粗いしきい値レベルを基準にして「下位中間」状態をベリファイできる。中位ビットのプログラミングでは、下位ページプログラミングの結果に応じて２つの領域のいずれか一方からセルのしきい値レベルを開始し、考えられる４通りの領域のいずれか１つまで進む。上位ビットのプログラミングでは、中位ページプログラミングの結果に応じて考えられる４通りの領域のいずれか１つからセルのしきい値レベルを開始し、考えられる８通りの記憶状態のいずれか１つまで進む。
【００４５】
検知回路および手法
図９は、図１に見られる読み出し／書き込み回路２７０Ａおよび２７０Ｂを示すもので、ｐ個のセンスモジュールからなるバンクがメモリセルアレイにまたがっている。ｐ個のセンスモジュール４８０からなるバンク全体の並列動作により、行沿いにｐ個のセルからなるブロック（またはページ）の読み出しとプログラミングは並行して行うことができる。基本的に、センスモジュール１はセル１の電流Ｉ1 を検知し、センスモジュール２はセル２の電流Ｉ2 を検知し、・・・センスモジュールｐはセルｐの電流Ｉp を検知する。ソース線３４から集約ノードＣＬＳＲＣへ流れ、そこからさらに接地へ流れ込むこのページの合計セル電流ｉTOT は、ｐ個のセルの全電流を加算したものとなる。従来のメモリアーキテクチャでは、ワード線を共有する１行のメモリセルによって２つ以上のページが形成され、１ページ内のメモリセルの読み出しとプログラミングは並行して行われる。１行２ページの場合には、偶数ビット線によって一方のページにアクセスし、奇数ビット線によって他方のページにアクセスする。偶数ビット線と奇数ビット線のいずれか一方へ１ページ分の検知回路が随時一度に結合する。
【００４６】
現在生産されている５６ｎｍ技術によるチップの場合にはｐ＞６４，０００であり、４３ｎｍ ３２Ｇビットｘ４チップの場合にはｐ＞１５０，０００である。好適な実施形態において、一連のセル行全体がブロックに相当する。これがいわゆる「全ビット線」アーキテクチャであり、ページは、連続するビット線へそれぞれ結合される１行の連続するメモリセルから構成される。別の実施形態において、行に含まれるセルの部分集合がブロックに相当する。例えば、行全体の２分の１や行全体の４分の１がセルの部分集合となる。セルの部分集合は連続する一連のセル、１つおきのセル、もしくは一定セル数おきのセルである。それぞれのセンスモジュールはビット線を通じてメモリセルへ結合され、メモリセルの伝導電流を検知するセンスアンプを含む。通常、メモリアレイの両側に読み出し／書き込み回路を分散させる場合には、２組の読み出し／書き込み回路２７０Ａおよび２７０Ｂの間にｐ個のセンスモジュールからなるバンクを分散させる。その全体が本願明細書において参照により援用されている、Cerneaらによる２００５年８月４日に公開された「IMPROVED MEMORY SENSING CIRCUIT AND METHOD FOR LOW VOLTAGE OPERATION」という米国公開特許出願第２００５−０１６９０８２号（特許文献１６）には、好適なセンスモジュールが開示されている。
【００４７】
図１０は、本発明の実施に適する図９のセンスモジュールをより詳細に概略的に示す。センスモジュール４８０は、結合されたビット線３６を通じてＮＡＮＤチェーン５０に含まれるメモリセルの伝導電流を検知する。このセンスモジュールは、ビット線へ選択的に結合できるセンスノード４８１と、センスアンプ６００と、リードアウトバス４９９とを有する。まずは、信号ＢＬＳによってイネーブルされたアイソレーショントランジスタ４８２がビット線３６をセンスノード４８１へ接続する。センスアンプ６００はセンスノード４８１を検知する。センスアンプはプレチャージ／クランプ回路６４０と、セル電流判別部６５０と、ラッチ６６０とを含む。このセンスモジュール４８０により、ＮＡＮＤチェーンの中で選択されたメモリセルの伝導電流検知が可能となる。
【００４８】
好適な実施形態において、ビット線３６を選択的に接地までプルするためのプルダウン回路５５０を設ける。プルダウン回路５５０は、信号ＩＮＶともうひとつの信号ＧＲＳが両方ともＨＩＧＨになると作動する。信号ＧＲＳは状態マシン１１２（図１参照）から制御され、制御およびタイミング信号の一部としてページコントローラ４９８から供給される。後ほど詳述するように、信号ＧＲＳを、プルダウン回路５５０をイネーブル（ＧＲＳ＝ＨＩＧＨ）もしくはディスエーブル（ＧＲＳ＝ＬＯＷ）することによって高電流ビット線のロックアウトをイネーブルもしくはディスエーブルするための制御信号として状態マシンにより認識できる。検知によって高電流状態が判明するとＩＮＶはＨＩＧＨになり、プルダウン回路がイネーブルされる場合はプルダウン回路によってビット線がプルダウンされる。
【００４９】
検知の前には、１つ以上のプレチャージ操作で該当するワード線とビット線を通じて選択されたメモリセルの電極に至る電圧を設定しなければならない。例えば図１０に見られるように、ＮＡＮＤチェーン５０に交差するワード線ＷＬ１沿いのメモリセルページを検知のために選択できる。プレチャージ操作ではまず、選択されていないワード線ＷＬ０、ＷＬ２〜ＷＬ３１を電圧Ｖｒｅａｄまで充電し、選択されたワード線ＷＬ１は記憶状態を検査するために所定のしきい値電圧ＶT （ｉ）まで充電される。次に、ビット線プレチャージ回路６４０がビット線３６を検知に適した所定のドレイン電圧にする。その結果、ＮＡＮＤチェーン５０の中で選択されたメモリセルにはソース−ドレイン伝導電流が流れ、この伝導電流は、ＮＡＮＤチェーンの経路から結合されたビット線３６を介して検出される。伝導電流は、メモリセルのソースおよびドレイン間に公称電圧差が存在する場合に印加されるＶT （ｉ）と選択されたメモリセルにプログラムされる電荷との関数である。
【００５０】
図１１Ａは、図１０に見られるプレチャージ／クランプ回路をより詳細に示す。この回路は電圧クランプ６２０’コンポーネントとプレチャージ回路６４０’コンポーネントとを有する。電圧クランプ６２０’はゲートのアナログ信号ＢＬＸが制御するトランジスタ６１２に実行される。ＢＬＸは、ビット線電圧クランプ６１０が正常に機能するようにノードＳＥＮ２ ４８１（図１０参照）で十分な電圧を保証する。
ＶT （ｉ）電圧が安定していれば、信号ＸＸＬによりゲート制御されるトランジスタ６３０を経由して、ビット線３６から選択メモリセルの伝導電流もしくはプログラム済みしきい値電圧を検知できる。セル電流判別部６５０は電流レベルの判別器または比較器として機能する。メモリセルの伝導電流を検知するため、セル電流判別部はセンスノードへ結合される。
【００５１】
図１１Ｂは、図１０に見られるセル電流判別回路をより詳細に示す。セル電流判別部６５０’はコンデンサ６５２とｐチャネルトランジスタ６５６とを含む。セル電流判別部は基本的に、コンデンサ６５２が充電もしくは放電するレートによってメモリ蓄積単位の伝導電流を測定する。これはノード６３１で信号ＳＥＮを検知することで達成される。信号ＳＥＮはｐトランジスタ６５６のゲートを制御する。ＳＥＮは検知に先立ちプレチャージ回路６４０’によってＶdd（ＨＩＧＨ）までプレチャージされる。図１０を併せて参照し、信号ＨＨＬによって結合トランジスタ６３２がオンになり、ノードＳＥＮ ６５１がノード６４７にてプレチャージ回路へ結合することにより、プレチャージが可能となる。これによりコンデンサ６５２の電圧は最初にゼロに設定される。そして、コンデンサが放電するレートによりセルの伝導電流を測定し検知を達成する。
【００５２】
検知のときには、ビット線におけるメモリ蓄積単位の伝導電流によってコンデンサ６５２が放電する。ノードＳＥＮの電圧はＶddから伝導電流に応じたレートで減少する。基準電流に一致する所定の放電期間の後にＳＥＮはある程度の値まで低下し、これにより測定ｐトランジスタ６５６はオンになる場合とならない場合とがある。これが十分に低下しｐトランジスタ６５６がオンになる場合は、伝導電流が基準電流より高いことを意味する。この場合に信号ＳＴＢがアサートされるとＩＮＶ信号はＨＩＧＨにプルされる。他方、検知期間の終わりにトランジスタ６５６がオンにならなければ伝導電流は基準電流より低く、信号ＩＮＶはＬＯＷになる。図１０を併せて参照し、検知期間の終わりにはＳＥＮノードからビット線が分離し、結合トランジスタ６３０はＸＸＬによってオフになる。検知結果はストローブ信号ＳＴＢによってラッチ６５０の中にラッチされる。
【００５３】
セル電流判別部６５０は事実上、セルの伝導電流が所定の分界電流値より高いか低いかを判断する。この所定の分界電流値は所定の放電時間に一致する。検知された電流が分界電流値より高ければ、信号ＩＮＶ＝１（ＨＩＧＨ）によりラッチ６６０は所定の状態に設定される。これはまた、対象となるメモリセルのしきい値がコントロールゲートに印加されるＶT （ｉ）に満たないことを意味する。
【００５４】
一般的に、メモリセルページはメモリセルと同数のマルチパスセンスモジュール４８０によって操作される。ページコントローラ４９８は各センスモジュールに制御信号とタイミング信号を供給する。ページコントローラ４９８は所定の工程数でマルチパスセンスモジュール４８０を周期的に実行するほか（ｊ＝１〜Ｎ）、各工程につき所定の分界電流値Ｉ0 （ｊ）を供給する。当該技術分野では周知のように、分界電流値を分界しきい値電圧あるいは検知期間として実装することもできる。ページコントローラ４９８は最後の工程の後に信号ＮＣＯにより転送ゲート４８８をイネーブルし、検知データとしてセンスノード４８１の状態をリードアウトバス４９９へ読み出す。全部で１ページ分の検知データを全マルチパスモジュール４８０から読み出す。
【００５５】
検知中の高電流メモリセルにかかわる問題
前に述べたように、読み出し性能を上げるには１ページのメモリセルを並行して検知し、ページが大きいほど性能は上がる。しかし、図９から分かるように、多数のセルを並行して操作すると大量の電流を消費することにもなる。
大量の電流を扱うことから数々の問題が生じる。一般的に、デバイスの消費電力を抑えることが常に望ましい。特に、高電流を収容するコンポーネントはかさばり、貴重なチップスペースをふさぐ。メモリ装置はしばしばより悪い場合の電流を想定して設計されるが、ほとんどの場合、使用する電流はこれを遥かに下回る。というのは、電流はセルにプログラムされるデータに左右され、プログラムされる度合いが低いセルほど伝導電流は高くなるからである。
【００５６】
もうひとつの問題は、ソース線とチップの接地パッドとの間の有限抵抗によって生じる誤差に関係する。メモリセルの検知にあたっては、有限抵抗にまたがるソース負荷によってソース線バイアスが生じることがある。多数のメモリセルを並行して検知すると、メモリセルの総電流のための有限抵抗により接地ループで著しい電圧降下が生じることがある。その結果、ソース線バイアスが生じ、しきい値電圧検知による読み出し操作に誤りが生じる。
【００５７】
図１２Ａは、接地にかけて有限抵抗を有するソース線の電流に起因するソース電圧誤差問題を示す。読み出し／書き込み回路２７０Ａおよび２７０Ｂは、１ページのメモリセルに同時に働きかける。読み出し／書き込み回路の中の各センスモジュール４８０は、ビット線３６を通じて対応するセルへ結合される。例えば、センスモジュール４８０はメモリセル１０の伝導電流ｉ1 （ソース−ドレイン電流）を検知する。伝導電流はセンスモジュールからビット線３６を通じてメモリセル１０のドレインに流れ込み、さらにソース１４からソース線３４を通じて接地に至る。集積回路チップのメモリアレイでは、メモリチップの外部接地パッド（Ｖｓｓパッド等）へ接続するソース線３４の複数分岐としてセルのソースがともに結ばれる。ソース線の抵抗を減らすためのメタルストラッピングを使用する場合でも、メモリセルのソース電極と接地パッドとの間には有限抵抗Ｒが残る。通常、接地ループ抵抗Ｒは５０オームあたりである。
【００５８】
並行して検知するメモリページ全体で、ソース線３４を流れる合計電流は全伝導電流を加算したもの、すなわちｉTOT ＝ｉ1 ＋ｉ2 ＋．．．＋ｉp になる。通常、各メモリセルの伝導電流はその電荷蓄積素子にプログラムされる電荷の量に左右される。メモリセルのある一定のコントロールゲート電圧で電荷が少量ならば伝導電流は比較的高くなる（図３参照）。メモリセルのソース電極と接地パッドとの間に有限抵抗が存在する場合、その抵抗にまたがる電圧降下はＶdrop＝ｉTOT Ｒになる。
【００５９】
例えば、各ビット線につき０．２５μＡで２４，０００本のビット線が同時に放電するならば、ソース線電圧降下は２４，０００線×０．２５μＡ／線×５０オーム〜０．３ボルトに等しくなる。人体効果が０．３Ｖのソース電圧上昇によってしきい値電圧が０．４５Ｖ上昇すると仮定すると、メモリセルのしきい値電圧を検知するときには、このソース線バイアスから０．４５ボルトの検知誤差が生じる。
【００６０】
図１２Ｂは、ソース線電圧降下によって生じるメモリセルのしきい値電圧レベル誤差を示す。メモリセル１０のコントロールゲート３０に供給されるしきい値電圧ＶT はＧＮＤを基準とする。しかし、メモリセルから見た実効ＶT は、そのコントロールゲート３０とソース１４との電圧差である。供給ＶT と実効ＶT には約１．５ｘＶdropの差がある（ソース１４からソース線までの細かな電圧降下影響は無視する）。メモリセルのしきい値電圧を検知するときには、このＶdropすなわちソース線バイアスからの検知誤差、例えば０．４５ボルトの検知誤差が生じる。このバイアスはデータに左右される、すなわちページのメモリセルの記憶状態に左右されるため、容易く解消できない。
【００６１】
ビット線ロックアウトを用いたソース負荷および節電手法
本願明細書において参照により援用されている、２００５年３月１６日に出願されたLiらの「NON-VOLATILE MEMORY AND METHOD WITH POWER-SAVING READ AND PROGRAM-VERIFY OPERATIONS 」という米国特許出願第１１／０８３，５１４号（特許文献１７）には節電手法が開示されている。具体的に、読み出しまたはプログラム／ベリファイ操作には、１つ以上の分界しきい値電圧に応じて１つ以上の検知サイクルがあり、複数の考えられる記憶状態のうちのメモリセルがどの記憶状態にあるかを判断する。
【００６２】
検知サイクルは分界しきい値電圧を基準として１ページのメモリセルに対して並行して行われる。通常は、検知サイクルでページ内の全セルの記憶状態を解決するために２回以上の工程すなわちサブサイクルがある。一態様において、ページの中で伝導電流が最も高いメモリセルを第１の工程すなわちサブサイクルで可能な限り検知し、識別する。こうすることで、その後のサブサイクルで高電流セルが原因で生じる検知誤差は最小限に抑えられる。これらのセルは読み出し済みであるため、その伝導電流は節電のためにオフにする。セルはビット線の接地によってオフになるため、各セルのソースとドレインの電位差は実質的になくなる。以降の工程すなわちサブサイクルでは再びページ内の残りのメモリセルを並行して検知するが、その際、高電流セルからの干渉は抑えられる。
【００６３】
つまり、分界しきい値電圧を基準に２つの隣り合う記憶状態を識別するには、少なくとも２回の検知工程を実行する。第１の工程またはサブサイクルでは、しきい値電圧が分界レベルを下回る高電流セルを識別する。高電流セルのビット線を接地電位にロックアウトして高電流セルをオフにした後には、第２の工程またはサブサイクルで検知を繰り返す。
【００６４】
図１０ではさらに、信号ＩＮＶともうひとつの信号ＧＲＳが両方ともＨＩＧＨになると作動するビット線３６のプルダウン回路５５０を示す。プルダウン回路５５０は、好ましくは第１のｎトランジスタ５５０と直列の第２のｎトランジスタ５５２とによって構成される。信号ＩＮＶおよびＧＲＳがともにＨＩＧＨになるとトランジスタ５５０および５５２がオンに切り替わる。これによりセンスノード４８１と、接続されたビット線３６は接地電圧までプルダウンされる。その結果、ソースとドレインとの電圧差がなくなるため、メモリセル１０における伝導電流の流れはコントロールゲート電圧にかかわりなく阻止される。信号ＧＲＳは事実上、ビット線のロックアウトをイネーブル（ＧＲＳ＝ＨＩＧＨ）もしくはディスエーブル（ＧＲＳ＝ＬＯＷ）するための制御信号として状態マシンにより認識できる。
【００６５】
図１３（Ａ）〜（Ｊ）は、ビット線ロックアウトをともなう２工程検知のタイミング図である。検知サイクルでは通常、ページ内の各セルのしきい値電圧が２つの記憶状態を分界するために使われる分界しきい値レベルを下回るか上回るかを判断することを理解するべきである。メモリの各基準しきい値電圧を基準として各検知サイクルにつき２回の検知工程がある。
【００６６】
具体的には、図１３（Ａ）〜（Ｊ）は、図１０に見られるセンスモジュール４８０の動作を制御する信号のタイミング図である。全体的には、所定の基準しきい値レベルまたは基準伝導電流を基準として１ページのメモリセルを並行して検知する。前に述べたように、分界しきい値レベルを基準にメモリセルのしきい値レベルを検知するには、基準電流を基準にしてセルの伝導電流を判定することで達成できる。しきい値電圧が分界しきい値レベルを下回るセルの伝導電流は基準電流を上回ることになる。したがって、検知サイクルが昇順で次の分界しきい値レベルに進むならば、伝導電流が基準伝導電流を下回るセルを検知サイクルのたびに識別することになる。
【００６７】
米国特許第７，１９６，９３１号（特許文献１８）には、２工程検知サイクルによりソースバイアスエラーを抑える方法が開示されている。この２工程検知サイクルの第１の工程では、伝導電流が基準電流を大幅に上回るセルを識別する。これらのセルが識別されオフになった後には、実質的に第２の工程で基準電流を基準とする検知が行われ、その際、高電流セルの干渉はない。
つまり、基準しきい値電圧を基準とする検知のたびに、フェーズ（１）〜（４）とフェーズ（５）〜（９）とにより図に示された少なくとも２回のサブサイクルがあって、それぞれのサブサイクルでは１ページのメモリセルを並行して検知する。検知サブサイクルにあたっては、そのつど事前にワード線とビット線をしかるべき電圧に設定する必要がある。これをプレチャージ操作で果たす。
第１のサブサイクルのプレチャージ操作はフェーズ（１）〜（２）間で行われ、第２のサブサイクルのものはフェーズ（５）〜（６）間で行われる。
【００６８】
図１３（Ａ）は、選択されたワード線をプレチャージするタイミングを示す。検知の基準となる分界しきい値電圧レベルがＶT1なら、ワード線はこの電圧レベルまでプレチャージされる。ビット線のＲＣ遅延に対するワード線のＲＣ遅延によってはワード線のプレチャージがビット線のプレチャージより先に始まる。
【００６９】
ビット線のプレチャージは、メモリセルがビット線へ結合された状態で行われる場合とそうでない場合がある。前に述べたように、一実施形態において、最初にセルがビット線から分離されるため、そのドレイン電流によってビット線のプルアップに支障をきたすことはない。それには、信号ＢＬＳ ＨＩＧＨ（図１３（Ｅ））によりアイソレーショントランジスタ４８２を経由したプレチャージ回路をビット線へ接続し、ＳＧＳ ＬＯＷ（図１３（Ｆ））によりソースへ至るＮＡＮＤチェーンを切断する。プレチャージ／クランプ回路６４０（図１０参照）は、信号ＨＨＬがＨＩＧＨ（図１３（Ｂ））に切り替わることによって結合される。かくして、ビット線のプルアップが始まる（図１３（Ｈ１）および１３（Ｉ１）等）。ビット線が目標値付近まで充電されたらビット線プレチャージのフェーズ（２）が始まる。フェーズ（２）でもプレチャージは継続するが、検知状態でビット線電圧を安定させるため、セルはビット線へ結合される。プレチャージ期間７００は、第１のサブサイクル工程における合計プレチャージ期間を示す。
【００７０】
最初にビット線がセルから分離されるこの実施形態は、結合後にビット線電圧を安定させるための長い待ち時間を被らない場合に限り望ましい。換言すると、この実施形態が望ましいのは、その待ち時間が、ビット線プレチャージ操作が始まるときにビット線がセルへ結合される場合の安定化時間より短い場合に限る。そうでなければ、別の実施形態として、フェーズ（１）を実行せず、フェーズ（２）からビット線プレチャージを開始し、セルの伝導電流に逆らってビット線をプレチャージするほうが望ましい。
【００７１】
検知はフェーズ（３）で行われる。前に述べたように、第１の検知サブサイクルでは高電流セルを識別する。そのため、この検知の基準となるしきい値と次の検知サブサイクルで使用するしきい値にはマージンがあってもよい。換言すると、第１のサブサイクルで使用するマージンでの分界電流は次のサブサイクルの分界電流より高くてもよい。一実施形態において、センスモジュール４８０（図１０参照）のセル電流判別部６５０（図１１Ｂ参照）でコンデンサ６５２の放電時間を短くすることによってこれを達成する。トランジスタ６３２（図１０参照）は信号ＨＨＬによって制御され、これによりプレチャージ回路とＳＥＮノードが結合もしくは分離し、ひいてはセル電流判別部６５０が結合もしくは分離する。他方、トランジスタ６３０は信号ＸＸＬによって制御され、これによりビット線とＳＥＮノードが結合もしくは分離する。フェーズ（３）が始まると信号ＨＨＬがＬＯＷ（図１３（Ｂ））になることによってプレチャージは終了し、セルの伝導電流によってキャパシタ６５２は放電する。放電期間を終了させるため、フェーズ（３）の終わりにはＸＸＬがＬＯＷになり、ＳＥＮノードからビット線が分離することにより電流は絶ち切られる。分界電流レベルは放電時間に関係し、放電時間が長いほど分界電流レベルが小さくなることは図１１Ｂのセル電流判別部６５０から分かる。
【００７２】
その後、フェーズ（４）では、放電されたコンデンサの電圧をｐトランジスタ６５６（図１１Ｂ参照）のしきい値電圧と比較し、その結果をストローブ信号ＳＴＢによりラッチする。フェーズ（３）の検知期間を短縮することによって前述した増加マージンを達成する。このため、短縮された期間中には最も高い電流によってのみコンデンサが放電し、ｐトランジスタ６５６が作動する。
【００７３】
第１のサブサイクルで識別された高電流セルは次の検知に先立ちラッチされ、オフになる。これは、検知結果がＩＮＶ＝ＨＩＧＨになる高電流セルで行われる。例えば図１３でビット線ＢＬ１へ結合されたセルの伝導電流は約１２０ｎＡと（図１３（Ｈ１）参照）、分界しきい値電流を下回る。この比較的小さい電流でコンデンサ６５２は十分に放電され、ＳＥＮ（図１１Ｂ参照）の電圧は減少しｐトランジスタ６５６はオンになるため、ストローブＳＴＢ信号がアサートされるときに信号ＩＮＶ（図１３（Ｈ２）に示されたＩＮＶ１）はＨＩＧＨまでプルアップされない。つまり、電流が比較的小さいセルはＩＮＶ＝ＬＯＷとなる。
【００７４】
他方、電流が比較的大きいセル（例えば３００ｎＡ以上、図１３（Ｉ１）参照）では信号ＩＮＶ（図１３（Ｉ２）に示されたＩＮＶ２）がＨＩＧＨＴでラッチされる。これをもとに図１０のプルダウン回路５５０が作動する。ＧＲＳ信号ＨＩＧＨ（図１３（Ｊ））によりイネーブルされたプルダウン回路５５０は、ＩＮＶがＨＩＧＨになるたびにイネーブル状態のアイソレーショントランジスタ４８２（図１３（Ｅ）参照）を通じてビット線を接地までプルする。つまり、比較的大きい電流が検知されたセルのビット線が接地にロックアウトされることにより、それらのセルは遮断される。
【００７５】
フェーズ（５）〜（９）で表された第２の検知工程のプロセス、すなわち次の検知サブサイクルのプロセスは、第１のサブサイクルに類似している。プレチャージ期間７０２はフェーズ（５）〜（６）で実施される。ビット線の電圧が安定し、変位電流がとるに足りない値まで減衰した後には、フェーズ（７）で検知を行う。フェーズ（８）ではストロービングとラッチングが行われ、第１の工程でとりこぼした高電流状態のビット線も先行フェーズ（４）における図１３（Ｉ２）と同様、接地にロックアウトされる。フェーズ（９）では、基本的に信号ＩＮＶの反対である信号ＳＥＮの形をとる検知結果がリードアウトバスを通じて送出される。
【００７６】
ビット線を接地にロックアウトすることによって電流検知に関係ないセルをオフにすれば、合計電流ｉTOT（図１２Ａ参照）は少なくなる。これには２つの利点がある。第１に、電力の節約になる。第２に、ｉTOTによるＶdropの減少によりソース（ＣＬＳＲＣ）の接地ループバイアスエラーが抑えられる。そこで、既存の検知手法では全ての記憶状態に対して２工程検知を実施する。
【００７７】
図１４は、図８に見られる８状態メモリに既存の２工程検知方式を適用する一例を概略的に示すものである。８状態メモリは少なくとも７つの分界しきい値電圧レベル、具体的にはＤA 、ＤB 、ＤC 、ＤD 、ＤE 、ＤF 、およびＤG によって分界される。したがって、これらの分界しきい値電圧レベルのそれぞれに対して少なくとも相当数の検知サイクルがある。例えばＤA によって記憶状態「Ｇｒ」および「Ａ」が分界され、ＤB によって記憶状態「Ａ」および「Ｂ」が分界される。検知サイクルのたびに選択されたワード線には分界しきい値電圧レベルが印加される。
【００７８】
それぞれの検知サイクルにはさらに２つの工程がある。第１の工程には「予備検知」があり、検出された高電流ビット線のロックアウトがその後に続く。予備検知は印加された分界しきい値電圧レベルを下回るしきい値電圧の高電流状態を検知し、識別する。識別された高電流セルのビット線は接地へのラッチによってロックアウトされる。高電流状態が排除されることで、第２の工程では検知をより正確に行うことができる。第１の工程で識別されなかった高電流状態も適切に識別され、ロックアウトもされる。このようにしてデータが印加された分界しきい値電圧レベルを下回るか上回るセルが正確に検知される。
【００７９】
全ての考えられる記憶状態を識別するため、それぞれの分界しきい値レベルを基準にして順次メモリセルページの検知を行う。セルのしきい値ウィンドウの中で分界しきい値レベルがより高い値に移行するにつれ、ページ内の高電流セル（しきい値電圧が分界しきい値電圧レベルを下回るもの）が識別されていき、これに応じてページのビット線はロックアウトされていく。
【００８０】
前に述べたように、ビット線のロックアウトは図１０に見られるプルダウン回路５５０によって成就する。既存の２工程検知方式では、ラッチ信号ＩＮＶがＨＩＧＨになるたびにプルダウン回路５００がプルダウンされる。図１０に見られるプルダウン回路５００では、信号ＧＲＳが常にＨＩＧＨになることによって回路がイネーブルされるため、ｎトランジスタ５５２は常に接地への接続を提供する。
【００８１】
ビット線ロックアウトによる性能・電力問題
米国特許第７，１９６，９３１号（特許文献１８）によると、検知済みセルや現在の検知に関係のないセルをビット線ロックアウトによってオフにする２工程検知方式は、最大電流を制限するのに役立つほか、ソースの接地ループバイアスエラーの減少により第２の工程でより正確な検知を行える。しかし、多数の検知工程による性能低下とビット線ロックアウト操作によって生じるノイズのため、利点は相殺されてしまう。
【００８２】
メモリアレイにおける選択的ビット線接地には、ビット線間のキャパシタンスに起因する反動がともなう。ビット線間のキャパシタンスは回路の集積密度が増すほど顕著になる。前述したいわゆる「全ビット線」（「ＡＢＬ」）アーキテクチャによるメモリでは、ビット線間キャパシタンスが一層高くなることがある。全ビット線アーキテクチャのページは、行沿いに連続する一連のメモリセルによって形成される。ビット線方向に長いメモリプレーンの場合には、ＡＢＬのビット線間キャパシタンスが高くなりえる。通常、ビット線から近傍のビット線までの距離はＡＢＬでも従来のアーキテクチャでも同じである。従来型アーキテクチャの場合にはビット線の半分がプレチャージされ、最寄のビット線は接地状態を保つが、これはビット線間クロストークキャパシタンスをともなうより悪い場合のシナリオである。ＡＢＬでは全てのビット線が一斉に充電されるが、放電は別々のときに行われる。
【００８３】
ビット線（ならびにワード線）は容量性負荷となるため、ビット線がプレチャージされたり放電されたりするときには、ビット線ロックアウト方式の関係で２つの好ましくない影響が出る。
まず、ビット線の多くは接地電位にロックされ、それ以外はより高い電位にプレチャージされる間、プルアップされる。ビット線間キャパシタンスのため、一般的に固定され接地されたビット線の中でビット線をプレチャージするには、ページ内のビット線を部分的に接地せずに全てのビット線を一斉にプルアップする場合に比べて概して困難であり、より多くの電力を消費する。
次に、ビット線が印加電圧まで充電されるにつれて当初流れていた交流（「ＡＣ」）変位電流は最終的にゼロまで減衰する。この減衰時間はビット線のＲＣ定数の関数であり、Ｃは実効キャパシタンスである。セルの検知は基本的には直流（「ＤＣ」）伝導電流を判定することなので、ＡＣ変位電流が低下した後でなければビット線で正確な検知を行うことはできない。
【００８４】
各ビット線の合計キャパシタンスの大部分は、当該ビット線の両側に位置する２つの近傍のビット線に対するキャパシタンスであるから、検知対象のビット線に流れるＡＣ変位電流のかなりの部分は、ビット線を最寄のビット線のキャパシタンスまで充電することから生じるとみなすことができる。各ビット線のキャパシタンスあるいは各電極のキャパシタンスは、当該電極の全近傍電極に対するキャパシタンスの合計に等しい。近傍のビット線に対する全キャパシタンスが差し引かれると何も残らない。各ビット線の合計キャパシタンスの約９０％は、当該ビット線に最も近い第１、第２、および第３のビット線に対する合計キャパシタンスである。ビット線キャパシタンスの１０％余りは上下の層に対するキャパシタンスとなる。
【００８５】
全てのビット線を同時に充電した後に、同時に放電するならば、１ビット線当たりの実効キャパシタンスは各ビット線の合計キャパシタンスの１０％ほどにしかならない。全てのビット線を同時に充電し、様々な検知操作中、別々のときに接地に設定する場合は、実効ビット線キャパシタンスが格段に高くなる。これは、ビット線が近傍のビット線と同時にロックアウトされるか別々のときにロックアウトされるかによってビット線ごとに異なる。ビット線がロックアウトされる機会は数多くあり、ある１つのビット線が近傍のビット線と同時にロックアウトされる見込みは低い。
【００８６】
全てのビット線を同時に充電する場合の消費エネルギーはＣｘＶ2 で、そのうちの１／２×Ｃ×Ｖ2 は電界としてコンデンサ電極間の誘電体に蓄積され、残りの１／２×Ｃ×Ｖ2 は熱に変換されるエネルギーであり、この熱はエネルギーを供給する電源の内部抵抗にわたって燃焼する。この第２項は、電圧／電力源の内部抵抗値に左右されない。全てのビット線が一斉に充電される限り、これらの式のＣは実効Ｃであり、前に説明したように、各ビット線の合計キャパシタンスの約１０％にすぎない。しかし、ビット線が近傍ビット線と別々のときにロックアウトされる場合（よくある場合）、接地に設定されているビット線にはそれ以上電源からエネルギーを供給する必要はない。エネルギーは、接地に設定された近傍ビット線により容量的にプルダウンされている、ビット線電圧に保たれるべき、近傍のビット線に供給するだけでよい。近傍のビット線が接地に設定されている、ビット線電圧に保たれるべき、ビット線の場合には、全ビット線間キャパシタンスは連結される。接地に設定されているビット線では周囲の誘電体の電界にエネルギーが蓄積され、熱に変換され、接地に至る抵抗路に沿って消散する。
【００８７】
図１５は、３本の近接ビット線とそれらの容量結合効果を示す。メモリセル１０−０には２つの近接メモリセル１０−１および１０−２がある。同様に、３つのメモリセルには３本の近接ビット線３６−０、３６−１、および３６−２がそれぞれ結合されている。各ビット線の自己キャパシタンスは、当該ビット線の上下に位置する電極に対するキャパシタンスに加え、当該ビット線に１番目に近い近傍のビット線対、２番目に近い近傍のビット線対、３番目に近い近傍のビット線対等、他の全電極に対するキャパシタンスの合計になる。図１５のキャパシタンスは最も重要な最大のキャパシタンスであって、前述したキャパシタンスが全て描かれているわけではない。
【００８８】
様々なキャパシタンスのための電流の流れが様々に分岐することが分かる。具体的に、電流は各ビット線の自己キャパシタンスによって次のようになる。
ｉBL0 ＝ＣBL01ｄ／ｄｔ（ＶBL0 −ＶBL1 ）＋ＣBL2 ｄ／ｄｔ（ＶBL0 −ＶBL2 ）
第２、第３以降の近傍のビット線の影響と、注目ビット線の上下に位置する層の電極の影響は無視する。注目ビット線とその線の上下に位置する層の電極とのキャパシタンスに相当する項は無視するため、それらの電圧が注目ビット線のそれと並行して動かない限り、上の式は、全てのビット線が一斉に充電される場合にはゼロになる。
【００８９】
近接ビット線の影響のみを考慮するため、前述したセル電流は、おおよそその電流である。一般的に、ビット線ＢＬ０の場合は左側の非近接ビット線によるキャパシタンスＣBL03と右側の非近接ビット線によるキャパシタンスＣBL04がある。同様に、非近接ビット線ＢＬ１およびＢＬ２間には相互キャパシタンスＣBL12がある。これらのキャパシタンスは、各コンデンサの様々な電圧に応じて変位電流の流れに影響する。
【００９０】
そこで、合計ビット線電流は変位電流と伝導電流の合計になる。センスアンプは、ビット線に入ってセルを通過し接地に至る正の伝導電流を供給しなければならない。さらに、センスアンプは、近傍のビット線が接地に設定されているビット線で結果として生じる変位電流に対処するために追加の正の電流を供給しなければならない。ビット線は接地により接地に設定されているため、電極を接地に設定するにあたってセンスアンプ等からの電力は必要ない。
クロスカップリングキャパシタンスの充電について、変位電流はビット線間電圧差の変化率に左右される。電圧差の変化率は、ビット線と近傍のビット線とで異なる充電または放電レートに起因し得る。
【００９１】
前に述べたように、プレチャージのときに伝導電流が多いセルに結合されたビット線の電圧充電にはより多くの正味電流が必要であり、伝導電流が少ないセルの近傍のビット線に比べて充電は遅くなり得る。したがって、記憶状態と伝導電流がほぼ同じビット線と近傍のビット線はほぼ同じ速度で充電され、電圧はいつでもほぼ同じになる。この場合、クロスカップリングキャパシタンスの電圧差は比較的小さくなり、関連する変位電流も同様に小さくなる。また、ビット線電圧を下げるとキャパシタンスの充電にかかるエネルギーが少なくなるばかりでなく、最大伝導電流も直線的に減少する。非伝導セルに接続されたビット線と伝導セルに接続されたビット線があっても、一定強度のセンスアンプによって全てのビット線で充電ランプ速度を容易に維持できることが望ましい効果である。
【００９２】
好適な実施形態において、複数のメモリセルに結合された複数ビット線のビット線電圧制御にあたって、近接する各ビット線間の電圧差が伝導電流検知時間に実質的に左右されないようにする。この条件を課すと、様々なビット線キャパシタンスに起因する電流はどれも時間的に変化する電圧差に左右され、ドロップアウトする。したがって、前の等式から［ｉBLC00 ＋ｉBLC01 ＋ｉBLC02 ］＝０であるため、ビット線から検知される電流はセルの電流に等しく、例えばｉBL0 ＝ｉCELLとなる。
【００９３】
検知対象のビット線のセルと近傍のビット線のセルとで記憶状態が異なると、最大の変位電流が発生する。例えば、検知対象のビット線が非伝導メモリセルに結合されているときに、その近傍のビット線は高伝導セルに結合される。一般的に、変位電流の範囲とその減衰持続時間には分布がある。つまり、より悪い場合の回復時間により長い所定の期間にわたってプレチャージ回復操作を実行し、変位電流を所定のレベルまで減衰させ、ビット線が安定したうえで、正確な検知を行えるようにしなければならない。
【００９４】
２工程検知方式で第１の工程の終わりにロックアウトされた近接のビット線があると、第２の工程のプレチャージ期間７０２はさらに長くなる。ビット線ロックアウト方式では、高電流セルとして識別されたセルのビット線が第２の工程のプレチャージに先立ち接地にラッチされる。一部のビット線が先にプレチャージされたレベルから接地電位へ急速にプルされ、他のビット線が概ねプレチャージ電位に保たれると、電圧差の変化率が極端になる。その結果、次の検知が行われるときにはビット線で著しい変位電流が生じる。検知を正確に行うには、事前に十分に長いプレチャージ期間を設けて変位電流を減衰させなければならない。つまりビット線ロックアウト方式の場合は、検知に先立ちビット線電圧を安定させるためのロックアウト操作の後に毎回時間を多めに設けなければならない。図１４を再び参照し、分界しきい値レベルを基準とする各検知サイクルにおいてロックアウトと次の検知の間にこの遅延が２度発生じる。マルチレベルメモリではこの遅延がさらに分界しきい値レベルごとにさらに度合いを強める。例えば、８状態メモリならビット線ロックアウトの影響で１４回（８状態を識別する７つの読み出しレベルにつき２回）の遅延が生じ、深刻な性能劣化をもたらす。
【００９５】
ビット線ロックアウトを選択的にイネーブルすることによる検知
本発明の一般的な態様によると、１ページのメモリセルを並行して検知するときには、所定の電流レベルを超過するメモリセルをビット線の接地により遮断するビット線ロックアウトの回数が最小限に抑えられる。これにより、高電流セルを識別し遮断するためのさらなる検知サブサイクルは電流消費のための所与のバジェットが許す限り省略され、特定の検知コントロールゲート電圧による検知ではＯＮセルのビット線が遮断され、他のコントロールゲート電圧による検知ではビット線遮断操作が行われない。この手法を用いれば検知サブサイクル数が減るほか、ビット線を遮断するときにビット線間結合によって発生するノイズが減り、検知操作性能が向上する。この文脈におけるビット線結合とは、近傍のグローバルビット線間に存在する容量結合を意味する。
【００９６】
好適な実施形態において、ビット線を接地までプルできるプルダウン回路によってビット線ロックアウトを実施する。このプルダウン回路は、ビット線と接地との間に直列する２つのパスゲートを備える。２つのパスゲートによってＡＮＤゲートが形成され、一方のパスゲートはプルダウンのイネーブルまたはディスエーブル制御信号によって制御され、他方のパスゲートは、対象となるセルで検知される電流が基準電流を上回るか下回るかによって制御される。プルダウン回路がディスエーブルになると、検知結果にかかわりなく、ビット線は接地されない。プルダウン回路がイネーブルになっているときに高電流メモリセルが検知されると、ビット線は接地までプルされる。
【００９７】
図１６（Ａ）〜（Ｊ）は、選択的ビット線ロックアウトが採用されたセンスモジュールの動作を制御する信号のタイミング図である。図１０に見られるセンスモジュール４８０では基本的に、制御信号ＧＲＳによってビット線ロックアウト機能がイネーブルもしくはディスエーブルされる。信号ＧＲＳは状態マシン１１２（図１参照）によって供給される。信号ＧＲＳがＨＩＧＨならプルダウン回路５５０（図１０参照）はイネーブルになる。逆に、ＧＲＳがＬＯＷならプルダウン回路５５０はディスエーブルになる。これに関し、前の図１３（Ａ）〜（Ｊ）に見られるタイミング図は、常にＨＩＧＨの信号ＧＲＳによってビット線ロックアウトがイネーブルになる場合を指している。他方、図１６（Ａ）〜（Ｊ）に見られるタイミング図は、ＬＯＷの信号ＧＲＳ（図１６（Ｊ））によってビット線ロックアウトを選択的にディスエーブルできる場合を指している。
実施形態によってはビット線ロックアウトがイネーブルになると、高電流セルを判定しロックアウトするための検知サブサイクルがビット線ロックアウトの前に実行される。他方、ビット線ロックアウトが選択的にディスエーブルになる場合には、高電流セルを判定するために先行する検知サブサイクルも省略される。
【００９８】
図１６（Ａ）〜（Ｊ）は、それぞれ２つの連続する分界しきい値レベルを基準とする２つの検知サイクルを示すタイミング図であり、このときビット線ロックアウトは選択的にディスエーブルされる。したがって、ビット線ロックアウトがイネーブルになる場合と違って各サイクルは１工程検知になる。
ＶT1を基準とする１工程検知で選択されたワード線をＶＴ１に設定するプレチャージは、ビット線プレチャージの前かビット線プレチャージと同時に行われる。具体的に、ビット線プレチャージ期間はフェーズ（１．５）〜（１．６）で実施される。ビット線の電圧が安定し、変位電流がとるに足りない値まで減衰した後には、フェーズ（１．７）で検知を行う。フェーズ（１．８）ではストロービングとラッチが行われ、しきい値電圧がＶT1を下回る「高」電流セルの信号ＩＮＶはＨＩＧＨでラッチされ、しきい値電圧がＶT1を上回るセルの信号ＩＮＶはＬＯＷでラッチされる。フェーズ（１．９）では、基本的に信号ＩＮＶの反対である信号ＳＥＮの形をとる検知結果がリードアウトバスを通じて送出される。
【００９９】
図１６（Ｊ）では信号ＧＲＳが両検知サイクルでＬＯＷであるため、各ビット線のプルダウン回路５５０（図１０）はＩＮＶの検知値にかかわりなくディスエーブルになる。これは、しきい値電圧がＶT1を下回る高電流セル（図１６（Ｉ１）および（Ｉ２））のビット線ですら、接地でプルされることによるロックアウトがなされないことを意味する。
ページ電流とソースバイアスエラーを制限するには、ビット線ロックアウト方式により次の検知工程に関係ない高電流セルのビット線を接地にロックアウトし、高電流セルをオフにする。つまり、既存の検知手法では全ての記憶状態に対してビット線ロックアウトを含む２工程検知を実施する。
【０１００】
検知性能に大きく影響するという２工程検知の不利な点も説明してきた。２工程検知を実行すると検知工程数が倍になるため、検知操作の長さは単一工程検知に比べて約２倍になる。実際には、ビット線を接地にラッチすることによって発生する過渡的ノイズに対処するため、この遅延は格段に長くなる。前に述べたように、変位電流の大部分は電流検知の対象となるビット線のノイズとして発生する。変位電流は、近傍ビット線の相互キャパシタンスによる電圧変化率に起因する。変位電流が減衰するまで待つため、検知サイクルのビット線プレチャージ期間は大幅に長引く。この遅延中にメモリセルはビット線へ結合されているから、ビット線をプルアップするプレチャージ回路とこれに逆らうセルの伝導電流により電力を余分に消費する。
【０１０１】
検出された高電流セルのビット線ロックアウトを実行しなければ１工程検知だけですみ、さらにビット線は接地までプルされない。ノイズは最小限に抑えられ、ビット線プレチャージ期間が長引くこともない。図１６に見られるＶT2検知サイクルでは、フェーズ（２．５）の短いプレチャージ期間７０２によってこれが概略的に示されている。事実、セルの総ＯＮ時間が短縮され節電につながることが見込まれている。
【０１０２】
本発明に従い検知性能を向上させるためビット線ロックアウト数を減らすと、図１２Ａおよび１２Ｂとの関係で前に説明したように、ＯＮ状態を保つ高電流セルが増えてソースバイアスエラーに寄与する。高レベルのｉTOT Ｒにかかわらず誤差を最小限に抑える１つの方法として、個々のメモリセルのコントロールゲートおよびドレインに至る全電圧はメモリセルのソースにできるだけ近いノードで参照する。例えば図１２Ａおよび１２Ｂに見られるように、接地ではなくソース線３２に参照点をとれば、接地ループ抵抗は最小限に抑えられる。本願明細書において参照により援用されている、米国特許第７，１７０，７８４号（特許文献１９）および第７，１７３，８５４号（特許文献２０）と、２００７年４月２４日に出願されたSekar らの「COMPENSATING SOURCE VOLTAGE DROP IN NON-VOLATILE STORAGE」という米国特許出願第１１／７３９，５０１号（特許文献２１）には、ソースバイアスエラーを最小限に抑える手法が開示されている。
【０１０３】
多数の状態を基準に多数のメモリセルページの検知工程をともないながら多状態メモリを検知する一実施例では、所定の電流レベルを上回るメモリセルのビット線をロックアウトするステップを、所定の検知工程だけで実施する。こうすれば、合計電流とソースバイアスエラーを抑えるというビット線ロックアウトの利点と、サブサイクル数増加による長い検知時間と発生したノイズ低下にかかる長い待ち時間というビット線ロックアウトの弊害とでバランスがとれる。ロックアウトを選択的に減らせば、検知性能低下と消費電力増加の弊害は緩和される。
【０１０４】
図１７Ａは、多状態検知操作の複数の工程の中でビット線ロックアウトを選択的にイネーブルする例示的なスケジュールを示す。これは図８に見られる８状態メモリに関する例である。考えられる全８状態を解決するには、少なくとも７回の検知サイクルでそのつどＤA 、ＤB ・・・等の異なる分界しきい値レベルを用いてメモリセルページを検知することになる。各検知サイクルにつき２工程検知を実施する。しかし、第２の工程でビット線ロックアウト操作がディスエーブルされる点が既存の２工程検知（図１４参照）と異なる。換言すると、１検知工程おきにビット線ロックアウト操作を省略する。具体的には、第２の工程の検知の後にビット線ロックアウト操作を省略する。工程数は既存の２工程検知と同じだが、ビット線ロックアウト操作は５０％減少する。この場合には第２の工程後に発生するノイズが減り、次のサイクルの第１の工程でビット線のプレチャージ期間を短縮できる。ビット線のロックアウトとロックアウトからの回復と同時に、ワード線電圧は次の検知レベルで安定するため、ワード線安定化時間がビット線間クロストークの回復時間と同程度なら、この実施形態から大幅な性能向上は望めない。
【０１０５】
図１７Ｂは、多状態検知操作の複数の工程の中でビット線ロックアウトを選択的にイネーブルするもうひとつの例示的スケジュールを示す。これも図８に見られる８状態メモリに関する例であり、図１７Ａの例に類似するが、２工程検知は１検知サイクルおきに行う。１工程のサイクルでは検知操作のみ行い、予備検知操作とビット線ロックアウト操作は省略する。この場合は工程数が５０％減少し、ビット線ロックアウト操作数は７５％減少する。
【０１０６】
図１７Ｃは、擬似ランダムデータを蓄積するメモリセルページを示す。ページの中で高電流状態を均一に分布させるため、好ましくは考えられる全ての記憶状態で蓄積データがページ上で比較的均等に分布するように符号化する。好適な実施形態において、考えられる全ての記憶状態でデータがページ上で擬似ランダム的に分布するように符号化する。こうすれば、省略されたビット線ロックアウト操作数をもとにメモリシステムの電流量を統計的に推定することが可能となる。
【０１０７】
本発明のもうひとつの態様によると、ビット線ロックアウト数は、所定の最大電流を超過しないメモリセルページを流れる合計電流に応じて減少する。逆に、データしだいで合計電流が所定の電流レベルを超過しそうになると、ビット線ロックアウト操作を実行する。こうすれば、システムでピーク電流を超過することなくビット線ロックアウト操作を最小限に抑えることができる。
【０１０８】
多数の状態を基準に多数のメモリセルページの検知工程をともないながら多状態メモリを検知する一実施例では、検知工程でメモリセルページを流れる合計電流が所定の最大電流を超過しそうになるときに限り、所定の電流レベルを上回るメモリセルのビット線をロックアウトするステップを実施する。一実施形態において、メモリセルページを流れる合計電流を監視するための電流監視部を設ける。
【０１０９】
図１８は、メモリシステムの監視電流に応じたビット線ロックアウト操作を示す。図１８は、図９に類似する読み出し／書き込み回路２７０Ａのセンスモジュールによってメモリセルページを流れる電流が検知される様子を示す。電流監視部７１０は、ページの各メモリセルの電流の総量が集約される経路に置く。例えば、ソース線３４とシステム接地をつなぐ伝導路にこれを置く。一実施形態において、図１２Ａのように抵抗器にまたがる電圧監視部として電流監視部を実装し、その場合の監視電流は電圧降下を抵抗で割ったものとなる。電流監視部７１０は、好ましくは状態マシン１１２（図１参照）へ信号ＢＬＮｏＬＯＣを供給するためのロジックを含む。監視電流ｉTOT が所定のレベルｉMAX を下回る場合は特に、ＢＬＮｏＬＯＣはＨＩＧＨで出力される。ＨＩＧＨのＢＬＮｏＬＯＣに応じて状態マシンはビット線ロックアウトをディスエーブルにして検知を実行し、制御信号ＧＲＳはＬＯＷになる（図１０参照）。ｉTOT ＞ｉMAX ならＢＬＮｏＬＯＣはＬＯＷで出力され、これを合図に状態マシンはビット線ロックアウトをイネーブルにして検知を実行し、一部のメモリセルの電流は遮断される。
【０１１０】
図１９は、ロックアウトされたビット線の数によってメモリセルページを流れる合計電流を推定するもうひとつの実施形態を示す。図１９は、図９に類似する読み出し／書き込み回路２７０Ａのセンスモジュールによってメモリセルページを流れる電流が検知される様子を示す。接地にラッチされたビット線の数は累算部で数える。その後、合計電流ｉTOT は、各セルの平均電流に、接地されていないページ内のビット線数を掛けることによって推定できる。累算部７２０は、好ましくは状態マシン１１２へ信号ＢＬＮｏＬＯＣを供給するためのロジックを含む。推定合計電流ｉTOT が所定のレベルｉMAX を下回る場合は特に、ＢＬＮｏＬＯＣはＨＩＧＨで出力される。ＨＩＧＨのＢＬＮｏＬＯＣに応じて状態マシンはビット線ロックアウトをディスエーブルにして検知を実行し、制御信号ＧＲＳはＬＯＷになる（図１０参照）。ｉTOT ＞ｉMAX ならばＢＬＮｏＬＯＣはＬＯＷで出力され、これを合図に状態マシンはビット線ロックアウトをイネーブルにして検知を実行し、一部のメモリセルの電流は遮断される。
【０１１１】
図２０は、多状態検知操作の複数の工程の中で、システム電流制限超過に応じてビット線ロックアウトを選択的にイネーブルした場合の例示的な結果を示す。図１７Ａおよび１７Ｂに見られる例とは対照的に、ビット線ロックアウト操作は合計電流レベルに依拠し、合計電流レベルはデータに左右される。例えば、状態「Ａ」について検知を行うときには２工程検知を実行し、最高電流状態を排除する。次に、状態「Ｂ」の１工程検知ではビット線ロックアウトをディスエーブルする。その後、ｉTOT がｉMAX を超過しそうになるとビット線ロックアウトを再びイネーブルし、状態「Ｃ」で２工程検知を行う。同様に、状態「Ｃ」のビット線ロックアウトによってｉTOT が低下するならば、これを再びディスエーブルする。状態「Ｄ」および「Ｅ」の検知でもこの状況が続き、「Ｅ」の検知が終わるまでは単一工程検知が行われる。そのときｉTOT はｉMAX を超過するか超過しそうになる。そこで状態「Ｆ」を検知する次のサイクルは２工程で実行する。
【０１１２】
図２１は、本発明の好適な実施形態に従い検知中のビット線ロックアウト制御を示す流れ図である。
ステップ８１０：該当するビット線と共通のワード線とによりグループの各メモリセルに対するアクセスを提供する。
ステップ８２０：複数のしきい値電圧レベルから検知の基準となる分界しきい値電圧レベルを選択する。
ステップ８３０：選択された分界しきい値電圧レベルまで共通のワード線をプレチャージする。
ステップ８３２：該当するビット線を所定の電圧レベルまで概ねプレチャージする。
ステップ８４０：ビット線ロックアウトをイネーブルするか？イネーブルする場合にはステップ８４２へ進み、そうでなければステップ８５０へ進む。
ステップ８４２：選択された分界しきい値電圧を基準としメモリセルのグループを並行して検知する。
ステップ８４４：選択された分界しきい値電圧レベルを下回るしきい値電圧レベルが検知されたメモリセルを識別する。
ステップ８４６：識別されたメモリセルに該当するビット線を接地電位に設定しロックアウトする。このロックアウトは、複数のしきい値電圧レベルに含まれる電圧レベルの全適用回数に満たない回数で選択的に実行される。
ステップ８５０：選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知する。
ステップ８６０：選択された電圧は複数のしきい値電圧レベルの最後の電圧レベルに等しいか？等しい場合にはステップ８７０へ進み、そうでなければステップ８２０まで戻る。
ステップ８７０：メモリセルのグループの検知を終了する。
【０１１３】
図２２は、高電流セルをロックアウトするための予備検知を省いて実際の検知が行われる単一工程検知の代替の実施形態を示す。ビット線ロックアウトは、システムの電流負荷レベルか所定のスケジュールに応じて行う。ビット線ロックアウトを行う場合には、ビット線ロックアウトとそこからの回復期間と同時にワード線電圧が次のレベルへ上昇する。このモードでは、伝導電流の持続時間減少によって伝導電流の増加を埋め合わせることができる。このモードの効率を上げるには、ある１つのワード線電圧レベルから次のワード線電圧レベルにかけて速やかに検知を進行できるようにワード線ＲＣ時定数をできるだけ減らす必要がある。例えばこれは、ワード線を短くするかワード線の伝導率を上げることによって達成できる。全てのビット線を一斉に充電し、最後のワード線電圧の後に一斉に放電すれば、１ビットの読み出しにかかるエネルギーを最小限に抑えることができる。全ての状態を速やかに検知し、電流が燃焼する時間を短縮することにより、伝導エネルギーは最小限に抑えられる。
【０１１４】
もうひとつの例として１６状態メモリを取り上げる。一実施例では、３回目の状態検知の後に１回目のロックアウトを行う。最初の３回の検知操作は単一ストローブであり、３回目の検知操作では４／１６＝１／４のセルでＯＮが判明する。この３回目の検知操作の結果に基づき、３回目の検知操作でＯＮが判明したセルは一斉にロックアウトする。さらに、ビット線クロストーク回復時間と同時にワード線は第３の検知レベルから第４の検知レベルへ上昇する。次のビット線ロックアウト操作は、第７の検知レベルによるストローブ検知と第８の検知レベルによるストローブ検知の間に行われる。次のロックアウト操作は第１１の検知レベルと第１２の検知レベルとの間に行われる。このようにロックアウト操作は３回だけになり、ビット線クロストーク回復時間と同時にワード線は次のレベルへ上昇し、一連の処理の中でオンになったセルは次のロックアウト操作までＤＣ電流を伝導する。
【０１１５】
図２３は、図２２の代替の実施形態に従い検知中のビット線ロックアウト制御を示す流れ図である。
ステップ９１０：該当するビット線と共通のワード線とによりグループの個々のメモリセルに対するアクセスを提供する。
ステップ９２０：複数のしきい値電圧レベルから検知の基準となる分界しきい値電圧レベルを選択する。
ステップ９３０：選択された分界しきい値電圧レベルまで共通ワード線をプレチャージする。
ステップ９３２：該当するビット線を所定の電圧レベルまで概ねプレチャージする。
ステップ９４０：選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知する。
ステップ９５０：ビット線ロックアウトをイネーブルするか？イネーブルする場合にはステップ９５２へ進み、そうでなければステップ９６０へ進む。
ステップ９５２：選択された分界しきい値電圧レベルを下回るしきい値電圧レベルが検知されたメモリセルを識別する。
ステップ９５４：識別されたメモリセルに該当するビット線を接地電位に設定しロックアウトする。このロックアウトは、複数のしきい値電圧レベルに含まれる電圧レベルの全適用回数に満たない回数で選択的に実行される。
ステップ９６０：選択された電圧は複数のしきい値電圧レベルの最後の電圧レベルに等しい？等しい場合はステップ９７０へ進み、そうでなければステップ９２０まで戻る。
ステップ９７０：メモリセルのグループの検知を終了する。
【０１１６】
図２４は、高電流セルのロックアウトを省いて実際の検知が行われる単一工程検知のもうひとつの代替の実施形態を示す。ロックアウトを、所定のスケジュールかシステムの電流負荷レベルに応じて省くことができる。このモードでは、前に述べたビット線電圧の低減と伝導電流の持続時間減少により伝導電流の増加を埋め合わせることができる。
前に述べたように、検知工程数の削減に役立つ要素が２つあり、２工程検知を不要にすることすらできる。ひとつはビット線電圧の低減であり、もうひとつはデータのランダム化またはスクランブリングである。
【０１１７】
読み出し操作とベリファイ操作におけるビット線電圧の低減は、伝導エネルギーと容量電荷エネルギーを最小限に抑えるうえで非常に効果的である。セル電流の低減によりＣＬＳＲＣ負荷も緩和され、ロックアウト操作を減らすことができる。ビット線電圧の減少とＯＮ電流の減少にかかわりなく（ＶＴ、Ｉｒｅｆ）で良好な相互コンダクタンス値を得るには、検知電流Ｉｒｅｆも減らさなければならない。
【０１１８】
しかし、従来型メモリアーキテクチャの検知方式ではビット線電圧の低減に限りがある。というのは、従来の検知方式ではビット線のキャパシタンスをもとにセルの伝導電流を測定するからである。ビット線はある程度の初期電圧までプレチャージされた後、セル電流によって放電する。この放電レートがセル電流の尺度となる。ビット線の初期電圧が低すぎると、ビット線はビット線のＲＣ時定数に対して検出不能な値まで放電するため、ビット線電圧は限定される。さらに、基準検知電流はビット線のＲＣ定数に固定され、容易に調整できない。
【０１１９】
他方、ＡＢＬメモリアーキテクチャで初めて導入された検知方式では、センスアンプとともに提供される専用のコンデンサが放電レートの基準となるため、検知はビット線の時定数に左右されない。米国特許第７，１９６，９３１号（特許文献１８）にはこのような検知方式が開示されている。最適な検知が行えるように専用のコンデンサのＲＣ定数は調整できる。この場合にはビット線電圧をさらに下げることができる。その結果、低い基準電流で検知を行うことになる。これは、コンデンサの値を適切に選択することによって容易に果たすことができる。
【０１２０】
データのスクランブリング／ランダム化により、それぞれの状態をとるセルの数はほぼ等しくなる。これは、セルの１／１６が各状態をとることを意味する。それぞれの高いコントロールゲート電圧でオンになるのは１／１６のセルだけであり、状態間の分離が僅か４００ｍＶなら、それらのセルが最初にオンになるときには完全に伝導しているわけではないため、データをスクランブルする場合は単一工程（１ストローブ）検知が好ましい。先に述べた２工程方式でも、最初のストローブのときに存在する高いセルソース負荷のため、最初のストローブの後にロックアウトされるべきセルのうちのかなりの数のセルはロックアウトを免れる。ロックアウトされたセルは遮断され、ＣＬＳＲＣ負荷は減少するため、ロックアウトを免れたセルにはビット線間クロストーク回復期間中に１０倍ほどの電流が伝導する。例えば７０ｎＡの電流で最初のストローブを免れたセルには、免れなかったセルがロックアウトされＣＬＳＲＣ電圧が下がると直ちに、７００ｎＡが伝導する。最初のストローブまたは２番目のストローブの積分時間は０．４ｕｓｅｃである。しかし、その間には４．４ｕｓｅｃのビット線クロストーク回復時間がある。このような状況で、２工程方式（２ストローブ）は性能とエネルギー消費の両面で大きな逆効果を招く。これは、データがランダム化されない場合、および／またはビット線電圧を低く保つことができない場合、および／または状態間の分離が大きい場合（８状態または１６状態メモリに当てはまらない場合）に有用である。状態間の分離が大きい４状態メモリでも、平均セルＯＮ電流が〜０．３ｕＡとなるようにビット線電圧を下げるだけで、ページの半分以上のセルは完全に伝導し、１回のストローブで速度とエネルギー効率を上げることは可能である。
【０１２１】
本願明細書で参照されている特許、特許出願、記事、書籍、仕様書、その他の出版物、文書、事物はどれも、その全体があらゆる目的のために本願明細書において参照により援用されている。援用されている出版物、文書、または事物のいずれかと本願明細書の文面との間で用語の定義または使用に矛盾や食い違いがある場合には、本願明細書における用語の定義または使用が優先するものとする。
これまで本発明の様々な態様を特定の実施形態との関係で説明してきたが、本発明が添付の特許請求の範囲内で保護を受ける権利があることが理解されるはずである。
【技術分野】
【０００１】
本発明は、一般的には電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）やフラッシュＥＥＰＲＯＭ等の不揮発性半導体メモリに関し、より具体的には伝導電流が比較的高いメモリセルのビット線でロックアウトを制御するメモリおよび検知操作に関する。
【背景技術】
【０００２】
不揮発性電荷蓄積が可能なソリッドステートメモリ、特に形状因子が小さいカードにパッケージされたＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭの形をとるものが最近、情報家電や家庭用電化製品を中心に様々なモバイルおよびハンドヘルド装置のストレージとして盛んに選ばれている。同じくソリッドステートメモリであるＲＡＭ（ランダムアクセスメモリ）と違って、フラッシュメモリは不揮発性であって、電源を切った後にも蓄積されたデータは残る。フラッシュメモリはコストが高くつくにもかかわらず、大容量ストレージ用途に使われることが多くなっている。ハードドライブやフロッピーディスク等、回転する磁気媒体を基礎とする従来の大容量ストレージは、モバイル／ハンドヘルド環境に不向きである。というのは、ディスクドライブは多くの場合かさばり、機械的な故障が起きやすく、待ち時間が長く、電力を食うからである。このような望ましくない属性を持つディスク方式のストレージは、ほとんどのモバイル／ポータブル用途にとって実用的でない。他方、埋め込み型や取り外し可能なカードの形をとるフラッシュメモリは、その小さなサイズと、低消費電力と、高速度と、高い信頼性ゆえにモバイル／ハンドヘルド環境に理想的にマッチする。
【０００３】
ＥＥＰＲＯＭと電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去可能でそのメモリセルに新しいデータを書き込める、すなわち「プログラム」できる不揮発性メモリである。いずれも、半導体基板のソース領域とドレイン領域との間のチャネル領域上に配置された電界効果トランジスタ構造によるフローティング（非接続）導電性ゲートを利用する。さらに、このフローティングゲートの上にコントロールゲートを設ける。トランジスタのしきい値電圧特性はフローティングゲート上に保持される電荷の量によって制御される。つまり、フローティングゲート上の所与のレベルの電荷に応じてコントロールゲートに印加すべき電圧（しきい値）があり、これが印加されることによりトランジスタは「オン」に切り替わり、ソース領域とドレイン領域との導通が可能となる。
【０００４】
フローティングゲートは一定範囲の電荷を保持でき、しきい値電圧ウィンドウ（「伝導ウィンドウ」とも呼ばれる）内の任意のしきい値電圧レベルまでプログラムできる。しきい値電圧ウィンドウのサイズは装置の最小しきい値レベルと最大しきい値レベルによって決まり、これはフローティングゲートにプログラムできる電荷の範囲に相当する。しきい値ウィンドウは通常、メモリ装置の特性と、作動条件と、来歴とに左右される。基本的には、ウィンドウ内の個々の分解可能なしきい値電圧レベル範囲によってセルの限定的な記憶状態が決まる。しきい値電圧を２つの個別領域に分割する場合は、各メモリセルに１ビットのデータを蓄積できる。同様に、しきい値電圧ウィンドウを３つ以上の個別領域に分割する場合は、各メモリセルに２ビット以上のデータを蓄積できる。
【０００５】
通常の２状態ＥＥＰＲＯＭセルでは、少なくとも１つの電流区切りレベルを設定して伝導ウィンドウを２つの領域に分割する。予め決められた一定の電圧を印加することによってセルを読み出すときには、そのソース／ドレイン電流を区切りレベル（または基準電流ＩＲＥＦ）に比較することによって記憶状態が決定する。読み出される電流が区切りレベルのものより高ければ、セルはひとつの論理状態（例えば「０」状態）にあると判断する。他方、電流が区切りレベルのものに満たなければ、セルは別の論理状態（例えば「１」状態）にあると判断する。このような２状態セルは１ビットのデジタル情報を蓄積する。基準電流源は通常ならばメモリシステムの一部として用意され、外部からプログラムでき、区切りレベル電流を生成する。
【０００６】
メモリ容量を増やすため、フラッシュＥＥＰＲＯＭ装置の実装密度は半導体技術の進歩にともないどんどん高くなっている。各メモリセルで３状態以上を蓄積することによって蓄積容量を増やす方法もある。
【０００７】
多状態またはマルチレベルＥＥＰＲＯＭメモリセルの場合は、伝導ウィンドウを複数の区切り点で３つ以上の領域に分割し、各セルで２ビット以上のデータを蓄積できるようにする。したがって、ＥＥＰＲＯＭアレイで蓄積できる情報は、各セルに蓄積できる状態数にともない増加する。米国特許第５，１７２，３３８号（特許文献１）には、多状態またはマルチレベルメモリセルを備えるＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが記載されている。
【０００８】
メモリセルとして機能するトランジスタは通常、２通りの方法のいずれか一方によって「プログラム済み」状態までプログラムされる。「ホットエレクトロン注入法」では、ドレインに印加される高電圧によって基板チャネル領域上の電子が加速する。同時に、コントロールゲートに印加される高電圧は、薄いゲート誘電体を通じてフローティングゲートまでホットエレクトロンを引き寄せる。「トンネル注入法」では、基板に比べて高い電圧をコントロールゲートに印加する。かくして、電子は基板から介在するフローティングゲートへ引き寄せられる。
【０００９】
メモリ装置の消去にはいくつか方法がある。ＥＰＲＯＭの場合には、紫外線によってフローティングゲートから電荷を取り除くことによってメモリをまとめて消去できる。ＥＥＰＲＯＭの場合には、コントロールゲートに比べて高い電圧を基板に印加し、フローティングゲートの電子を薄い酸化物を通じて基板チャネル領域まで誘導することによってメモリセルを電気的に消去できる（すなわち、ファウラー・ノルドハイム・トンネリング）。通常、ＥＥＰＲＯＭはバイト単位で消去可能である。フラッシュＥＥＰＲＯＭの場合は、メモリが一度にまとめて電気的に消去されるか、一度に１ブロック以上が電気的に消去され、このブロックは５１２バイト以上のメモリを構成することがある。
【００１０】
メモリ装置は通常、１つ以上のメモリチップを備え、チップはカード上に実装され得る。それぞれのメモリチップは、デコーダや消去、書き込み、および読み出し回路等の周辺回路によって支援されるメモリセルアレイを備える。より精緻なメモリ装置は外部メモリコントローラと連動し、これが知的で高度なメモリ操作とインターフェイスを実行する。
【００１１】
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置にはフラッシュＥＥＰＲＯＭのほかに、タイプの異なる不揮発性メモリセルを採用するものがある。米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、および第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）には、フラッシュメモリの例とこれを製造するシステムおよび方法が記載されている。特に、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）は、ＮＡＮＤストリング構造を持つフラッシュメモリ装置を説明している。
【００１２】
不揮発性メモリ装置はまた、電荷蓄積のための誘電体層を備えるメモリセルから製造される。前述した導電性フローティングゲート素子の代わりに誘電体層が使われる。誘電体蓄積素子を利用するこのようなメモリ装置は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545（非特許文献１）で説明されている。ソースおよびドレイン拡散間のチャネルにわたってＯＮＯ誘電体層が延在する。１データビットの電荷はドレインに近接する誘電体層に局在し、他のデータビットの電荷はソースに近接する誘電体層に局在する。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化シリコン層にトラッピング誘電体を挟んだ不揮発性メモリセルを開示している。多状態データストレージは、誘電体の中で空間的に分離した電荷蓄積領域のバイナリ状態を別々に読み出すことによって実現する。
【００１３】
読み出しとプログラミングの性能を上げるには、アレイの中にある複数の電荷蓄積素子またはメモリトランジスタの読み出しやプログラミングを並行して行う。つまり、「１ページ」の記憶素子で読み出しやプログラミングを一斉に行う。既存のメモリアーキテクチャでは通常、１行の中にいくつかの交互ページがあるか１行で１ページを構成する。１ページの全記憶素子で読み出しやプログラミングを一斉に行う。
【００１４】
通常、メモリセルページのプログラミングはプログラム／ベリファイからなる一連の交互サイクルをともなう。各プログラムサイクルでは、メモリセルからなるページを１つ以上のプログラミング電圧パルスに晒す。プログラムサイクルの後にはベリファイサイクルが続き、それぞれのセルをリードバックし、正常にプログラムされているか否かを判断する。ベリファイ済みのセルはそれ以降、プログラミングパルスによるプログラミングが禁じられる。プログラミング電圧レベルを上げながらプログラム／ベリファイサイクルが継続し、最終的にはページ内の全てのセルがプログラム／ベリファイ済みとなる。
【００１５】
読み出し操作とベリファイ操作にあたっては１つ以上の検知サイクルを実行し、分界値を基準にページに含まれる各メモリセルの伝導電流かしきい値電圧を判定する。一般的に、メモリがｎ個の状態に分割されるなら、記憶状態をひととおり解決するために少なくともｎ−１回の検知サイクルがある。多くの場合は各検知サイクルにつき２つ以上の工程をともない得る。例えば、メモリセルが密集すると近傍の電荷蓄積素子間の相互作用が著しくなるため、一部の検知手法では近傍のワード線上のメモリセルを検知し、相互作用による誤りを補償する。容量を増やすために１つのチップに多くのメモリセルが高度に集積され、各メモリセルに多くの状態が詰め込まれるにつれ、繰り返しの回数が読み出し・ベリファイ性能に大きく影響する。
【００１６】
したがって、大容量・高性能不揮発性メモリが一般的に求められている。特に、検知性能を向上させ、前述した不利な点を最小限に抑える大容量不揮発性メモリが求められている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，５９５，９２４号
【特許文献１５】米国特許第６，６５７，８９１号
【特許文献１６】米国公開特許出願第２００５−０１６９０８２号
【特許文献１７】米国特許出願第１１／０８３，５１４号
【特許文献１８】米国特許第７，１９６，９３１号
【特許文献１９】米国特許第７，１７０，７８４号
【特許文献２０】米国特許第７，１７３，８５４号
【特許文献２１】米国特許出願第１１／７３９，５０１号
【非特許文献】
【００１８】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545
【発明の概要】
【００１９】
本発明の一般的な態様によると、１ページのメモリセルを並行して検知するときには、所定の電流レベルを超過するメモリセルをビット線の接地により遮断するビット線ロックアウトの回数が最小限に抑えられる。これにより、高電流セルを識別し遮断するためのさらなる検知サブサイクルは電流消費バジェットが許す限り省略され、特定の検知コントロールゲート電圧による検知ではＯＮセルのビット線が遮断され、他のコントロールゲート電圧による検知ではいかなるビット線遮断操作も行われない。この手法を用いれば検知サブサイクル数が減るほか、ビット線を遮断するときにビット線間結合によって発生するノイズが減り、検知操作性能が向上する。この文脈におけるビット線結合とは、近傍のグローバルビット線間に存在する容量結合を意味する。
【００２０】
好適な実施形態において、ビット線を接地までプルできるプルダウン回路によってビット線ロックアウトを実施する。このプルダウン回路は、ビット線と接地との間に直列する２つのパスゲートを備える。２つのパスゲートによってＡＮＤゲートが形成され、一方のパスゲートはプルダウンのイネーブルまたはディスエーブル制御信号によって制御され、他方のパスゲートは対象となるセルで検知される電流が基準電流を上回るか下回るかによって制御される。プルダウン回路がディスエーブルになると、検知結果にかかわりなく、ビット線は接地されない。プルダウン回路がイネーブルになっているときに高電流メモリセルが検知されると、ビット線は接地までプルされる。
【００２１】
多数の状態を基準に多数のメモリセルページの検知工程をともないながら多状態メモリを検知する一実施例では、所定の電流レベルを上回るメモリセルのビット線をロックアウトするステップを、所定の検知工程だけで実施する。こうすれば、合計電流とソースバイアスエラーを抑えるというビット線ロックアウトの利点が得られる一方で、サブサイクル数増加によるより長い検知時間とノイズ低下にかかるより長い待ち時間というビット線ロックアウトの弊害は軽減される。ページの中で高電流状態を均一に分布させるため、好ましくはどの記憶状態でも蓄積データがページ上で比較的均等に分布するように符号化する。好適な実施形態において、符号化されたデータが擬似ランダムに現れる。
【００２２】
本発明のもうひとつの態様によると、ビット線ロックアウト数は、所定の最大電流を超過しないメモリセルページを流れる合計電流に応じて減少する。これによりビット線ロックアウト数は最小限に抑えられるが、データしだいで合計電流が所定の電流レベルを超過しそうになると、ビット線ロックアウト操作を実行する。
【００２３】
多数の状態を基準に多数のメモリセルページの検知工程をともないながら多状態メモリを検知する一実施例では、検知工程でメモリセルページを流れる合計電流が所定の最大電流を超過しそうになるときに限り、所定の電流レベルを上回るメモリセルのビット線をロックアウトするステップを実施する。
【００２４】
一実施形態において、メモリセルページを流れる合計電流を監視するための電流監視部を設ける。
もうひとつの実施形態において、高伝導セルに対応するビット線の数を累算し、この情報をもとにメモリセルページを流れる合計電流を推定する。
【００２５】
本発明のさらなる特徴と利点は、この後に続く本発明の好適な実施形態の説明を添付の図面と併せて解釈することで理解されるはずである。
【図面の簡単な説明】
【００２６】
【図１】本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。
【図２】不揮発性メモリセルを概略的に示す。
【図３】フローティングゲートが随時一度に選択的に蓄積できる４つの異なる電荷Ｑ１〜Ｑ４でソース−ドレイン電流ＩDとコントロールゲート電圧ＶCGとの関係を示す。
【図４】ＮＯＲメモリセルアレイの一例を示す。
【図５Ａ】ＮＡＮＤストリングの形に編成されたメモリセルストリングを概略的に示す。
【図５Ｂ】図５Ａに見られるＮＡＮＤストリング等、ＮＡＮＤストリングからなるＮＡＮＤメモリセルアレイの一例を示す。
【図６】プログラム／ベリファイからなる一連の交互サイクルによりメモリセルページを目標の記憶状態までプログラムする典型的手法を示す。
【図７】（１）は接地状態「Ｇｒ」としての消去済み状態と累進的にプログラムされていく記憶状態「Ａ」、「Ｂ」、「Ｃ」からなる４状態メモリアレイ例のしきい値電圧分布を示し、（２）は（１）に見られる４通りの記憶状態を表す好適な２ビットＬＭ符号化を示す。
【図８】（１）は８状態メモリアレイ例のしきい値電圧分布を示し、（２）は（１）に見られる８通りの記憶状態を表す好適な３ビットＬＭ符号化を示す。
【図９】図１に見られる読み出し／書き込み回路を示すもので、メモリセルアレイにまたがって１バンクのセンスモジュールを含む。
【図１０】本発明の実施に適する図９のセンスモジュールをより詳細に概略的に示す。
【図１１Ａ】図１０に見られるプレチャージ／クランプ回路をより詳細に示す。
【図１１Ｂ】図１０に見られるセル電流判別回路をより詳細に示す。
【図１２Ａ】接地にかけて有限抵抗を有するソース線の電流に起因するソース電圧エラー問題を示す。
【図１２Ｂ】ソース線電圧降下によって生じるメモリセルのしきい値電圧レベル誤差を示す。
【図１３】（Ａ）〜（Ｊ）はビット線ロックアウトをともなう２工程検知のタイミング図である。
【図１４】図８に見られる８状態メモリに既存の２工程検知方式を適用する一例を概略的に示す。
【図１５】３本の近接ビット線とそれらの容量結合効果を示す。
【図１６】（Ａ）〜（Ｊ）は選択的ビット線ロックアウトが採用されたセンスモジュールの動作を制御する信号のタイミング図である。
【図１７Ａ】多状態検知操作の複数の工程の中でビット線ロックアウトを選択的にイネーブルする例示的なスケジュールを示す。
【図１７Ｂ】多状態検知操作の複数の工程の中でビット線ロックアウトを選択的にイネーブルするもうひとつの例示的なスケジュールを示す。
【図１７Ｃ】擬似ランダムデータを蓄積するメモリセルページを示す。
【図１８】メモリシステムの監視電流に応じたビット線ロックアウト操作を示す。
【図１９】ロックアウトされたビット線の数によってメモリセルページを流れる合計電流を推定するもうひとつの実施形態を示す。
【図２０】多状態検知操作の複数の工程の中で、システム電流制限超過に応じてビット線ロックアウトを選択的にイネーブルした場合の例示的な結果を示す。
【図２１】本発明の好適な実施形態に従い検知中のビット線ロックアウト制御を示す流れ図である。
【図２２】高電流セルをロックアウトするための予備検知を省いて実際の検知が行われる単一工程検知の代替実施形態を示す。
【図２３】図２２の代替の実施形態に従い検知中のビット線ロックアウト制御を示す流れ図である。
【図２４】高電流セルのロックアウトを省いて実際の検知が行われる単一工程検知のもうひとつの代替の実施形態を示す。
【発明を実施するための形態】
【００２７】
メモリシステム
図１〜図９は、本発明の様々な態様を実施できる例示的なメモリシステムを示す。
図１０〜図２１は、本発明の様々な態様および実施形態を示す。
図１は、本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ１００は、二次元のメモリセルアレイ２００と、制御回路２１０と、デコーダ、読み出し／書き込み回路、マルチプレクサ等の周辺回路とを含む。
【００２８】
メモリアレイ２００は、行デコーダ２３０（２３０Ａ、２３０Ｂに分割）を介してワード線により、そして列デコーダ２６０（２６０Ａ、２６０Ｂに分割）を介してビット線により、アドレスできる（図４および図５も参照されたい）。読み出し／書き込み回路２７０（２７０Ａ、２７０Ｂに分割）により、１ページのメモリセルの読み出しまたはプログラミングを並行して行うことができる。読み出し／書き込み回路２７０にはデータＩ／Ｏバス２３１が結合されている。
好適な実施形態において、同じワード線を共有する一連のメモリセル行からページが構成される。メモリセル行を複数のページに分割する別の実施形態において、個々のページに向けて読み出し／書き込み回路２７０を多重化するためのブロックマルチプレクサ２５０（２５０Ａ、２５０Ｂに分割）を設ける。例えば、奇数および偶数メモリセル列によってそれぞれ形成される２つのページを読み出し／書き込み回路に向けて多重化する。
【００２９】
図１は好適な構成を示すものであり、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で相称的に行われるため、アクセス線と回路の密度はそれぞれの側で半分に減る。つまり、行デコーダは行デコーダ２３０Ａおよび２３０Ｂに分かれ、列デコーダは列デコーダ２６０Ａおよび２６０Ｂに分かれている。メモリセル行を多数のページに分割する実施形態では、ページマルチプレクサ２５０をページマルチプレクサ２５０Ａおよび２５０Ｂに分ける。同様に、読み出し／書き込み回路２７０は、アレイ２００の下からビット線へ接続する読み出し／書き込み回路２７０Ａと、上からビット線へ接続する読み出し／書き込み回路２７０Ｂとに分ける。その結果、読み出し／書き込みモジュールの密度、したがってセンスモジュール３８０の密度は、基本的には２分の１になる。
【００３０】
制御回路１１０は、読み出し／書き込み回路２７０と協働しながらメモリアレイ２００でメモリ操作を実行するオンチップコントローラである。通常、制御回路１１０は状態マシン１１２を含むほか、オンチップアドレスデコーダや電力制御モジュール（図に明示せず）等、その他の回路を含む。状態マシン１１２はチップレベルのメモリ動作制御を提供する。制御回路は外部メモリコントローラを経由してホストと通信する。
メモリアレイ２００は通常、行および列に配列されてワード線およびビット線によりアドレス可能な二次元のメモリセルアレイとして編成される。アレイは、ＮＯＲタイプのアーキテクチャまたはＮＡＮＤタイプのアーキテクチャに従って形成できる。
【００３１】
図２は、不揮発性メモリセルを概略的に示す。メモリセル１０は、フローティングゲートや誘電体層等の電荷蓄積単位２０を有する電界効果トランジスタによって実装できる。メモリセル１０はまた、ソース１４と、ドレイン１６と、コントロールゲート３０とを含む。
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置には様々なタイプのメモリセルが採用され、各種のメモリセルは１つ以上の電荷蓄積素子を具備する。
【００３２】
ＥＥＰＲＯＭとフラッシュＥＥＰＲＯＭは、典型的な不揮発性メモリセルである。米国特許第５，５９５，９２４号（特許文献１４）には、ＥＥＰＲＯＭセルの例とその製造方法が記載されている。米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）には、フラッシュＥＥＰＲＯＭセルの例と、メモリシステムにおけるその運用と、その製造方法が記載されている。特に、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）には、ＮＡＮＤセル構造を持つメモリ装置の例が記載されている。また、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545（非特許文献１）と米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）には、誘電性蓄積素子を利用するメモリ装置の例が記載されている。
【００３３】
実際には、コントロールゲートに基準電圧が印加されるときにセルのソース電極とドレイン電極にかけて伝導電流を検知することによってセルの記憶状態を読み出すのが普通である。この場合には、セルのフローティングゲート上の各電荷につき、一定の基準コントロールゲート電圧に対する伝導電流を検出できる。同様に、対応するしきい値電圧ウィンドウや伝導電流ウィンドウはフローティングゲートにプログラムできる電荷の範囲によって決まる。
【００３４】
分割された電流ウィンドウの中で伝導電流を検出する代わりに、特定の記憶状態に対応するしきい値電圧をコントロールゲートで設定し、伝導電流がしきい値電流より低いか高いかを検出することも可能である。一実施形態において、ビット線のキャパシタンスを通じて放電する伝導電流の割合を調べることによってしきい値電流に対する伝導電流の検出を果たす。
【００３５】
図３は、フローティングゲートが随時一度に選択的に蓄積できる４つの異なる電荷Ｑ１〜Ｑ４でソース−ドレイン電流ＩDとコントロールゲート電圧ＶCGとの関係を示すものである。実線で描かれた４本のＩD対ＶCG曲線はメモリセルのフローティングゲートにプログラムできると考えられる４通りの電荷レベルを表し、考えられる４通りの記憶状態にそれぞれ相当する。一例として、セル集団のしきい値電圧ウィンドウ範囲は０．５Ｖから３．５Ｖにおよぶ。しきい値ウィンドウをそれぞれ約０．４Ｖ間隔で８つの領域に分割することにより、１つの消去済み状態と７つのプログラム済み状態とにそれぞれ相当する考えられる８通りの記憶状態「０」、「１」、「２」、「３」、「４」、「５」、「６」、および「７」に分界できる。例えば、図に示されたように０．０５μＡの基準電流ＩＲＥＦを使用するならば、Ｑ１でプログラムされるセルは、その曲線がＶＣＧ＝０．４３Ｖおよび０．８８Ｖで分界されたしきい値ウィンドウの領域内でＩREF と交差するため、記憶状態「１」にあるとみなされる。同様に、Ｑ４は記憶状態「５」にある。
【００３６】
前の説明から分かるように、メモリセルで蓄積する状態が多ければ多いほどしきい値ウィンドウは細かく分割される。例えば、メモリ装置のメモリセルでしきい値ウィンドウが−１．５Ｖ〜５Ｖにおよぶことがある。この場合の最大幅は６．５Ｖになる。メモリセルで１６の状態を蓄積するならば、各状態はしきい値ウィンドウの中で３５０ｍＶ〜４５０ｍＶを占めることになる。この場合に所要の分解能を達成するには、プログラミング操作と読み出し操作の精度を上げる必要がある。
【００３７】
図４は、ＮＯＲメモリセルアレイの一例を示す。メモリアレイ２００のメモリセル行は、それぞれのソース１４とドレイン１６とによってデイジーチェーン方式で接続される。この設計は仮想接地設計と呼ばれることがある。行内のセル１０のコントロールゲート３０はワード線、例えばワード線４２へ接続される。列内のセルのソースおよびドレインは、特定のビット線、例えばビット線３４および３６へそれぞれ接続される。
【００３８】
図５Ａは、ＮＡＮＤストリングの形に編成されたメモリセルストリングを概略的に示す。ＮＡＮＤストリング５０は、ソースおよびドレインによってデイジーチェーン方式で接続された一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えばｎ＝４、８、１６以上）からなる。１対の選択トランジスタＳ１、Ｓ２は、ＮＡＮＤストリングのソース端子５４とドレイン端子５６とを通じて外部に至るメモリトランジスタチェーンの接続を制御する。メモリアレイでソース選択トランジスタＳ１がオンになると、ソース端子はソース線へ結合される（図５Ｂ参照）。同様に、ドレイン選択トランジスタＳ２がオンになると、ＮＡＮＤストリングのドレイン端子はメモリアレイのビット線へ結合される。チェーンの中の各メモリトランジスタ１０はメモリセルの働きをする。メモリトランジスタは、一定量の電荷を蓄積して目的の記憶状態を表現する電荷蓄積素子２０を具備する。各メモリトランジスタのコントロールゲート３０は読み出し操作と書き込み操作を制御する。図５Ｂに見られるように、ＮＡＮＤストリング行沿いの対応するメモリトランジスタのコントロールゲート３０はいずれも同じワード線へ接続される。同様に、選択トランジスタＳ１、Ｓ２の各コントロールゲート３２は、それぞれソース端子５４とドレイン端子５６を介するＮＡＮＤストリングに対して制御アクセスを提供する。同様に、ＮＡＮＤストリング行の対応する選択トランジスタのコントロールゲート３２はいずれも同じ選択線へ接続される。
【００３９】
ＮＡＮＤストリングの中でアドレスされたメモリトランジスタ１０を読み出したりプログラミング中にベリファイしたりするときには、そのコントロールゲート３０にしかるべき電圧を供給する。同時に、ＮＡＮＤストリング５０の中でアドレスされていない残りのメモリトランジスタは、それぞれのコントロールゲートに十分な電圧が印加されることによって完全にオンになる。こうして個々のメモリトランジスタのソースからＮＡＮＤストリングのソース端子５４にかけて効果的に導電経路ができあがり、個々のメモリトランジスタのドレインからセルのドレイン端子５６にかけても同様である。米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）には、そのようなＮＡＮＤストリング構造を持つメモリ装置が記載されている。
【００４０】
図５Ｂは、図５Ａに見られるＮＡＮＤストリング５０等、ＮＡＮＤストリングからなるＮＡＮＤメモリセルアレイ２００の一例を示す。ビット線、例えばビット線３６は、ＮＡＮＤストリングの列に沿って各ＮＡＮＤストリングのドレイン端子５６へ結合する。ソース線、例えばソース線３４は、ＮＡＮＤストリングのバンクに沿って各ＮＡＮＤストリングのソース端子５４へ結合する。また、１バンクのＮＡＮＤストリングでメモリセル行沿いのコントロールゲートは、ワード線、例えばワード線４２へ接続される。１バンクのＮＡＮＤストリングで選択トランジスタ行沿いのコントロールゲートは、選択線、例えば選択線４４へ接続される。ＮＡＮＤストリングバンクのワード線と選択線へのしかるべき電圧により、ＮＡＮＤストリングバンクのメモリセル行全体をアドレスできる。ＮＡＮＤストリングの中である１つのメモリトランジスタを読み出すときには、ストリングの中にある残りのメモリトランジスタがそれぞれのワード線を通じてハードオンになるため、ストリングの中を流れる電流は基本的に、読み出し対象セルに蓄積される電荷レベルに左右される。
【００４１】
プログラムとベリファイ
図６は、プログラム／ベリファイからなる一連の交互サイクルによりメモリセルページを目標の記憶状態までプログラムする典型的な手法を示す。メモリセルのコントロールゲートには結合ワード線を介してプログラミング電圧ＶPGMが印加される。ＶPGMは、初期電圧レベルＶPGM0から始まって階段波形の形をとる一連のプログラミング電圧パルスである。プログラミングの対象となるセルはこの一連のプログラミング電圧パルスに晒され、そのつどフローティングゲートには漸増電荷が加えられる。プログラミングパルスの合間にはセルのリードバックまたはベリファイを行い、区切りレベルを基準にソース−ドレイン電流を判定する。このリードバックプロセスは１つ以上の検知操作をともなうことがある。セルが目標状態に達したことがベリファイされると、そのセルのプログラミングは停止する。メモリセルの電荷蓄積単位にプログラムされ蓄積していく電子に対処するため、使用するプログラミングパルストレインの周期または振幅は上げることができる。通常、プログラミング回路は選択されたワード線に一連のプログラミングパルスを印加する。このため、コントロールゲートを通じてワード線に接続する１ページのメモリセルはまとめてプログラムできる。ページのメモリセルが目標状態までプログラムされると、そのメモリセルはプログラム禁止になり、このページの全セルがプログラム／ベリファイ済みとなるまで残りのセルのプログラミングが続く。
【００４２】
記憶状態を分割する例
図７（１）は、接地状態「Ｇｒ」としての消去済み状態と累進的にプログラムされていく記憶状態「Ａ」、「Ｂ」、「Ｃ」からなる４状態メモリアレイの例のしきい値電圧分布を示す。読み出し中は３つの分界区切り点ＤA 〜ＤC によって４つの状態に分界される。
図７（２）は、図７（１）に見られる考えられる４通りの記憶状態を表す好適な２ビットＬＭ符号化を示す。それぞれの記憶状態（「Ｇｒ」、「Ａ」、「Ｂ」、および「Ｃ」）は「上位、下位」からなる１対の符号ビット、すなわち「１１」、「０１」、「００」、および「１０」によって表現される。米国特許第６，６５７，８９１号（特許文献１５）に開示された「ＬＭ」符号には、電荷の大きな変化を要するプログラミング操作を回避することによって近接するフローティングゲート間の電界効果結合を抑えるという利点がある。この符号化では、「下位」および「上位」の２符号ビットのプログラミングと読み出しを別々に行うことができる。下位ビットのプログラミングでは、セルのしきい値レベルが「消去済み」領域にとどまるか、しきい値ウィンドウの「下位中位」領域まで進む。上位ビットのプログラミングでは、２つの領域のいずれか一方にあるセルのしきい値レベルがさらにしきい値ウィンドウの「下位中間」領域内の若干高いレベルまで進む。
【００４３】
図８（１）は、８状態メモリアレイの例のしきい値電圧分布を示す。考えられる８通りの記憶状態「Ｇｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、および「Ｇ」を分界するため、しきい値ウィンドウにまたがる各メモリセルの考えられるしきい値電圧は８つの領域に分割される。接地状態「Ｇｒ」は緊縮した分布の中での消去済み状態であり、「Ａ」〜「Ｇ」は累進的にプログラムされていく７つの状態である。読み出し中は７つの分界区切り点ＤA 〜ＤG によって８つの状態に分界される。
【００４４】
図８（２）は、図８（１）に見られる考えられる８通りの記憶状態を表す好適な３ビットＬＭ符号化を示す。８つの記憶状態は「上位、中位、下位」からなる３つ１組みのビット、すなわち「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」、および「１１０」によってそれぞれ表現される。この符号化では、「下位」、「中位」、および「上位」の３符号ビットのプログラミングと読み出しを別々に行うことができる。第１のラウンドの下位ページプログラミングで下位ビットが「１」ならば、セルは「消去済み」状態、すなわち「Ｇｒ」状態にとどまり、下位ビットが「０」ならば「下位中間」状態までプログラムされる。基本的に、「Ｇｒ］すなわち「接地」状態は「消去済み」状態であって、狭いしきい値範囲内で完全なる消去済み状態がプログラムされることにより緊縮した分布となる。「下位中間」状態のしきい値電圧分布は記憶状態「Ｂ」および「Ｄ」にまたがって広くなり得る。プログラミング中は区切り点ＤB等、粗いしきい値レベルを基準にして「下位中間」状態をベリファイできる。中位ビットのプログラミングでは、下位ページプログラミングの結果に応じて２つの領域のいずれか一方からセルのしきい値レベルを開始し、考えられる４通りの領域のいずれか１つまで進む。上位ビットのプログラミングでは、中位ページプログラミングの結果に応じて考えられる４通りの領域のいずれか１つからセルのしきい値レベルを開始し、考えられる８通りの記憶状態のいずれか１つまで進む。
【００４５】
検知回路および手法
図９は、図１に見られる読み出し／書き込み回路２７０Ａおよび２７０Ｂを示すもので、ｐ個のセンスモジュールからなるバンクがメモリセルアレイにまたがっている。ｐ個のセンスモジュール４８０からなるバンク全体の並列動作により、行沿いにｐ個のセルからなるブロック（またはページ）の読み出しとプログラミングは並行して行うことができる。基本的に、センスモジュール１はセル１の電流Ｉ1 を検知し、センスモジュール２はセル２の電流Ｉ2 を検知し、・・・センスモジュールｐはセルｐの電流Ｉp を検知する。ソース線３４から集約ノードＣＬＳＲＣへ流れ、そこからさらに接地へ流れ込むこのページの合計セル電流ｉTOT は、ｐ個のセルの全電流を加算したものとなる。従来のメモリアーキテクチャでは、ワード線を共有する１行のメモリセルによって２つ以上のページが形成され、１ページ内のメモリセルの読み出しとプログラミングは並行して行われる。１行２ページの場合には、偶数ビット線によって一方のページにアクセスし、奇数ビット線によって他方のページにアクセスする。偶数ビット線と奇数ビット線のいずれか一方へ１ページ分の検知回路が随時一度に結合する。
【００４６】
現在生産されている５６ｎｍ技術によるチップの場合にはｐ＞６４，０００であり、４３ｎｍ ３２Ｇビットｘ４チップの場合にはｐ＞１５０，０００である。好適な実施形態において、一連のセル行全体がブロックに相当する。これがいわゆる「全ビット線」アーキテクチャであり、ページは、連続するビット線へそれぞれ結合される１行の連続するメモリセルから構成される。別の実施形態において、行に含まれるセルの部分集合がブロックに相当する。例えば、行全体の２分の１や行全体の４分の１がセルの部分集合となる。セルの部分集合は連続する一連のセル、１つおきのセル、もしくは一定セル数おきのセルである。それぞれのセンスモジュールはビット線を通じてメモリセルへ結合され、メモリセルの伝導電流を検知するセンスアンプを含む。通常、メモリアレイの両側に読み出し／書き込み回路を分散させる場合には、２組の読み出し／書き込み回路２７０Ａおよび２７０Ｂの間にｐ個のセンスモジュールからなるバンクを分散させる。その全体が本願明細書において参照により援用されている、Cerneaらによる２００５年８月４日に公開された「IMPROVED MEMORY SENSING CIRCUIT AND METHOD FOR LOW VOLTAGE OPERATION」という米国公開特許出願第２００５−０１６９０８２号（特許文献１６）には、好適なセンスモジュールが開示されている。
【００４７】
図１０は、本発明の実施に適する図９のセンスモジュールをより詳細に概略的に示す。センスモジュール４８０は、結合されたビット線３６を通じてＮＡＮＤチェーン５０に含まれるメモリセルの伝導電流を検知する。このセンスモジュールは、ビット線へ選択的に結合できるセンスノード４８１と、センスアンプ６００と、リードアウトバス４９９とを有する。まずは、信号ＢＬＳによってイネーブルされたアイソレーショントランジスタ４８２がビット線３６をセンスノード４８１へ接続する。センスアンプ６００はセンスノード４８１を検知する。センスアンプはプレチャージ／クランプ回路６４０と、セル電流判別部６５０と、ラッチ６６０とを含む。このセンスモジュール４８０により、ＮＡＮＤチェーンの中で選択されたメモリセルの伝導電流検知が可能となる。
【００４８】
好適な実施形態において、ビット線３６を選択的に接地までプルするためのプルダウン回路５５０を設ける。プルダウン回路５５０は、信号ＩＮＶともうひとつの信号ＧＲＳが両方ともＨＩＧＨになると作動する。信号ＧＲＳは状態マシン１１２（図１参照）から制御され、制御およびタイミング信号の一部としてページコントローラ４９８から供給される。後ほど詳述するように、信号ＧＲＳを、プルダウン回路５５０をイネーブル（ＧＲＳ＝ＨＩＧＨ）もしくはディスエーブル（ＧＲＳ＝ＬＯＷ）することによって高電流ビット線のロックアウトをイネーブルもしくはディスエーブルするための制御信号として状態マシンにより認識できる。検知によって高電流状態が判明するとＩＮＶはＨＩＧＨになり、プルダウン回路がイネーブルされる場合はプルダウン回路によってビット線がプルダウンされる。
【００４９】
検知の前には、１つ以上のプレチャージ操作で該当するワード線とビット線を通じて選択されたメモリセルの電極に至る電圧を設定しなければならない。例えば図１０に見られるように、ＮＡＮＤチェーン５０に交差するワード線ＷＬ１沿いのメモリセルページを検知のために選択できる。プレチャージ操作ではまず、選択されていないワード線ＷＬ０、ＷＬ２〜ＷＬ３１を電圧Ｖｒｅａｄまで充電し、選択されたワード線ＷＬ１は記憶状態を検査するために所定のしきい値電圧ＶT （ｉ）まで充電される。次に、ビット線プレチャージ回路６４０がビット線３６を検知に適した所定のドレイン電圧にする。その結果、ＮＡＮＤチェーン５０の中で選択されたメモリセルにはソース−ドレイン伝導電流が流れ、この伝導電流は、ＮＡＮＤチェーンの経路から結合されたビット線３６を介して検出される。伝導電流は、メモリセルのソースおよびドレイン間に公称電圧差が存在する場合に印加されるＶT （ｉ）と選択されたメモリセルにプログラムされる電荷との関数である。
【００５０】
図１１Ａは、図１０に見られるプレチャージ／クランプ回路をより詳細に示す。この回路は電圧クランプ６２０’コンポーネントとプレチャージ回路６４０’コンポーネントとを有する。電圧クランプ６２０’はゲートのアナログ信号ＢＬＸが制御するトランジスタ６１２に実行される。ＢＬＸは、ビット線電圧クランプ６１０が正常に機能するようにノードＳＥＮ２ ４８１（図１０参照）で十分な電圧を保証する。
ＶT （ｉ）電圧が安定していれば、信号ＸＸＬによりゲート制御されるトランジスタ６３０を経由して、ビット線３６から選択メモリセルの伝導電流もしくはプログラム済みしきい値電圧を検知できる。セル電流判別部６５０は電流レベルの判別器または比較器として機能する。メモリセルの伝導電流を検知するため、セル電流判別部はセンスノードへ結合される。
【００５１】
図１１Ｂは、図１０に見られるセル電流判別回路をより詳細に示す。セル電流判別部６５０’はコンデンサ６５２とｐチャネルトランジスタ６５６とを含む。セル電流判別部は基本的に、コンデンサ６５２が充電もしくは放電するレートによってメモリ蓄積単位の伝導電流を測定する。これはノード６３１で信号ＳＥＮを検知することで達成される。信号ＳＥＮはｐトランジスタ６５６のゲートを制御する。ＳＥＮは検知に先立ちプレチャージ回路６４０’によってＶdd（ＨＩＧＨ）までプレチャージされる。図１０を併せて参照し、信号ＨＨＬによって結合トランジスタ６３２がオンになり、ノードＳＥＮ ６５１がノード６４７にてプレチャージ回路へ結合することにより、プレチャージが可能となる。これによりコンデンサ６５２の電圧は最初にゼロに設定される。そして、コンデンサが放電するレートによりセルの伝導電流を測定し検知を達成する。
【００５２】
検知のときには、ビット線におけるメモリ蓄積単位の伝導電流によってコンデンサ６５２が放電する。ノードＳＥＮの電圧はＶddから伝導電流に応じたレートで減少する。基準電流に一致する所定の放電期間の後にＳＥＮはある程度の値まで低下し、これにより測定ｐトランジスタ６５６はオンになる場合とならない場合とがある。これが十分に低下しｐトランジスタ６５６がオンになる場合は、伝導電流が基準電流より高いことを意味する。この場合に信号ＳＴＢがアサートされるとＩＮＶ信号はＨＩＧＨにプルされる。他方、検知期間の終わりにトランジスタ６５６がオンにならなければ伝導電流は基準電流より低く、信号ＩＮＶはＬＯＷになる。図１０を併せて参照し、検知期間の終わりにはＳＥＮノードからビット線が分離し、結合トランジスタ６３０はＸＸＬによってオフになる。検知結果はストローブ信号ＳＴＢによってラッチ６５０の中にラッチされる。
【００５３】
セル電流判別部６５０は事実上、セルの伝導電流が所定の分界電流値より高いか低いかを判断する。この所定の分界電流値は所定の放電時間に一致する。検知された電流が分界電流値より高ければ、信号ＩＮＶ＝１（ＨＩＧＨ）によりラッチ６６０は所定の状態に設定される。これはまた、対象となるメモリセルのしきい値がコントロールゲートに印加されるＶT （ｉ）に満たないことを意味する。
【００５４】
一般的に、メモリセルページはメモリセルと同数のマルチパスセンスモジュール４８０によって操作される。ページコントローラ４９８は各センスモジュールに制御信号とタイミング信号を供給する。ページコントローラ４９８は所定の工程数でマルチパスセンスモジュール４８０を周期的に実行するほか（ｊ＝１〜Ｎ）、各工程につき所定の分界電流値Ｉ0 （ｊ）を供給する。当該技術分野では周知のように、分界電流値を分界しきい値電圧あるいは検知期間として実装することもできる。ページコントローラ４９８は最後の工程の後に信号ＮＣＯにより転送ゲート４８８をイネーブルし、検知データとしてセンスノード４８１の状態をリードアウトバス４９９へ読み出す。全部で１ページ分の検知データを全マルチパスモジュール４８０から読み出す。
【００５５】
検知中の高電流メモリセルにかかわる問題
前に述べたように、読み出し性能を上げるには１ページのメモリセルを並行して検知し、ページが大きいほど性能は上がる。しかし、図９から分かるように、多数のセルを並行して操作すると大量の電流を消費することにもなる。
大量の電流を扱うことから数々の問題が生じる。一般的に、デバイスの消費電力を抑えることが常に望ましい。特に、高電流を収容するコンポーネントはかさばり、貴重なチップスペースをふさぐ。メモリ装置はしばしばより悪い場合の電流を想定して設計されるが、ほとんどの場合、使用する電流はこれを遥かに下回る。というのは、電流はセルにプログラムされるデータに左右され、プログラムされる度合いが低いセルほど伝導電流は高くなるからである。
【００５６】
もうひとつの問題は、ソース線とチップの接地パッドとの間の有限抵抗によって生じる誤差に関係する。メモリセルの検知にあたっては、有限抵抗にまたがるソース負荷によってソース線バイアスが生じることがある。多数のメモリセルを並行して検知すると、メモリセルの総電流のための有限抵抗により接地ループで著しい電圧降下が生じることがある。その結果、ソース線バイアスが生じ、しきい値電圧検知による読み出し操作に誤りが生じる。
【００５７】
図１２Ａは、接地にかけて有限抵抗を有するソース線の電流に起因するソース電圧誤差問題を示す。読み出し／書き込み回路２７０Ａおよび２７０Ｂは、１ページのメモリセルに同時に働きかける。読み出し／書き込み回路の中の各センスモジュール４８０は、ビット線３６を通じて対応するセルへ結合される。例えば、センスモジュール４８０はメモリセル１０の伝導電流ｉ1 （ソース−ドレイン電流）を検知する。伝導電流はセンスモジュールからビット線３６を通じてメモリセル１０のドレインに流れ込み、さらにソース１４からソース線３４を通じて接地に至る。集積回路チップのメモリアレイでは、メモリチップの外部接地パッド（Ｖｓｓパッド等）へ接続するソース線３４の複数分岐としてセルのソースがともに結ばれる。ソース線の抵抗を減らすためのメタルストラッピングを使用する場合でも、メモリセルのソース電極と接地パッドとの間には有限抵抗Ｒが残る。通常、接地ループ抵抗Ｒは５０オームあたりである。
【００５８】
並行して検知するメモリページ全体で、ソース線３４を流れる合計電流は全伝導電流を加算したもの、すなわちｉTOT ＝ｉ1 ＋ｉ2 ＋．．．＋ｉp になる。通常、各メモリセルの伝導電流はその電荷蓄積素子にプログラムされる電荷の量に左右される。メモリセルのある一定のコントロールゲート電圧で電荷が少量ならば伝導電流は比較的高くなる（図３参照）。メモリセルのソース電極と接地パッドとの間に有限抵抗が存在する場合、その抵抗にまたがる電圧降下はＶdrop＝ｉTOT Ｒになる。
【００５９】
例えば、各ビット線につき０．２５μＡで２４，０００本のビット線が同時に放電するならば、ソース線電圧降下は２４，０００線×０．２５μＡ／線×５０オーム〜０．３ボルトに等しくなる。人体効果が０．３Ｖのソース電圧上昇によってしきい値電圧が０．４５Ｖ上昇すると仮定すると、メモリセルのしきい値電圧を検知するときには、このソース線バイアスから０．４５ボルトの検知誤差が生じる。
【００６０】
図１２Ｂは、ソース線電圧降下によって生じるメモリセルのしきい値電圧レベル誤差を示す。メモリセル１０のコントロールゲート３０に供給されるしきい値電圧ＶT はＧＮＤを基準とする。しかし、メモリセルから見た実効ＶT は、そのコントロールゲート３０とソース１４との電圧差である。供給ＶT と実効ＶT には約１．５ｘＶdropの差がある（ソース１４からソース線までの細かな電圧降下影響は無視する）。メモリセルのしきい値電圧を検知するときには、このＶdropすなわちソース線バイアスからの検知誤差、例えば０．４５ボルトの検知誤差が生じる。このバイアスはデータに左右される、すなわちページのメモリセルの記憶状態に左右されるため、容易く解消できない。
【００６１】
ビット線ロックアウトを用いたソース負荷および節電手法
本願明細書において参照により援用されている、２００５年３月１６日に出願されたLiらの「NON-VOLATILE MEMORY AND METHOD WITH POWER-SAVING READ AND PROGRAM-VERIFY OPERATIONS 」という米国特許出願第１１／０８３，５１４号（特許文献１７）には節電手法が開示されている。具体的に、読み出しまたはプログラム／ベリファイ操作には、１つ以上の分界しきい値電圧に応じて１つ以上の検知サイクルがあり、複数の考えられる記憶状態のうちのメモリセルがどの記憶状態にあるかを判断する。
【００６２】
検知サイクルは分界しきい値電圧を基準として１ページのメモリセルに対して並行して行われる。通常は、検知サイクルでページ内の全セルの記憶状態を解決するために２回以上の工程すなわちサブサイクルがある。一態様において、ページの中で伝導電流が最も高いメモリセルを第１の工程すなわちサブサイクルで可能な限り検知し、識別する。こうすることで、その後のサブサイクルで高電流セルが原因で生じる検知誤差は最小限に抑えられる。これらのセルは読み出し済みであるため、その伝導電流は節電のためにオフにする。セルはビット線の接地によってオフになるため、各セルのソースとドレインの電位差は実質的になくなる。以降の工程すなわちサブサイクルでは再びページ内の残りのメモリセルを並行して検知するが、その際、高電流セルからの干渉は抑えられる。
【００６３】
つまり、分界しきい値電圧を基準に２つの隣り合う記憶状態を識別するには、少なくとも２回の検知工程を実行する。第１の工程またはサブサイクルでは、しきい値電圧が分界レベルを下回る高電流セルを識別する。高電流セルのビット線を接地電位にロックアウトして高電流セルをオフにした後には、第２の工程またはサブサイクルで検知を繰り返す。
【００６４】
図１０ではさらに、信号ＩＮＶともうひとつの信号ＧＲＳが両方ともＨＩＧＨになると作動するビット線３６のプルダウン回路５５０を示す。プルダウン回路５５０は、好ましくは第１のｎトランジスタ５５０と直列の第２のｎトランジスタ５５２とによって構成される。信号ＩＮＶおよびＧＲＳがともにＨＩＧＨになるとトランジスタ５５０および５５２がオンに切り替わる。これによりセンスノード４８１と、接続されたビット線３６は接地電圧までプルダウンされる。その結果、ソースとドレインとの電圧差がなくなるため、メモリセル１０における伝導電流の流れはコントロールゲート電圧にかかわりなく阻止される。信号ＧＲＳは事実上、ビット線のロックアウトをイネーブル（ＧＲＳ＝ＨＩＧＨ）もしくはディスエーブル（ＧＲＳ＝ＬＯＷ）するための制御信号として状態マシンにより認識できる。
【００６５】
図１３（Ａ）〜（Ｊ）は、ビット線ロックアウトをともなう２工程検知のタイミング図である。検知サイクルでは通常、ページ内の各セルのしきい値電圧が２つの記憶状態を分界するために使われる分界しきい値レベルを下回るか上回るかを判断することを理解するべきである。メモリの各基準しきい値電圧を基準として各検知サイクルにつき２回の検知工程がある。
【００６６】
具体的には、図１３（Ａ）〜（Ｊ）は、図１０に見られるセンスモジュール４８０の動作を制御する信号のタイミング図である。全体的には、所定の基準しきい値レベルまたは基準伝導電流を基準として１ページのメモリセルを並行して検知する。前に述べたように、分界しきい値レベルを基準にメモリセルのしきい値レベルを検知するには、基準電流を基準にしてセルの伝導電流を判定することで達成できる。しきい値電圧が分界しきい値レベルを下回るセルの伝導電流は基準電流を上回ることになる。したがって、検知サイクルが昇順で次の分界しきい値レベルに進むならば、伝導電流が基準伝導電流を下回るセルを検知サイクルのたびに識別することになる。
【００６７】
米国特許第７，１９６，９３１号（特許文献１８）には、２工程検知サイクルによりソースバイアスエラーを抑える方法が開示されている。この２工程検知サイクルの第１の工程では、伝導電流が基準電流を大幅に上回るセルを識別する。これらのセルが識別されオフになった後には、実質的に第２の工程で基準電流を基準とする検知が行われ、その際、高電流セルの干渉はない。
つまり、基準しきい値電圧を基準とする検知のたびに、フェーズ（１）〜（４）とフェーズ（５）〜（９）とにより図に示された少なくとも２回のサブサイクルがあって、それぞれのサブサイクルでは１ページのメモリセルを並行して検知する。検知サブサイクルにあたっては、そのつど事前にワード線とビット線をしかるべき電圧に設定する必要がある。これをプレチャージ操作で果たす。
第１のサブサイクルのプレチャージ操作はフェーズ（１）〜（２）間で行われ、第２のサブサイクルのものはフェーズ（５）〜（６）間で行われる。
【００６８】
図１３（Ａ）は、選択されたワード線をプレチャージするタイミングを示す。検知の基準となる分界しきい値電圧レベルがＶT1なら、ワード線はこの電圧レベルまでプレチャージされる。ビット線のＲＣ遅延に対するワード線のＲＣ遅延によってはワード線のプレチャージがビット線のプレチャージより先に始まる。
【００６９】
ビット線のプレチャージは、メモリセルがビット線へ結合された状態で行われる場合とそうでない場合がある。前に述べたように、一実施形態において、最初にセルがビット線から分離されるため、そのドレイン電流によってビット線のプルアップに支障をきたすことはない。それには、信号ＢＬＳ ＨＩＧＨ（図１３（Ｅ））によりアイソレーショントランジスタ４８２を経由したプレチャージ回路をビット線へ接続し、ＳＧＳ ＬＯＷ（図１３（Ｆ））によりソースへ至るＮＡＮＤチェーンを切断する。プレチャージ／クランプ回路６４０（図１０参照）は、信号ＨＨＬがＨＩＧＨ（図１３（Ｂ））に切り替わることによって結合される。かくして、ビット線のプルアップが始まる（図１３（Ｈ１）および１３（Ｉ１）等）。ビット線が目標値付近まで充電されたらビット線プレチャージのフェーズ（２）が始まる。フェーズ（２）でもプレチャージは継続するが、検知状態でビット線電圧を安定させるため、セルはビット線へ結合される。プレチャージ期間７００は、第１のサブサイクル工程における合計プレチャージ期間を示す。
【００７０】
最初にビット線がセルから分離されるこの実施形態は、結合後にビット線電圧を安定させるための長い待ち時間を被らない場合に限り望ましい。換言すると、この実施形態が望ましいのは、その待ち時間が、ビット線プレチャージ操作が始まるときにビット線がセルへ結合される場合の安定化時間より短い場合に限る。そうでなければ、別の実施形態として、フェーズ（１）を実行せず、フェーズ（２）からビット線プレチャージを開始し、セルの伝導電流に逆らってビット線をプレチャージするほうが望ましい。
【００７１】
検知はフェーズ（３）で行われる。前に述べたように、第１の検知サブサイクルでは高電流セルを識別する。そのため、この検知の基準となるしきい値と次の検知サブサイクルで使用するしきい値にはマージンがあってもよい。換言すると、第１のサブサイクルで使用するマージンでの分界電流は次のサブサイクルの分界電流より高くてもよい。一実施形態において、センスモジュール４８０（図１０参照）のセル電流判別部６５０（図１１Ｂ参照）でコンデンサ６５２の放電時間を短くすることによってこれを達成する。トランジスタ６３２（図１０参照）は信号ＨＨＬによって制御され、これによりプレチャージ回路とＳＥＮノードが結合もしくは分離し、ひいてはセル電流判別部６５０が結合もしくは分離する。他方、トランジスタ６３０は信号ＸＸＬによって制御され、これによりビット線とＳＥＮノードが結合もしくは分離する。フェーズ（３）が始まると信号ＨＨＬがＬＯＷ（図１３（Ｂ））になることによってプレチャージは終了し、セルの伝導電流によってキャパシタ６５２は放電する。放電期間を終了させるため、フェーズ（３）の終わりにはＸＸＬがＬＯＷになり、ＳＥＮノードからビット線が分離することにより電流は絶ち切られる。分界電流レベルは放電時間に関係し、放電時間が長いほど分界電流レベルが小さくなることは図１１Ｂのセル電流判別部６５０から分かる。
【００７２】
その後、フェーズ（４）では、放電されたコンデンサの電圧をｐトランジスタ６５６（図１１Ｂ参照）のしきい値電圧と比較し、その結果をストローブ信号ＳＴＢによりラッチする。フェーズ（３）の検知期間を短縮することによって前述した増加マージンを達成する。このため、短縮された期間中には最も高い電流によってのみコンデンサが放電し、ｐトランジスタ６５６が作動する。
【００７３】
第１のサブサイクルで識別された高電流セルは次の検知に先立ちラッチされ、オフになる。これは、検知結果がＩＮＶ＝ＨＩＧＨになる高電流セルで行われる。例えば図１３でビット線ＢＬ１へ結合されたセルの伝導電流は約１２０ｎＡと（図１３（Ｈ１）参照）、分界しきい値電流を下回る。この比較的小さい電流でコンデンサ６５２は十分に放電され、ＳＥＮ（図１１Ｂ参照）の電圧は減少しｐトランジスタ６５６はオンになるため、ストローブＳＴＢ信号がアサートされるときに信号ＩＮＶ（図１３（Ｈ２）に示されたＩＮＶ１）はＨＩＧＨまでプルアップされない。つまり、電流が比較的小さいセルはＩＮＶ＝ＬＯＷとなる。
【００７４】
他方、電流が比較的大きいセル（例えば３００ｎＡ以上、図１３（Ｉ１）参照）では信号ＩＮＶ（図１３（Ｉ２）に示されたＩＮＶ２）がＨＩＧＨＴでラッチされる。これをもとに図１０のプルダウン回路５５０が作動する。ＧＲＳ信号ＨＩＧＨ（図１３（Ｊ））によりイネーブルされたプルダウン回路５５０は、ＩＮＶがＨＩＧＨになるたびにイネーブル状態のアイソレーショントランジスタ４８２（図１３（Ｅ）参照）を通じてビット線を接地までプルする。つまり、比較的大きい電流が検知されたセルのビット線が接地にロックアウトされることにより、それらのセルは遮断される。
【００７５】
フェーズ（５）〜（９）で表された第２の検知工程のプロセス、すなわち次の検知サブサイクルのプロセスは、第１のサブサイクルに類似している。プレチャージ期間７０２はフェーズ（５）〜（６）で実施される。ビット線の電圧が安定し、変位電流がとるに足りない値まで減衰した後には、フェーズ（７）で検知を行う。フェーズ（８）ではストロービングとラッチングが行われ、第１の工程でとりこぼした高電流状態のビット線も先行フェーズ（４）における図１３（Ｉ２）と同様、接地にロックアウトされる。フェーズ（９）では、基本的に信号ＩＮＶの反対である信号ＳＥＮの形をとる検知結果がリードアウトバスを通じて送出される。
【００７６】
ビット線を接地にロックアウトすることによって電流検知に関係ないセルをオフにすれば、合計電流ｉTOT（図１２Ａ参照）は少なくなる。これには２つの利点がある。第１に、電力の節約になる。第２に、ｉTOTによるＶdropの減少によりソース（ＣＬＳＲＣ）の接地ループバイアスエラーが抑えられる。そこで、既存の検知手法では全ての記憶状態に対して２工程検知を実施する。
【００７７】
図１４は、図８に見られる８状態メモリに既存の２工程検知方式を適用する一例を概略的に示すものである。８状態メモリは少なくとも７つの分界しきい値電圧レベル、具体的にはＤA 、ＤB 、ＤC 、ＤD 、ＤE 、ＤF 、およびＤG によって分界される。したがって、これらの分界しきい値電圧レベルのそれぞれに対して少なくとも相当数の検知サイクルがある。例えばＤA によって記憶状態「Ｇｒ」および「Ａ」が分界され、ＤB によって記憶状態「Ａ」および「Ｂ」が分界される。検知サイクルのたびに選択されたワード線には分界しきい値電圧レベルが印加される。
【００７８】
それぞれの検知サイクルにはさらに２つの工程がある。第１の工程には「予備検知」があり、検出された高電流ビット線のロックアウトがその後に続く。予備検知は印加された分界しきい値電圧レベルを下回るしきい値電圧の高電流状態を検知し、識別する。識別された高電流セルのビット線は接地へのラッチによってロックアウトされる。高電流状態が排除されることで、第２の工程では検知をより正確に行うことができる。第１の工程で識別されなかった高電流状態も適切に識別され、ロックアウトもされる。このようにしてデータが印加された分界しきい値電圧レベルを下回るか上回るセルが正確に検知される。
【００７９】
全ての考えられる記憶状態を識別するため、それぞれの分界しきい値レベルを基準にして順次メモリセルページの検知を行う。セルのしきい値ウィンドウの中で分界しきい値レベルがより高い値に移行するにつれ、ページ内の高電流セル（しきい値電圧が分界しきい値電圧レベルを下回るもの）が識別されていき、これに応じてページのビット線はロックアウトされていく。
【００８０】
前に述べたように、ビット線のロックアウトは図１０に見られるプルダウン回路５５０によって成就する。既存の２工程検知方式では、ラッチ信号ＩＮＶがＨＩＧＨになるたびにプルダウン回路５００がプルダウンされる。図１０に見られるプルダウン回路５００では、信号ＧＲＳが常にＨＩＧＨになることによって回路がイネーブルされるため、ｎトランジスタ５５２は常に接地への接続を提供する。
【００８１】
ビット線ロックアウトによる性能・電力問題
米国特許第７，１９６，９３１号（特許文献１８）によると、検知済みセルや現在の検知に関係のないセルをビット線ロックアウトによってオフにする２工程検知方式は、最大電流を制限するのに役立つほか、ソースの接地ループバイアスエラーの減少により第２の工程でより正確な検知を行える。しかし、多数の検知工程による性能低下とビット線ロックアウト操作によって生じるノイズのため、利点は相殺されてしまう。
【００８２】
メモリアレイにおける選択的ビット線接地には、ビット線間のキャパシタンスに起因する反動がともなう。ビット線間のキャパシタンスは回路の集積密度が増すほど顕著になる。前述したいわゆる「全ビット線」（「ＡＢＬ」）アーキテクチャによるメモリでは、ビット線間キャパシタンスが一層高くなることがある。全ビット線アーキテクチャのページは、行沿いに連続する一連のメモリセルによって形成される。ビット線方向に長いメモリプレーンの場合には、ＡＢＬのビット線間キャパシタンスが高くなりえる。通常、ビット線から近傍のビット線までの距離はＡＢＬでも従来のアーキテクチャでも同じである。従来型アーキテクチャの場合にはビット線の半分がプレチャージされ、最寄のビット線は接地状態を保つが、これはビット線間クロストークキャパシタンスをともなうより悪い場合のシナリオである。ＡＢＬでは全てのビット線が一斉に充電されるが、放電は別々のときに行われる。
【００８３】
ビット線（ならびにワード線）は容量性負荷となるため、ビット線がプレチャージされたり放電されたりするときには、ビット線ロックアウト方式の関係で２つの好ましくない影響が出る。
まず、ビット線の多くは接地電位にロックされ、それ以外はより高い電位にプレチャージされる間、プルアップされる。ビット線間キャパシタンスのため、一般的に固定され接地されたビット線の中でビット線をプレチャージするには、ページ内のビット線を部分的に接地せずに全てのビット線を一斉にプルアップする場合に比べて概して困難であり、より多くの電力を消費する。
次に、ビット線が印加電圧まで充電されるにつれて当初流れていた交流（「ＡＣ」）変位電流は最終的にゼロまで減衰する。この減衰時間はビット線のＲＣ定数の関数であり、Ｃは実効キャパシタンスである。セルの検知は基本的には直流（「ＤＣ」）伝導電流を判定することなので、ＡＣ変位電流が低下した後でなければビット線で正確な検知を行うことはできない。
【００８４】
各ビット線の合計キャパシタンスの大部分は、当該ビット線の両側に位置する２つの近傍のビット線に対するキャパシタンスであるから、検知対象のビット線に流れるＡＣ変位電流のかなりの部分は、ビット線を最寄のビット線のキャパシタンスまで充電することから生じるとみなすことができる。各ビット線のキャパシタンスあるいは各電極のキャパシタンスは、当該電極の全近傍電極に対するキャパシタンスの合計に等しい。近傍のビット線に対する全キャパシタンスが差し引かれると何も残らない。各ビット線の合計キャパシタンスの約９０％は、当該ビット線に最も近い第１、第２、および第３のビット線に対する合計キャパシタンスである。ビット線キャパシタンスの１０％余りは上下の層に対するキャパシタンスとなる。
【００８５】
全てのビット線を同時に充電した後に、同時に放電するならば、１ビット線当たりの実効キャパシタンスは各ビット線の合計キャパシタンスの１０％ほどにしかならない。全てのビット線を同時に充電し、様々な検知操作中、別々のときに接地に設定する場合は、実効ビット線キャパシタンスが格段に高くなる。これは、ビット線が近傍のビット線と同時にロックアウトされるか別々のときにロックアウトされるかによってビット線ごとに異なる。ビット線がロックアウトされる機会は数多くあり、ある１つのビット線が近傍のビット線と同時にロックアウトされる見込みは低い。
【００８６】
全てのビット線を同時に充電する場合の消費エネルギーはＣｘＶ2 で、そのうちの１／２×Ｃ×Ｖ2 は電界としてコンデンサ電極間の誘電体に蓄積され、残りの１／２×Ｃ×Ｖ2 は熱に変換されるエネルギーであり、この熱はエネルギーを供給する電源の内部抵抗にわたって燃焼する。この第２項は、電圧／電力源の内部抵抗値に左右されない。全てのビット線が一斉に充電される限り、これらの式のＣは実効Ｃであり、前に説明したように、各ビット線の合計キャパシタンスの約１０％にすぎない。しかし、ビット線が近傍ビット線と別々のときにロックアウトされる場合（よくある場合）、接地に設定されているビット線にはそれ以上電源からエネルギーを供給する必要はない。エネルギーは、接地に設定された近傍ビット線により容量的にプルダウンされている、ビット線電圧に保たれるべき、近傍のビット線に供給するだけでよい。近傍のビット線が接地に設定されている、ビット線電圧に保たれるべき、ビット線の場合には、全ビット線間キャパシタンスは連結される。接地に設定されているビット線では周囲の誘電体の電界にエネルギーが蓄積され、熱に変換され、接地に至る抵抗路に沿って消散する。
【００８７】
図１５は、３本の近接ビット線とそれらの容量結合効果を示す。メモリセル１０−０には２つの近接メモリセル１０−１および１０−２がある。同様に、３つのメモリセルには３本の近接ビット線３６−０、３６−１、および３６−２がそれぞれ結合されている。各ビット線の自己キャパシタンスは、当該ビット線の上下に位置する電極に対するキャパシタンスに加え、当該ビット線に１番目に近い近傍のビット線対、２番目に近い近傍のビット線対、３番目に近い近傍のビット線対等、他の全電極に対するキャパシタンスの合計になる。図１５のキャパシタンスは最も重要な最大のキャパシタンスであって、前述したキャパシタンスが全て描かれているわけではない。
【００８８】
様々なキャパシタンスのための電流の流れが様々に分岐することが分かる。具体的に、電流は各ビット線の自己キャパシタンスによって次のようになる。
ｉBL0 ＝ＣBL01ｄ／ｄｔ（ＶBL0 −ＶBL1 ）＋ＣBL2 ｄ／ｄｔ（ＶBL0 −ＶBL2 ）
第２、第３以降の近傍のビット線の影響と、注目ビット線の上下に位置する層の電極の影響は無視する。注目ビット線とその線の上下に位置する層の電極とのキャパシタンスに相当する項は無視するため、それらの電圧が注目ビット線のそれと並行して動かない限り、上の式は、全てのビット線が一斉に充電される場合にはゼロになる。
【００８９】
近接ビット線の影響のみを考慮するため、前述したセル電流は、おおよそその電流である。一般的に、ビット線ＢＬ０の場合は左側の非近接ビット線によるキャパシタンスＣBL03と右側の非近接ビット線によるキャパシタンスＣBL04がある。同様に、非近接ビット線ＢＬ１およびＢＬ２間には相互キャパシタンスＣBL12がある。これらのキャパシタンスは、各コンデンサの様々な電圧に応じて変位電流の流れに影響する。
【００９０】
そこで、合計ビット線電流は変位電流と伝導電流の合計になる。センスアンプは、ビット線に入ってセルを通過し接地に至る正の伝導電流を供給しなければならない。さらに、センスアンプは、近傍のビット線が接地に設定されているビット線で結果として生じる変位電流に対処するために追加の正の電流を供給しなければならない。ビット線は接地により接地に設定されているため、電極を接地に設定するにあたってセンスアンプ等からの電力は必要ない。
クロスカップリングキャパシタンスの充電について、変位電流はビット線間電圧差の変化率に左右される。電圧差の変化率は、ビット線と近傍のビット線とで異なる充電または放電レートに起因し得る。
【００９１】
前に述べたように、プレチャージのときに伝導電流が多いセルに結合されたビット線の電圧充電にはより多くの正味電流が必要であり、伝導電流が少ないセルの近傍のビット線に比べて充電は遅くなり得る。したがって、記憶状態と伝導電流がほぼ同じビット線と近傍のビット線はほぼ同じ速度で充電され、電圧はいつでもほぼ同じになる。この場合、クロスカップリングキャパシタンスの電圧差は比較的小さくなり、関連する変位電流も同様に小さくなる。また、ビット線電圧を下げるとキャパシタンスの充電にかかるエネルギーが少なくなるばかりでなく、最大伝導電流も直線的に減少する。非伝導セルに接続されたビット線と伝導セルに接続されたビット線があっても、一定強度のセンスアンプによって全てのビット線で充電ランプ速度を容易に維持できることが望ましい効果である。
【００９２】
好適な実施形態において、複数のメモリセルに結合された複数ビット線のビット線電圧制御にあたって、近接する各ビット線間の電圧差が伝導電流検知時間に実質的に左右されないようにする。この条件を課すと、様々なビット線キャパシタンスに起因する電流はどれも時間的に変化する電圧差に左右され、ドロップアウトする。したがって、前の等式から［ｉBLC00 ＋ｉBLC01 ＋ｉBLC02 ］＝０であるため、ビット線から検知される電流はセルの電流に等しく、例えばｉBL0 ＝ｉCELLとなる。
【００９３】
検知対象のビット線のセルと近傍のビット線のセルとで記憶状態が異なると、最大の変位電流が発生する。例えば、検知対象のビット線が非伝導メモリセルに結合されているときに、その近傍のビット線は高伝導セルに結合される。一般的に、変位電流の範囲とその減衰持続時間には分布がある。つまり、より悪い場合の回復時間により長い所定の期間にわたってプレチャージ回復操作を実行し、変位電流を所定のレベルまで減衰させ、ビット線が安定したうえで、正確な検知を行えるようにしなければならない。
【００９４】
２工程検知方式で第１の工程の終わりにロックアウトされた近接のビット線があると、第２の工程のプレチャージ期間７０２はさらに長くなる。ビット線ロックアウト方式では、高電流セルとして識別されたセルのビット線が第２の工程のプレチャージに先立ち接地にラッチされる。一部のビット線が先にプレチャージされたレベルから接地電位へ急速にプルされ、他のビット線が概ねプレチャージ電位に保たれると、電圧差の変化率が極端になる。その結果、次の検知が行われるときにはビット線で著しい変位電流が生じる。検知を正確に行うには、事前に十分に長いプレチャージ期間を設けて変位電流を減衰させなければならない。つまりビット線ロックアウト方式の場合は、検知に先立ちビット線電圧を安定させるためのロックアウト操作の後に毎回時間を多めに設けなければならない。図１４を再び参照し、分界しきい値レベルを基準とする各検知サイクルにおいてロックアウトと次の検知の間にこの遅延が２度発生じる。マルチレベルメモリではこの遅延がさらに分界しきい値レベルごとにさらに度合いを強める。例えば、８状態メモリならビット線ロックアウトの影響で１４回（８状態を識別する７つの読み出しレベルにつき２回）の遅延が生じ、深刻な性能劣化をもたらす。
【００９５】
ビット線ロックアウトを選択的にイネーブルすることによる検知
本発明の一般的な態様によると、１ページのメモリセルを並行して検知するときには、所定の電流レベルを超過するメモリセルをビット線の接地により遮断するビット線ロックアウトの回数が最小限に抑えられる。これにより、高電流セルを識別し遮断するためのさらなる検知サブサイクルは電流消費のための所与のバジェットが許す限り省略され、特定の検知コントロールゲート電圧による検知ではＯＮセルのビット線が遮断され、他のコントロールゲート電圧による検知ではビット線遮断操作が行われない。この手法を用いれば検知サブサイクル数が減るほか、ビット線を遮断するときにビット線間結合によって発生するノイズが減り、検知操作性能が向上する。この文脈におけるビット線結合とは、近傍のグローバルビット線間に存在する容量結合を意味する。
【００９６】
好適な実施形態において、ビット線を接地までプルできるプルダウン回路によってビット線ロックアウトを実施する。このプルダウン回路は、ビット線と接地との間に直列する２つのパスゲートを備える。２つのパスゲートによってＡＮＤゲートが形成され、一方のパスゲートはプルダウンのイネーブルまたはディスエーブル制御信号によって制御され、他方のパスゲートは、対象となるセルで検知される電流が基準電流を上回るか下回るかによって制御される。プルダウン回路がディスエーブルになると、検知結果にかかわりなく、ビット線は接地されない。プルダウン回路がイネーブルになっているときに高電流メモリセルが検知されると、ビット線は接地までプルされる。
【００９７】
図１６（Ａ）〜（Ｊ）は、選択的ビット線ロックアウトが採用されたセンスモジュールの動作を制御する信号のタイミング図である。図１０に見られるセンスモジュール４８０では基本的に、制御信号ＧＲＳによってビット線ロックアウト機能がイネーブルもしくはディスエーブルされる。信号ＧＲＳは状態マシン１１２（図１参照）によって供給される。信号ＧＲＳがＨＩＧＨならプルダウン回路５５０（図１０参照）はイネーブルになる。逆に、ＧＲＳがＬＯＷならプルダウン回路５５０はディスエーブルになる。これに関し、前の図１３（Ａ）〜（Ｊ）に見られるタイミング図は、常にＨＩＧＨの信号ＧＲＳによってビット線ロックアウトがイネーブルになる場合を指している。他方、図１６（Ａ）〜（Ｊ）に見られるタイミング図は、ＬＯＷの信号ＧＲＳ（図１６（Ｊ））によってビット線ロックアウトを選択的にディスエーブルできる場合を指している。
実施形態によってはビット線ロックアウトがイネーブルになると、高電流セルを判定しロックアウトするための検知サブサイクルがビット線ロックアウトの前に実行される。他方、ビット線ロックアウトが選択的にディスエーブルになる場合には、高電流セルを判定するために先行する検知サブサイクルも省略される。
【００９８】
図１６（Ａ）〜（Ｊ）は、それぞれ２つの連続する分界しきい値レベルを基準とする２つの検知サイクルを示すタイミング図であり、このときビット線ロックアウトは選択的にディスエーブルされる。したがって、ビット線ロックアウトがイネーブルになる場合と違って各サイクルは１工程検知になる。
ＶT1を基準とする１工程検知で選択されたワード線をＶＴ１に設定するプレチャージは、ビット線プレチャージの前かビット線プレチャージと同時に行われる。具体的に、ビット線プレチャージ期間はフェーズ（１．５）〜（１．６）で実施される。ビット線の電圧が安定し、変位電流がとるに足りない値まで減衰した後には、フェーズ（１．７）で検知を行う。フェーズ（１．８）ではストロービングとラッチが行われ、しきい値電圧がＶT1を下回る「高」電流セルの信号ＩＮＶはＨＩＧＨでラッチされ、しきい値電圧がＶT1を上回るセルの信号ＩＮＶはＬＯＷでラッチされる。フェーズ（１．９）では、基本的に信号ＩＮＶの反対である信号ＳＥＮの形をとる検知結果がリードアウトバスを通じて送出される。
【００９９】
図１６（Ｊ）では信号ＧＲＳが両検知サイクルでＬＯＷであるため、各ビット線のプルダウン回路５５０（図１０）はＩＮＶの検知値にかかわりなくディスエーブルになる。これは、しきい値電圧がＶT1を下回る高電流セル（図１６（Ｉ１）および（Ｉ２））のビット線ですら、接地でプルされることによるロックアウトがなされないことを意味する。
ページ電流とソースバイアスエラーを制限するには、ビット線ロックアウト方式により次の検知工程に関係ない高電流セルのビット線を接地にロックアウトし、高電流セルをオフにする。つまり、既存の検知手法では全ての記憶状態に対してビット線ロックアウトを含む２工程検知を実施する。
【０１００】
検知性能に大きく影響するという２工程検知の不利な点も説明してきた。２工程検知を実行すると検知工程数が倍になるため、検知操作の長さは単一工程検知に比べて約２倍になる。実際には、ビット線を接地にラッチすることによって発生する過渡的ノイズに対処するため、この遅延は格段に長くなる。前に述べたように、変位電流の大部分は電流検知の対象となるビット線のノイズとして発生する。変位電流は、近傍ビット線の相互キャパシタンスによる電圧変化率に起因する。変位電流が減衰するまで待つため、検知サイクルのビット線プレチャージ期間は大幅に長引く。この遅延中にメモリセルはビット線へ結合されているから、ビット線をプルアップするプレチャージ回路とこれに逆らうセルの伝導電流により電力を余分に消費する。
【０１０１】
検出された高電流セルのビット線ロックアウトを実行しなければ１工程検知だけですみ、さらにビット線は接地までプルされない。ノイズは最小限に抑えられ、ビット線プレチャージ期間が長引くこともない。図１６に見られるＶT2検知サイクルでは、フェーズ（２．５）の短いプレチャージ期間７０２によってこれが概略的に示されている。事実、セルの総ＯＮ時間が短縮され節電につながることが見込まれている。
【０１０２】
本発明に従い検知性能を向上させるためビット線ロックアウト数を減らすと、図１２Ａおよび１２Ｂとの関係で前に説明したように、ＯＮ状態を保つ高電流セルが増えてソースバイアスエラーに寄与する。高レベルのｉTOT Ｒにかかわらず誤差を最小限に抑える１つの方法として、個々のメモリセルのコントロールゲートおよびドレインに至る全電圧はメモリセルのソースにできるだけ近いノードで参照する。例えば図１２Ａおよび１２Ｂに見られるように、接地ではなくソース線３２に参照点をとれば、接地ループ抵抗は最小限に抑えられる。本願明細書において参照により援用されている、米国特許第７，１７０，７８４号（特許文献１９）および第７，１７３，８５４号（特許文献２０）と、２００７年４月２４日に出願されたSekar らの「COMPENSATING SOURCE VOLTAGE DROP IN NON-VOLATILE STORAGE」という米国特許出願第１１／７３９，５０１号（特許文献２１）には、ソースバイアスエラーを最小限に抑える手法が開示されている。
【０１０３】
多数の状態を基準に多数のメモリセルページの検知工程をともないながら多状態メモリを検知する一実施例では、所定の電流レベルを上回るメモリセルのビット線をロックアウトするステップを、所定の検知工程だけで実施する。こうすれば、合計電流とソースバイアスエラーを抑えるというビット線ロックアウトの利点と、サブサイクル数増加による長い検知時間と発生したノイズ低下にかかる長い待ち時間というビット線ロックアウトの弊害とでバランスがとれる。ロックアウトを選択的に減らせば、検知性能低下と消費電力増加の弊害は緩和される。
【０１０４】
図１７Ａは、多状態検知操作の複数の工程の中でビット線ロックアウトを選択的にイネーブルする例示的なスケジュールを示す。これは図８に見られる８状態メモリに関する例である。考えられる全８状態を解決するには、少なくとも７回の検知サイクルでそのつどＤA 、ＤB ・・・等の異なる分界しきい値レベルを用いてメモリセルページを検知することになる。各検知サイクルにつき２工程検知を実施する。しかし、第２の工程でビット線ロックアウト操作がディスエーブルされる点が既存の２工程検知（図１４参照）と異なる。換言すると、１検知工程おきにビット線ロックアウト操作を省略する。具体的には、第２の工程の検知の後にビット線ロックアウト操作を省略する。工程数は既存の２工程検知と同じだが、ビット線ロックアウト操作は５０％減少する。この場合には第２の工程後に発生するノイズが減り、次のサイクルの第１の工程でビット線のプレチャージ期間を短縮できる。ビット線のロックアウトとロックアウトからの回復と同時に、ワード線電圧は次の検知レベルで安定するため、ワード線安定化時間がビット線間クロストークの回復時間と同程度なら、この実施形態から大幅な性能向上は望めない。
【０１０５】
図１７Ｂは、多状態検知操作の複数の工程の中でビット線ロックアウトを選択的にイネーブルするもうひとつの例示的スケジュールを示す。これも図８に見られる８状態メモリに関する例であり、図１７Ａの例に類似するが、２工程検知は１検知サイクルおきに行う。１工程のサイクルでは検知操作のみ行い、予備検知操作とビット線ロックアウト操作は省略する。この場合は工程数が５０％減少し、ビット線ロックアウト操作数は７５％減少する。
【０１０６】
図１７Ｃは、擬似ランダムデータを蓄積するメモリセルページを示す。ページの中で高電流状態を均一に分布させるため、好ましくは考えられる全ての記憶状態で蓄積データがページ上で比較的均等に分布するように符号化する。好適な実施形態において、考えられる全ての記憶状態でデータがページ上で擬似ランダム的に分布するように符号化する。こうすれば、省略されたビット線ロックアウト操作数をもとにメモリシステムの電流量を統計的に推定することが可能となる。
【０１０７】
本発明のもうひとつの態様によると、ビット線ロックアウト数は、所定の最大電流を超過しないメモリセルページを流れる合計電流に応じて減少する。逆に、データしだいで合計電流が所定の電流レベルを超過しそうになると、ビット線ロックアウト操作を実行する。こうすれば、システムでピーク電流を超過することなくビット線ロックアウト操作を最小限に抑えることができる。
【０１０８】
多数の状態を基準に多数のメモリセルページの検知工程をともないながら多状態メモリを検知する一実施例では、検知工程でメモリセルページを流れる合計電流が所定の最大電流を超過しそうになるときに限り、所定の電流レベルを上回るメモリセルのビット線をロックアウトするステップを実施する。一実施形態において、メモリセルページを流れる合計電流を監視するための電流監視部を設ける。
【０１０９】
図１８は、メモリシステムの監視電流に応じたビット線ロックアウト操作を示す。図１８は、図９に類似する読み出し／書き込み回路２７０Ａのセンスモジュールによってメモリセルページを流れる電流が検知される様子を示す。電流監視部７１０は、ページの各メモリセルの電流の総量が集約される経路に置く。例えば、ソース線３４とシステム接地をつなぐ伝導路にこれを置く。一実施形態において、図１２Ａのように抵抗器にまたがる電圧監視部として電流監視部を実装し、その場合の監視電流は電圧降下を抵抗で割ったものとなる。電流監視部７１０は、好ましくは状態マシン１１２（図１参照）へ信号ＢＬＮｏＬＯＣを供給するためのロジックを含む。監視電流ｉTOT が所定のレベルｉMAX を下回る場合は特に、ＢＬＮｏＬＯＣはＨＩＧＨで出力される。ＨＩＧＨのＢＬＮｏＬＯＣに応じて状態マシンはビット線ロックアウトをディスエーブルにして検知を実行し、制御信号ＧＲＳはＬＯＷになる（図１０参照）。ｉTOT ＞ｉMAX ならＢＬＮｏＬＯＣはＬＯＷで出力され、これを合図に状態マシンはビット線ロックアウトをイネーブルにして検知を実行し、一部のメモリセルの電流は遮断される。
【０１１０】
図１９は、ロックアウトされたビット線の数によってメモリセルページを流れる合計電流を推定するもうひとつの実施形態を示す。図１９は、図９に類似する読み出し／書き込み回路２７０Ａのセンスモジュールによってメモリセルページを流れる電流が検知される様子を示す。接地にラッチされたビット線の数は累算部で数える。その後、合計電流ｉTOT は、各セルの平均電流に、接地されていないページ内のビット線数を掛けることによって推定できる。累算部７２０は、好ましくは状態マシン１１２へ信号ＢＬＮｏＬＯＣを供給するためのロジックを含む。推定合計電流ｉTOT が所定のレベルｉMAX を下回る場合は特に、ＢＬＮｏＬＯＣはＨＩＧＨで出力される。ＨＩＧＨのＢＬＮｏＬＯＣに応じて状態マシンはビット線ロックアウトをディスエーブルにして検知を実行し、制御信号ＧＲＳはＬＯＷになる（図１０参照）。ｉTOT ＞ｉMAX ならばＢＬＮｏＬＯＣはＬＯＷで出力され、これを合図に状態マシンはビット線ロックアウトをイネーブルにして検知を実行し、一部のメモリセルの電流は遮断される。
【０１１１】
図２０は、多状態検知操作の複数の工程の中で、システム電流制限超過に応じてビット線ロックアウトを選択的にイネーブルした場合の例示的な結果を示す。図１７Ａおよび１７Ｂに見られる例とは対照的に、ビット線ロックアウト操作は合計電流レベルに依拠し、合計電流レベルはデータに左右される。例えば、状態「Ａ」について検知を行うときには２工程検知を実行し、最高電流状態を排除する。次に、状態「Ｂ」の１工程検知ではビット線ロックアウトをディスエーブルする。その後、ｉTOT がｉMAX を超過しそうになるとビット線ロックアウトを再びイネーブルし、状態「Ｃ」で２工程検知を行う。同様に、状態「Ｃ」のビット線ロックアウトによってｉTOT が低下するならば、これを再びディスエーブルする。状態「Ｄ」および「Ｅ」の検知でもこの状況が続き、「Ｅ」の検知が終わるまでは単一工程検知が行われる。そのときｉTOT はｉMAX を超過するか超過しそうになる。そこで状態「Ｆ」を検知する次のサイクルは２工程で実行する。
【０１１２】
図２１は、本発明の好適な実施形態に従い検知中のビット線ロックアウト制御を示す流れ図である。
ステップ８１０：該当するビット線と共通のワード線とによりグループの各メモリセルに対するアクセスを提供する。
ステップ８２０：複数のしきい値電圧レベルから検知の基準となる分界しきい値電圧レベルを選択する。
ステップ８３０：選択された分界しきい値電圧レベルまで共通のワード線をプレチャージする。
ステップ８３２：該当するビット線を所定の電圧レベルまで概ねプレチャージする。
ステップ８４０：ビット線ロックアウトをイネーブルするか？イネーブルする場合にはステップ８４２へ進み、そうでなければステップ８５０へ進む。
ステップ８４２：選択された分界しきい値電圧を基準としメモリセルのグループを並行して検知する。
ステップ８４４：選択された分界しきい値電圧レベルを下回るしきい値電圧レベルが検知されたメモリセルを識別する。
ステップ８４６：識別されたメモリセルに該当するビット線を接地電位に設定しロックアウトする。このロックアウトは、複数のしきい値電圧レベルに含まれる電圧レベルの全適用回数に満たない回数で選択的に実行される。
ステップ８５０：選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知する。
ステップ８６０：選択された電圧は複数のしきい値電圧レベルの最後の電圧レベルに等しいか？等しい場合にはステップ８７０へ進み、そうでなければステップ８２０まで戻る。
ステップ８７０：メモリセルのグループの検知を終了する。
【０１１３】
図２２は、高電流セルをロックアウトするための予備検知を省いて実際の検知が行われる単一工程検知の代替の実施形態を示す。ビット線ロックアウトは、システムの電流負荷レベルか所定のスケジュールに応じて行う。ビット線ロックアウトを行う場合には、ビット線ロックアウトとそこからの回復期間と同時にワード線電圧が次のレベルへ上昇する。このモードでは、伝導電流の持続時間減少によって伝導電流の増加を埋め合わせることができる。このモードの効率を上げるには、ある１つのワード線電圧レベルから次のワード線電圧レベルにかけて速やかに検知を進行できるようにワード線ＲＣ時定数をできるだけ減らす必要がある。例えばこれは、ワード線を短くするかワード線の伝導率を上げることによって達成できる。全てのビット線を一斉に充電し、最後のワード線電圧の後に一斉に放電すれば、１ビットの読み出しにかかるエネルギーを最小限に抑えることができる。全ての状態を速やかに検知し、電流が燃焼する時間を短縮することにより、伝導エネルギーは最小限に抑えられる。
【０１１４】
もうひとつの例として１６状態メモリを取り上げる。一実施例では、３回目の状態検知の後に１回目のロックアウトを行う。最初の３回の検知操作は単一ストローブであり、３回目の検知操作では４／１６＝１／４のセルでＯＮが判明する。この３回目の検知操作の結果に基づき、３回目の検知操作でＯＮが判明したセルは一斉にロックアウトする。さらに、ビット線クロストーク回復時間と同時にワード線は第３の検知レベルから第４の検知レベルへ上昇する。次のビット線ロックアウト操作は、第７の検知レベルによるストローブ検知と第８の検知レベルによるストローブ検知の間に行われる。次のロックアウト操作は第１１の検知レベルと第１２の検知レベルとの間に行われる。このようにロックアウト操作は３回だけになり、ビット線クロストーク回復時間と同時にワード線は次のレベルへ上昇し、一連の処理の中でオンになったセルは次のロックアウト操作までＤＣ電流を伝導する。
【０１１５】
図２３は、図２２の代替の実施形態に従い検知中のビット線ロックアウト制御を示す流れ図である。
ステップ９１０：該当するビット線と共通のワード線とによりグループの個々のメモリセルに対するアクセスを提供する。
ステップ９２０：複数のしきい値電圧レベルから検知の基準となる分界しきい値電圧レベルを選択する。
ステップ９３０：選択された分界しきい値電圧レベルまで共通ワード線をプレチャージする。
ステップ９３２：該当するビット線を所定の電圧レベルまで概ねプレチャージする。
ステップ９４０：選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知する。
ステップ９５０：ビット線ロックアウトをイネーブルするか？イネーブルする場合にはステップ９５２へ進み、そうでなければステップ９６０へ進む。
ステップ９５２：選択された分界しきい値電圧レベルを下回るしきい値電圧レベルが検知されたメモリセルを識別する。
ステップ９５４：識別されたメモリセルに該当するビット線を接地電位に設定しロックアウトする。このロックアウトは、複数のしきい値電圧レベルに含まれる電圧レベルの全適用回数に満たない回数で選択的に実行される。
ステップ９６０：選択された電圧は複数のしきい値電圧レベルの最後の電圧レベルに等しい？等しい場合はステップ９７０へ進み、そうでなければステップ９２０まで戻る。
ステップ９７０：メモリセルのグループの検知を終了する。
【０１１６】
図２４は、高電流セルのロックアウトを省いて実際の検知が行われる単一工程検知のもうひとつの代替の実施形態を示す。ロックアウトを、所定のスケジュールかシステムの電流負荷レベルに応じて省くことができる。このモードでは、前に述べたビット線電圧の低減と伝導電流の持続時間減少により伝導電流の増加を埋め合わせることができる。
前に述べたように、検知工程数の削減に役立つ要素が２つあり、２工程検知を不要にすることすらできる。ひとつはビット線電圧の低減であり、もうひとつはデータのランダム化またはスクランブリングである。
【０１１７】
読み出し操作とベリファイ操作におけるビット線電圧の低減は、伝導エネルギーと容量電荷エネルギーを最小限に抑えるうえで非常に効果的である。セル電流の低減によりＣＬＳＲＣ負荷も緩和され、ロックアウト操作を減らすことができる。ビット線電圧の減少とＯＮ電流の減少にかかわりなく（ＶＴ、Ｉｒｅｆ）で良好な相互コンダクタンス値を得るには、検知電流Ｉｒｅｆも減らさなければならない。
【０１１８】
しかし、従来型メモリアーキテクチャの検知方式ではビット線電圧の低減に限りがある。というのは、従来の検知方式ではビット線のキャパシタンスをもとにセルの伝導電流を測定するからである。ビット線はある程度の初期電圧までプレチャージされた後、セル電流によって放電する。この放電レートがセル電流の尺度となる。ビット線の初期電圧が低すぎると、ビット線はビット線のＲＣ時定数に対して検出不能な値まで放電するため、ビット線電圧は限定される。さらに、基準検知電流はビット線のＲＣ定数に固定され、容易に調整できない。
【０１１９】
他方、ＡＢＬメモリアーキテクチャで初めて導入された検知方式では、センスアンプとともに提供される専用のコンデンサが放電レートの基準となるため、検知はビット線の時定数に左右されない。米国特許第７，１９６，９３１号（特許文献１８）にはこのような検知方式が開示されている。最適な検知が行えるように専用のコンデンサのＲＣ定数は調整できる。この場合にはビット線電圧をさらに下げることができる。その結果、低い基準電流で検知を行うことになる。これは、コンデンサの値を適切に選択することによって容易に果たすことができる。
【０１２０】
データのスクランブリング／ランダム化により、それぞれの状態をとるセルの数はほぼ等しくなる。これは、セルの１／１６が各状態をとることを意味する。それぞれの高いコントロールゲート電圧でオンになるのは１／１６のセルだけであり、状態間の分離が僅か４００ｍＶなら、それらのセルが最初にオンになるときには完全に伝導しているわけではないため、データをスクランブルする場合は単一工程（１ストローブ）検知が好ましい。先に述べた２工程方式でも、最初のストローブのときに存在する高いセルソース負荷のため、最初のストローブの後にロックアウトされるべきセルのうちのかなりの数のセルはロックアウトを免れる。ロックアウトされたセルは遮断され、ＣＬＳＲＣ負荷は減少するため、ロックアウトを免れたセルにはビット線間クロストーク回復期間中に１０倍ほどの電流が伝導する。例えば７０ｎＡの電流で最初のストローブを免れたセルには、免れなかったセルがロックアウトされＣＬＳＲＣ電圧が下がると直ちに、７００ｎＡが伝導する。最初のストローブまたは２番目のストローブの積分時間は０．４ｕｓｅｃである。しかし、その間には４．４ｕｓｅｃのビット線クロストーク回復時間がある。このような状況で、２工程方式（２ストローブ）は性能とエネルギー消費の両面で大きな逆効果を招く。これは、データがランダム化されない場合、および／またはビット線電圧を低く保つことができない場合、および／または状態間の分離が大きい場合（８状態または１６状態メモリに当てはまらない場合）に有用である。状態間の分離が大きい４状態メモリでも、平均セルＯＮ電流が〜０．３ｕＡとなるようにビット線電圧を下げるだけで、ページの半分以上のセルは完全に伝導し、１回のストローブで速度とエネルギー効率を上げることは可能である。
【０１２１】
本願明細書で参照されている特許、特許出願、記事、書籍、仕様書、その他の出版物、文書、事物はどれも、その全体があらゆる目的のために本願明細書において参照により援用されている。援用されている出版物、文書、または事物のいずれかと本願明細書の文面との間で用語の定義または使用に矛盾や食い違いがある場合には、本願明細書における用語の定義または使用が優先するものとする。
これまで本発明の様々な態様を特定の実施形態との関係で説明してきたが、本発明が添付の特許請求の範囲内で保護を受ける権利があることが理解されるはずである。
【特許請求の範囲】
【請求項１】
不揮発性メモリであって、
ビット線とワード線とによりアクセスできるメモリセルアレイと、
該当するビット線と共通のワード線とによりアクセスできる１グループのメモリセルで伝導電流を並行して検知する１グループの検知回路と、
１セットの複数のしきい値電圧レベルから検知の基準として選択される分界しきい値電圧レベルまで共通ワード線をプレチャージするワード線電圧供給部と、
該当するビット線を所定の電圧まで概ねプレチャージするビット線電圧供給部と、
選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するための検知回路のグループを制御する１セットの制御信号と、
各検知回路の検知結果と、検知中にビット線ロックアウトをイネーブルする制御信号とに応じて、該当するビット線を接地する、検知回路ごとのビット線接地回路と、
を備える不揮発性メモリ。
【請求項２】
請求項１記載の不揮発性メモリにおいて、
検知結果は、検知対象メモリセルが基準検知電流を上回る伝導電流を有する場合のものであり、
制御信号は、ビット線ロックアウトのイネーブル条件が満たされる場合にアサートされる不揮発性メモリ。
【請求項３】
請求項２記載の不揮発性メモリにおいて、
ビット線ロックアウトのイネーブル条件は、メモリセルのグループの総計電流が所定の電流レベルに達することを含む不揮発性メモリ。
【請求項４】
請求項２記載の不揮発性メモリにおいて、
ビット線ロックアウトのイネーブル条件は、識別済みメモリセル数が所定の数に達することを含む不揮発性メモリ。
【請求項５】
請求項２記載の不揮発性メモリにおいて、
ビット線電圧供給部は、検知中に所定の最小ビット線電圧を供給する不揮発性メモリ。
【請求項６】
請求項２記載の不揮発性メモリにおいて、
ビット線ロックアウトのイネーブル条件は、選択された分界しきい値電圧レベルが、１セットの複数のしきい値電圧レベルのサブセットに含まれる所定のレベルに一致することを含む不揮発性メモリ。
【請求項７】
請求項６記載の不揮発性メモリにおいて、
サブセットは、１セットの複数のしきい値電圧レベルの中で概ね均等に間隔をおく分界しきい値電圧レベルを選択することによって形成される不揮発性メモリ。
【請求項８】
請求項７記載の不揮発性メモリにおいて、
メモリセルのグループは、擬似ランダムパターンで符号化されたデータを蓄積する不揮発性メモリ。
【請求項９】
請求項６記載の不揮発性メモリにおいて、
サブセットは、順序付けられた１セットの複数のしきい値電圧レベルの中でｎ個おきの分界しきい値レベルを選択したものであり、ｎは１より大きい整数である不揮発性メモリ。
【請求項１０】
請求項１記載の不揮発性メモリにおいて、
１セットの分界しきい値電圧は、少なくとも３個の電圧レベルを含む不揮発性メモリ。
【請求項１１】
請求項１記載の不揮発性メモリにおいて、
１セットの分界しきい値電圧は、少なくとも７個の電圧レベルを含む不揮発性メモリ。
【請求項１２】
請求項１記載の不揮発性メモリにおいて、
１セットの分界しきい値電圧は、少なくとも１５個の電圧レベルを含む不揮発性メモリ。
【請求項１３】
請求項１記載の不揮発性メモリにおいて、
前記検知回路のグループは、前記メモリセルのグループにプログラムされた記憶状態を読み出す読み出し操作中に作動する不揮発性メモリ。
【請求項１４】
請求項１記載の不揮発性メモリにおいて、
前記検知回路のグループは、選択された分界しきい値電圧を基準にメモリセルがプログラム済みか否かをベリファイするプログラミング操作の一部で作動する不揮発性メモリ。
【請求項１５】
請求項１記載の不揮発性メモリにおいて、
不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である不揮発性メモリ。
【請求項１６】
請求項１記載の不揮発性メモリにおいて、
フラッシュＥＥＰＲＯＭは、ＮＡＮＤタイプのものである不揮発性メモリ。
【請求項１７】
請求項１記載の不揮発性メモリにおいて、
１グループの不揮発性メモリセルは、少なくとも１つの電荷蓄積素子を各々有する不揮発性メモリ。
【請求項１８】
請求項１７記載の不揮発性メモリにおいて、
電荷蓄積素子は、フローティングゲートである不揮発性メモリ。
【請求項１９】
請求項１６記載の不揮発性メモリにおいて、
電荷蓄積素子は、誘電体層である不揮発性メモリ。
【請求項２０】
請求項１記載の不揮発性メモリにおいて、
１グループの不揮発性メモリセルは、少なくとも２ビットのデータを蓄積する不揮発性メモリ。
【請求項２１】
不揮発性メモリであって、
ビット線とワード線とによりアクセスできるメモリセルアレイと、
該当するビット線と共通のワード線とによりアクセスできる１グループのメモリセルで伝導電流を並行して検知する１グループの検知回路と、
１セットの複数のしきい値電圧レベルから検知の基準として選択される分界しきい値電圧レベルまで共通ワード線をプレチャージするワード線電圧供給部と、
該当するビット線を所定の電圧まで概ねプレチャージするビット線電圧供給部と、
選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するための検知回路グループを制御する手段と、
前記各検知回路の検知結果と、検知中にビット線ロックアウトをイネーブルする制御信号とに応じて、該当するビット線を接地する、検知回路ごとのビット線接地回路と、
を備える不揮発性メモリ。
【請求項２２】
請求項１〜２１のいずれか記載の不揮発性メモリにおいて、
不揮発性メモリセルは、メモリカードに内蔵される不揮発性メモリ。
【請求項２３】
１グループの不揮発性メモリセルを並行して検知する方法であって、
（ａ）該当するビット線と共通のワード線とにより１グループの各メモリセルに対するアクセスを提供するステップと、
（ｂ）１セットの複数のしきい値電圧レベルから検知の基準となる分界しきい値電圧レベルを選択するステップと、
（ｃ）選択された分界しきい値電圧レベルまで共通ワード線をプレチャージするステップと、
（ｄ）該当するビット線を所定の電圧まで概ねプレチャージするステップと、
（ｅ）選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するステップと、
（ｆ）ビット線の接地によるビット線ロックアウトのイネーブル条件が満たされる場合には常に、（ｈ）へ進む前に（ｇ１）から（ｇ２）を実行するステップと、そうでなければ（ｈ）までスキップするステップと、
（ｇ１）選択された分界しきい値電圧レベルを下回るしきい値電圧レベルが検知されたメモリセルを識別するステップと、
（ｇ２）識別されたメモリセルに該当するビット線を接地電位に設定することによりロックアウトするステップと、
（ｈ）セットに含まれる全電圧レベルが適用されるまで１セットの複数のしきい値電圧レベルに含まれる次の電圧レベルで（ｂ）から（ｈ）を繰り返すステップと、を含み、
前記ロックアウトは、ビット線ロックアウトのイネーブル条件が満たされる場合には常に、１セットの複数のしきい値電圧レベルに含まれる電圧レベルの全適用回数に満たない回数で選択的に実行される方法。
【請求項２４】
請求項２３記載の方法において、
前記（ｇ１）から（ｇ２）を実行するステップは、（ｇ３）選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するステップをさらに含む方法。
【請求項２５】
請求項２３記載の方法において、
ビット線ロックアウトのイネーブル条件は、メモリセルのグループの総計電流が所定の電流レベルに達することを含む方法。
【請求項２６】
請求項２３記載の方法において、
ビット線ロックアウトのイネーブル条件は、識別済みメモリセル数が所定の数に達することを含む方法。
【請求項２７】
請求項２３記載の方法において、
検知中に所定の最小ビット線電圧でビット線を操作するステップをさらに含む方法。
【請求項２８】
請求項２３記載の方法において、
ビット線ロックアウトのイネーブル条件は、選択された分界しきい値電圧レベルが、１セットの複数のしきい値電圧レベルのサブセットに含まれる所定のレベルに一致することを含む方法。
【請求項２９】
請求項２８記載の方法において、
サブセットは、１セットの複数のしきい値電圧レベルの中で概ね均等に間隔をおく分界しきい値電圧レベルを選択することによって形成される方法。
【請求項３０】
請求項２９記載の方法において、
メモリセルのグループは、擬似ランダムパターンで符号化されたデータを蓄積する方法。
【請求項３１】
請求項２８記載の方法において、
サブセットは、順序付けられた１セットの複数のしきい値電圧レベルの中でｎ個おきの分界しきい値レベルを選択することによって形成され、ｎは１より大きい整数である方法。
【請求項３２】
請求項２３記載の方法において、
１セットの分界しきい値電圧は、少なくとも３個の電圧レベルを含む方法。
【請求項３３】
請求項２３記載の方法において、
１セットの分界しきい値電圧は、少なくとも７個の電圧レベルを含む方法。
【請求項３４】
請求項２３記載の方法において、
１セットの分界しきい値電圧は、少なくとも１５個の電圧レベルを含む方法。
【請求項３５】
請求項２３記載の方法において、
前記検知するステップは、前記メモリセルのグループにプログラムされた記憶状態を読み出す読み出し操作の一部である方法。
【請求項３６】
請求項２３記載の方法において、
前記検知するステップは、選択された分界しきい値電圧を基準にメモリセルがプログラム済みか否かをベリファイするプログラミング操作の一部である方法。
【請求項３７】
請求項２３記載の方法において、
不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項３８】
請求項２３記載の方法において、
フラッシュＥＥＰＲＯＭは、ＮＡＮＤタイプのものである方法。
【請求項３９】
請求項２３記載の方法において、
１グループの不揮発性メモリセルは、少なくとも１つの電荷蓄積素子を各々有する方法。
【請求項４０】
請求項３９記載の方法において、
電荷蓄積素子は、フローティングゲートである方法。
【請求項４１】
請求項３８記載の方法において、
電荷蓄積素子は、誘電体層である方法。
【請求項４２】
請求項２３記載の方法において、
１グループの不揮発性メモリセルは、少なくとも２ビットのデータを蓄積する方法。
【請求項４３】
請求項２３〜４２のいずれか記載の方法において、
不揮発性メモリセルは、メモリカードに内蔵される方法。
【請求項１】
不揮発性メモリであって、
ビット線とワード線とによりアクセスできるメモリセルアレイと、
該当するビット線と共通のワード線とによりアクセスできる１グループのメモリセルで伝導電流を並行して検知する１グループの検知回路と、
１セットの複数のしきい値電圧レベルから検知の基準として選択される分界しきい値電圧レベルまで共通ワード線をプレチャージするワード線電圧供給部と、
該当するビット線を所定の電圧まで概ねプレチャージするビット線電圧供給部と、
選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するための検知回路のグループを制御する１セットの制御信号と、
各検知回路の検知結果と、検知中にビット線ロックアウトをイネーブルする制御信号とに応じて、該当するビット線を接地する、検知回路ごとのビット線接地回路と、
を備える不揮発性メモリ。
【請求項２】
請求項１記載の不揮発性メモリにおいて、
検知結果は、検知対象メモリセルが基準検知電流を上回る伝導電流を有する場合のものであり、
制御信号は、ビット線ロックアウトのイネーブル条件が満たされる場合にアサートされる不揮発性メモリ。
【請求項３】
請求項２記載の不揮発性メモリにおいて、
ビット線ロックアウトのイネーブル条件は、メモリセルのグループの総計電流が所定の電流レベルに達することを含む不揮発性メモリ。
【請求項４】
請求項２記載の不揮発性メモリにおいて、
ビット線ロックアウトのイネーブル条件は、識別済みメモリセル数が所定の数に達することを含む不揮発性メモリ。
【請求項５】
請求項２記載の不揮発性メモリにおいて、
ビット線電圧供給部は、検知中に所定の最小ビット線電圧を供給する不揮発性メモリ。
【請求項６】
請求項２記載の不揮発性メモリにおいて、
ビット線ロックアウトのイネーブル条件は、選択された分界しきい値電圧レベルが、１セットの複数のしきい値電圧レベルのサブセットに含まれる所定のレベルに一致することを含む不揮発性メモリ。
【請求項７】
請求項６記載の不揮発性メモリにおいて、
サブセットは、１セットの複数のしきい値電圧レベルの中で概ね均等に間隔をおく分界しきい値電圧レベルを選択することによって形成される不揮発性メモリ。
【請求項８】
請求項７記載の不揮発性メモリにおいて、
メモリセルのグループは、擬似ランダムパターンで符号化されたデータを蓄積する不揮発性メモリ。
【請求項９】
請求項６記載の不揮発性メモリにおいて、
サブセットは、順序付けられた１セットの複数のしきい値電圧レベルの中でｎ個おきの分界しきい値レベルを選択したものであり、ｎは１より大きい整数である不揮発性メモリ。
【請求項１０】
請求項１記載の不揮発性メモリにおいて、
１セットの分界しきい値電圧は、少なくとも３個の電圧レベルを含む不揮発性メモリ。
【請求項１１】
請求項１記載の不揮発性メモリにおいて、
１セットの分界しきい値電圧は、少なくとも７個の電圧レベルを含む不揮発性メモリ。
【請求項１２】
請求項１記載の不揮発性メモリにおいて、
１セットの分界しきい値電圧は、少なくとも１５個の電圧レベルを含む不揮発性メモリ。
【請求項１３】
請求項１記載の不揮発性メモリにおいて、
前記検知回路のグループは、前記メモリセルのグループにプログラムされた記憶状態を読み出す読み出し操作中に作動する不揮発性メモリ。
【請求項１４】
請求項１記載の不揮発性メモリにおいて、
前記検知回路のグループは、選択された分界しきい値電圧を基準にメモリセルがプログラム済みか否かをベリファイするプログラミング操作の一部で作動する不揮発性メモリ。
【請求項１５】
請求項１記載の不揮発性メモリにおいて、
不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である不揮発性メモリ。
【請求項１６】
請求項１記載の不揮発性メモリにおいて、
フラッシュＥＥＰＲＯＭは、ＮＡＮＤタイプのものである不揮発性メモリ。
【請求項１７】
請求項１記載の不揮発性メモリにおいて、
１グループの不揮発性メモリセルは、少なくとも１つの電荷蓄積素子を各々有する不揮発性メモリ。
【請求項１８】
請求項１７記載の不揮発性メモリにおいて、
電荷蓄積素子は、フローティングゲートである不揮発性メモリ。
【請求項１９】
請求項１６記載の不揮発性メモリにおいて、
電荷蓄積素子は、誘電体層である不揮発性メモリ。
【請求項２０】
請求項１記載の不揮発性メモリにおいて、
１グループの不揮発性メモリセルは、少なくとも２ビットのデータを蓄積する不揮発性メモリ。
【請求項２１】
不揮発性メモリであって、
ビット線とワード線とによりアクセスできるメモリセルアレイと、
該当するビット線と共通のワード線とによりアクセスできる１グループのメモリセルで伝導電流を並行して検知する１グループの検知回路と、
１セットの複数のしきい値電圧レベルから検知の基準として選択される分界しきい値電圧レベルまで共通ワード線をプレチャージするワード線電圧供給部と、
該当するビット線を所定の電圧まで概ねプレチャージするビット線電圧供給部と、
選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するための検知回路グループを制御する手段と、
前記各検知回路の検知結果と、検知中にビット線ロックアウトをイネーブルする制御信号とに応じて、該当するビット線を接地する、検知回路ごとのビット線接地回路と、
を備える不揮発性メモリ。
【請求項２２】
請求項１〜２１のいずれか記載の不揮発性メモリにおいて、
不揮発性メモリセルは、メモリカードに内蔵される不揮発性メモリ。
【請求項２３】
１グループの不揮発性メモリセルを並行して検知する方法であって、
（ａ）該当するビット線と共通のワード線とにより１グループの各メモリセルに対するアクセスを提供するステップと、
（ｂ）１セットの複数のしきい値電圧レベルから検知の基準となる分界しきい値電圧レベルを選択するステップと、
（ｃ）選択された分界しきい値電圧レベルまで共通ワード線をプレチャージするステップと、
（ｄ）該当するビット線を所定の電圧まで概ねプレチャージするステップと、
（ｅ）選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するステップと、
（ｆ）ビット線の接地によるビット線ロックアウトのイネーブル条件が満たされる場合には常に、（ｈ）へ進む前に（ｇ１）から（ｇ２）を実行するステップと、そうでなければ（ｈ）までスキップするステップと、
（ｇ１）選択された分界しきい値電圧レベルを下回るしきい値電圧レベルが検知されたメモリセルを識別するステップと、
（ｇ２）識別されたメモリセルに該当するビット線を接地電位に設定することによりロックアウトするステップと、
（ｈ）セットに含まれる全電圧レベルが適用されるまで１セットの複数のしきい値電圧レベルに含まれる次の電圧レベルで（ｂ）から（ｈ）を繰り返すステップと、を含み、
前記ロックアウトは、ビット線ロックアウトのイネーブル条件が満たされる場合には常に、１セットの複数のしきい値電圧レベルに含まれる電圧レベルの全適用回数に満たない回数で選択的に実行される方法。
【請求項２４】
請求項２３記載の方法において、
前記（ｇ１）から（ｇ２）を実行するステップは、（ｇ３）選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するステップをさらに含む方法。
【請求項２５】
請求項２３記載の方法において、
ビット線ロックアウトのイネーブル条件は、メモリセルのグループの総計電流が所定の電流レベルに達することを含む方法。
【請求項２６】
請求項２３記載の方法において、
ビット線ロックアウトのイネーブル条件は、識別済みメモリセル数が所定の数に達することを含む方法。
【請求項２７】
請求項２３記載の方法において、
検知中に所定の最小ビット線電圧でビット線を操作するステップをさらに含む方法。
【請求項２８】
請求項２３記載の方法において、
ビット線ロックアウトのイネーブル条件は、選択された分界しきい値電圧レベルが、１セットの複数のしきい値電圧レベルのサブセットに含まれる所定のレベルに一致することを含む方法。
【請求項２９】
請求項２８記載の方法において、
サブセットは、１セットの複数のしきい値電圧レベルの中で概ね均等に間隔をおく分界しきい値電圧レベルを選択することによって形成される方法。
【請求項３０】
請求項２９記載の方法において、
メモリセルのグループは、擬似ランダムパターンで符号化されたデータを蓄積する方法。
【請求項３１】
請求項２８記載の方法において、
サブセットは、順序付けられた１セットの複数のしきい値電圧レベルの中でｎ個おきの分界しきい値レベルを選択することによって形成され、ｎは１より大きい整数である方法。
【請求項３２】
請求項２３記載の方法において、
１セットの分界しきい値電圧は、少なくとも３個の電圧レベルを含む方法。
【請求項３３】
請求項２３記載の方法において、
１セットの分界しきい値電圧は、少なくとも７個の電圧レベルを含む方法。
【請求項３４】
請求項２３記載の方法において、
１セットの分界しきい値電圧は、少なくとも１５個の電圧レベルを含む方法。
【請求項３５】
請求項２３記載の方法において、
前記検知するステップは、前記メモリセルのグループにプログラムされた記憶状態を読み出す読み出し操作の一部である方法。
【請求項３６】
請求項２３記載の方法において、
前記検知するステップは、選択された分界しきい値電圧を基準にメモリセルがプログラム済みか否かをベリファイするプログラミング操作の一部である方法。
【請求項３７】
請求項２３記載の方法において、
不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項３８】
請求項２３記載の方法において、
フラッシュＥＥＰＲＯＭは、ＮＡＮＤタイプのものである方法。
【請求項３９】
請求項２３記載の方法において、
１グループの不揮発性メモリセルは、少なくとも１つの電荷蓄積素子を各々有する方法。
【請求項４０】
請求項３９記載の方法において、
電荷蓄積素子は、フローティングゲートである方法。
【請求項４１】
請求項３８記載の方法において、
電荷蓄積素子は、誘電体層である方法。
【請求項４２】
請求項２３記載の方法において、
１グループの不揮発性メモリセルは、少なくとも２ビットのデータを蓄積する方法。
【請求項４３】
請求項２３〜４２のいずれか記載の方法において、
不揮発性メモリセルは、メモリカードに内蔵される方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公表番号】特表２０１０−５２９５８５（Ｐ２０１０−５２９５８５Ａ）
【公表日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願番号】特願２０１０−５１１２８６（Ｐ２０１０−５１１２８６）
【出願日】平成２０年６月３日（２００８．６．３）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０６５６８１
【国際公開番号】ＷＯ２００８／１５４２２９
【国際公開日】平成２０年１２月１８日（２００８．１２．１８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
【公表日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願日】平成２０年６月３日（２００８．６．３）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０６５６８１
【国際公開番号】ＷＯ２００８／１５４２２９
【国際公開日】平成２０年１２月１８日（２００８．１２．１８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
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