プローブカード、半導体ウェハの試験装置及び試験方法
【課題】簡単な構成で複数のチップに対して異なる試験を実施することはできるプローブカードを提供する。
【解決手段】本発明の一形態に係るプローブカードは、複数のチャネル１１〜１４から第１の試験を実行するための試験信号を伝送する第１の伝送路１７が略集約され、半導体ウェハのチップ３に第１の試験を実行する第１の試験部２１と、複数のチャネル１１〜１４から第２の試験を実行するための試験信号を伝送する第２の伝送路１８が略集約され、半導体ウェハ３のチップ３ａに第２の試験を実行する第２の試験部２２と、を備える。
【解決手段】本発明の一形態に係るプローブカードは、複数のチャネル１１〜１４から第１の試験を実行するための試験信号を伝送する第１の伝送路１７が略集約され、半導体ウェハのチップ３に第１の試験を実行する第１の試験部２１と、複数のチャネル１１〜１４から第２の試験を実行するための試験信号を伝送する第２の伝送路１８が略集約され、半導体ウェハ３のチップ３ａに第２の試験を実行する第２の試験部２２と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プローブカード、半導体ウェハの試験装置及び試験方法に関する。
【背景技術】
【０００２】
特許文献１乃至３には、複数のチップに対して同時に試験を実行することができる半導体ウェハの試験装置が開示されている。
また、特許文献４には、プログラム等によってプローブカードの試験部を制御することで、複数のチップに対して異なる試験を実行することができる半導体ウェハの試験装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−３３０７４８号公報
【特許文献２】特開平９−５５４１０号公報
【特許文献３】特開平１１−１６９６３号公報
【特許文献４】国際公開第２００８−５２９０１２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１乃至３の半導体ウェハの試験装置は、複数のチップに対して異なる試験を実行することができる構成とされていない。
特許文献４の半導体ウェハの試験装置は、複数のチップに対して異なる試験を実行することはできるが、構成が複雑である。
【課題を解決するための手段】
【０００５】
本発明の一形態に係るプローブカードは、複数のチャネルから第１の試験を実行するための試験信号を伝送する第１の伝送路が略集約され、半導体ウェハのチップに前記第１の試験を実行する第１の試験部と、前記複数のチャネルから第２の試験を実行するための試験信号を伝送する第２の伝送路が略集約され、前記半導体ウェハのチップに前記第２の試験を実行する第２の試験部と、を備える。このように、第１の伝送路を第１の試験部に略集約し、第２の伝送路を第２の試験部に略集約したので、簡単な構成のプローブカードで複数のチップに対して異なる試験を実行することができる。
【０００６】
本発明の一形態に係る半導体ウェハの試験装置は、上記のプローブカードを備える。第１の伝送路を第１の試験部に略集約し、第２の伝送路を第２の試験部に略集約したプローブカードを用いることで、簡単な構成のプローブカードで複数のチップに対して異なる試験を実行することができる。
【０００７】
本発明の一形態に係る半導体ウェハの試験方法は、複数のチャネルから第１の試験を実行するための試験信号を伝送する第１の伝送路が略集約される第１の試験部を用いて、半導体ウェハのチップに対して前記第１の試験を実行し、前記複数のチャネルから第２の試験を実行するための試験信号を伝送する第２の伝送路が略集約される第２の試験部を用いて、前記半導体ウェハのチップに対して前記第２の試験を実行する。このように、第１の伝送路を第１の試験部に略集約し、第２の伝送路を第２の試験部に略集約したので、複数のチップに対して異なる試験を実行することができる。
【発明の効果】
【０００８】
本発明によれば、簡単な構成で複数のチップに対して異なる試験を実行することができるプローブカード、半導体ウェハの試験装置及び試験方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係る半導体ウェハの試験装置を概略的に示す図である。
【図２】本発明の実施形態１に係る半導体ウェハの試験装置における、第１及び第２の試験部の配置を示す図である。
【図３】関連する半導体ウェハの試験装置であって、低速試験用の試験装置を概略的に示す図である。
【図４】関連する半導体ウェハの試験装置であって、高速試験用の試験装置を概略的に示す図である。
【図５】本発明の実施形態３に係る半導体ウェハの試験装置における、第１及び第２の試験部の配置を示す図である。
【図６】本発明の実施形態４に係る半導体ウェハの試験装置における、第１及び第２の試験部の配置を示す図である。
【図７】本発明の実施形態５に係る半導体ウェハの試験装置における、第１及び第２の試験部の配置を示す図である。
【発明を実施するための形態】
【００１０】
本発明に係るプローブカード、半導体ウェハの試験装置及び試験方法の実施形態について説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１１】
＜実施形態１＞
本実施形態の半導体ウェハの試験装置（以下、単に試験装置という場合がある。）は、図１に示すように、テスタ１、プローブカード２等を備える。テスタ１は、プローブカード２に対して試験信号を出力したり、当該試験信号に基づいて動作した半導体ウェハ３のチップ３ａからの動作信号が入力されたりする。テスタ１は、入力された動作信号に基づいて半導体ウェハ３のチップ３ａが正常に動作するか否かを判定する。
【００１２】
具体的に云うと、テスタ１には、半導体ウェハ３のチップ３ａに対して第１の試験を実行するための第１の試験プログラム、及び半導体ウェハ３のチップ３ａに対して第２の試験を実行するための第２の試験プログラム等が格納されている。ここで、本実施形態の第１の試験は第２の試験に対して高速な試験とされる。つまり、第１の試験プログラムは高速試験用プログラムであり、第２の試験は低速試験用プログラムである。
【００１３】
そして、テスタ１は、複数のチャネル１１〜１４を備える。但し、チャネルの個数は適宜設定される。チャネル１１〜１４には、それぞれテスタ１から第１の試験プログラムに基づく第１の試験信号、及び第２の試験プログラムに基づく第２の試験信号が入力される。
【００１４】
チャネル１１〜１４は、それぞれ第１の試験信号をプローブカード２に出力する第１のピン１５、及び第２の試験信号をプローブカード２に出力する第２のピン１６を備える。ここで、高速試験を実施するための第１の試験信号を出力する第１のピン１５を各チャネルに多数備えることはコストが嵩む。そのため、図１に示すように、各チャネル１１〜１４は、第２の試験信号を出力する第２のピン１６を第１の試験信号を出力する第１のピン１５に対して多数備えた構成とされている。なお、図１では、第１の試験信号を扱う部分を破線で示し、第２の試験信号を扱う部分を実線で示している。
【００１５】
各チャネル１１〜１４の第１のピン１５は、プローブカード２の第１の試験部２１のプローブ（針）２１ａに電気的に接続されている。つまり、各チャネル１１〜１４の第１のピン１５から出力される第１の試験信号の第１の伝送路１７は、第１の試験部２１に略集約されている。
【００１６】
一方、各チャネル１１〜１４の第２のピン１６は、プローブカード２の第２の試験部２２のプローブ２２ａに電気的に接続されている。つまり、各チャネル１１〜１４の第２のピン１６から出力される第２の試験信号の第２の伝送路１８は、第２の試験部２２に略集約されている。
【００１７】
プローブカード２は、第１の試験部２１、第２の試験部２２を備える。第１及び第２の試験部２１、２２は、半導体ウェハ３のチップ３ａのパッドに押し当てられるプローブ２１ａ、２２ａを複数備える。これらのプローブ２１ａ、２２ａは、上述のように第１の伝送路１７又は第２の伝送路１８と電気的に接続されている。
【００１８】
第１及び第２の試験部２１、２２は、平面から見て例えば図２に示すように配置される。つまり、平面から見て半導体ウェハ３のチップ３ａの配置に倣うように、第１の試験部２１がＸ軸方向に２個配置され、第２の試験部２２がＸ軸方向に２個配置されている。そして、第１の試験部２１と第２の試験部２２とは、Ｙ軸方向に隣接するように配置されている。但し、第１及び第２の試験部２１、２２の配置や個数は、適宜設定することができる。すなわち、プローブカード２において、第１の伝送路１７が複数又は１個の第１の試験部２１に集約されていれば良い。そのため、図１に示すように、第１の試験部２１に第１の伝送路１７が略集約されている限りにおいて、第１の試験部２１に第２の伝送路１８が混在していても良い。
【００１９】
このようなプローブカード２は、Ｚ軸方向に移動させて、各試験部のプローブを同時に半導体ウェハ３の各チップ３ａのパッドに押し当て、当該チップ３ａに試験信号を出力する。このとき、第１の試験部２１のプローブ２１ａを押し当てた半導体ウェハ３のチップ３ａに、第１の試験信号に基づいた高速試験を実施させる。同時に、第２の試験部２２のプローブ２２ａを押し当てた半導体ウェハ３のチップ３ａに、第２の試験信号に基づいた低速試験を実施させる。
【００２０】
試験信号が入力された各チップ３ａは、当該試験信号に基づいて動作し、動作信号をプローブ、試験部、伝送路を介してテスタ１に出力する。テスタ１は、上述のように入力された動作信号に基づいて半導体ウェハ３のチップ３ａが正常に動作するか否かを判定する。
【００２１】
このような構成の試験装置は、図２に例示する要領で半導体ウェハ３のチップ３ａに対して試験を実施する。つまり、図２に示すように配置された試験部を矢印に示すようにＹ軸方向に移動させ、２行に並ぶチップ３ａへの試験が終了すると、次の２行に並ぶチップ３ａに対して試験を実施する。このとき、各チップ３ａは、最初に第１の試験部２１のプローブ２１ａから第１の試験信号が入力され、次に第２の試験部２２のプローブ２２ａから第２の試験信号が入力される。
【００２２】
ここで、比較例として図３の示す試験装置を考えてみる。上述したように、高速試験を実施するための第１の試験信号を出力する第１のピン１５を各チャネルに多数備えることはコストが嵩むため、各チャネル１１〜１４は第１のピン１５に対して第２のピン１６を多数備えた構成とされる。各チャネル１１〜１４の第１及び第２のピン１５、１６は、プローブカード２０の第１及び第２の試験部２１０、２２０のプローブ２１０ａ、２２０ａに等しく電気的に接続されている。
【００２３】
つまり、第１の伝送路１７と第２の伝送路１８とを区別することなく、図示例では、チャネル１１、１２から第１の試験信号を出力する第１の伝送路１７及び第２の試験信号を出力する第２の伝送路１８が第１の試験部２１０に集約される。そして、チャネル１３、１４から第１の試験信号を出力する第１の伝送路１７及び第２の試験信号を出力する第２の伝送路１８が第２の試験部２２０に集約される。そのため、各試験部２１０、２２０における高速試験と低速試験とを実施できる割合は略等しくされる。
【００２４】
しかし、このような構成の試験装置は、高速試験を半導体ウェハ３のチップ３ａに実施しようとしても、各試験部２１０、２２０において高速試験を実施できるプローブ２１０ａ、２２０ａが少ない。そのため、第１の試験信号を出力するプローブからは例えばクロック等の信号しか半導体ウェハ３のチップ３ａに出力することができず、他の第２の試験信号を出力するプローブではＤＣ測定等の低速試験しか実施できない。つまり、当該試験装置では、実質的に半導体ウェハ３のチップ３ａに対して高速試験を実施することができない。
【００２５】
そのため、図４に示す試験装置を別途、用意する必要がある。図４に示す試験装置のプローブカード２００は、図３に示す試験装置と略同様の構成とされているが、高速試験を実施するための第１の試験信号を出力する第１のピン１５を各チャネル１１０〜１４０が多数備えている。このような構成の試験装置は、各試験部２３０、２４０から第１の試験信号を出力するプローブを多数備えることができ、結果として半導体ウェハ３のチップ３ａに対して例えば大容量の高速試験を実施することができる。
【００２６】
しかし、図４に示す試験装置は、第１の試験を実施するために高価なテスタ１００を採用する必要がある。そのため、半導体ウェハの試験を実施するためにコストが嵩む。しかも、図３の試験装置を用いて半導体ウェハ３のチップ３ａに対して低速試験を実施し、図４の試験装置を用いて半導体ウェハ３のチップ３ａに対して高速試験を実施する必要がある。つまり、半導体ウェハ３のチップ３ａに対して高速試験と低速試験とを実施するために、二種類の試験装置を用意する必要があり、半導体ウェハ３の試験を実施するためにコストがさらに嵩む。また、半導体ウェハ３のチップ３ａに対して高速試験を実施するときと、半導体ウェハ３のチップ３ａに対して低速試験を実施するときとで、試験装置を使い分ける必要があり、煩雑で試験効率が悪く、試験時間が嵩む。
【００２７】
そこで、本実施形態の試験装置は、上述したように各チャネル１１〜１４の第１のピン１５から出力される第１の試験信号の第１の伝送路１７を第１の試験部２１に略集約し、各チャネル１１〜１４の第２のピン１６から出力される第２の試験信号の第２の伝送路１８を第２の試験部２２に略集約した。
【００２８】
これにより、第１の試験部２１は、第１の試験信号を出力するプローブ２１ａを多数備えることになり、半導体ウェハ３のチップ３ａに対して例えば大容量の高速試験を実施することができる。しかも、第１の試験部２１に各チャネル１１〜１４からの第１の伝送路１７を略集約し、第１の試験部２１から第１の試験信号を出力するプローブ２１ａの数を増やすことで、半導体ウェハ３のチップ３ａに対して高速試験を実施することができる構成とした。そのため、図４に示すような高速試験を実施するための高価なテスタ１００を用意する必要がなく、図３に示すような比較的安価なテスタ１を用いることができ、コストの削減に寄与できる。
【００２９】
また、上述のように第１の試験部２１と第２の試験部２２とを移動させて同一のチップ３ａに対して、高速試験と低速試験とを実施することができる。つまり、一台の試験装置で、半導体ウェハ３のチップ３ａに対して高速試験と低速試験とを実施することができ、半導体ウェハ３を他の試験装置（例えば、高速試験を実施するための試験装置）に移動させる必要がなく、試験を簡易に実施することができ、試験時間を短縮することができる。
さらに、第１の試験部２１と第２の試験部２２とを一台の試験装置が備えることで、他の試験装置を用意する必要がなく、コストの削減に寄与できる。
【００３０】
＜実施形態２＞
実施形態１のプローブカード２は、平面から見て第１の試験部２１と第２の試験部２２とをＹ軸方向に隣接させたが、第１の試験部２１と第２の試験部２２とをＸ軸方向に隣接させても良い。このとき、第１及び第２の試験部２１、２２は、Ｘ軸方向に移動させて半導体ウェハ３のチップ３ａに対して試験を実施すれば良い。
【００３１】
＜実施形態３＞
実施形態１、２のプローブカードは、第１の試験部２１を２個、第２の試験部２２を２個備えた構成であるが、この限りでない。つまり、第１の試験部２１に設けられているプローブ２１ａの略全てに第１の伝送路１７が電気的に接続されるが、その際に第１の伝送路１７の数に応じたチャネル数が必要とされる。そのため、予め設定されている第２の試験部２２のプローブ２２ａに各チャネルから第２の伝送路１８を電気的に接続しても、なお第２の伝送路１８が余っている場合は、余っている第２の伝送路１８の数に応じて第２の試験部２２を増設しても良い。図５の例では、第２の試験部２２を新たに２個増設している。このように第２の伝送路１８の数に応じて第２の試験部２２を増設することで、同時に試験できるチップ３ａの数を増やすことができ、試験時間の短縮を図ることができる。
【００３２】
＜実施形態４＞
実施形態１、２のプローブカードは、第１及び第２の試験部２１、２２をＸ軸方向又はＹ軸方向に並べたが、この限りでない。図６に示すように、平面から見て第１の試験部２１と第２の試験部２２とを千鳥状に並べても良い。
【００３３】
＜実施形態５＞
実施形態１乃至３のプローブカードは、第１の試験部２１と第２の試験部２２とを半導体ウェハ３のチップ３ａの配置に倣うように間隔を開けることなく、配置したが、この限りでない。図７に示すように、平面から見て半導体ウェハ３における複数又は１つのチップ３ａを跨ぐように間隔を開けて配置しても良い。
【００３４】
本発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施形態では、第１の試験として高速試験を半導体ウェハ３のチップ３ａに対して実施し、第２の試験として低速試験を半導体ウェハ３のチップ３ａに対して実施しているが、この限りでなく、試験の種類は特に限定されない。
【符号の説明】
【００３５】
１ テスタ
２ プローブカード
３ 半導体ウェハ、３ａ チップ
１１、１２、１３、１４ チャネル
１５ 第１のピン
１６ 第２のピン
１７ 第１の伝送路
１８ 第２の伝送路
２０ プローブカード
２１ 第１の試験部、２１ａ プローブ
２２ 第２の試験部、２２ａ プローブ
１００ テスタ
１３０ チャネル
２００ プローブカード
２１０ 第１の試験部、２１０ａ プローブ
２２０ 第２の試験部、２２０ａ プローブ
【技術分野】
【０００１】
本発明は、プローブカード、半導体ウェハの試験装置及び試験方法に関する。
【背景技術】
【０００２】
特許文献１乃至３には、複数のチップに対して同時に試験を実行することができる半導体ウェハの試験装置が開示されている。
また、特許文献４には、プログラム等によってプローブカードの試験部を制御することで、複数のチップに対して異なる試験を実行することができる半導体ウェハの試験装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−３３０７４８号公報
【特許文献２】特開平９−５５４１０号公報
【特許文献３】特開平１１−１６９６３号公報
【特許文献４】国際公開第２００８−５２９０１２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１乃至３の半導体ウェハの試験装置は、複数のチップに対して異なる試験を実行することができる構成とされていない。
特許文献４の半導体ウェハの試験装置は、複数のチップに対して異なる試験を実行することはできるが、構成が複雑である。
【課題を解決するための手段】
【０００５】
本発明の一形態に係るプローブカードは、複数のチャネルから第１の試験を実行するための試験信号を伝送する第１の伝送路が略集約され、半導体ウェハのチップに前記第１の試験を実行する第１の試験部と、前記複数のチャネルから第２の試験を実行するための試験信号を伝送する第２の伝送路が略集約され、前記半導体ウェハのチップに前記第２の試験を実行する第２の試験部と、を備える。このように、第１の伝送路を第１の試験部に略集約し、第２の伝送路を第２の試験部に略集約したので、簡単な構成のプローブカードで複数のチップに対して異なる試験を実行することができる。
【０００６】
本発明の一形態に係る半導体ウェハの試験装置は、上記のプローブカードを備える。第１の伝送路を第１の試験部に略集約し、第２の伝送路を第２の試験部に略集約したプローブカードを用いることで、簡単な構成のプローブカードで複数のチップに対して異なる試験を実行することができる。
【０００７】
本発明の一形態に係る半導体ウェハの試験方法は、複数のチャネルから第１の試験を実行するための試験信号を伝送する第１の伝送路が略集約される第１の試験部を用いて、半導体ウェハのチップに対して前記第１の試験を実行し、前記複数のチャネルから第２の試験を実行するための試験信号を伝送する第２の伝送路が略集約される第２の試験部を用いて、前記半導体ウェハのチップに対して前記第２の試験を実行する。このように、第１の伝送路を第１の試験部に略集約し、第２の伝送路を第２の試験部に略集約したので、複数のチップに対して異なる試験を実行することができる。
【発明の効果】
【０００８】
本発明によれば、簡単な構成で複数のチップに対して異なる試験を実行することができるプローブカード、半導体ウェハの試験装置及び試験方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係る半導体ウェハの試験装置を概略的に示す図である。
【図２】本発明の実施形態１に係る半導体ウェハの試験装置における、第１及び第２の試験部の配置を示す図である。
【図３】関連する半導体ウェハの試験装置であって、低速試験用の試験装置を概略的に示す図である。
【図４】関連する半導体ウェハの試験装置であって、高速試験用の試験装置を概略的に示す図である。
【図５】本発明の実施形態３に係る半導体ウェハの試験装置における、第１及び第２の試験部の配置を示す図である。
【図６】本発明の実施形態４に係る半導体ウェハの試験装置における、第１及び第２の試験部の配置を示す図である。
【図７】本発明の実施形態５に係る半導体ウェハの試験装置における、第１及び第２の試験部の配置を示す図である。
【発明を実施するための形態】
【００１０】
本発明に係るプローブカード、半導体ウェハの試験装置及び試験方法の実施形態について説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１１】
＜実施形態１＞
本実施形態の半導体ウェハの試験装置（以下、単に試験装置という場合がある。）は、図１に示すように、テスタ１、プローブカード２等を備える。テスタ１は、プローブカード２に対して試験信号を出力したり、当該試験信号に基づいて動作した半導体ウェハ３のチップ３ａからの動作信号が入力されたりする。テスタ１は、入力された動作信号に基づいて半導体ウェハ３のチップ３ａが正常に動作するか否かを判定する。
【００１２】
具体的に云うと、テスタ１には、半導体ウェハ３のチップ３ａに対して第１の試験を実行するための第１の試験プログラム、及び半導体ウェハ３のチップ３ａに対して第２の試験を実行するための第２の試験プログラム等が格納されている。ここで、本実施形態の第１の試験は第２の試験に対して高速な試験とされる。つまり、第１の試験プログラムは高速試験用プログラムであり、第２の試験は低速試験用プログラムである。
【００１３】
そして、テスタ１は、複数のチャネル１１〜１４を備える。但し、チャネルの個数は適宜設定される。チャネル１１〜１４には、それぞれテスタ１から第１の試験プログラムに基づく第１の試験信号、及び第２の試験プログラムに基づく第２の試験信号が入力される。
【００１４】
チャネル１１〜１４は、それぞれ第１の試験信号をプローブカード２に出力する第１のピン１５、及び第２の試験信号をプローブカード２に出力する第２のピン１６を備える。ここで、高速試験を実施するための第１の試験信号を出力する第１のピン１５を各チャネルに多数備えることはコストが嵩む。そのため、図１に示すように、各チャネル１１〜１４は、第２の試験信号を出力する第２のピン１６を第１の試験信号を出力する第１のピン１５に対して多数備えた構成とされている。なお、図１では、第１の試験信号を扱う部分を破線で示し、第２の試験信号を扱う部分を実線で示している。
【００１５】
各チャネル１１〜１４の第１のピン１５は、プローブカード２の第１の試験部２１のプローブ（針）２１ａに電気的に接続されている。つまり、各チャネル１１〜１４の第１のピン１５から出力される第１の試験信号の第１の伝送路１７は、第１の試験部２１に略集約されている。
【００１６】
一方、各チャネル１１〜１４の第２のピン１６は、プローブカード２の第２の試験部２２のプローブ２２ａに電気的に接続されている。つまり、各チャネル１１〜１４の第２のピン１６から出力される第２の試験信号の第２の伝送路１８は、第２の試験部２２に略集約されている。
【００１７】
プローブカード２は、第１の試験部２１、第２の試験部２２を備える。第１及び第２の試験部２１、２２は、半導体ウェハ３のチップ３ａのパッドに押し当てられるプローブ２１ａ、２２ａを複数備える。これらのプローブ２１ａ、２２ａは、上述のように第１の伝送路１７又は第２の伝送路１８と電気的に接続されている。
【００１８】
第１及び第２の試験部２１、２２は、平面から見て例えば図２に示すように配置される。つまり、平面から見て半導体ウェハ３のチップ３ａの配置に倣うように、第１の試験部２１がＸ軸方向に２個配置され、第２の試験部２２がＸ軸方向に２個配置されている。そして、第１の試験部２１と第２の試験部２２とは、Ｙ軸方向に隣接するように配置されている。但し、第１及び第２の試験部２１、２２の配置や個数は、適宜設定することができる。すなわち、プローブカード２において、第１の伝送路１７が複数又は１個の第１の試験部２１に集約されていれば良い。そのため、図１に示すように、第１の試験部２１に第１の伝送路１７が略集約されている限りにおいて、第１の試験部２１に第２の伝送路１８が混在していても良い。
【００１９】
このようなプローブカード２は、Ｚ軸方向に移動させて、各試験部のプローブを同時に半導体ウェハ３の各チップ３ａのパッドに押し当て、当該チップ３ａに試験信号を出力する。このとき、第１の試験部２１のプローブ２１ａを押し当てた半導体ウェハ３のチップ３ａに、第１の試験信号に基づいた高速試験を実施させる。同時に、第２の試験部２２のプローブ２２ａを押し当てた半導体ウェハ３のチップ３ａに、第２の試験信号に基づいた低速試験を実施させる。
【００２０】
試験信号が入力された各チップ３ａは、当該試験信号に基づいて動作し、動作信号をプローブ、試験部、伝送路を介してテスタ１に出力する。テスタ１は、上述のように入力された動作信号に基づいて半導体ウェハ３のチップ３ａが正常に動作するか否かを判定する。
【００２１】
このような構成の試験装置は、図２に例示する要領で半導体ウェハ３のチップ３ａに対して試験を実施する。つまり、図２に示すように配置された試験部を矢印に示すようにＹ軸方向に移動させ、２行に並ぶチップ３ａへの試験が終了すると、次の２行に並ぶチップ３ａに対して試験を実施する。このとき、各チップ３ａは、最初に第１の試験部２１のプローブ２１ａから第１の試験信号が入力され、次に第２の試験部２２のプローブ２２ａから第２の試験信号が入力される。
【００２２】
ここで、比較例として図３の示す試験装置を考えてみる。上述したように、高速試験を実施するための第１の試験信号を出力する第１のピン１５を各チャネルに多数備えることはコストが嵩むため、各チャネル１１〜１４は第１のピン１５に対して第２のピン１６を多数備えた構成とされる。各チャネル１１〜１４の第１及び第２のピン１５、１６は、プローブカード２０の第１及び第２の試験部２１０、２２０のプローブ２１０ａ、２２０ａに等しく電気的に接続されている。
【００２３】
つまり、第１の伝送路１７と第２の伝送路１８とを区別することなく、図示例では、チャネル１１、１２から第１の試験信号を出力する第１の伝送路１７及び第２の試験信号を出力する第２の伝送路１８が第１の試験部２１０に集約される。そして、チャネル１３、１４から第１の試験信号を出力する第１の伝送路１７及び第２の試験信号を出力する第２の伝送路１８が第２の試験部２２０に集約される。そのため、各試験部２１０、２２０における高速試験と低速試験とを実施できる割合は略等しくされる。
【００２４】
しかし、このような構成の試験装置は、高速試験を半導体ウェハ３のチップ３ａに実施しようとしても、各試験部２１０、２２０において高速試験を実施できるプローブ２１０ａ、２２０ａが少ない。そのため、第１の試験信号を出力するプローブからは例えばクロック等の信号しか半導体ウェハ３のチップ３ａに出力することができず、他の第２の試験信号を出力するプローブではＤＣ測定等の低速試験しか実施できない。つまり、当該試験装置では、実質的に半導体ウェハ３のチップ３ａに対して高速試験を実施することができない。
【００２５】
そのため、図４に示す試験装置を別途、用意する必要がある。図４に示す試験装置のプローブカード２００は、図３に示す試験装置と略同様の構成とされているが、高速試験を実施するための第１の試験信号を出力する第１のピン１５を各チャネル１１０〜１４０が多数備えている。このような構成の試験装置は、各試験部２３０、２４０から第１の試験信号を出力するプローブを多数備えることができ、結果として半導体ウェハ３のチップ３ａに対して例えば大容量の高速試験を実施することができる。
【００２６】
しかし、図４に示す試験装置は、第１の試験を実施するために高価なテスタ１００を採用する必要がある。そのため、半導体ウェハの試験を実施するためにコストが嵩む。しかも、図３の試験装置を用いて半導体ウェハ３のチップ３ａに対して低速試験を実施し、図４の試験装置を用いて半導体ウェハ３のチップ３ａに対して高速試験を実施する必要がある。つまり、半導体ウェハ３のチップ３ａに対して高速試験と低速試験とを実施するために、二種類の試験装置を用意する必要があり、半導体ウェハ３の試験を実施するためにコストがさらに嵩む。また、半導体ウェハ３のチップ３ａに対して高速試験を実施するときと、半導体ウェハ３のチップ３ａに対して低速試験を実施するときとで、試験装置を使い分ける必要があり、煩雑で試験効率が悪く、試験時間が嵩む。
【００２７】
そこで、本実施形態の試験装置は、上述したように各チャネル１１〜１４の第１のピン１５から出力される第１の試験信号の第１の伝送路１７を第１の試験部２１に略集約し、各チャネル１１〜１４の第２のピン１６から出力される第２の試験信号の第２の伝送路１８を第２の試験部２２に略集約した。
【００２８】
これにより、第１の試験部２１は、第１の試験信号を出力するプローブ２１ａを多数備えることになり、半導体ウェハ３のチップ３ａに対して例えば大容量の高速試験を実施することができる。しかも、第１の試験部２１に各チャネル１１〜１４からの第１の伝送路１７を略集約し、第１の試験部２１から第１の試験信号を出力するプローブ２１ａの数を増やすことで、半導体ウェハ３のチップ３ａに対して高速試験を実施することができる構成とした。そのため、図４に示すような高速試験を実施するための高価なテスタ１００を用意する必要がなく、図３に示すような比較的安価なテスタ１を用いることができ、コストの削減に寄与できる。
【００２９】
また、上述のように第１の試験部２１と第２の試験部２２とを移動させて同一のチップ３ａに対して、高速試験と低速試験とを実施することができる。つまり、一台の試験装置で、半導体ウェハ３のチップ３ａに対して高速試験と低速試験とを実施することができ、半導体ウェハ３を他の試験装置（例えば、高速試験を実施するための試験装置）に移動させる必要がなく、試験を簡易に実施することができ、試験時間を短縮することができる。
さらに、第１の試験部２１と第２の試験部２２とを一台の試験装置が備えることで、他の試験装置を用意する必要がなく、コストの削減に寄与できる。
【００３０】
＜実施形態２＞
実施形態１のプローブカード２は、平面から見て第１の試験部２１と第２の試験部２２とをＹ軸方向に隣接させたが、第１の試験部２１と第２の試験部２２とをＸ軸方向に隣接させても良い。このとき、第１及び第２の試験部２１、２２は、Ｘ軸方向に移動させて半導体ウェハ３のチップ３ａに対して試験を実施すれば良い。
【００３１】
＜実施形態３＞
実施形態１、２のプローブカードは、第１の試験部２１を２個、第２の試験部２２を２個備えた構成であるが、この限りでない。つまり、第１の試験部２１に設けられているプローブ２１ａの略全てに第１の伝送路１７が電気的に接続されるが、その際に第１の伝送路１７の数に応じたチャネル数が必要とされる。そのため、予め設定されている第２の試験部２２のプローブ２２ａに各チャネルから第２の伝送路１８を電気的に接続しても、なお第２の伝送路１８が余っている場合は、余っている第２の伝送路１８の数に応じて第２の試験部２２を増設しても良い。図５の例では、第２の試験部２２を新たに２個増設している。このように第２の伝送路１８の数に応じて第２の試験部２２を増設することで、同時に試験できるチップ３ａの数を増やすことができ、試験時間の短縮を図ることができる。
【００３２】
＜実施形態４＞
実施形態１、２のプローブカードは、第１及び第２の試験部２１、２２をＸ軸方向又はＹ軸方向に並べたが、この限りでない。図６に示すように、平面から見て第１の試験部２１と第２の試験部２２とを千鳥状に並べても良い。
【００３３】
＜実施形態５＞
実施形態１乃至３のプローブカードは、第１の試験部２１と第２の試験部２２とを半導体ウェハ３のチップ３ａの配置に倣うように間隔を開けることなく、配置したが、この限りでない。図７に示すように、平面から見て半導体ウェハ３における複数又は１つのチップ３ａを跨ぐように間隔を開けて配置しても良い。
【００３４】
本発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施形態では、第１の試験として高速試験を半導体ウェハ３のチップ３ａに対して実施し、第２の試験として低速試験を半導体ウェハ３のチップ３ａに対して実施しているが、この限りでなく、試験の種類は特に限定されない。
【符号の説明】
【００３５】
１ テスタ
２ プローブカード
３ 半導体ウェハ、３ａ チップ
１１、１２、１３、１４ チャネル
１５ 第１のピン
１６ 第２のピン
１７ 第１の伝送路
１８ 第２の伝送路
２０ プローブカード
２１ 第１の試験部、２１ａ プローブ
２２ 第２の試験部、２２ａ プローブ
１００ テスタ
１３０ チャネル
２００ プローブカード
２１０ 第１の試験部、２１０ａ プローブ
２２０ 第２の試験部、２２０ａ プローブ
【特許請求の範囲】
【請求項１】
複数のチャネルから第１の試験を実行するための試験信号を伝送する第１の伝送路が略集約され、半導体ウェハのチップに前記第１の試験を実行する第１の試験部と、
前記複数のチャネルから第２の試験を実行するための試験信号を伝送する第２の伝送路が略集約され、前記半導体ウェハのチップに前記第２の試験を実行する第２の試験部と、
を備えるプローブカード。
【請求項２】
前記第１の試験は前記第２の試験に対して高速な試験である請求項１に記載のプローブカード。
【請求項３】
前記第１の試験部の前記半導体ウェハのチップに対する前記第１の試験と、前記第２の試験部の前記半導体ウェハのチップに対する前記第２の試験と、は同時に実行される請求項１又は２に記載のプローブカード。
【請求項４】
前記第１の試験部と前記第２の試験部とは、平面から見て千鳥状に配置されている請求項１乃至３のいずれか１項に記載のプローブカード。
【請求項５】
前記第１の試験部と前記第２の試験部とは、前記半導体ウェハの一つ又は複数のチップを跨ぐように離れている請求項１乃至４のいずれか１項に記載のプローブカード。
【請求項６】
請求項１乃至５のいずれか１項に記載のプローブカードを備える半導体ウェハの試験装置。
【請求項７】
複数のチャネルから第１の試験を実行するための試験信号を伝送する第１の伝送路が略集約される第１の試験部を用いて、半導体ウェハのチップに対して前記第１の試験を実行し、
前記複数のチャネルから第２の試験を実行するための試験信号を伝送する第２の伝送路が略集約される第２の試験部を用いて、前記半導体ウェハのチップに対して前記第２の試験を実行する半導体ウェハの試験方法。
【請求項８】
前記第１の試験は前記第２の試験に対して高速な試験である請求項７に記載の半導体ウェハの試験方法。
【請求項９】
前記第１の試験部の前記半導体ウェハのチップに対する前記第１の試験と、前記第２の試験部の前記半導体ウェハのチップに対する前記第２の試験と、は同時に実行する請求項７又は８に記載の半導体ウェハの試験方法。
【請求項１】
複数のチャネルから第１の試験を実行するための試験信号を伝送する第１の伝送路が略集約され、半導体ウェハのチップに前記第１の試験を実行する第１の試験部と、
前記複数のチャネルから第２の試験を実行するための試験信号を伝送する第２の伝送路が略集約され、前記半導体ウェハのチップに前記第２の試験を実行する第２の試験部と、
を備えるプローブカード。
【請求項２】
前記第１の試験は前記第２の試験に対して高速な試験である請求項１に記載のプローブカード。
【請求項３】
前記第１の試験部の前記半導体ウェハのチップに対する前記第１の試験と、前記第２の試験部の前記半導体ウェハのチップに対する前記第２の試験と、は同時に実行される請求項１又は２に記載のプローブカード。
【請求項４】
前記第１の試験部と前記第２の試験部とは、平面から見て千鳥状に配置されている請求項１乃至３のいずれか１項に記載のプローブカード。
【請求項５】
前記第１の試験部と前記第２の試験部とは、前記半導体ウェハの一つ又は複数のチップを跨ぐように離れている請求項１乃至４のいずれか１項に記載のプローブカード。
【請求項６】
請求項１乃至５のいずれか１項に記載のプローブカードを備える半導体ウェハの試験装置。
【請求項７】
複数のチャネルから第１の試験を実行するための試験信号を伝送する第１の伝送路が略集約される第１の試験部を用いて、半導体ウェハのチップに対して前記第１の試験を実行し、
前記複数のチャネルから第２の試験を実行するための試験信号を伝送する第２の伝送路が略集約される第２の試験部を用いて、前記半導体ウェハのチップに対して前記第２の試験を実行する半導体ウェハの試験方法。
【請求項８】
前記第１の試験は前記第２の試験に対して高速な試験である請求項７に記載の半導体ウェハの試験方法。
【請求項９】
前記第１の試験部の前記半導体ウェハのチップに対する前記第１の試験と、前記第２の試験部の前記半導体ウェハのチップに対する前記第２の試験と、は同時に実行する請求項７又は８に記載の半導体ウェハの試験方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２３７５６８（Ｐ２０１２−２３７５６８Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１１−１０４９５９（Ｐ２０１１−１０４９５９）
【出願日】平成２３年５月１０日（２０１１．５．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２３年５月１０日（２０１１．５．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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